CN1841730A - 用于避免多电源输入/输出的瞬态短路电流的上电解决方法 - Google Patents

用于避免多电源输入/输出的瞬态短路电流的上电解决方法 Download PDF

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Abstract

一种避免瞬态短路电流的技术。集成电路包括具有第一电源电压电平的第一节点。第一电平移动电路连接在第一节点和第一路径之间。第二电平移动电路连接在第一节点和第二路径之间。第一路径包括偶数个反相器级而第二路径包括奇数个反相器级。第一和第二电平移动电路以第二电源电压电平输出信号。集成电路还包括串联在第二节点和参考电压之间的PMOS晶体管和NMOS晶体管，第二节点具有第二电源电压电平。PMOS晶体管的栅极连接到第一路径并且NOMS晶体管的栅极连接到第二路径。在上电期间，当所述第二节点在所述第一节点之前加电时，连接在PMOS和NMOS晶体管之间的I/O焊盘具有高阻抗。在另一具体实施例中，第一和第二路径的反相器级可以分别被替换为上拉或下拉电路。

Description

用于避免多电源输入/输出的瞬态短路电流的上电解决方法
技术领域
本发明一般地涉及集成电路以及制造半导体器件的集成电路加工方法。更具体地说，本发明提供了一种用于在集成电路上电期间避免瞬态短路电流的方法和器件。本发明仅仅是以示例的方式被应用于具有多电源的输入/输出(I/O)接口。但是应当认识到，本发明具有更广阔的应用范围。
背景技术
集成电路已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。传统集成电路提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。
日益增加的电路密度已经提高了集成电路的性能和复杂度，但是它也引入了额外的设计限制。例如，更小的器件通常需要低的电源电压，例如1.2伏。然而，这些更小的器件有时将和较早技术中的大器件进行连接或协同工作。在这种情况下，信号可以被电平移动(level shift)到适当的电压电平。也就是说，一个1.2伏标准的信号可以被电平移动到3.3伏标准，甚至移动到5伏标准，以使较早技术中的电路正常工作。多电源电压的引入会产生瞬态短路电流(crossbar current)，或者产生流经从电源电压到地或到另一电源电压的短路路径的电流。由于可能损坏器件并且耗尽多余的功率，所以瞬态短路电流通常是不需要的。
在具有多电源电压的传统集成电路中，耦合到多个I/O焊盘的总线尤其易于产生不需要的瞬态短路电流。在上电期间，一个电源电压可能在一个或多个别的电源电压之前变得可用。例如，I/O电源电压可以在核心电源电压之前加电。在这样的实例中，耦合到总线的多个I/O焊盘的逻辑状态可能未知。如果存在总线竞争(即，高状态逻辑1的I/O焊盘耦合到低状态逻辑0的I/O焊盘)，则会产生从一个I/O焊盘到另一I/O焊盘的瞬态短路电流。
从上面可以看出，需要一种避免瞬态短路电流的技术。
发明内容
根据本发明，提供了涉及集成电路的技术。更具体地说，本发明提供了一种用于在集成电路上电期间避免瞬态短路电流的方法和器件。本发明仅仅是以示例的方式被应用于具有多电源的输入/输出(I/O)接口。但是应当认识到，本发明具有更广阔的应用范围。
在一个具体实施例中，本发明提供了一种集成电路。所述集成电路包括具有第一电源电压电平的第一节点。第一电平移动电路连接在所述第一节点和第一路径之间。第二电平移动电路连接在所述第一节点和第二路径之间。所述第一路径包括偶数个反相器级，而所述第二路径包括奇数个反相器级。所述第一和第二电平移动电路被配置成以第二电源电压电平输出信号。所述集成电路还包括串联在第二节点和参考电压之间的PMOS晶体管和NMOS晶体管，所述第二节点具有所述第二电源电压电平。PMOS晶体管的栅极连接到所述第一路径，并且NOMS晶体管的栅极连接到所述第二路径。在上电期间，当所述第二节点在所述第一节点之前加电时，连接在PMOS和NMOS晶体管之间的I/O焊盘具有高阻抗。
在另一个实施例中，一种集成电路包括具有第一电源电压电平的第一节点。第一电平移动电路连接在所述第一节点和第一路径之间。第二电平移动电路连接在所述第一节点和第二路径之间。所述第一路径包括偶数N个反相器级，而所述第二路径包括N+1个反相器级。所述第一和第二电平移动电路被配置成以第二电源电压电平输出信号。所述集成电路还包括在第二节点和参考电压之间串联的PMOS晶体管和NMOS晶体管，所述第二节点具有所述第二电源电压电平。PMOS晶体管的栅极连接到所述第一路径，并且NOMS晶体管的栅极连接到所述第二路径。在上电期间，当所述第二节点在所述第一节点之前加电时，连接在PMOS和NMOS晶体管之间的I/O焊盘具有高阻抗。
在另一个实施例中，一种集成电路包括具有第一电源电压电平的第一节点。第一电平移动电路连接在所述第一节点和第一路径之间。所述第一电平移动电路被配置成以第二电源电压电平输出信号。所述第一路径包括偶数个反相器级。第二电平移动电路连接在所述第一节点和第二路径之间。所述第二电平移动电路被配置成以第二电源电压电平输出信号。PMOS晶体管和NMOS晶体管串联在第二节点和参考电压之间，所述第二节点具有所述第二电源电压电平。所述PMOS晶体管的栅极连接到所述第一路径。下拉电路(pull down circuit)被连接到所述第二路径和所述NMOS晶体管的栅极两者。I/O焊盘连接在所述PMOS晶体管和NMOS晶体管之间。在上电期间，当所述第二节点在所述第一节点之前加电时，所述I/O焊盘具有高阻抗。
在另一个实施例中，一种集成电路包括具有第一电源电压电平的第一节点。第一电平移动电路连接在所述第一节点和第一路径之间。所述第一电平移动电路被配置成以第二电源电压电平输出信号。第二电平移动电路连接在所述第一节点和第二路径之间。所述第二电平移动电路被配置成以第二电源电压电平输出信号。所述第二路径包括奇数个反相器级。PMOS晶体管和NMOS晶体管串联在第二节点和参考电压之间，所述第二节点具有所述第二电源电压电平。上拉电路被连接到所述第一路径和所述PMOS晶体管的栅极两者。所述NMOS晶体管的栅极连接到所述第二路径。I/O焊盘连接在所述PMOS晶体管和NMOS晶体管之间。在上电期间，当所述第二节点在所述第一节点之前加电时，所述I/O焊盘具有高阻抗。
通过本发明，实现了许多优于传统技术的优点。例如，给出的技术所提供的集成电路依赖于传统技术来制造。并且，上述方法提供的集成电路与传统工艺技术相兼容，不用对传统设备和工艺进行实质的修改。根据实施例，可以实现这些优点中的一个或多个。在本说明书特别是下文中，将详细描述这些以及其它优点。参考随后的详细说明和附图，可以更全面地理解本发明的各种其它目的、特征和优点。
附图说明
图1A是根据本发明实施例的集成电路的简化示图；
图1B是图示本发明实施例的简化时序图；
图2A是根据本发明实施的集成电路的简化示图；
图2B是图示本发明实施例的简化时序图；
图3是根据本发明实施例的集成电路的简化示图；以及
图4示出了根据本发明实施例的在上电期间的简化总线。
具体实施方式
根据本发明，提供了涉及集成电路的技术。更具体地说，本发明提供了一种用于避免或大大减小瞬态短路电流的方法和器件。本发明仅仅是以示例的方式被应用于具有多电源的集成电路的I/O接口。但是应当认识到，本发明具有更广阔的应用范围。
图1A是根据本发明实施例的集成电路100的简化示图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。集成电路100包括节点102，节点102处于核心电压或第一电源电压电平。在上电之后，核心电压经过短时间就从0伏增加到预定电压。在一个实施例中，预定电压是1.2伏。在其它实施例中，核心电压可以是任意电压，例如任意传统电压标准(例如，5伏、3.3伏、3伏、2.5伏、1.8伏和1.5伏)。
电平移动电路104和106耦合到节点102。电平移动电路104和106将输入信号(在本例中是节点102处的核心电压)从第一电压电平移动到第二电压电平。例如，来自节点102的核心电压被输入到电平移动电路104中，并且电平移动电路104以I/O电压标准输出信号。在上电期间，当核心电压仍旧低时，电平移动电路104和106的输出至少处于NMOS晶体管的阈值电压(VT)并且小于(或等于)I/O电压，换言之为“高”。基于这里所给出的交代，本领域普通技术人员将知道如何实现电平移动电路104和106。
电平移动电路104和106分别耦合到第一路径108和第二路径110。第一路径108包括偶数个反相器级，而第二路径110包括奇数个反相器级。第一路径108耦合到PMOS晶体管112的栅极。第二路径110耦合到NMOS晶体管114的栅极。PMOS晶体管112和NMOS晶体管114被串联耦合在处于I/O电压的第二节点和参考电压之间。在一个具体实施例中，I/O电压是3.3伏。在另一个实施例中，I/O电压可以是任意电压，例如任意传统标准(例如，5伏、3.3伏、3伏、2.5伏、1.8伏和1.5伏)。在本发明的实施例中，I/O电压高于核心电压。参考电压可以是任意电压；但是在一个具体实施例中，参考电压是接地电势。
如图1A所示，I/O焊盘116可以耦合在PMOS晶体管112和NMOS晶体管114之间。在上电期间，当I/O电压在节点102处的核心电压之前加电时，I/O焊盘116处于高阻抗状态。通过使PMOS晶体管112和NMOS晶体管114两者处于“截止”状态(即，基本不导电状态)，来实现高阻抗状态。也就是说，当节点102处于约0伏(或者远低于它的最终预定电压电平)时，第一路径108的输出是“高”电压，从而确保PMOS晶体管112“截止”，并且第二路径110的输出是“低”电压，从而确保NMOS晶体管114也“截止”。在高阻抗状态，I/O焊盘116会具有至少约100千欧的阻抗。
图1B是图示本发明实施例的简化时序图。在时刻120处的上电事件期间，I/O电压开始倾斜升至其预定电压电平3.3伏。如从图1B所见到的那样，在核心电压倾斜升至其预定电压电平1.2伏之前，存在时间段124的延迟。时间段124的范围通常在约10纳秒到约10微秒之间，或者更多。对于传统集成电路，在对应于时间段124的时间段期间，由于在对所有电源电压加电之前的不可预知的晶体管状态，可能产生不需要的瞬态短路电流。在本发明的实施例中，I/O焊盘在时间段124期间具有高阻抗。避免了或者至少基本上减小了瞬态短路电流。
图2A是根据本发明另一实施例的集成电路200的简化示图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。集成电路200包括节点202，节点202处于核心电压或第一电源电压电平。在上电之后，核心电压经过短时间就从0伏增加到预定电压。在一个实施例中，预定电压是1.2伏。在其它实施例中，核心电压可以是任意电压，例如任意传统电压标准(例如，5伏、3.3伏、3伏、2.5伏、1.8伏和1.5伏)。
电平移动电路204和206耦合到节点202。电平移动电路204和206将输入信号从第一电压电平移动到第二电压电平。电平移动电路204耦合到第一路径208。第一路径208包括偶数个反相器级218，并且耦合到PMOS晶体管212的栅极。电平移动电路206在节点210处耦合到NMOS晶体管214的栅极和下拉电路215。在另一个实施例中，在电平移动电路206和节点210之间可以有多个居间器件。PMOS晶体管212和NMOS晶体管214串联耦合在处于I/O电压的节点和参考电压之间。在一个具体实施例中，I/O电压是3.3伏。在另一个实施例中，I/O电压可以是任意电压，例如任意传统电压标准(例如，5伏、3.3伏、3伏、2.5伏、1.8伏和1.5伏)。类似地，参考电压可以是任意电压；但是在一个具体实施例中，参考电压是接地电势。
如图2A所示，I/O焊盘216可以耦合在PMOS晶体管212和NMOS晶体管214之间。在上电期间，当I/O电压在节点202处的核心电压之前加电时，I/O焊盘216处于高阻抗状态。通过使PMOS晶体管212和NMOS晶体管214两者处于截止状态，来实现高阻抗状态。可以由下拉电路215来控制NMOS晶体管214的操作，下拉电路215又由信号PUDC(上电检测电路信号)控制。当PUDC为低或逻辑“0”时，下拉电路的晶体管使节点210处于低电势电压，从而确保NMOS晶体管214关断。
图2B是图示本发明实施例的简化时序图。在时刻220处的上电事件期间，I/O电压开始倾斜升至其预定电压电平3.3伏。如从图2B所见到的那样，在核心电压倾斜升至其预定电压电平1.2伏之前，存在时间段224的延迟。时间段124的范围通常在约10纳秒到约10微秒之间，或者更多。在时间段224期间，信号PUDC保持为低，以确保NMOS晶体管214截止且不导电。由于路径208的输出仍旧为高，所以PMOS晶体管212保持截止。由于PMOS晶体管212和NMOS晶体管214两者都为截止，所以I/O焊盘216在时间段224期间具有高阻抗。避免了或者至少基本上减小了瞬态短路电流。
图3是根据本发明另一实施例的集成电路300的简化示图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。集成电路300包括在节点302处分支的电平移动电路304和306。电平移动电路306耦合到路径310，路径310包括奇数个反相器级318。路径310耦合到NMOS晶体管314的栅极。在上电期间，当节点302处的核心电压为低时，路径310的输出也为低，从而NMOS晶体管314截止。电平移动电路304在节点308处耦合到PMOS晶体管312和上拉电路315。在另一个实施例中，在电平移动电路304和节点308之间可以有多个居间器件。上拉电路315还耦合到I/O电压。当信号PUDC保持为低时(例如，在核心电压还没有充分倾斜上升到其预定电压电平的时间段期间)，上拉电路315使节点308上升至I/O电压或其附近。在节点308为高时PMOS晶体管312截止。在上电期间，如果PMOS晶体管312和NMOS晶体管314两者都截止，则消除了或大大减少了来自I/O焊盘316的瞬态短路电流。
图4示出了根据本发明实施例的在上电期间耦合到I/O焊盘的简化总线。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。集成电路400包括总线420和I/O焊盘416(a)-416(c)。总线420可以是任何网络、互连、传输路径或数据路径。总线420耦合到I/O焊盘416(a)-416(c)中的每一个，从而这些I/O焊盘中的每一个都电耦合到其它I/O焊盘。如果两个或更多个I/O焊盘试图将总线420驱动到不同的电压电平(即，逻辑1或逻辑0)，则可能产生总线竞争和随之而来的瞬态短路电流。在本发明的实施例中，每个I/O焊盘在上电期间被置于高阻抗状态，这避免了总线竞争。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述实施例对本发明进行各种修改和变化。这些修改和变化都在本申请的精神和范围内，并且也在权利要求的范围内。

Claims (20)

1.一种集成电路，包括：
一个第一节点，具有一个第一电源电压电平；
一个第一电平移动电路，耦合在所述第一节点和一个第一路径之间，所述第一电平移动电路被配置成以一个第二电源电压电平输出信号，并且所述第一路径包括偶数个反相器级；
一个第二电平移动电路，耦合在所述第一节点和一个第二路径之间，所述第二电平移动电路被配置成以所述第二电源电压电平输出信号，并且所述第二路径包括奇数个反相器级；
一个PMOS晶体管和一个NMOS晶体管，串联耦合在一个第二节点和一个参考电压之间，所述第二节点具有所述第二电源电压电平；
所述PMOS晶体管的栅极，耦合到所述第一路径；
所述NOMS晶体管的栅极，耦合到所述第二路径；
一个I/O焊盘，耦合在所述PMOS晶体管和所述NMOS晶体管之间，在上电期间，当所述第一电源电压电平在所述第二电源电压电平之前加电时，所述I/O焊盘处于高阻抗状态。
2.根据权利要求1所述的集成电路，其中所述第一电源电压电平小于所述第二电源电压电平。
3.根据权利要求1所述的集成电路，其中所述第一电源电压电平是1.2伏。
4.根据权利要求1所述的集成电路，其中所述第二电源电压电平是3.3伏。
5.根据权利要求1所述的集成电路，其中所述上电期间小于约10微秒。
6.根据权利要求1所述的集成电路，其中所述偶数个反相器级是2个，并且所述奇数个反相器级是3个。
7.根据权利要求1所述的集成电路，其中所述参考电压是地电势。
8.根据权利要求1所述的集成电路，其中所述高阻抗状态具有至少约100千欧的阻抗。
9.根据权利要求1所述的集成电路，还包括：
一个第三节点，具有所述第一电源电压电平；
一个第三电平移动电路，耦合在所述第三节点和一个第三路径之间，所述第三电平移动电路被配置成以所述第二电源电压电平输出信号，并且所述第三路径包括偶数个反相器级；
一个第四电平移动电路，耦合在所述第三节点和一个第四路径之间，所述第四电平移动电路被配置成以所述第二电源电压电平输出信号，并且所述第四路径包括奇数个反相器级；
一个第二PMOS晶体管和一个第二NMOS晶体管，串联耦合在所述第二节点和所述参考电压之间，所述第二节点具有所述第二电源电压电平；
所述第二PMOS晶体管的栅极，耦合到所述第三路径；
所述第二NOMS晶体管的栅极，耦合到所述第四路径；
一个第二I/O焊盘，耦合在所述第二PMOS晶体管和所述第二NMOS晶体管之间，所述I/O焊盘和所述第二I/O焊盘经由总线进行耦合，在所述上电期间，所述第二I/O焊盘处于高阻抗状态。
10.一种集成电路，包括：
一个第一节点，具有一个第一电源电压电平；
一个第一电平移动电路，耦合在所述第一节点和一个第一路径之间，所述第一电平移动电路被配置成以一个第二电源电压电平输出信号，并且所述第一路径包括N个反相器级，N是偶数；
一个第二电平移动电路，耦合在所述第一节点和一个第二路径之间，所述第二电平移动电路被配置成以所述第二电源电压电平输出信号，并且所述第二路径包括N+1个反相器级；
一个PMOS晶体管和一个NMOS晶体管，串联耦合在一个第二节点和参考电压之间，所述第二节点具有所述第二电源电压电平；
所述PMOS晶体管的栅极，耦合到所述第一路径；
所述NOMS晶体管的栅极，耦合到所述第二路径；
一个I/O焊盘，耦合在所述PMOS晶体管和所述NMOS晶体管之间，在上电期间，当所述第二节点在所述第一节点之前加电时，所述I/O焊盘处于高阻抗状态。
11.一种集成电路，包括：
一个第一节点，具有一个第一电源电压电平；
一个第一电平移动电路，耦合在所述第一节点和一个第一路径之间，所述第一电平移动电路被配置成以一个第二电源电压电平输出信号，并且所述第一路径包括偶数个反相器级；
一个第二电平移动电路，耦合在所述第一节点和一个第二路径之间，所述第二电平移动电路被配置成以所述第二电源电压电平输出信号；
一个PMOS晶体管和一个NMOS晶体管，串联耦合在一个第二节点和参考电压之间，所述第二节点具有所述第二电源电压电平；
所述PMOS晶体管的栅极耦合到所述第一路径；
一个下拉电路，既耦合到所述第二路径又耦合到所述NMOS晶体管的栅极；
一个I/O焊盘，耦合在所述PMOS晶体管和所述NMOS晶体管之间，在上电期间，当所述第二节点在所述第一节点之前加电时，所述I/O焊盘处于高阻抗状态。
12.根据权利要求11所述的集成电路，其中所述第一电源电压电平小于所述第二电源电压电平。
13.根据权利要求11所述的集成电路，其中所述第一电源电压电平是1.2伏。
14.根据权利要求11所述的集成电路，其中所述第二电源电压电平是3.3伏。
15.根据权利要求11所述的集成电路，其中所述上电期间小于约10微秒。
16.根据权利要求11所述的集成电路，其中所述上电期间的范围在约10纳秒到约10微秒之间。
17.根据权利要求11所述的集成电路，其中所述偶数个反相器级是2个，并且所述奇数个反相器级是3个。
18.根据权利要求11所述的集成电路，其中所述参考电压是地电势。
19.根据权利要求11所述的集成电路，其中所述高阻抗状态具有至少约100千欧的阻抗。
20.一种集成电路，包括：
一个第一节点，具有一个第一电源电压电平；
一个第一电平移动电路，耦合在所述第一节点和一个第一路径之间，所述第一电平移动电路被配置成以第二电源电压电平输出信号；
一个第二电平移动电路，耦合在所述第一节点和一个第二路径之间，所述第二电平移动电路被配置成以所述第二电源电压电平输出信号，并且所述第二路径包括奇数个反相器级；
一个PMOS晶体管和一个NMOS晶体管，串联耦合在一个第二节点和参考电压之间，所述第二节点具有所述第二电源电压电平；
一个上拉电路，既耦合到所述第一路径又耦合到所述PMOS晶体管的栅极；
所述NMOS晶体管的栅极耦合到所述第二路径；
一个I/O焊盘，耦合在所述PMOS晶体管和所述NMOS晶体管之间，在上电期间，当所述第二节点在所述第一节点之前加电时，所述I/O焊盘处于高阻抗状态。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103152030A (zh) * 2011-12-07 2013-06-12 Arm有限公司 数字数据处理系统和方法
CN105794111A (zh) * 2013-10-01 2016-07-20 德克萨斯仪器股份有限公司 在加电和断电序列期间控制电流
CN107251434A (zh) * 2015-02-25 2017-10-13 高通股份有限公司 具有反向供电预防的输出驱动器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080297224A1 (en) * 2007-06-01 2008-12-04 Texas Instruments Incorporated Minimizing Static Current Consumption While Providing Higher-Swing Output Signals when Components of an Integrated Circuit are Fabricated using a Lower-Voltage Process
DE102010039258B4 (de) * 2010-08-12 2018-03-15 Infineon Technologies Austria Ag Transistorbauelement mit reduziertem Kurzschlussstrom
JP5677129B2 (ja) * 2011-02-22 2015-02-25 ローム株式会社 信号伝達回路及びこれを用いたスイッチ駆動装置
US8638157B2 (en) * 2011-05-23 2014-01-28 Arm Limited Level shifting circuitry
US9111764B2 (en) * 2012-07-13 2015-08-18 Infineon Technologies Ag Integrated semiconductor device and a bridge circuit with the integrated semiconductor device
JP5966816B2 (ja) * 2012-09-26 2016-08-10 富士通株式会社 回路設計支援方法及び回路設計支援装置
US11799482B2 (en) 2020-06-29 2023-10-24 SK Hynix Inc. Interface circuit and semiconductor output circuit device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278294B1 (en) * 1997-05-01 2001-08-21 Mitsubishi Denki Kabushiki Kaisha Output buffer circuit
TW544562B (en) * 2001-09-06 2003-08-01 Taiwan Semiconductor Mfg Circuit to eliminate bus contention at chip power up
US6822479B1 (en) * 2002-05-09 2004-11-23 Marvell Semiconductor Israel Ltd. I/O buffer power up sequence
US6980035B1 (en) * 2003-03-18 2005-12-27 Xilinx, Inc. Auto-detect level shifter for multiple output voltage standards

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103152030A (zh) * 2011-12-07 2013-06-12 Arm有限公司 数字数据处理系统和方法
CN103152030B (zh) * 2011-12-07 2017-06-09 Arm 有限公司 数字数据处理系统和方法
CN105794111A (zh) * 2013-10-01 2016-07-20 德克萨斯仪器股份有限公司 在加电和断电序列期间控制电流
CN105794111B (zh) * 2013-10-01 2019-03-15 德克萨斯仪器股份有限公司 在加电和断电序列期间控制电流
CN107251434A (zh) * 2015-02-25 2017-10-13 高通股份有限公司 具有反向供电预防的输出驱动器

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