JP5966816B2 - 回路設計支援方法及び回路設計支援装置 - Google Patents

回路設計支援方法及び回路設計支援装置 Download PDF

Info

Publication number
JP5966816B2
JP5966816B2 JP2012212037A JP2012212037A JP5966816B2 JP 5966816 B2 JP5966816 B2 JP 5966816B2 JP 2012212037 A JP2012212037 A JP 2012212037A JP 2012212037 A JP2012212037 A JP 2012212037A JP 5966816 B2 JP5966816 B2 JP 5966816B2
Authority
JP
Japan
Prior art keywords
circuit
voltage
path
design support
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012212037A
Other languages
English (en)
Other versions
JP2014067222A (ja
Inventor
浄 池西
浄 池西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2012212037A priority Critical patent/JP5966816B2/ja
Priority to US13/939,630 priority patent/US20140089884A1/en
Publication of JP2014067222A publication Critical patent/JP2014067222A/ja
Application granted granted Critical
Publication of JP5966816B2 publication Critical patent/JP5966816B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/394Routing
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/32Circuit design at the digital level
    • G06F30/327Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06Power analysis or power optimisation
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02JCIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J9/00Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting
    • H02J9/04Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source
    • H02J9/06Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source with automatic change-over, e.g. UPS systems
    • H02J9/061Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source with automatic change-over, e.g. UPS systems for DC powered loads
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02BCLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/30Systems integrating technologies related to power network operation and communication or information technologies for improving the carbon footprint of the management of residential or tertiary loads, i.e. smart grids as climate change mitigation technology in the buildings sector, including also the last stages of power distribution and the control, monitoring or operating management systems at local level
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y04INFORMATION OR COMMUNICATION TECHNOLOGIES HAVING AN IMPACT ON OTHER TECHNOLOGY AREAS
    • Y04SSYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
    • Y04S20/00Management or operation of end-user stationary applications or the last stages of power distribution; Controlling, monitoring or operating thereof
    • Y04S20/20End-user application control systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本技術は、回路設計支援方法及び回路設計支援装置に関する。
従来、LSI(Large Scale Integration)においては、RAM(Random Access Memory)や、ラッチ、フリップフロップ、レジスタなどの記憶回路が、LSIの動作下限電圧を決定しており、LSI内に含まれる全ての回路に同一電圧を供給する単一電源電圧の場合には、記憶回路等により決定される動作下限電圧より電圧を下げることはできなかった。
このため、単一電源電圧ではなく、記憶回路以外の組み合わせ回路の電源電圧と記憶回路の電源電圧を別にして、組み合わせ回路の電源電圧を記憶回路の電源電圧よりも低くする方式を採用して、省電力化を図ることになる。しかしながら、記憶回路と組み合わせ回路との境界にレベルシフタを挿入することになる。
例えば、記憶回路の例としてレジスタを用いた場合においてレジスタの動作下限電圧が0.7Vであり、レジスタ以外の組み合わせ回路の動作下限電圧が0.5Vであるものとすると、レベルシフタを用いない場合には、低電圧且つ低周波数動作の場合には、図1に示すように、レジスタ及び組み合わせ回路の電源電圧の双方を0.7Vに設定する。図1の回路には、左端及び右端に矩形で表されたレジスタが設けられており、それらの間に組み合わせ回路(NAND回路、AND回路、NOT回路及びOR回路等を含む)が設けられている。また、高電圧且つ高周波数動作の場合には、図2に示すように、レジスタ及び組み合わせ回路の電源電圧を0.9Vに設定することになる。これでは、レジスタ以外の組み合わせ回路の動作下限電圧が0.5Vであるのに、組み合わせ回路の電源電圧を0.5Vに設定できない。
そこで、図3に示すように、左端のレジスタと組み合わせ回路との境界にレベルシフタ群1000を挿入し、右端のレジスタと組み合わせ回路との境界にレベルシフタ群1100を挿入することになる。そうすると、低電圧且つ低周波数動作の場合には、レジスタ側には0.7Vの電源電圧を供給し、組み合わせ回路側には0.5Vの電源電圧を供給できる。このように組み合わせ回路側ではレジスタ側よりも電源電圧を下げることができ、省電力化が図られる。
一方、シフトレジスタを用いてしまうと、高電圧且つ高周波数動作の場合に、図4に示すように、レジスタも組み合わせ回路も0.9Vの電源電圧を供給した場合には、高速動作を求められているにも拘わらず、レベルシフタ群1000及び1100分だけディレイが増加してしまう。
従ってレベルシフタを用いない手法が望まれているが、動的に電源電圧と周波数を変化させる制御手法で、例えば処理負荷の高いときに電圧と周波数を上げ、処理負荷の低いときに電圧と周波数を下げる制御を行うDVFS(Dynamic Voltage and Frequency Scaling)制御に適切なものは存在していない。
特開2006−237388号公報
本技術の目的は、一側面によれば、省電力化が可能な回路を生成するための技術を提供することである。
本技術に係る設計支援方法は、設計支援対象の回路に含まれ、第1の記憶回路と第2の記憶回路の間を接続する経路上の回路素子のうち、複数の回路素子に分割可能である回路素子を特定する回路素子情報を記憶する記憶部を有する設計支援装置により、(A)経路上の回路素子のいずれかを、記憶部に記憶された回路素子情報に基づき、複数の回路素子に分割し、(B)上記第1の記憶回路から経路をトレースするとともに、第2の記憶回路から経路をトレースし、(C)トレース対象の経路に、動作が保証される動作保証電圧が所定の電圧条件を満たす回路素子が存在する場合、所定の電圧条件を満たす回路素子に対し、現在の設定電圧よりも所定の電圧だけ低下させた新たな設定電圧を電源電圧として設定する処理を含む。
省電力化が可能な回路を生成することが可能となる。
図1は、低電圧且つ低周波数動作時であってレベルシフタを用いない場合における電圧設定の一例を示す図である。 図2は、高電圧且つ高周波数動作時であってレベルシフタを用いない場合における電圧設定の一例を示す図である。 図3は、低電圧且つ低周波数動作時であってレベルシフタを用いる場合における電圧設定の一例を示す図である。 図4は、高電圧且つ高周波数動作時であってレベルシフタを用いる場合における電圧設定の一例を示す図である。 図5は、本技術の実施の形態に係る設計支援装置の機能ブロック図である。 図6は、本実施の形態に係る処理フローを示す図である。 図7は、OR回路のFET表現を示す図である。 図8は、OR回路のセル分割例を示す図である。 図9は、組み合わせ回路のFET表現を示す図である。 図10は、組み合わせ回路のセル分割例を示す図である。 図11は、セル分割を行う場合におけるレイアウト構成例を示す図である。 図12は、セル分割のルールの一例を示す図である。 図13は、回路の具体例を示す図である。 図14は、セル分割後の回路の例を示す図である。 図15は、1つセルをたどる毎に低下される電圧の設定方法を説明するための図である。 図16は、1つセルをたどる毎に低下される電圧の設定方法を説明するための図である。 図17は、電圧設定処理の第1段階を説明するための図である。 図18は、電圧設定処理の第2段階を説明するための図である。 図19は、電圧設定処理の第3段階を説明するための図である。 図20は、電圧設定処理の第4段階を説明するための図である。 図21は、クリティカルパス及び非クリティカルパスを説明するための図である。 図22は、本実施の形態に係る処理フローを示す図である。 図23は、インバータを挿入した場合の回路例を示す図である。 図24は、インバータを挿入した回路例に対して実行された電源設定処理の第1段階を説明するための図である。 図25は、インバータを挿入した回路例に対して実行された電源設定処理の第2段階を説明するための図である。 図26は、インバータを挿入した回路例に対して実行された電源設定処理の第3段階を説明するための図である。 図27は、インバータを挿入した回路例に対して実行された電源設定処理の第4段階を説明するための図である。 図28は、インバータ等の挿入についてのバリエーションを示す図である。 図29は、インバータ等の挿入についてのバリエーションを示す図である。 図30は、インバータ等の挿入についてのバリエーションを示す図である。 図31は、セル分割を行わない場合の電源電圧設定状態の一例を示す図である。 図32は、セル及びサブセルの電源電圧による分類例を示す図である。 図33は、電源電圧及び動作周波数の時間変化の一例を示す図である。 図34は、RAMを含む場合のエレメント分割を説明するための図である。 図35は、コンピュータの機能ブロック図である。
本技術の実施の形態に係る設計支援装置100の機能ブロック図を図5に示す。設計支援装置100は、回路データ格納部101と、セル分割データ格納部102と、セル分割部103と、変更後回路データ格納部104と、入力部105と、設定データ格納部106と、電圧設定部107と、非クリティカルパス処理部108と、データ格納部109と、解析部110と、出力部111とを有する。
回路データ格納部101には、以下で処理を行うデータ(回路の接続情報を規定するネットリストのデータなど)が格納される。セル分割データ格納部102は、異なる電源ラインに接続することによって分割可能なセル(回路素子)についてのデータを格納する。セル分割部103は、回路データ格納部101に格納されている回路のデータに対して、セル分割データ格納部102に格納された分割可能なセルについてのデータを用いてセル分割処理を実行して、処理結果を変更後回路データ格納部104に格納する。入力部105は、ユーザから各種設定データの入力を受け付け、設定データ格納部106に格納する。
電圧設定部107は、設定データ格納部106に格納されている設定データに従って、変更後回路データ格納部104に格納された変更後回路データに対して電圧設定処理を実行し、処理結果を変更後回路データ格納部104に格納する。
また、非クリティカルパス処理部108は、電圧設定部107と、ディレイ及び消費電力を見積もる解析部110と連携して、変更後回路データ格納部104に格納された変更後回路において、非クリティカルパスに対して変更を加えることで消費電力をより削減するための電源電圧の設定を行う。この際、非クリティカルパス処理部108は、処理途中のデータをデータ格納部109に格納する。ここで、「クリティカルパス」とは、設計対象の回路を含むLSI(Large Scale Integrated circuit)の最大動作可能周波数の逆数である許容ディレイ値を超える記憶回路(RAM、レジスタ、ラッチやFF等)間の経路(パス)をいう。また、「非クリティカルパス」とは、許容ディレイ値に対してディレイ値の余裕がある記憶回路間の経路をいう。
なお、解析部110は、従来から存在しているディレイ及び消費電力を見積もるモジュールであり、例えば、ディレイ解析プログラム等により実現される。本実施の形態においては、既知のディレイ解析プログラム等を用いるので、本実施の形態ではこれ以上説明しない。また、解析部110は、設計支援装置100に含まれる場合もあれば、設計支援装置100とネットワークで接続される他のコンピュータなどに実装される場合もある。
次に、図6乃至図34を用いて、設計支援装置100の処理内容を説明する。入力部105は、ユーザから、電圧設定部107で用いるデータ(例えば、レジスタ間を接続する経路であるパス上の組み合わせ回路に含まれるセルを1つたどる毎に低下される電圧幅、各種セルの最低動作保証電圧についてのデータなど)の入力を受け付け、設定データ格納部106に格納する(ステップS1)。
そして、セル分割部103は、セル分割データ格納部102に格納されている分割可能セルのデータを用いて、回路データ格納部101に格納されている回路データにおいて分割可能セルを探索し、分割可能セルを検出すると、当該分割可能セルについて予め定められている複数のサブセルに分割し、変更後の回路データを変更後回路データ格納部104に格納する(ステップS3)。
セルは、LSIの設計過程において、レイアウトで扱う回路素子の最小単位を表す。セルは、FET(Field Effect Transistor)をいくつか組合せることで得られ、フリップフロップやAND論理などの機能単位にまとめたものである。例えば、図7の左側に示すようなOR回路の場合、入力A及びBのOR演算結果が出力Yから出力される。このOR回路では、電源ラインVDDから電源ラインVSSに電流が流れるようになっている。このOR回路を、FETで表現すると図7の右側に示すような回路となる。ドレイン電極とゲート電極間、ソース電極とゲート電極間はリーク電流を除けば電流は流れないので、適切なゲート電極部分で回路の分離を行うことができる。すなわち、前半のFETf1乃至f4と、後半のFETf5及びf6とで分ければ、電源ラインVDDをVDD1とVDD2とで異なるものを用いることができるようになる。すなわち、図7に示したOR回路を、図8に示すようにFETf1乃至f4を含むNOR回路と、FETf5及びf6を含むインバータとを有する等価論理に分割すれば、2つの電源ラインで2種類の電源電圧を適用できるようになる。
また、図9の左側に示すような2つのANDと1つのNORの組み合わせ回路であるAND-NOR回路については、図9の右側に示すように4つのFET群に分けることができる。すなわち、VDD1に関係するFETf11乃至f14と、VDD2に関係するFETf15乃至f18と、VDD3に関係するFETf19乃至f22と、VDD4に関係するFETf23及びf24とである。従って、図10に示すように、3つのNANDと1つのインバータとを含む等価論理に分割することができる。
このようにセル分割する場合、実際にLSI上のレイアウトとしても、図11に模式的に示すように形成できる。図11の例では、縦方向に3本ずつ伸びる電源ラインと、当該電源ラインと電源接続コンタクトビアを介して接続する横方向の電源ラインと、横方向の電源ライン間に設けられている複数のセルと、複数のセルを接続するセル間接続配線とを含む。例えばセルC1は、電源ラインVDD2及びVSSに接続されたセルであるが、セル分割で、電源ラインVDD2に接続されたサブセルC11及びC12と、電源ラインVDD3にラインL1と接続されたサブセルC13とに分割されている。このように、セル分割を行っても、電源ラインL1のような挿入の電源ラインを設けることにより、適切にサブセルに電源電圧を供給できる。
このように1つのセルを、電源を分離可能な複数のサブセルに分割するためのルールを、予めセル分割データ格納部102に格納しておく。例えば図12に示すように、左側に示した探索対象のセルに、右側に示したような分割後のサブセル構成が対応付けられている。ここでは(a)乃至(d)の4つの例を示しているが、数に制限はなく、予め電源を分離可能とされる複数の種類のセルについて、分割後のサブセル構成が対応付けられる。ステップS3では、図12における左側のセルを探索し、検出した場合には対応付けられている右側のサブセル構成に置換することで、セル分割を実施する。
例えば、図13に示すような回路について処理を行う場合、左端のレジスタ群(ラッチ、フリップフロップなど)と右端のレジスタ群との間の組み合わせ回路において、セル501乃至505については、セル分割データ格納部102に格納されている分割可能なセルのデータから、各々複数のサブセルで構成される等価論理回路に置換されて、図14に示すような回路に変換される。図14の例では、OR回路501は、NOR回路及びインバータの直列接続構成511に置換されており、バッファ502は、2つのインバータの直列接続構成512に置換されており、AND回路503は、NAND回路とインバータの直列接続構成513に置換されており、OR回路504は、NOR回路とインバータの直列接続構成514に置換されており、AND回路505は、NAND回路とインバータの直列接続構成515に置換されている。
次に、電圧設定部107は、変更後回路データ格納部104に格納されている変更後の回路データについて、設定データ格納部106に格納されている設定データに従って、最低動作保証電圧が所定の条件を満たすセルから伸びる各パスを当該セルからトレースしつつ、パス上のセル及びサブセル毎に段階的に低下させた電圧を設定する(ステップS5)。
最低動作保証電圧が所定の条件を満たすセルについては、例えば組み合わせ回路の最低動作保証電圧より高い最低保証電圧を有するセルである。例えば組み合わせ回路の最低動作保証電圧が0.5Vであり、レジスタの最低動作保証電圧が0.7Vであれば、レジスタは所定の条件を満たすセルとなる。最低動作保証電圧が0.8VのRAMと0.7Vのレジスタの両方を含む場合には、レジスタもRAMも所定の条件を満たすセルとなる。
図14の回路例では、左端及び右端のレジスタが、所定の条件を満たすセルとなる。そして、パスをトレースする際には、1つ先のセル又はサブセルに向かってトレースすると、指定された電圧幅だけ下げられた電圧が設定される。指定電圧幅は、例えばユーザなどにより設定されるが、以下のような考え方の下設定される。すなわち、電源電圧と例えば入力電圧をハイと判断する閾値電圧との差より小さい電圧が設定される。より具体的には、0.1Vが、電源電圧と閾値電圧との差である場合には、例えば0.05Vを指定電圧幅として用いる。図15の左側に示すように、前段のセルでは、電源電圧1.0Vであり、前段のセルでは0.9V以上の入力電圧がハイと判断される。なお、前段のセルでは、0.1V以下の入力電圧についてはローと判断される。一方、図15の右側に示すように、後段のセルでは、前段のセルの電源電圧1.0Vよりも0.11V(>上記の差0.1V)上げられた電源電圧1.11Vが印加されており、1.01V以上の入力電圧であればハイと判断される。前段のセルでは電源電圧が1.0Vなのでこれを超える電圧を後段のセルに入力することはない。従って、前段のセルでハイを出力しても、後段のセルではハイと判断されない。
一方、図16の右側に示すように、後段のセルの電源電圧が前段のセルの電源電圧1.0Vよりも0.05V(<上記の差0.1V)だけ高い1.05Vであり、0.95V以上の入力電圧であればハイと判断される。前段のセルでは電源電圧が1.0Vなので前段のセルの出力がハイであれば1.0V程度の電圧が出力される。従って、0.95V以上の電圧が後段のセルに入力されるので、前段の出力「ハイ」は後段でも「ハイ」と判断される。このように、電源電圧とハイと判断する閾値電圧との差よりも小さい値を指定電圧幅として用いる。すなわち、論理的に正しく動作しつつ、電力削減効果を見込めるようになる。1.0Vは、一例であって、デバイスやテクノロジの種類によって異なる。従って、それに合わせて指定電圧幅も変更される。
例えば、図14のような変更後回路の場合、最初に所定の条件を満たすセルとしてレジスタが特定され、当該レジスタに低電圧且つ低周波数動作時の設定として最低動作保証電圧0.7Vが設定される(図17)。
次に、各レジスタから伸びる各パスを、セル又はサブセル1段分トレースし、移行先のセル又はサブセルに対して、上記の例のように指定電圧幅0.05Vだけ低い電源電圧0.65Vを設定する。図18に示すように、左端のレジスタから右側に1つだけ先のセル又はサブセルにトレースすると共に、右端のレジスタから左側に1つだけ先のセル又はサブセルにトレースすることになる。サブセル構成514内のNOR回路は、図18では右側に近いサブセルであるが、左端最下段のレジスタから1段目のサブセルなので、0.65Vが設定される。
また、パスのトレース停止条件としては、パスの次のセル又はサブセルに対して既に電源電圧が設定されている場合にはトレースを終了するという条件がある。左端最下段のレジスタからのパスに沿って電源電圧が設定された、サブセル構成515内のNAND回路の次のサブセルであるインバータには、右端最下段のレジスタからのパスに沿って電源電圧が設定されているので、両方向のパスのトレースは終了する。
次に、各パスの次のセル又はサブセルに移行して、さらに指定電圧幅0.05Vだけ低い電源電圧0.60Vを設定する。ここで注意すべきは、図19に示すように、サブセル構成514内のNOR回路の次のセル又はサブセルは、サブセル構成514内のインバータだけではなく、サブセル構成513内のインバータをも含む。サブセル構成514内のインバータについては、右端のレジスタからのパスに沿って同一の電源電圧が設定されるが、ここでパスのトレースを終了する。一方、サブセル構成513内のインバータから先のトレースは続く。
さらに、各パスの次のセル又はサブセルに移行して、さらに0.05Vだけ低い電源電圧0.55Vを設定する。図19の例では、電源電圧未設定のセル又はサブセルはサブセル構成513内のNAND回路のみであり、このNAND回路に0.55Vが4つのパスについて同時に設定され、パストレースが完了する。そうすると、図20に示すような電源電圧設定状態が得られるようになる。
なお、一般的に用意できる電源ラインの数には制限があり、(用意できる電源ラインの数−1)回だけ、パスのトレース中に電源電圧を下げることができる。また、たとえ電源ラインを用意できたとしても、組み合わせ回路の最低動作保証電圧を下回るような電源電圧まで下げることはしない。
このような電源電圧設定状態についてのデータは、変更後回路データ格納部104に格納される。なお、この段階で処理を終了させても良い。
次に、非クリティカルパス処理部108は、変更後回路データ格納部104に格納されている回路データ等を解析部110に出力して、ディレイ及び消費電力の見積もり処理を実行させる(ステップS7)。上で述べたように、解析部110は、従来から存在するツールであって、具体的な処理内容については説明を省略する。なお、ディレイ見積もりについては、Static Timing Analysisツールを使うのが一般的である。Synopsys社のPrimeTimeやCadence社のEncounter Timing Systemなどの製品が使用可能である。前者の製品については消費電力を見積もる機能をも有する。
ディレイ見積もり値については、例えばレジスタ間など、最低動作保証電圧が所定の条件を満たすとされたセル間の各パスについて算出する。また、非クリティカルパス処理部108は、解析部110から各パスのディレイ見積もり結果及び消費電力見積もり結果を受け取ると、データ格納部109に格納する。なお、ディレイ見積もり値と予め設定された基準値との差(ディレイ余裕値)を算出するようにしても良い。
また、非クリティカルパス処理部108は、各パスのディレイ見積もり値に基づきディレイ見積もり値が最も大きい又はそれに同等のクリティカルパスを特定し、それ以外の非クリティカルパスを特定する(ステップS9)。そして処理は端子Aを介して図22の処理フローに移行する。
なお、上で説明してきた回路例の場合、図21の左上の最上段に位置するレジスタに関係するパス(実線)についてはクリティカルパスとして特定され、点線で示されたパスが非クリティカルパスとして特定されるものとする。
図22の処理の説明に移行して、非クリティカルパス処理部108は、変更後回路データ格納部104に格納されている変更後回路において、特定された非クリティカルパスに、インバータ又はバッファを偶数段挿入する(ステップS11)。非クリティカルパスが複数存在する場合には、非クリティカルパスを1つ選択する。また、挿入するインバータ又はバッファの段数は、インバータ等を挿入した後の非クリティカルパスにおける段数がクリティカルパスにおける段数を超えないように、設定する。なお、このような変更後の回路のデータは、例えばデータ格納部109に格納しておく。
例えば、上で述べた回路例においてインバータを2つ挿入した例を図23に示す。図23の例では、左下の最下段から数えて2番目に位置するレジスタから伸びる非クリティカルパスに2つのインバータを挿入している。この非クリティカルパスについてはセルの段数が少ないために、図18で示したように、比較的右側に配置されたサブセル構成514内のサブセルに電源電圧が早期に設定されてしまう。
そして、非クリティカルパス処理部108は、電圧設定部107に対して、非クリティカルパスにインバータ等を挿入した後の回路に対して電圧設定処理を実施させる(ステップS13)。すなわち、電圧設定部107は、最低動作保証電圧が所定の条件を満たすセルから伸びる各パスを当該セルからトレースしつつ、各パス上のセル及びサブセル1つに対して低下させた電圧を設定する。基本的動作はステップS5と同様であり、処理対象の回路の構成が異なる。
図23に示すような回路の場合、最初のステップで、図24に示すように電圧が設定される。最下段のパスに挿入された2つのインバータのため、サブセル構成514には電圧が設定されていない。次のステップでは、図25に示すように電圧が設定される。インバータ等の挿入を行わなかった場合には、図19に示すように第2ステップが終了した時点で電圧未設定のセルは1つだけであったが、図25ではまだ3つ電圧未設定のセルが残っている。
第3ステップでは、図26に示すように電圧が設定される。サブセル構成513内のNAND回路には4つのパスから同時に0.55Vが設定され、サブセル構成514内のNOR回路には3つのパスから同時に0.55Vが設定される。この段階でも1つ電圧未設定のセルが残る。すなわち、図20で示すように、インバータ等の挿入を行わなかった場合には、最低設定電圧は0.55Vであったが、このようにインバータ等を挿入すると、図27に示すように、最低設定電圧が0.5Vとなる。
非クリティカルパス処理部108は、電圧設定部107から電源電圧設定状態についてのデータを受け取り、例えばデータ格納部109に格納しておく。
その後、非クリティカルパス処理部108は、データ格納部109に格納されている変更後の回路のデータ及び電源電圧設定状態についてのデータ等を、解析部110に出力して、ディレイ及び消費電力の見積もりを行わせる(ステップS15)。非クリティカルパス処理部108は、解析部110からディレイ及び消費電力の見積もり結果を受け取り、データ格納部109に格納する。
そして、非クリティカルパス処理部108は、ディレイ及び消費電力の見積もり結果が、予め定められた条件を満たすか判断する(ステップS17)。予め定められた条件としては、消費電力の見積もり結果が、これまでに見積もられた消費電力の最低値よりも小さい値であるという条件を含む。また、ディレイについては、インバータ等の挿入が、クリティカルパスのディレイに対して悪影響を及ぼさない、すなわちクリティカルパスのディレイが増加しないという条件を含む。なお、ディレイについての条件は、クリティカルパスだけではなく、非クリティカルパスについても条件を設定するようにしても良い。例えば、非クリティカルパスについてのディレイが所定割合又は所定時間以上増加しないといった条件を付加しても良い。
ディレイ及び消費電力の見積もり結果が予め定められた条件を満たさない場合には、インバータを挿入しないので処理はステップS21に移行する。
一方、ディレイ及び消費電力の見積もり結果が予め定められた条件を満たす場合には、非クリティカルパス処理部108は、今回インバータ等の挿入を行った後の回路構成のデータ(電源電圧設定状態についてのデータを含む)を、変更後回路データ格納部104に格納する(ステップS19)。インバータ等の挿入を行った後の回路構成のデータが、既に変更後回路データ格納部104に格納されている場合には、例えば、従前の回路構成のデータを削除した上で、今回インバータ等の挿入を行った後の回路構成のデータを格納する。但し、追加的にデータを格納して、最後に格納したデータを識別できるようにしても良い。
そして、非クリティカルパス処理部108は、未処理の非クリティカルパス又は挿入するインバータ等の個数、位置などの未処理のバリエーションが残っているか判断する(ステップS21)。上で述べた処理では2つのインバータを挿入したが、例えば図28のように4つのインバータを挿入したり、例えば図29のように挿入する位置を変更するようにしても良い。図29のような位置へインバータを挿入すると、サブセル構成514に対しての効果は維持されるが、サブセル構成515への効果はなくなってしまう。このため消費電力が削減できない場合もある。さらに、図30に示すように、異なる非クリティカルパスに対して2つのインバータを挿入する場合もある。図30の例では、サブセル構成514に対して効果がないので、消費電力削減効果は得られない可能性もある。このように予め定められたルールに従って得られるバリエーションについて総当たりで回路の変更を行ってディレイ及び消費電力の見積もりを実行する。
未処理の非クリティカルパスや未処理のバリエーションが残っている場合には処理はステップS11に戻る。一方、未処理の非クリティカルパスも未処理のバリエーションも残っていない場合には、出力部111は、例えば変更後回路データ格納部104に格納されているインバータ等の挿入無しの回路データと、最も消費電力が少なく且つインバータ等の挿入有りの回路データとを、表示装置などに出力する(ステップS23)。なお、インバータ等を挿入しても消費電力を削減できない場合には、インバータ等の挿入無しの回路データのみが出力されることになる。なお、消費電力のデータをも変更後回路データ格納部104に格納しておき、合わせて出力するようにしても良い。また、インバータ等の挿入有りの回路データのみを出力するようにしても良い。
このような処理を実施することで、消費電力をより削減することができるようになる。
上で述べた例では、図1に示すように本実施の形態を適用せずに単にレジスタの最低動作保証電圧0.7Vに下げるだけであれば、消費電力は492.9[uW]と見積もられる。一方、セル分割を行わずにステップS5の処理を実施すると、図31に示すような電源電圧状態が設定される。このような電源電圧状態では、消費電力は482.2[uW]と見積もられる。さらに、本実施の形態のステップS5で処理を終了する場合、すなわちセル分割を行っただけの場合(図20)、消費電力は476.9[uW]と見積もられる。なお、図3に示すようにレベルシフタを導入すると、消費電力は568.9[uW]と見積もられる。このように、ステップS5までを実行するだけでも十分効果がある。さらに、図27のようにインバータを挿入した場合には、消費電力は476.5[uW]と見積もられ、ステップS5までを実行した場合よりも効果がある。
なお、これまでに示した電源電圧の設定状態については、低電圧動作時の電源電圧の設定状態を表している。また、この電源電圧の設定状態は、電源ラインの分離をも表しており、図27に示すように、0.7Vから0.55Vまでの電源電圧を用いる場合には、5本の電源ラインを用いることを示している。すなわち、図32に模式的に示すように、セル又はサブセルは、最低電圧が0.7VのゾーンAと、最低電圧が0.65VのゾーンBと、最低電圧が0.6VのゾーンCと、最低電圧が0.55VのゾーンDと、最低電圧が0.5VのゾーンEとに分けられる。ここで、同じ電源ラインにおいても電源を変化させることができるため、高電圧且つ高速駆動の場合には、同じ電源ラインに0.9Vを印加する。従って、ゾーンAでは、電源電圧は0.7Vから0.9Vの間で変化し、ゾーンBでは、電源電圧は0.65Vから0.9Vの間で変化し、ゾーンCでは、電源電圧は0.6Vから0.9Vの間で変化し、ゾーンDでは、電源電圧は0.55Vから0.9Vの間で変化し、ゾーンEでは、電源電圧は0.5Vから0.9Vの間で変化する。
より具体的に電源電圧の時間変化及び周波数の時間変化を図33を用いて説明する。図33の下段は、周波数の時間変化を表しており、高速駆動の場合には1GHzとなっており、低速駆動の場合には500MHzとなっている。高速駆動と低速駆動の間では、徐々に周波数が減少又は増加するようになっている。図33の上段は、電源電圧の時間変化を表しているが、図32で示したゾーン毎に、電源電圧の変化が異なる。ゾーンAの場合には、最低でも0.7Vまでしか電源電圧は下がらないが、ゾーンEの場合には、最低0.5Vまで電源電圧が下がる。このようにゾーン毎に最低電圧と最高電圧の間を、駆動周波数に応じて変化させる。本実施の形態を採用することで、より多くのセルがより低い電圧で動作するようになるので、消費電力が削減される。
なお、本実施の形態は、上で述べたようにレジスタなどだけではなくRAM等が含まれる場合にも適用可能である。図34の場合には、RAMのマクロを複数のサブエレメントに分割した例を示している。図34の例では、RAMのマクロは、RAMアレイと、アドレスデコーダ部Kと、ライトデータドライバ及びリードデータバッファ部Lとを含む。アドレスデコーダ部Kには、下側にレジスタが設けられており、ライトデータドライバ及びリードデータバッファ部Lにも、下側にレジスタが設けられている。RAMアレイには0.8Vが最低動作保証電圧として設定され、レジスタには0.7Vが最低動作保証電圧として設定される。そして、その他の部分についてセル分割のように電源分離可能なサブエレメントに分割する。そうすると、図34に示すように、電源電圧0.8Vが設定される、RAMアレイのゾーンGと、電源電圧0.7Vが設定される、レジスタのゾーンIと、電源電圧0.75Vが設定され且つドライバを含むゾーンHと、電源電圧0.7Vが設定され且つアドレスデコーダのAND回路を含むゾーンJとに分割される。このようにすれば、複数の回路素子又はセル等を含むマクロのようなものであっても省電力化を図ることができるようになる。
以上本技術の実施の形態を説明したが、本技術はこれに限定されるものではない。例えば、処理フローについては処理結果が変わらない限り、処理順番を入れ替えたり、複数のステップを並列して実施する場合もある。
さらに、図5に示した設計支援装置100の機能ブロック図は一例であって、必ずしも実際のプログラムモジュール構成とは一致しない場合もある。データの保存態様についても一例に過ぎない。
また、上では非クリティカルパスを見つけた後バリエーションについて自動的に検出する例を示したが、ユーザの指示を受けて、非クリティカルパスについて挿入するインバータの個数や位置を特定するようにしても良い。
なお、上で述べた設計支援装置100は、コンピュータ装置であって、図35に示すように、メモリ2501とCPU(Central Processing Unit)2503とハードディスク・ドライブ(HDD:Hard Disk Drive)2505と表示装置2509に接続される表示制御部2507とリムーバブル・ディスク2511用のドライブ装置2513と入力装置2515とネットワークに接続するための通信制御部2517とがバス2519で接続されている。オペレーティング・システム(OS:Operating System)及び本実施例における処理を実施するためのアプリケーション・プログラムは、HDD2505に格納されており、CPU2503により実行される際にはHDD2505からメモリ2501に読み出される。CPU2503は、アプリケーション・プログラムの処理内容に応じて表示制御部2507、通信制御部2517、ドライブ装置2513を制御して、所定の動作を行わせる。また、処理途中のデータについては、主としてメモリ2501に格納されるが、HDD2505に格納されるようにしてもよい。本技術の実施例では、上で述べた処理を実施するためのアプリケーション・プログラムはコンピュータ読み取り可能なリムーバブル・ディスク2511に格納されて頒布され、ドライブ装置2513からHDD2505にインストールされる。インターネットなどのネットワーク及び通信制御部2517を経由して、HDD2505にインストールされる場合もある。このようなコンピュータ装置は、上で述べたCPU2503、メモリ2501などのハードウエアとOS及びアプリケーション・プログラムなどのプログラムとが有機的に協働することにより、上で述べたような各種機能を実現する。
以上述べた本実施の形態をまとめると、以下のようになる。
本実施の形態に係る設計支援方法は、(A)回路に含まれる1又は複数のエレメントのうち、異なる電源に接続する複数のサブエレメントに分割可能であると予め定められた種類のエレメントを特定し、(B)特定されたエレメントを、当該エレメントの種類について予め定められた複数のサブエレメントに分割し、(C)上記回路に含まれる1又は複数のエレメントのうち動作保証電圧について予め定められた条件を満たすエレメントから伸びる各パスを当該エレメントからトレース(エレメントバイエレメントでたどる)しつつ、当該パス上のエレメント及びサブエレメントに対して上記トレースにつれて低下させられた電源電圧を設定する処理を含む。
このようにすれば、一律にレベルシフタを導入するわけではないので高電圧且つ高速駆動を行う場合でもディレイが増加することが無く、低電圧且つ低速駆動においても、より低い電圧設定が可能となるため省電力化が図られる。
また、上で述べた設定処理において、上記条件を満たすエレメントから伸びるパス上で先に電源電圧の設定がなされているエレメント又はサブエレメントに達した場合には、当該パスについての探索を停止するようにしても良い。また、パス上のエレメント又はサブエレメントに対して設定する電源電圧が所定の下限電圧以上となるように電源電圧を設定する場合もある。さらに、設定する電源電圧の種類の数が予め定められた上限数に達した場合には、以降のパスの探索において電源電圧の変更を停止するようにしても良い。このようにすれば適切且つ効率的に電源電圧の設定がなされるようになる。
さらに、本設計支援方法は、(D)上で述べた設定する処理によって設定された電源電圧の第1の状態に基づき得られる各パスのディレイのデータに基づき特定される非クリティカルパス上に、インバータ又はバッファを挿入し、(E)インバータ又はバッファを挿入した後の回路に含まれ且つ動作保証電圧について予め定められた条件を満たすエレメントから伸びる各パスを当該エレメントからトレースしつつ、当該パス上のエレメント及びサブエレメントに対して上記トレースにつれて低下させられた電源電圧を設定し、(F)インバータ又はバッファを挿入した後の回路について設定された電源電圧の第2の状態に基づき得られる上記回路の消費電力が、第1の状態に基づき得られる上記回路の消費電力より少なく且つ第2の状態に基づき得られるディレイのデータが所定の条件を満たす場合には、インバータ又はバッファを挿入した後の回路の構成及び電源電圧の第2の状態のデータをデータ格納部に格納する処理をさらに含むようにしても良い。このようにすれば、非クリティカルパスについてディレイは増加するが、より省電力となるような電源電圧設定が可能となる場合がある。
なお、上で述べたような処理をコンピュータに実行させるためのプログラムを作成することができ、当該プログラムは、例えばフレキシブル・ディスク、CD−ROMなどの光ディスク、光磁気ディスク、半導体メモリ(例えばROM)、ハードディスク等のコンピュータ読み取り可能な記憶媒体又は記憶装置に格納される。
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
(付記1)
設計支援対象の回路に含まれ、第1の記憶回路と第2の記憶回路の間を接続する経路上の回路素子のうち、複数の回路素子に分割可能である回路素子を特定する回路素子情報を記憶する記憶部を有する設計支援装置に、
前記経路上の回路素子のいずれかを、前記記憶部に記憶された回路素子情報に基づき、複数の回路素子に分割させ、
前記第1の記憶回路から前記経路をトレースさせるとともに、前記第2の記憶回路から前記経路をトレースさせ、
トレース対象の前記経路に、動作が保証される動作保証電圧が所定の電圧条件を満たす回路素子が存在する場合、前記所定の電圧条件を満たす回路素子に対し、現在の設定電圧よりも所定の電圧だけ低下させた新たな設定電圧を電源電圧として設定させることを特徴とする設計支援プログラム。
(付記2)
前記設計支援プログラムにおいて、
前記設計支援装置に、
前記新たな設定電圧の設定をさせる場合、
前記所定の電圧条件を満たす回路素子に対し、現在の設定電圧よりも所定の電圧だけ低下させた新たな設定電圧が、所定の下限電圧以上になるように設定させることを特徴とする付記1記載の設計支援プログラム。
(付記3)
前記設計支援プログラムにおいて、
前記設計支援装置に、
前記新たな設定電圧の設定をさせる場合、
トレース対象の前記経路上で、既に新たな電源電圧の設定がされた回路素子がトレースされた場合、前記経路についてのトレースを停止させることを特徴とする付記1記載の設計支援プログラム。
(付記4)
前記設計支援プログラムにおいて、
前記設計支援装置に、
前記新たな設定電圧の設定をさせる場合、
設定された電源電圧の種類の数が所定数に達したとき、前記所定の電圧条件を満たす回路素子に対し、現在の設定電圧を電源電圧として設定させることを特徴とする付記1記載の設計支援プログラム。
(付記5)
前記設計支援プログラムにおいて、
前記設計支援装置はさらに、
前記新たな設定電圧を電源電圧として設定させた後、前記新たな設定電圧を電源電圧として設定された回路素子を含む経路のディレイ情報に基づき、前記新たな設定電圧を電源電圧として設定された回路素子を含む経路に、回路素子を挿入させ、
前記新たな設定電圧を電源電圧として設定されるとともに、回路素子が挿入された後の設計支援対象の回路の消費電力が、回路素子が挿入される前の設計支援対象の回路の消費電力よりも小さく、且つ、回路素子を挿入された経路のディレイが、設計支援対象の回路の最大動作周波数における許容ディレイよりも小さい場合、回路素子が挿入された後の設計支援対象の回路の接続情報を前記記憶部に記憶させることを特徴とする付記1記載の設計支援プログラム。
(付記6)
設計支援対象の回路に含まれ、第1の記憶回路と第2の記憶回路の間を接続する経路上の回路素子のうち、複数の回路素子に分割可能である回路素子を特定する回路素子情報を記憶する記憶部を有する設計支援装置が、
前記経路上の回路素子のいずれかを、前記記憶部に記憶された回路素子情報に基づき、複数の回路素子に分割し、
前記経路上の回路素子のいずれかを、前記記憶部に記憶された回路素子情報に基づき前記第1の記憶回路から前記経路をトレースするとともに、前記第2の記憶回路から前記経路をトレースし、
トレース対象の前記経路に、動作が保証される動作保証電圧が所定の電圧条件を満たす回路素子が存在する場合、前記所定の電圧条件を満たす回路素子に対し、現在の設定電圧よりも所定の電圧だけ低下させた新たな設定電圧を電源電圧として設定することを特徴とする設計支援方法。
(付記7)
設計支援対象の回路に含まれ、第1の記憶回路と第2の記憶回路の間を接続する経路上の回路素子のうち、複数の回路素子に分割可能である回路素子を特定する回路素子情報を記憶する記憶部と、
前記経路上の回路素子のいずれかを、前記記憶部に記憶された回路素子情報に基づき、複数の回路素子に分割する分割部と、
前記第1の記憶回路から前記経路をトレースするとともに、前記第2の記憶回路から前記経路をトレースするトレース部と、
トレース対象の前記経路に、動作が保証される動作保証電圧が所定の電圧条件を満たす回路素子が存在する場合、前記所定の電圧条件を満たす回路素子に対し、現在の設定電圧よりも所定の電圧だけ低下させた新たな設定電圧を電源電圧として設定する設定部を有することを特徴とする設計支援装置。
100 設計支援装置
101 回路データ格納部
102 セル分割データ格納部
103 セル分割部
104 変更後回路データ格納部
105 入力部
106 設定データ格納部
107 電圧設定部
108 非クリティカルパス処理部
109 データ格納部
110 解析部
111 出力部

Claims (7)

  1. 設計支援対象の回路に含まれ、第1の記憶回路と第2の記憶回路の間を接続する経路上の回路素子のうち、複数の回路素子に分割可能である回路素子を特定する回路素子情報を記憶する記憶部を有する設計支援装置に、
    前記経路上の回路素子のいずれかを、前記記憶部に記憶された回路素子情報に基づき、複数の回路素子に分割させ、
    前記第1の記憶回路から前記経路をトレースさせるとともに、前記第2の記憶回路から前記経路をトレースさせ、
    トレース対象の前記経路に、動作が保証される動作保証電圧が所定の電圧条件を満たす回路素子が存在する場合、前記所定の電圧条件を満たす回路素子に対し、現在の設定電圧よりも所定の電圧だけ低下させた新たな設定電圧を電源電圧として設定させることを特徴とする設計支援プログラム。
  2. 前記設計支援プログラムにおいて、
    前記設計支援装置に、
    前記新たな設定電圧の設定をさせる場合、
    前記所定の電圧条件を満たす回路素子に対し、現在の設定電圧よりも所定の電圧だけ低下させた新たな設定電圧が、所定の下限電圧以上になるように設定させることを特徴とする請求項1記載の設計支援プログラム。
  3. 前記設計支援プログラムにおいて、
    前記設計支援装置に、
    前記新たな設定電圧の設定をさせる場合、
    トレース対象の前記経路上で、既に新たな電源電圧の設定がされた回路素子がトレースされた場合、前記経路についてのトレースを停止させることを特徴とする請求項1記載の設計支援プログラム。
  4. 前記設計支援プログラムにおいて、
    前記設計支援装置に、
    前記新たな設定電圧の設定をさせる場合、
    設定された電源電圧の種類の数が所定数に達したとき、前記所定の電圧条件を満たす回路素子に対し、現在の設定電圧を電源電圧として設定させることを特徴とする請求項1記載の設計支援プログラム。
  5. 前記設計支援プログラムにおいて、
    前記設計支援装置はさらに、
    前記新たな設定電圧を電源電圧として設定させた後、前記新たな設定電圧を電源電圧として設定された回路素子を含む経路のディレイ情報に基づき、前記新たな設定電圧を電源電圧として設定された回路そしを含む経路に、回路素子を挿入させ、
    前記新たな設定電圧を電源電圧として設定されるとともに、回路素子が挿入された後の設計支援対象の回路の消費電力が、回路素子が挿入される前の設計支援対象の回路の消費電力よりも小さく、且つ、回路素子を挿入された経路のディレイが、設計支援対象の回路の最大動作周波数における許容ディレイよりも小さい場合、回路素子が挿入された後の設計支援対象の回路の接続情報を前記記憶部に記憶させることを特徴とする請求項1記載の設計支援プログラム。
  6. 設計支援対象の回路に含まれ、第1の記憶回路と第2の記憶回路の間を接続する経路上の回路素子のうち、複数の回路素子に分割可能である回路素子を特定する回路素子情報を記憶する記憶部を有する設計支援装置が、
    前記経路上の回路素子のいずれかを、前記記憶部に記憶された回路素子情報に基づき、複数の回路素子に分割し、
    前記経路上の回路素子のいずれかを、前記記憶部に記憶された回路素子情報に基づき前記第1の記憶回路から前記経路をトレースするとともに、前記第2の記憶回路から前記経路をトレースし、
    トレース対象の前記経路に、動作が保証される動作保証電圧が所定の電圧条件を満たす回路素子が存在する場合、前記所定の電圧条件を満たす回路素子に対し、現在の設定電圧よりも所定の電圧だけ低下させた新たな設定電圧を電源電圧として設定することを特徴とする設計支援方法。
  7. 設計支援対象の回路に含まれ、第1の記憶回路と第2の記憶回路の間を接続する経路上の回路素子のうち、複数の回路素子に分割可能である回路素子を特定する回路素子情報を記憶する記憶部と、
    前記経路上の回路素子のいずれかを、前記記憶部に記憶された回路素子情報に基づき、複数の回路素子に分割する分割部と、
    前記第1の記憶回路から前記経路をトレースするとともに、前記第2の記憶回路から前記経路をトレースするトレース部と、
    トレース対象の前記経路に、動作が保証される動作保証電圧が所定の電圧条件を満たす回路素子が存在する場合、前記所定の電圧条件を満たす回路素子に対し、現在の設定電圧よりも所定の電圧だけ低下させた新たな設定電圧を電源電圧として設定する設定部を有することを特徴とする設計支援装置。
JP2012212037A 2012-09-26 2012-09-26 回路設計支援方法及び回路設計支援装置 Active JP5966816B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012212037A JP5966816B2 (ja) 2012-09-26 2012-09-26 回路設計支援方法及び回路設計支援装置
US13/939,630 US20140089884A1 (en) 2012-09-26 2013-07-11 Design support method and apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012212037A JP5966816B2 (ja) 2012-09-26 2012-09-26 回路設計支援方法及び回路設計支援装置

Publications (2)

Publication Number Publication Date
JP2014067222A JP2014067222A (ja) 2014-04-17
JP5966816B2 true JP5966816B2 (ja) 2016-08-10

Family

ID=50340234

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012212037A Active JP5966816B2 (ja) 2012-09-26 2012-09-26 回路設計支援方法及び回路設計支援装置

Country Status (2)

Country Link
US (1) US20140089884A1 (ja)
JP (1) JP5966816B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6833140B2 (ja) 2018-12-17 2021-02-24 三菱電機株式会社 回路設計支援システムおよび回路設計支援プログラム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10320433A (ja) * 1997-05-16 1998-12-04 Toshiba Corp 論理回路の設計装置、論理回路の設計方法及び論理回路の設計プログラムを記録したコンピュータ読み取り可能な記録媒体
JP2004186671A (ja) * 2002-11-18 2004-07-02 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその設計方法
CN100413073C (zh) * 2005-03-30 2008-08-20 中芯国际集成电路制造(上海)有限公司 用于避免多电源输入/输出的瞬态短路电流的集成电路
JP2007311535A (ja) * 2006-05-18 2007-11-29 Matsushita Electric Ind Co Ltd セル配置方法
CN102024410B (zh) * 2009-09-16 2014-10-22 株式会社半导体能源研究所 半导体装置及电子设备

Also Published As

Publication number Publication date
JP2014067222A (ja) 2014-04-17
US20140089884A1 (en) 2014-03-27

Similar Documents

Publication Publication Date Title
US7716618B2 (en) Method and system for designing semiconductor circuit devices to reduce static power consumption
US6831483B2 (en) Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, and design data recording medium therefor
US20020002701A1 (en) Automatic circuit generation apparatus and method, and computer program product for executing the method
US20100153897A1 (en) System and method for employing signoff-quality timing analysis information concurrently in multiple scenarios to reduce leakage power in an electronic circuit and electronic design automation tool incorporating the same
Frenkil The practical engineer [A multi-level approach to low-power IC design]
KR20130084029A (ko) 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법, 설계 시스템 및 시스템-온-칩
Lin et al. An efficient algorithm of adjustable delay buffer insertion for clock skew minimization in multiple dynamic supply voltage designs
KR101800983B1 (ko) 집적 회로에서 누설 전류를 감소시키는 장치 및 방법
Kahng et al. Active-mode leakage reduction with data-retained power gating
US9552871B1 (en) Low power high performance electrical circuits
JP5966816B2 (ja) 回路設計支援方法及び回路設計支援装置
US8776003B2 (en) System and method for employing side transition times from signoff-quality timing analysis information to reduce leakage power in an electronic circuit and an electronic design automation tool incorporating the same
Sjalander et al. A low-leakage twin-precision multiplier using reconfigurable power gating
US8621415B2 (en) Obtaining power domain by clustering logical blocks based on activation timings
TWI536191B (zh) 形成可減少漏損之閘極結構的方法
Jayakumar et al. An algorithm to minimize leakage through simultaneous input vector control and circuit modification
Peluso et al. Ultra-fine grain vdd-hopping for energy-efficient multi-processor SoCs
Yamamoto et al. Dynamic V DD switching technique and mapping optimization in dynamically reconfigurable processor for efficient energy reduction
JPH11149496A (ja) ゲーテッドクロック設計支援装置、ゲーテッドクロック設計支援方法、及びゲーテッドクロック設計支援プログラムを格納したコンピュータ読み取り可能な記録媒体
Ratkovic et al. Physical vs. physically-aware estimation flow: case study of design space exploration of adders
Zwerger et al. Detection of asymmetric aging-critical voltage conditions in analog power-down mode
Chinnery et al. Power gating design automation
Navi et al. An energy efficient full adder cell for low voltage
JPH1092942A (ja) 半導体集積回路の最適化装置とその最適化方法
Hu et al. Simultaneous time slack budgeting and retiming for dual-vdd FPGA power reduction

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150604

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160526

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160607

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160620

R150 Certificate of patent or registration of utility model

Ref document number: 5966816

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150