KR101800983B1 - 집적 회로에서 누설 전류를 감소시키는 장치 및 방법 - Google Patents

집적 회로에서 누설 전류를 감소시키는 장치 및 방법 Download PDF

Info

Publication number
KR101800983B1
KR101800983B1 KR1020167006713A KR20167006713A KR101800983B1 KR 101800983 B1 KR101800983 B1 KR 101800983B1 KR 1020167006713 A KR1020167006713 A KR 1020167006713A KR 20167006713 A KR20167006713 A KR 20167006713A KR 101800983 B1 KR101800983 B1 KR 101800983B1
Authority
KR
South Korea
Prior art keywords
circuit
digital
digital logic
logic circuit
polarization
Prior art date
Application number
KR1020167006713A
Other languages
English (en)
Other versions
KR20160047491A (ko
Inventor
크리스토프 빈센트 앙트안 로렌트
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20160047491A publication Critical patent/KR20160047491A/ko
Application granted granted Critical
Publication of KR101800983B1 publication Critical patent/KR101800983B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • G06F17/5022—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/337—Design optimisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 집적 회로(IC)에서 누설 전류를 감소시키는 것에 관한 것이다. 일 측면에서, IC는 디지털 논리 회로와 분극 회로를 포함할 수 있다. 상기 디지털 논리 회로는 복수의 입력을 구비할 수 있고 복수의 논리 게이트를 포함할 수 있다. 상기 분극 회로는 대기 신호와 복수의 비트를 포함하는 디지털 입력 신호를 수신할 수 있다. 상기 대기 신호가 활성화 해제될 때, 상기 분극 회로는 상기 디지털 입력 신호에 기초하여 상기 디지털 논리 회로의 상기 복수의 입력을 제어할 수 있다. 그러나, 상기 대기 신호가 활성화될 때 상기 분극 회로는 상기 디지털 논리 회로의 상기 복수의 입력을, 상기 디지털 논리 회로의 적어도 하나의 다른 상태에 비해 상기 복수의 논리 게이트의 더 작은 누설 전류와 연관된 낮은 전력 상태로 제어할 수 있다.

Description

집적 회로에서 누설 전류를 감소시키는 장치 및 방법{APPARATUS AND METHODS FOR LEAKAGE CURRENT REDUCTION IN INTEGRATED CIRCUITS}
본 발명의 실시예는 일반적으로 전자회로에 관한 것으로, 보다 상세하게는 집적 회로(integrated circuit: IC)에서 누설 전류를 감소시키는 것에 관한 것이다.
집적 회로(IC)의 정적 전력 소비(static power dissipation)는 IC의 전체 전력 소비에서 상대적으로 많은 부분을 차지할 수 있다. 예를 들어, 특정 메모리 IC에서, 정적 전력 소비는 IC에서 소비되는 전력의, 예를 들어, 최대 70%에 이를 수 있다. 추가적으로, 트랜지스터의 크기가 처리 개선으로 더 작아짐에 따라, 트랜지스터의 밀도가 증가하여 IC의 정적 전력 소비가 IC의 동적 전력 소비에 비해 증가할 수 있다. IC의 정적 전력 소비에서 상대적으로 많은 양이 트랜지스터의 누설 전류와 연관될 수 있다.
특정 회로 설계 기술을 사용하여 누설 전류와 그리하여 정적 전력 소비를 감소시킬 수 있다. 예를 들어, 회로는 더 긴 채널 길이 및/또는 더 높은 임계 전압을 가지는 트랜지스터를 사용하여 누설 전류를 감소시킬 수 있다. 그러나, 이러한 기술은 회로 지연 및/또는 영역에 상당한 영향을 미치거나, 또는 단독으로는 정적 전력 소비에 불충분한 감소를 제공할 수 있다.
본 명세서에서 도면 및 연관된 설명은 본 발명의 특정 실시예를 예시하기 위해 제공된 것일 뿐 발명을 제한하려고 의도된 것이 아니다.
도 1은 디지털 논리 게이트(digital logic gate)의 일례의 개략 블록도;
도 2는 트랜지스터 분극(polarization)의 4개의 예를 도시하는 회로도;
도 3은 일 실시예에 따른 전자 회로의 개략 블록도;
도 4a 및 도 4b는 여러 실시예에 따른 전자 회로의 회로도;
도 5는 다른 실시예에 따른 전자 회로의 개략 블록도;
도 6a 및 도 6b는 전자 회로의 2개의 실시예의 개략 블록도;
도 7은 일 실시예에 따른 디지털 회로에서 누설을 감소시키는 예시적인 공정의 흐름도;
도 8은 일 실시예에 따른 집적 회로를 설계하는 예시적인 공정의 흐름도.
설명의 반복을 피하기 위해, 동일하거나 또는 유사한 기능을 구비하는 부품은 동일한 참조 부호로 표시될 수 있다.
특정 실시예가 본 명세서에 설명되었으나, 본 명세서에 제시된 이익과 특징을 모두 제공하는 것은 아닌 실시예를 포함하는 다른 실시예들도 이 기술 분야에 통상의 지식을 가진 자에게는 명백할 것이다.
도 1은 디지털 논리 게이트(10)의 일례의 개략 블록도이다. 디지털 논리 게이트(10)는 풀다운 회로(pull-down circuit)(1)와 풀업 회로(pull-up circuit)(2)를 포함한다. 디지털 논리 게이트(10)는 제1 입력(A), 제2 입력(B), 제3 입력(C) 및 출력(OUT)을 포함한다. 도 1은 3개의 입력과 하나의 출력을 포함하는 디지털 논리 게이트(10)를 도시하고 있으나, 본 명세서에서 개시 내용은 더 많거나 더 적은 입력 및/또는 추가적인 출력을 구비하는 디지털 논리 게이트에도 적용가능하다.
풀다운 회로(1)는 출력(OUT)과 제1 또는 전력이 낮은 공급 전압(V1) 사이에 전기적으로 연결된다. 풀업 회로(2)는 출력(OUT)과 제2 또는 전력이 높은 공급 전압(V2) 사이에 전기적으로 연결된다. 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이, 풀다운 회로와 풀업 회로(1, 2)는 입력(A, B, C)의 상태에 기초하여 출력(OUT)의 상태를 논리적으로 높은 값 또는 낮은 값으로 제어하는데 사용될 수 있다. 예를 들어, 풀다운 회로(1)는, 입력(A, B, C)의 특정 상태에 대해 출력(OUT)을 논리적으로 낮은 또는 "0"값으로 제어하는데 사용되는, 예를 들어, n-형 금속 산화물 반도체(NMOS) 트랜지스터와 같은 하나 이상의 트랜지스터를 포함할 수 있다. 추가적으로, 풀업 회로(2)는, 특정 입력 상태에 대해 출력(OUT)을 논리적으로 높은 또는 "1"값으로 제어하는데 사용되는 p-형 금속 산화물 반도체(PMOS) 트랜지스터와 같은 하나 이상의 트랜지스터를 포함할 수 있다. 디지털 논리 게이트의 예로는 인버터(inverter), 버퍼, NAND 게이트, NOR 게이트, AND 게이트, OR 게이트, XNOR 게이트, XOR 게이트 및 멀티플렉서를 포함할 수 있으나 이들로 제한되는 것은 아니다.
본 명세서에서 사용되고 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이, MOS 트랜지스터는 금속과, 또한 비-금속 물질, 예를 들어, 폴리실리콘으로 만들어진 게이트를 구비할 수 있고, 실리콘 산화물로 구현되지 않고, 다른 유전체, 예를 들어, 높은-k 유전체로 구현된 유전체 구역을 구비할 수 있다.
특정 IC에서 도 1의 디지털 논리 게이트(10)와 같은 디지털 논리 게이트의 누설 전류는 IC의 정적 전력 소비에서 상대적으로 많은 양을 나타낼 수 있다.
도 2는 트랜지스터 분극의 4개의 예를 도시하는 회로도이다.
회로도는 전력이 낮은 공급 전압(V1)에 전기적으로 연결된 소스, 논리 "1"을 수신하는 게이트, 및 논리 "0"을 생성하는 드레인을 구비하는 제1 NMOS 트랜지스터(11)를 포함한다. 추가적으로, 회로도는 전력이 낮은 공급 전압(V1)에 전기적으로 연결된 소스, 논리 "0"을 수신하는 게이트, 및 논리 "1"로 제어된 드레인을 구비하는 제2 NMOS 트랜지스터(12)를 포함한다. 나아가, 회로도는 전력이 높은 공급 전압(V2)에 전기적으로 연결된 소스, 논리 "0"을 수신하는 게이트, 및 논리 "1"을 생성하는 드레인을 구비하는 제1 PMOS 트랜지스터(13)를 포함한다. 추가적으로, 회로도는 전력이 높은 공급 전압(V2)에 전기적으로 연결된 소스, 논리 "1"을 수신하는 게이트, 및 논리 "0"으로 제어된 드레인을 구비하는 제2 PMOS 트랜지스터(14)를 포함한다.
도 2에 도시된 트랜지스터는 도시된 구성에서 상이한 드레인-소스(IDS) 누설 전류를 구비할 수 있다. 예를 들어, 제1 NMOS 트랜지스터(11)는 제2 NMOS 트랜지스터(12)보다 더 작은 드레인-소스(VDS) 전압을 가질 수 있기 때문에 제1 NMOS 트랜지스터(11)는 제2 NMOS 트랜지스터(12)의 누설 전류 미만의 누설 전류를 구비할 수 있다. 유사하게, 제1 PMOS 트랜지스터(13)는 제2 PMOS 트랜지스터(14)보다 더 작은 VDS 전압을 가질 수 있기 때문에 제1 PMOS 트랜지스터(13)는 제2 PMOS 트랜지스터(14)의 누설 전류 미만의 누설 전류를 가질 수 있다.
추가적으로, 제2 NMOS 트랜지스터(12)는 제2 PMOS 트랜지스터(14)의 누설 전류를 초과하거나 이 누설 전류 미만의 누설 전류를 가질 수 있다. 예를 들어, NMOS 트랜지스터(12)와 PMOS 트랜지스터(14) 사이에 누설 전류의 차이는, 예를 들어, 트랜지스터의 폭 또는 기하학적 형상의 차이를 포함하는 여러 요인에 종속하고/하거나 트랜지스터의 상대적인 임계 전압과 같은 처리 파라미터에 종속할 수 있다.
디지털 논리 게이트의 정적 전력 소비는 디지털 논리 게이트의 입력의 상태에 종속할 수 있다.
예를 들어, 도 1 및 도 2를 참조하면, 디지털 논리 게이트(10)는 게이트의 풀다운 회로와 풀업 회로(1, 2)에서 도 2에 도시된 트랜지스터와 같은 트랜지스터를 포함할 수 있다. 트랜지스터는 게이트의 원하는 논리 함수를 달성하도록 직렬로, 병렬로, 또는 그 조합으로 배열될 수 있다.
추가적으로, 디지털 논리 게이트(10)는, 각 상태가 상이한 조합의 트랜지스터 분극과 연관될 수 있으므로, 제1, 제2 및 제3 입력(A, B, C)의 상태에 따라 상이한 양의 정적 전력 소비를 가질 수 있다. 디지털 논리 게이트(10)의 최소 정적 전력 소비에 대응하는 입력의 상태는, 예를 들어, 풀다운 회로와 풀업 회로(1, 2)의 회로 구성, 풀다운 회로와 풀업 회로(1, 2)에서 트랜지스터의 기하학적 형상, 및/또는 디지털 논리 게이트(10)를 제조하는데 사용되는 공정과 연관된 트랜지스터 파라미터를 포함하는 여러 요인에 종속할 수 있다. 따라서, 디지털 논리 게이트(10)는 입력 상태에 종속하는 정적 전력 소비를 가질 수 있다.
도 1은 풀다운 회로와 풀업 회로를 포함하는 디지털 논리 게이트의 문맥에서 정적 전력 소비를 설명하고 있으나, 본 명세서에서 개시 내용은 다른 방식으로 구현되는 디지털 회로의 구성에도 적용될 수 있다.
분극 회로를 갖는 집적 회로의 예
IC에서 누설을 감소시키는 장치 및 방법이 본 명세서에 설명된다. 특정 구현에서, 전자 회로는 분극 회로(polarization circuit)와 디지털 논리 회로를 포함한다. 분극 회로는 디지털 입력 신호와 대기 신호(standby signal)를 수신할 수 있다. 대기 신호가 활성화 해제(deactivated)될 때, 분극 회로는 디지털 입력 신호를 디지털 입력 신호의 비트(bit)의 반전(inversion)과 함께 또는 이 반전 없이 디지털 논리 회로의 입력에 제공할 수 있다. 그러나, 대기 신호가 활성화될 때, 분극 회로는 디지털 논리 회로의 입력을 제어하여 디지털 논리 회로를, 디지털 논리 회로의 다른 상태에 비해 더 작은 트랜지스터 누설 전류와 연관된 낮은 누설 상태로 설정할 수 있다. 예를 들어, 일 실시예에서, 분극 회로는 디지털 논리 회로의 입력을 제어하여 디지털 논리 회로를, 디지털 논리 회로의 모든 다른 상태에 비해 최저 게이트 누설 전류를 가지는 낮은 누설 상태로 동작시킬 수 있다. 따라서, 대기 신호가 활성화될 때, 디지털 논리 회로는 작은 정적 전력 소비와 연관된 상태로 제어될 수 있다.
도 3은 일 실시예에 따른 전자 회로(40)의 개략 블록도이다. 전자 회로(40)는 분극 회로(21), 디지털 논리 회로(22), 제1 내지 제3 입력 상태 요소(23a 내지 23c) 및 제1 및 제2 출력 상태 요소(24a, 24b)를 포함한다.
도 3에 도시된 바와 같이, 제1 입력 상태 요소(23a)는 디지털 입력 신호의 제1 입력 비트(31a)를 생성하고, 제2 입력 상태 요소(23b)는 디지털 입력 신호의 제2 입력 비트(31b)를 생성하며, 제3 입력 상태 요소(23c)는 디지털 입력 신호의 제3 입력 비트(31c)를 생성한다. 분극 회로(21)는 대기 신호(대기)와 제1 내지 제3 입력 비트(31a 내지 31c)를 수신한다. 추가적으로, 분극 회로(21)는, 디지털 논리 회로(22)에 입력으로 제공되는 제1, 제2 및 제3 분극 비트(polarization bit)(32a, 32b 및 32c)를 각각 생성하도록 구성된다. 제1 내지 제3 분극 비트(32a 내지 32c)는 본 명세서에서 디지털 분극 신호(digital polarization signal)라고 언급될 수 있다. 디지털 논리 회로(22)는 디지털 출력 신호의 제1 출력 비트(33a)와 제2 출력 비트(33b)를 생성한다. 제1 및 제2 출력 비트(33a, 33b)는 제1 및 제2 출력 상태 요소(24a, 24b)에 각각 제공되었다.
이 기술 분야에 통상의 지식을 가진 자라면, 도 3에 도시된 구성은 예시를 위한 것이고, 전자 회로(40)는 여러 방식으로 변형될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 전자 회로(40)는 더 많거나 더 적은 입력 상태 요소 및/또는 출력 상태 요소를 포함할 수 있다. 추가적으로, 회로의 입력 비트, 분극 비트 및/또는 출력 비트의 개수는 구현예에 따라 변할 수 있다. 예를 들어, 일 실시예에서, 입력 비트와 분극 비트 각각은 적어도 4개의 비트를 포함한다. 나아가, 클록 신호 및/또는 다른 회로와 같은 특정 구현 상세는, 명료화를 위하여 도 3에 생략되어 있다.
도 3에 도시된 바와 같이, 분극 회로(21)는 대기 신호(대기)를 수신한다. 특정 구현에서, 분극 회로(21)는 대기 신호(대기)가 활성화 해제될 때 입력 비트(31a 내지 31c)를 버퍼링하거나 반전시켜 분극 비트(32a 내지 32c)를 생성하도록 동작할 수 있다. 따라서, 대기 신호(대기)가 비활성일 때, 디지털 논리 회로(22)는 제1 내지 제3 입력 비트(31a 내지 31c)의 상태에 기초하여 출력 비트(33a, 33b)를 생성할 수 있다. 예를 들어, 디지털 논리 회로(22)는 출력 비트(33a, 33b)와 입력 비트(31a 내지 31c) 사이에 원하는 논리 함수(예를 들어, 진리표)를 획득하도록 구현된 조합 논리 회로를 포함할 수 있다. 일 실시예에서, 디지털 논리 회로(22)는 상태 요소를 포함하지 않는다.
따라서, 대기 신호(대기)가 활성화 해제될 때, 분극 회로는 디지털 논리 회로(22)에 의한 입력 비트(31a 내지 31c)의 처리와 간섭하지 않는다.
그러나, 대기 신호(대기)가 활성화될 때, 분극 회로(21)는 분극 비트(32a 내지 32c)의 상태를 제어하여 디지털 논리 회로(22)의 정적 전력 소비를 감소시킬 수 있다. 예를 들어, 일 실시예에서, 대기 신호(대기)는 분극 비트(32a 내지 32c)의 상태를, 디지털 논리 회로의 입력의 모든 다른 상태에 비해 디지털 논리 회로(22)의 최저 누설 전류에 대응하는 상태로 제어하는데 사용될 수 있다.
분극 회로(21)를 이런 방식으로 구성하는 것에 의해, 디지털 논리 회로(22)는 전자 회로(40)의 정상 동작 동안 입력 비트(31a 내지 31c)를 처리할 수 있다. 그러나, 대기 모드 동안, 분극 회로(21)는 디지털 논리 회로(22)의 상태를 낮은 누설 상태로 제어하여 전자 회로(40)의 전체 정적 전력 소비를 감소시킬 수 있다.
일 실시예에서, 전자 회로(40)가 대기 모드에서 동작할 때, 제1 및 제2 출력 상태 요소(24a, 24b)는 제1 및 제2 출력 비트(33a, 33b)를 로딩하는 것이 금지될 수 있다. 예를 들어, 특정 구현에서, 제1 및 제2 출력 상태 요소(24a, 24b)의 로딩 동작을 제어하는데 사용되는 클록 신호는 전자 회로(40)가 대기 모드에서 동작할 때 디스에이블될 수 있다. 예를 들어, 상승 에지 또는 하강 에지와 같은 클록 신호의 전이를 사용하여 출력 상태 요소를 로딩할 수 있고, 클록 신호는 대기 모드 동안 전이하는 것이 금지될 수 있다. 전자 회로(40)를 이런 방식으로 구성하면 입력 비트(31a 내지 31c)에 의해서가 아니라 분극 회로(21)에 의해 결정된 논리값이 출력 상태 요소(24a, 24b)에 로딩되는 것을 방지할 수 있다.
이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이, 전자 회로(40)가 대기 모드에서 동작될 때 대기 신호(대기)는 "활성화"될 수 있고, 전자 회로(40)가 대기 모드에서 동작하지 않을 때 대기 신호(대기)는 "활성화 해제"될 수 있다. 특정 구성에서, 대기 신호(대기)는 활성화될 때 논리 "1"값을 구비하고, 활성화 해제될 때 논리 "0"값을 구비한다. 다른 구성에서, 대기 신호(대기)는 활성화될 때 논리 "0"값을 구비하고, 활성화 해제될 때 논리 "1"값을 구비한다.
도 4a 및 도 4b는 여러 실시예에 따른 전자 회로의 회로도이다.
도 4a는 전자 회로(70)의 회로도이다. 전자 회로(70)는 분극 회로(41), 디지털 논리 회로(42), 제1 내지 제3 입력 플립플롭(flip-flop)(43a 내지 43c) 및 출력 플립플롭(44)을 포함한다.
제1 내지 제3 입력 플립플롭(43a 내지 43c)은 클록 신호(CLK)와 제1 내지 제3 플립플롭 데이터 비트(D1 내지 D3)를 각각 수신한다. 추가적으로, 제1 입력 플립플롭(43a)은 제1 입력 비트(51a)를 생성하고, 제2 입력 플립플롭(43b)은 제2 입력 비트(51b)를 생성하며, 제3 입력 플립플롭(43c)은 제3 입력 비트(51c)를 생성한다. 분극 회로(41)는 대기 신호(대기)와 제1 내지 제3 입력 비트(51a 내지 51c)를 수신하고, 제1 내지 제3 분극 비트(52a 내지 52c)를 생성한다. 디지털 논리 회로(42)는 제1 내지 제3 분극 비트(52a 내지 52c)를 수신하고 출력 비트(53)를 생성한다. 출력 플립플롭(44)은 출력 비트(53)와 클록 신호(CLK)를 수신하고, 플립플롭 출력 비트(Q)를 생성한다.
도시된 구성에서, 제1 내지 제3 입력 플립플롭(43a 내지 43c)과 출력 플립플롭(44)은 D 플립플롭으로 구현된다. 그러나, 예를 들어, SR 플립플롭, JK 플립플롭, T 플립플롭, 래치, 및/또는 이들의 조합을 포함하는 입력 및/또는 출력 플립플롭을 상이한 상태 요소를 사용하여 구현한 것과 같은 다른 구성들도 가능하다.
분극 회로(41)는 제1 논리 게이트(61), 제2 논리 게이트(62) 및 제3 논리 게이트(63)를 포함한다. 도시된 구성에서, 제1 논리 게이트(61)는 대기 신호(대기)를 수신하는 제1 입력(A), 제1 입력 비트(51a)를 수신하는 제2 입력(B), 및 논리 함수(~A&B)에 기초하여 제1 분극 비트(52a)를 생성하는 출력을 포함한다. 추가적으로, 제2 논리 게이트(62)는 대기 신호(대기)를 수신하는 제1 입력(A), 제2 입력 비트(51b)를 수신하는 제2 입력(B), 및 논리 함수(A+B)에 기초하여 제2 분극 비트(52b)를 생성하는 출력을 포함한다. 나아가, 제3 논리 게이트(63)는 대기 신호(대기)를 수신하는 제1 입력(A), 제3 입력 비트(51c)를 수신하는 제2 입력(B), 및 논리 함수(A+B)에 기초하여 제3 분극 비트(52c)를 생성하는 출력을 포함한다.
디지털 논리 회로(42)는 2-입력 AND 게이트(64), 2-입력 멀티플렉서(65) 및 인버터(66)를 포함한다. 도시된 구성에서, 2-입력 AND 게이트(64)는 제1 및 제2 분극 비트(52a, 52b)의 논리 "AND"를 연산하고, 그 결과를 2-입력 멀티플렉서(65)의 제1 입력에 제공한다. 추가적으로, 2-입력 멀티플렉서(65)는 제2 분극 비트(52b)를 제2 입력으로 수신하고, 인버터(66)에 의해 생성된 제3 분극 비트(52c)의 반전된 상태를 선택 제어 입력으로 수신한다. 2-입력 멀티플렉서(65)에 의해 생성된 출력 비트(53)는 출력 플립플롭(44)의 입력에 제공된다.
대기 신호(대기)가 논리 "0"값을 구비할 때, 제1 내지 제3 분극 비트(52a 내지 52c)는 제1 내지 제3 입력 비트(51a 내지 51c)의 논리값에 대응하는 논리값을 각각 구비할 수 있다. 따라서, 도시된 구성에서, 분극 회로(41)는 전자 회로(70)의 정상 동작 동안 디지털 논리 회로(42)의 논리적 연산과 간섭하지 않는다.
그러나, 대기 신호(대기)가 논리 "1"값을 구비할 때, 분극 회로(41)는 제1 분극 비트(52a)를 논리 "0"으로 가게 하고, 제2 분극 비트(52b)를 논리 "1"로 가게 하며, 제3 분극 비트(52c)를 논리 "1"로 가게 할 수 있다.
따라서, 분극 회로(41)는 대기 신호(대기)가 논리적으로 낮은 값일 때 입력 비트(51a 내지 51c)를 디지털 논리 회로(42)로 통과시키고, 대기 신호(대기)가 논리적으로 높은 값일 때 분극 비트(52a 내지 52c)를 특정 상태로 제어하는데 사용될 수 있다.
추가적으로, 분극 회로(41)가 대기 모드 동안 제1 내지 제3 분극 비트(52a 내지 52c)를 제어하여 도달된 상태는 디지털 논리 회로(42)의 낮은 누설 상태에 대응할 수 있다. 예를 들어, 디지털 논리 회로(42)의 누설 전류를 시뮬레이팅하고/하거나 측정하여 최소 누설 전류를 갖는 디지털 제어 회로(42)의 입력 상태가 어느 것인지를 결정할 수 있다. 추가적으로, 분극 회로(41)는 대기 모드에서 분극 비트(52a 내지 52c)의 원하는 상태를 결정하는 게이트의 조합을 포함하도록 구현될 수 있다.
예를 들어, 대기 모드 동안, 분극 회로(41)는 제1 분극 비트(52a)를 논리 "0"으로 제어하고, 제2 분극 비트(52b)를 논리 "1"로 제어하며, 제3 분극 비트(52c)를 논리 "1"로 제어하도록 구현될 수 있다. 그러나, 분극 회로(41)는 대기 신호(대기)가 활성화될 때 분극 비트(52a 내지 52c)의 원하는 논리값을 달성하는 상이한 조합의 논리 게이트를 포함할 수 있다. 예를 들어, 일 실시예에서, 분극 회로(41)는 대기 신호(대기)를 수신하는 제1 입력과, 디지털 입력 신호의 특정 비트를 수신하는 제2 입력을 포함하는 복수의 논리 게이트를 포함한다. 추가적으로, 대기 신호(대기)가 활성화될 때 분극 회로(41)에서 논리 게이트의 유형을 선택하여 분극 비트(52a 내지 52c)의 특정 상태를 획득할 수 있다.
일 실시예에서, 대기 신호(대기)는 DRAM(dynamic random access memory)와 같은 메모리 칩의 슬리프 모드(sleep mode)에 대응한다.
낮은 또는 작은 누설 전류를 가지는 디지털 논리 회로의 상태는, 예를 들어, 사용되는 게이트의 유형, 논리 콘(logic cone)에서 게이트의 배열, 및/또는 게이트의 사이즈 또는 구동 강도를 포함하는 디지털 논리 회로의 회로 구현에 종속할 수 있다. 본 명세서에 사용된 바와 같이, "논리 콘"은 하나 이상의 입력 상태 요소의 출력과 하나 이상의 출력 상태 요소의 입력 사이에 한정된 디지털 논리 게이트 세트를 말할 수 있다. 도 4a는 낮은 누설 상태가 제1 분극 비트(52a)에 대해 "0"의 값에 대응하고, 제2 분극 비트(52b)에 대해 "1"의 값에 대응하며, 제3 분극 비트(52c)에 대해 "1"의 값에 대응하는 예를 도시하지만; 이 예는 단지 예시를 위한 것일 뿐이다.
도시된 디지털 논리 회로(42)는 본 명세서에서 개시 내용에 따라 사용될 수 있는 디지털 논리 회로의 일례를 도시한다. 그러나, 본 명세서에서 개시 내용은 임의의 조합 논리 회로와 같은 임의의 적절한 디지털 논리 회로에도 적용될 수 있다. 따라서, 도 4a는 3개의 입력과 하나의 출력을 포함하는 것으로 디지털 논리 회로(42)를 도시하고 있으나, 도 4a에 도시된 예는 단지 예시를 위한 것일 뿐이다. 따라서, 본 명세서에서 개시 내용은 더 많거나 더 적은 입력, 더 많은 출력, 및/또는 더 많거나 더 적은 논리 게이트를 포함하는 디지털 논리 회로의 구성에도 적용될 수 있다.
일 실시예에서, 디지털 논리 회로는 복수의 표준 셀(standard cell)을 포함한다. 예를 들어, 디지털 논리 회로는 배치 및 배선(place-and-route) 전자 설계 자동화(electronic design automation: EDA) 도구를 사용하여 생성된 조합 논리 회로를 포함할 수 있다.
일 실시예에서, 대기 신호(대기)가 선언(asserted)될 때, 클록 신호(CLK)는 디스에이블된다. 클록 신호(CLK)는 대기 신호(대기)로 클록 신호(CLK)를 게이팅하는 것에 의해 여러 방식으로 디스에이블될 수 있다. 대기 모드 동안 클록 신호(CLK)를 디스에이블하면 입력 비트(51a 내지 51c)가 아니라 분극 회로(41)에 의해 결정된 출력 비트(53)의 값이 출력 플립플롭(44)에 로딩되는 것을 방지할 수 있다. 특정 구현에서, 데이터 비트(D1 내지 D3)는 분극 회로를 사용하는 하나 이상의 논리 회로에 의해서도 생성될 수 있고, 이에 따라 클록 신호(CLK)를 디스에이블하면 입력 플립플롭(43a 내지 43c)이 대기 모드의 상태를 변화시키는 것을 방지할 수 있다.
도 4b는 전자 회로(80)의 회로도이다. 전자 회로(80)는 분극 회로(71), 디지털 논리회로(72), 제1 내지 제3 입력 플립플롭(43a 내지 43c) 및 출력 플립플롭(44)을 포함한다.
도 4b의 전자 회로(80)는 상이한 구성의 분극 회로와 디지털 논리 회로를 도시하는 것을 제외하고는, 도 4b의 전자 회로(80)는 도 4a의 전자 회로(70)와 유사하다. 특히, OR 연산을 제공하도록 구현되는 제3 게이트(63)를 포함하는 도 4a의 분극 회로(41)와 달리, 도 4b의 분극 회로(71)는 NOR 연산을 제공하도록 구현되는 제3 게이트(73)를 포함한다. 추가적으로, 인버터(66)를 포함하는 도 4a의 디지털 논리 회로(42)와 달리, 디지털 논리 회로(72)는 인버터(66)를 생략한다.
도 4b의 전자 회로(80)와 도 4a의 전자 회로(70)는 논리적으로 균등한 연산을 할 수 있다. 그러나, 도 4b의 전자 회로(80)는 도 4b의 NOR 게이트(73)를 사용하기 위하여 도 4a의 OR 게이트(63)와 인버터(66)가 생략된 도 4a의 전자 회로(70)의 일 구현을 도시한다. 본 명세서에서 특정 구현에서, 분극 회로와 디지털 회로의 하나 이상의 게이트를 결합시켜 전체 게이트 카운트를 감소시키거나 최소화할 수 있다. 예를 들어, 도 4b의 전자 회로(80)는 도 4a의 전자 회로(70)의 구성에 비해 하나 더 적은 게이트를 포함할 수 있다.
도 5는 다른 실시예에 따른 전자 회로(100)의 개략 블록도이다. 전자 회로(100)는 제1 내지 제3 분극 회로 부품(81a 내지 81c), 디지털 논리 회로(82), 제1 내지 제3 입력 플립플롭(83a 내지 83c) 및 출력 플립플롭(84)을 포함한다.
제1 내지 제3 입력 플립플롭(83a 내지 83c)은 클록 신호(CLK), 대기 신호(대기), 및 제1 내지 제3 플립플롭 데이터 비트(D1 내지 D3)를 각각 수신한다. 추가적으로, 제1 입력 플립플롭(83a)은 제1 분극 비트(92a)를 생성하고, 제2 입력 플립플롭(83b)은 제2 분극 비트(92b)를 생성하며, 제3 입력 플립플롭(83c)은 제3 분극 비트(92c)를 생성한다. 디지털 논리 회로(82)는 제1 내지 제3 분극 비트(92a 내지 92c)를 수신하고 출력 비트(93)를 생성한다. 출력 플립플롭(84)은 출력 비트(93)와 클록 신호(CLK)를 수신하고, 플립플롭 출력 비트(Q)를 생성한다.
도시된 구성에서, 분극 회로는 제1 내지 제3 입력 플립플롭(83a 내지 83c)에 통합되었다. 예를 들어, 제1 입력 플립플롭(83a)은 제1 분극 회로 부품(81a)을 포함하고, 제2 입력 플립플롭(83b)은 제2 분극 회로 부품(81b)을 포함하며, 제3 입력 플립플롭(83c)은 제3 분극 회로 부품(81c)을 포함한다. 일 실시예에서, 제1 내지 제3 분극 회로 부품(81a 내지 81c)의 회로 레이아웃은 제1 내지 제3 입력 플립플롭(83a 내지 83c)의 회로 레이아웃에 각각 통합된다. 따라서, 본 명세서에서 특정 구현에서, 분극 회로는 상태 요소의 회로 레이아웃에 통합된다. 아래에 보다 상세히 설명된 바와 같이, 분극 회로를 이런 방식으로 구성하면 분극 회로를 사용하여 회로를 설계할 수 있다.
대기 신호(대기)가 활성화될 때 분극 회로 부품(81a 내지 81c)을 사용하여 플립플롭의 출력의 상태를 제어할 수 있다. 예를 들어, 제1 내지 제3 분극 회로 부품(81a 내지 81c)은 도 4a의 제1 내지 제3 게이트(61 내지 63)의 논리적 연산을 각각 구현하거나, 또는 이와 달리 대기 신호(대기)가 활성화될 때 분극 비트(92a 내지 92c)의 특정 상태를 달성하는데 사용될 수 있다.
도 6a는 전자 회로(130)의 다른 실시예의 개략 블록도이다. 전자 회로(130)는 분극 회로(121), 디지털 논리 회로(122), 입력 상태 요소(123)의 뱅크(bank), 및 출력 상태 요소(124)의 뱅크를 포함한다.
도 6a에 도시된 바와 같이, 입력 상태 요소(123)의 뱅크는 디지털 입력 신호의 제1 내지 제5 입력 비트(131a 내지 131e)를 생성한다. 입력 상태 요소(123)의 뱅크는 디지털 입력 신호의 값을 저장하는 플립플롭 또는 다른 상태 요소를 포함할 수 있다. 분극회로(121)는 대기 신호(대기)와 제1 내지 제5 입력 비트(131a 내지 131e)를 수신하고, 제1 내지 제5 분극 비트(132a 내지 132e)를 생성한다. 디지털 논리 회로(122)는 제1 내지 제5 분극 비트(132a 내지 132e)를 수신하고 디지털 출력 신호의 제1 내지 제4 출력 비트(133a 내지 133d)를 생성하고, 이 디지털 출력 신호는 출력 상태 요소(124)의 뱅크에 제공된다. 출력 상태 요소(124)의 뱅크는 디지털 출력 신호의 값을 저장하는 플립플롭 또는 다른 상태 요소를 포함할 수 있다.
도시된 구성에서, 디지털 논리 회로(122)는 제1 디지털 논리 서브회로(digital logic subcircuit)(122a), 제2 디지털 논리 서브회로(122b), 제3 디지털 논리 서브회로(122c) 및 제4 디지털 논리 서브회로(122d)를 포함한다. 각 디지털 논리 서브회로(122a 내지 122d)는 하나 이상의 디지털 논리 게이트를 포함할 수 있다. 도 6a는 4개의 디지털 논리 서브회로를 포함하는 것으로 전자 회로(130)를 도시하고 있으나, 전자 회로(130)는 더 많거나 더 적은 디지털 논리 서브회로 및/또는 서브회로의 상이한 파티션을 포함할 수 있다.
이 기술 분야에 통상의 지식을 가진 자라면 도 6a에 도시된 구성은 예시를 위한 것이고, 전자 회로(130)는 여러 방식으로 변경될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 전자 회로(130)는 더 많거나 더 적은 입력 비트, 분극 비트 및/또는 출력 비트를 사용할 수 있다.
전자 회로(130)의 추가적인 상세는 전술한 것과 유사할 수 있다.
도 6b는 전자 회로(140)의 다른 실시예의 개략 블록도이다. 전자 회로(140)는 제1 내지 제4 분극 회로(121a 내지 121d), 제1 내지 제4 디지털 논리 서브회로(122a 내지 122d), 입력 상태 요소(123)의 뱅크, 및 출력 상태 요소(124)의 뱅크를 포함한다.
도 6b에 도시된 바와 같이, 입력 상태 요소(123)의 뱅크는 입력 비트(131a 내지 131e)를 포함하는 입력 신호를 생성한다. 추가적으로, 제1 분극 회로(121a)는 대기 신호(대기)와 입력 신호를 수신하고, 분극 비트(141a 내지 141e)를 포함하는 제1 분극 신호를 생성한다. 제1 디지털 논리 서브회로(122a)는 제1 분극 신호를 수신하고 비트(146a 내지 146f)를 포함하는 제1 처리된 신호를 생성한다. 제2 분극 회로(121b)는 대기 신호(대기)와 제1 처리된 신호의 제1 부분(146a 내지 146c)을 수신하고, 비트(142a 내지 142c)를 포함하는 제2 분극 신호를 생성한다. 제2 디지털 논리 서브회로(122b)는 제2 분극 신호를 수신하고 비트(147a 내지 147c)를 포함하는 제2 처리된 신호를 생성한다. 제3 분극 회로(121c)는 대기 신호(대기)와 제2 처리된 신호를 수신하고 비트(143a, 143b)를 포함하는 제3 분극 신호를 생성한다. 제3 디지털 논리 서브회로(122c)는 제3 분극 신호를 수신하고 디지털 출력 신호의 제1 부분(133a, 133b)을 생성한다. 제4 분극 회로(121d)는 대기 신호(대기)와 제1 처리된 신호의 제2 부분(146d 내지 146f)을 수신하고, 비트(144a 내지 144c)를 포함하는 제4 분극 신호를 생성한다. 제4 디지털 논리 서브회로(122d)는 제4 분극 신호를 수신하고 디지털 출력 신호의 제2 부분(133c, 133d)을 생성한다. 출력 상태 요소(124)의 뱅크는 디지털 출력 신호를 수신한다.
전술한 바와 같이, 도 6a의 전자 회로(130)는 제1 내지 제4 디지털 논리 서브회로(122a 내지 122d)를 포함하는 디지털 논리 회로(122)의 정적 전력 소비를 감소시키는 분극 회로(121)를 포함한다. 이와 대조적으로, 도 6b의 전자 회로(140)는 제1 내지 제4 디지털 논리 서브회로(122a 내지 122d)의 정적 전력 소비를 각각 감소시키는 제1 내지 제4 분극 회로(121a 내지 121d)를 포함한다.
특정 구현에서, 다수의 분극 회로를 사용하여 디지털 논리 회로의 정적 전력 소비를 감소시키면 단일 분극 회로를 사용하는 구성에 비해 누설 전류를 더 많이 감소시킬 수 있다. 예를 들어, 디지털 논리 회로는 상대적으로 많은 개수의 게이트를 포함할 수 있고, 디지털 논리 회로를, 대응하는 서브회로의 정적 전력 소비를 감소시키도록 개별적으로 최적화될 수 있는 별개의 분극 회로를 가지는 서브회로로 분할할 때 대기 모드에서 더 낮은 전체 정적 전력 소비를 가질 수 있다.
도 6a의 분극 회로(120)와 도 6b의 제1 분극 회로(121)는 제1 내지 제5 디지털 입력 비트(131a 내지 131e)를 수신할 수 있으나, 분극 회로(121)와 제1 분극 회로(121a)의 디지털 논리 게이트가 동일할 필요는 없다. 예를 들어, 도 6a의 제1 내지 제5 분극 비트(132a 내지 132e)의 상태와 도 6b의 제1 내지 제5 분극 비트(141a 내지 141e)의 상태는 대기 신호(대기)가 선언될 때 상이한 값을 가질 수 있다. 예를 들어, 최소 전체 정적 전력 소비를 가지는 디지털 논리 회로(122)의 상태는 최소 전체 정적 전력 소비를 가지는 제1 디지털 논리 서브회로(122a)의 상태와는 상이할 수 있다.
도 6b는 디지털 논리 회로를 4개의 서브회로로 분할하는 것을 도시하지만, 이 기술 분야에 통상의 지식을 가진 자라면 디지털 논리 회로가 여러 방식으로 분할될 수 있다는 것을 이해할 수 있을 것이다. 따라서, 본 명세서에서 개시 내용은 더 많거나 더 적은 디지털 논리 서브회로 및/또는 상이한 배열의 디지털 논리 서브회로를 구비하는 구성에도 적용될 수 있다. 추가적으로, 각 분극 회로와 디지털 논리 서브회로에 도시된 입력과 출력의 개수는 단지 예시를 위한 것이고, 분극 회로 및/또는 디지털 논리 서브회로는 더 많거나 더 적은 입력 및/또는 출력을 포함할 수 있다.
도 7은 일 실시예에 따라 누설을 감소시키는 예시적인 공정(150)의 흐름도이다. 공정(150)은, 예를 들어, 도 3의 전자 회로(40)에 의해 구현될 수 있다. 공정(150)은 도시된 것보다 더 많거나 더 적은 동작을 포함할 수 있는 것으로 이해된다. 나아가, 공정(150)의 동작은 임의의 순서로 적절히 수행될 수 있다.
블록(151)에서, 대기 신호는 분극 회로에 수신된다. 블록(152)에서, 디지털 입력 신호는 분극 회로에 수신된다. 특정 구현에서, 대기 신호는 전자 회로가 대기 모드에 있는지 여부를 나타낸다. 디지털 입력 신호는 복수의 비트를 포함할 수 있다. 일 실시예에서, 분극 회로는 복수의 논리 게이트를 포함하고, 각 논리 게이트는 대기 신호를 수신하는 제1 입력과, 디지털 입력 신호의 특정 비트를 수신하는 제2 입력을 포함한다.
공정(150)은 블록(153)으로 이어지고, 여기서 대기 신호가 활성화 해제될 때 입력 신호에 기초하여 분극 회로를 사용하여 디지털 논리 회로의 복수의 입력을 제어한다. 디지털 논리 회로는 표준 셀과 같은 복수의 논리 게이트를 포함할 수 있다. 대기 신호가 활성화 해제될 때 디지털 입력 신호에 기초하여 디지털 논리 회로를 사용하여 디지털 출력 신호를 생성할 수 있다.
블록(154)에서, 대기 신호가 활성화될 때 분극 회로를 사용하여 디지털 논리 회로의 복수의 입력을 낮은 전력 상태로 제어한다. 낮은 전력 상태는 디지털 논리 회로의 특정 다른 상태에 비해 복수의 논리 게이트의 더 작은 누설 전류와 연관된다. 예를 들어, 낮은 전력 상태는 디지털 논리 회로의 모든 다른 상태에 비해 복수의 논리 게이트의 최소 누설 전류를 가질 수 있다.
공정(150)은 특정 동작을 포함하는 것으로 도시되어 있으나, 공정(150)은 여러 방식으로 적용될 수 있다. 예를 들어, 공정(150)은 추가적인 단계를 포함하도록 구현되고/되거나 상이한 순서의 동작을 사용하여 동작할 수 있다.
분극 회로를 사용하여 집적 회로를 설계하는 흐름의 예의 개요
본 명세서에서 분극 회로는 여러 방식으로 집적 회로(IC)를 설계하는 흐름으로 구현될 수 있다.
예를 들어, IC는 상태 요소들 사이에 배치된 디지털 논리 회로를 포함하는 동기적인 디지털 회로와 같은 디지털 회로를 포함할 수 있다. 특정 구현에서, IC는 비동기적인 디지털 회로, 메모리 어레이, 및/또는 아날로그 회로와 같은 다른 회로를 포함할 수 있다.
특정 구현에서, IC의 동기적인 디지털 회로는 종래의 회로 설계 기술을 사용하여, 예를 들어, 논리 합성기와, 배치 및 배선 도구(place-and-route tool)를 사용하는 것에 의해 설계된다.
이후, 상태 요소들 사이에 배치된 디지털 논리 회로의 누설 전류를 상이한 입력 상태에 대해 시뮬레이팅하거나 다른 방식으로 평가하여 IC의 대기 모드에 사용하기에 적절한 디지털 논리 회로의 낮은 누설 상태를 결정할 수 있다. 디지털 논리 회로의 낮은 누설 상태를 결정하면, 대기 동안 디지털 논리 회로의 입력을 낮은 누설 상태로 제어하는 분극 회로를 포함하도록 디지털 논리 회로의 설계를 변경할 수 있다. 특정 구성에서, 결과 회로는 분극 회로와 디지털 논리 회로의 논리 게이트들을 결합하여 게이트 카운트를 감소시키는 것에 의해 더 최적화될 수 있다. 논리 게이트를 결합시키는 일례는 도 4a 내지 도 4b에 대해 위에서 기술되었다.
분극 회로를 사용하여 설계하는 흐름의 일례를 설명하였으나, 다른 설계 흐름도 가능하다.
예를 들어, 일 실시예에서, IC는 IC의 플립플롭을 선택할 수 있는 플립플롭의 라이브러리(library)를 사용하여 설계된다. 플립플롭의 라이브러리는, 대기 신호가 활성화될 때, 대기 신호를 수신하고 플립플롭의 출력을 논리 "0"으로 제어하는 제1 유형의 플립플롭을 포함한다. 추가적으로, 플립플롭의 라이브러리는, 대기 신호가 활성화될 때, 대기 신호를 수신하고 플립플롭의 출력을 논리 "1"로 제어하는 제2 유형의 플립플롭을 포함한다. 디지털 논리 회로의 입력에서 제1 및 제2 유형의 플립플롭의 조합을 선택하는 것에 의해, 대기 신호가 활성화될 때 디지털 논리 회로는 특정 상태로 제어될 수 있다. 그러나, 대기 신호가 활성화 해제될 때, 플립플롭은 종래의 방식으로 동작될 수 있다.
IC의 디지털 논리 회로의 낮은 전력 상태는 여러 방식으로 결정될 수 있고, 적어도 부분적으로 디지털 논리 회로를 시뮬레이팅하는 것에 의해 결정될 수 있다. 예를 들어, 일 실시예에서, 디지털 논리 회로는 복수의 표준 셀 논리 게이트를 사용하여 구현된다. 추가적으로, 각 표준 셀의 각 상태에 대해 누설 전류를 시뮬레이팅하여 표준 셀의 라이브러리에 대해 누설 데이터를 결정할 수 있다. 추가적으로, 각 표준 셀이 특정 입력 상태에서 동작하는 상태를 결정하고 나서 표준 셀의 누설 전류를 합산하는 것에 의해 이 특정 입력 상태에서 디지털 논리 회로의 전체 누설 전류를 평가할 수 있다. 디지털 논리 회로가 동작하는 특정 입력 상태는, 예를 들어, 부울리안 논리 시뮬레이터 또는 다른 소프트웨어에 의해 결정될 수 있다. 추가적으로, 디지털 논리 회로의 낮은 누설 상태는 최저 전체 누설 전류를 가지는 입력 상태를 선택하는 것에 의해 결정될 수 있다. 낮은 전력 상태를 결정하는 일례가 제공되었으나, 다른 구성들도 가능하다. 예를 들어, 일 실시예에서, 회로 시뮬레이션 도구를 사용하여 각 입력 상태에 대해 디지털 논리 회로의 누설 전류를 평가할 수 있다.
특정 구현에서, 디지털 논리 회로는 2개 이상의 서브회로로 세분될 수 있고, 분극 회로는 서브회로의 일부나 전부의 입력에 배치될 수 있다. 추가적으로, 각 분극 회로는 대응하는 디지털 논리 서브회로의 누설 전류를 감소시키는데 사용될 수 있다. 따라서, 특정 구현에서, 분극 회로는 디지털 논리 회로에 배치될 수 있고, 디지털 논리 회로의 일부 또는 서브회로의 누설 전류를 제어하는데 사용될 수 있다. 따라서, 본 명세서에서 사용된 바와 같이 "디지털 논리 회로"는 입력 상태 요소와 출력 상태 요소 사이의 전체 디지털 논리 회로를 말하거나 또는 이의 일부를 말할 수 있다. 실제, 본 명세서에서 개시 내용은 하나 이상의 디지털 논리 게이트가 입력 상태 요소의 출력과 분극 회로의 입력 사이에 삽입된 구성에도 적용될 수 있다.
특정 구성에서, 분극 회로는 IC의 각 디지털 논리 회로의 입력에 반드시 포함되어야 하는 것은 아니다. 예를 들어 분극 회로는 분극 회로의 논리 게이트의 누설 전류와 연관된 특정 누설 전류 오버헤드를 가질 수 있다. 특정 구현에서, 분극 회로의 누설 전류 오버헤드는 디지털 논리 회로의 누설 전류의 절감과 비교되고, 누설 전류 오버헤드가 누설 전류의 절감 미만일 때 분극 회로가 포함될 수 있다. 일 실시예에서, 누설 전류 절감은 낮은 전력 상태에서 디지털 논리 회로의 누설 전류 대(versus) 디지털 논리 회로의 모든 입력 상태에 걸쳐 디지털 논리 회로의 평균 누설 전류의 차이에 대응할 수 있다.
나아가, 대기 상태에서, 디지털 신호의 특정 입력 비트는 이미 원하는 낮은 전력 상태 값을 가질 수 있다. 따라서, 특정 구성에서, 입력이 원하는 낮은 전력 상태 값을 이미 가지고 있을 때에는 디지털 회로의 입력에서 분극 회로가 생략될 수 있다.
추가적으로, 특정 구성에서, IC의 의도치 않는 동작을 방지하기 위해 특정 디지털 논리 회로의 입력에서 분극 회로가 생략될 수 있다. 예를 들어, 일 실시예에서, 아날로그 회로, 비동기적인 리셋 회로, IC 모드 제어 회로, 클록 제어 회로, 및/또는 입력값이 변할 때 IC의 적절한 기능이 교란되는 임의의 다른 감지 회로를 제어하는 디지털 논리 회로의 입력을 제어하는데 분극 회로가 사용되지 않는다.
도 8은 일 실시예에 따라 집적 회로를 설계하는 예시적인 공정(200)의 흐름도이다.
블록(201)에서, IC는 복수의 입력을 구비하고 복수의 디지털 논리 게이트를 포함하는 디지털 논리 회로를 포함하도록 설계된다. IC는 합성과 배치 및 배선 EDA 도구를 사용하는 것에 의해 여러 방식으로 설계될 수 있다.
공정(200)은 블록(202)으로 이어지고, 여기서 디지털 논리 회로의 누설 전류 데이터가 결정된다. 누설 전류 데이터는 입력의 각 상태에 대해 디지털 논리 회로의 누설 전류를 나타낸다. 전술한 바와 같이, IC의 디지털 논리 회로의 누설 전류는 시뮬레이션 및/또는 평가에 의해 여러 방식으로 결정될 수 있다.
블록(203)에서, 디지털 논리 회로의 낮은 전력 상태는 누설 전류 데이터에 기초하여 선택된다. 낮은 전력 상태는 디지털 논리 회로의 적어도 하나의 다른 상태에 비해 복수의 논리 게이트의 더 작은 누설 전류와 연관된다. 특정 구현에서, 낮은 전력 상태는 디지털 논리 회로의 모든 다른 상태에 비해 복수의 논리 게이트의 최소 누설 전류와 연관된다.
공정(200)은 블록(204)으로 이어지고, 여기서 IC는 디지털 논리 회로의 입력을 제어하는 분극 회로를 포함하도록 설계된다. IC가 대기 모드에 있을 때 디지털 논리 회로를 낮은 전력 상태로 제어하도록 분극 회로가 동작가능하다.
공정(200)은 특정 동작을 포함하는 것으로 도시되어 있으나, 공정(200)은 여러 방식으로 적용될 수 있다. 예를 들어, 공정(200)은 추가적인 단계를 포함하도록 구현되고/되거나 상이한 동작 순서를 사용하여 동작할 수 있다. 예를 들어, 일 실시예에서, 공정(200)은, 디지털 논리 회로를 2개 이상의 서브회로로 분할하고, 대기 모드 동안 다수의 분극 회로를 사용하여 IC의 전체 정적 전력 소비를 감소시켜 서브회로의 상태를 개별적으로 제어할 수 있는지를 결정하는 단계를 포함하도록 적응된다.
결론
전술한 실시예에서, 분극 회로는 감소된 누설 전류를 요구하는 임의의 집적 회로에서 구현될 수 있다. 그리하여, 본 명세서에 설명된 분극 회로는 여러 전자 디바이스에 병합될 수 있다. 전자 디바이스의 예는 소비자 전자 제품, 전자 회로, 전자 회로 부품, 소비자 전자 제품의 부품, 전자 테스트 장비 등을 포함할 수 있으나 이들로 제한되지 않는다. 소비자 전자 제품의 예는 모바일 폰, 전화, 텔레비전, 컴퓨터 모니터, 컴퓨터, 핸드헬드 컴퓨터, 랩탑 컴퓨터, 태블릿 컴퓨터, PDA(personal digital assistant), 마이크로파, 냉장고, 스테레오 시스템, 카세트 레코더 및/또는 플레이어, DVD 플레이어, CD 플레이어, VCR, MP3 플레이어, 라디오, 캠코더, 광학 카메라, 디지털 카메라, 세탁기, 드라이기, 세탁기/드라이기, 복사기, 팩스 기계, 스캐너, 다기능 주변 디바이스, 손목 시계, 클록 등을 포함할 수 있으나 이들로 제한되지 않는다. 나아가, 전자 디바이스는 미완성 제품을 포함할 수 있다. 개시된 기술은 정신적 단계에는 적용되지 않고, 사람의 마음으로 수행되거나 또는 페이퍼 위에 사람이 쓰는 것에 의해 수행되지 않는다.
상기 설명과 청구범위는 함께 "연결된" 또는 "결합된" 것으로 요소 또는 특징을 언급할 수 있다. 본 명세서에 사용된 바와 같이, 달리 명시적으로 언급이 없는 한, "연결된"이라는 것은 하나의 요소/특징이 다른 요소/특징과 직접 또는 간접 연결된 것을 의미할 뿐, 반드시 기계적으로 연결된 것을 의미하는 것은 아니다. 또한, 달리 명시적으로 언급이 없는 한, "결합된"이라는 것은 하나의 요소/특징이 다른 요소/특징과 직접 또는 간접 결합된 것을 의미할 뿐, 반드시 기계적으로 결합된 것을 의미하는 것은 아니다. 따라서, 도면은 요소와 부품의 여러 예시적인 배열을 도시하고 있으나, 추가적인 개재 요소, 디바이스, 특징, 또는 부품이 실제 실시예에서 존재할 수 있다. 추가적으로, "본 명세서에서", "상기", "아래에"라는 단어와 유사한 의미의 단어는, 본 출원서에 사용될 때, 전체적으로 본 출원서를 말하고 본 출원서의 임의의 특정 부분을 말하는 것은 아니다. 문맥이 허용하는 경우, 상기 상세한 설명에서 단수의 또는 복수를 동반하는 단어는 복수 또는 단수를 각각 포함할 수 있다. 2개 이상의 항목 리스트에 나타나는 "또는"이라는 단어는 이 리스트에 있는 항목들 중 어느 하나의 항목, 이 리스트에 있는 항목들 전부, 및 이 리스트에 있는 항목의 임의의 조합을 포함한다.
나아가, 본 명세서에서, 특히, "할 수 있다", "할 수 있었다", "할 수도 있었다", "할 수 있다", "예컨대", "예를 들어", "~와 같은" 등과 같은 조건적 언어는, 구체적으로 달리 언급이 한, 또는 사용된 문맥 내에서 달리 이해되지 않는 한, 일반적으로 특정 실시예는 특정 특징, 요소 및/또는 상태를 포함하지만, 다른 실시예는 이 특정 특징, 요소 및/또는 상태를 포함하지 않는 것을 전달하려고 의도된 것이다. 따라서, 이러한 조건적 언어는, 일반적으로, 이 특징, 요소 및/또는 상태들이 하나 이상의 실시예에서 임의의 방식으로 요구된다거나, 또는 하나 이상의 실시예가 다른 입력 또는 프롬프트와 함께 또는 없이, 이 특징, 요소 및/또는 상태가 임의의 특정 실시예에 포함되거나 수행되어야 하는지 여부를 결정하는 논리를 반드시 포함하는 것을 의미하는 것으로 의도된 것은 아니다.
본 명세서에 설명된 방법의 특징의 임의의 조합은 비-일시적인 컴퓨터 판독가능한 매체에 저장된 코드로 구현될 수 있다. 실행될 때, 비-일시적인 컴퓨터 판독가능한 매체는 본 명세서에 설명된 방법의 일부 또는 전부를 수행할 수 있다. 본 명세서에 설명된 방법 중 임의의 것은 더 많거나 더 적은 동작을 포함할 수 있고, 동작은 임의의 순서로 적절히 수행될 수 있는 것으로 이해된다. 예를 들어, 공정 또는 블록은 주어진 순서로 제시되었으나, 대안적인 실시예에서는 상이한 순서로 단계를 구비하는 루틴을 수행하거나 또는 블록을 구비하는 시스템을 사용할 수 있고, 일부 공정 또는 블록은 삭제, 이동, 추가, 세분, 결합 및/또는 변경될 수 있다. 각 공정 또는 블록은 여러 상이한 방식으로 구현될 수 있다. 또한, 공정 또는 블록은 종종 직렬로 수행되는 것으로 도시되었으나, 이 공정 또는 블록은 병렬로 수행되거나, 또는 상이한 시간에 수행될 수 있다. 나아가, 본 명세서에 설명된 방법은 적어도 부분적으로 물리적 회로에 의해 수행되는 것으로 이해된다. 따라서, 청구범위는 순수 금속 공정 또는 추상적 아이디어는 포함하지 않는 것으로 의도된다.
여러 실시예가 위에서 기술되었다. 이들 특정 실시예를 참조하여 설명되었으나, 이 설명은 단지 예시를 위하여 의도된 것일 뿐 발명을 제한하려고 의도된 것이 아니다. 이 기술 분야에 통상의 지식을 가진 자에게는 여러 변형과 응용이 일어날 수 있을 것이다.

Claims (31)

  1. 집적 회로로서,
    복수의 입력을 구비하는 디지털 논리 회로로서, 복수의 논리 게이트를 포함하는 상기 디지털 논리 회로;
    대기 신호와 복수의 비트를 포함하는 디지털 입력 신호를 수신하도록 구성된 제1 분극 회로(polarization circuit) - 상기 대기 신호가 활성화 해제(deactivated)될 때, 상기 제1 분극 회로는 상기 디지털 입력 신호에 기초하여 상기 디지털 논리 회로의 상기 복수의 입력을 제어하도록 구성되고, 상기 대기 신호가 활성화될 때 상기 제1 분극 회로는 상기 디지털 논리 회로의 상기 복수의 입력을, 상기 디지털 논리 회로의 적어도 하나의 다른 상태에 비해 상기 복수의 논리 게이트의 더 작은 누설 전류와 연관된 낮은 전력 상태로 제어하도록 구성됨 - ; 및
    제1 복수의 상태 요소 - 상기 디지털 논리 회로는 디지털 출력 신호를 생성하고, 상기 디지털 출력 신호를 상기 제1 복수의 상태 요소에 제공하도록 구성됨 -
    를 포함하고,
    상기 집적 회로는 상기 대기 신호가 활성화될 때 상기 제1 복수의 상태 요소가 상기 디지털 출력 신호의 값을 로딩하는 것이 금지되도록 구성되는, 집적 회로.
  2. 제1항에 있어서, 상기 낮은 전력 상태는 상기 디지털 논리 회로의 모든 다른 상태에 비해 상기 복수의 논리 게이트의 최소 누설 전류와 연관된, 집적 회로.
  3. 제1항 또는 제2항에 있어서, 상기 복수의 논리 게이트는 복수의 표준 셀을 포함하는, 집적 회로.
  4. 제1항 또는 제2항에 있어서, 상기 대기 신호가 활성화 해제될 때, 상기 제1 분극 회로는 상기 디지털 입력 신호를 버퍼링하는 것에 의해 상기 디지털 논리 회로의 상기 복수의 입력을 제어하도록 구성된, 집적 회로.
  5. 제1항 또는 제2항에 있어서, 상기 대기 신호가 활성화 해제될 때, 상기 제1 분극 회로는 상기 디지털 입력 신호를 반전시키는 것에 의해 상기 디지털 논리 회로의 상기 복수의 입력을 제어하도록 구성된, 집적 회로.
  6. 제1항 또는 제2항에 있어서, 상기 디지털 입력 신호를 생성하도록 구성된 제2 복수의 상태 요소를 더 포함하는 집적 회로.
  7. 제6항에 있어서, 상기 제1 분극 회로의 회로 레이아웃은 상기 제2 복수의 상태 요소의 회로 레이아웃에 통합되는, 집적 회로.
  8. 제6항에 있어서, 상기 제2 복수의 상태 요소는 복수의 플립플롭을 포함하는, 집적 회로.
  9. 삭제
  10. 삭제
  11. 제1항 또는 제2항에 있어서, 상기 디지털 논리 회로는 조합 논리 회로를 포함하는, 집적 회로.
  12. 제11항에 있어서, 상기 디지털 논리 회로는 상태 요소를 포함하지 않는, 집적 회로.
  13. 제1항 또는 제2항에 있어서, 상기 제1 분극 회로는 상기 대기 신호를 수신하도록 구성된 제1 입력과 제2 입력을 구비하는 복수의 논리 게이트를 포함하고, 상기 제1 분극 회로의 상기 복수의 논리 게이트의 각 제2 입력은 상기 디지털 입력 신호의 상이한 비트를 수신하는, 집적 회로.
  14. 제13항에 있어서, 상기 제1 분극 회로의 상기 복수의 논리 게이트는 상기 디지털 입력 신호의 비트와 상기 대기 신호의 논리적으로 반전된 상태의 논리 AND 연산에 기초하여 분극 비트를 생성하도록 구성된 적어도 하나의 게이트를 포함하는, 집적 회로.
  15. 제13항에 있어서, 상기 제1 분극 회로의 상기 복수의 논리 게이트는 상기 디지털 입력 신호의 비트와 상기 대기 신호의 논리 OR 연산에 기초하여 분극 비트를 생성하도록 구성된 적어도 하나의 게이트를 포함하는, 집적 회로.
  16. 제1항 또는 제2항에 있어서, 상기 디지털 논리 회로는 제1 디지털 논리 서브회로와 제2 디지털 논리 서브회로를 포함하는 2개 이상의 디지털 논리 서브회로를 포함하며, 상기 제1 분극 회로는 상기 제1 디지털 논리 서브회로의 복수의 입력을 제어하도록 구성되고, 제2 분극 회로는 상기 제2 디지털 논리 서브회로의 복수의 입력을 제어하도록 구성된, 집적 회로.
  17. 제1항 또는 제2항에 있어서, 상기 디지털 논리 회로는 더 큰 디지털 회로의 서브회로를 포함하는, 집적 회로.
  18. 디지털 회로에서 누설을 감소시키기 위해 전자적으로-구현되는 방법으로서,
    분극 회로에서 대기 신호를 수신하는 단계;
    상기 분극 회로에서 디지털 입력 신호를 수신하는 단계;
    상기 대기 신호가 활성화 해제될 때 상기 디지털 입력 신호에 기초하여 상기 분극 회로를 사용하여 디지털 논리 회로의 복수의 입력을 제어하는 단계로서, 상기 디지털 논리 회로는 복수의 논리 게이트를 포함하는, 상기 제어하는 단계;
    상기 대기 신호가 활성화될 때 상기 분극 회로를 사용하여 상기 디지털 논리 회로의 상기 복수의 입력을 낮은 전력 상태로 제어하는 단계 - 상기 낮은 전력 상태는 상기 디지털 논리 회로의 적어도 하나의 다른 상태에 비해 상기 복수의 논리 게이트의 더 작은 누설 전류와 연관됨 - ;
    상기 디지털 논리 회로를 사용하여 디지털 출력 신호를 생성하고, 상기 디지털 출력 신호를 복수의 상태 요소에 제공하는 단계; 및
    상기 대기 신호가 활성화될 때, 상기 복수의 상태 요소가 상기 디지털 출력 신호의 값을 로딩하는 것을 금지시키는 단계
    를 포함하는, 디지털 회로에서 누설을 감소시키기 위해 전자적으로-구현되는 방법.
  19. 제18항에 있어서, 상기 디지털 논리 회로의 상기 복수의 입력을 상기 낮은 전력 상태로 제어하는 단계는 상기 디지털 논리 회로의 상기 복수의 입력을, 상기 디지털 논리 회로의 모든 다른 상태에 비해 상기 복수의 논리 게이트의 최소 누설 전류와 연관된 상태로 제어하는 단계를 포함하는, 디지털 회로에서 누설을 감소시키기 위해 전자적으로-구현되는 방법.
  20. 제18항 또는 제19항에 있어서, 상기 디지털 입력 신호에 기초하여 상기 디지털 논리 회로의 상기 복수의 입력을 제어하는 단계는 상기 디지털 입력 신호를 버퍼링하는 단계를 포함하는, 디지털 회로에서 누설을 감소시키기 위해 전자적으로-구현되는 방법.
  21. 제18항 또는 제19항에 있어서, 상기 디지털 입력 신호에 기초하여 상기 디지털 논리 회로의 상기 복수의 입력을 제어하는 단계는 상기 디지털 입력 신호를 반전시키는 단계를 포함하는, 디지털 회로에서 누설을 감소시키기 위해 전자적으로-구현되는 방법.
  22. 제18항 또는 제19항에 있어서, 상기 디지털 논리 회로는 조합 논리 회로를 포함하는, 디지털 회로에서 누설을 감소시키기 위해 전자적으로-구현되는 방법.
  23. 삭제
  24. 삭제
  25. 집적 회로(integrated circuit: IC)를 설계하는 방법으로서,
    복수의 입력을 구비하고 복수의 디지털 논리 게이트를 포함하는 제1 디지털 논리 회로를 포함하도록 상기 IC를 설계하는 단계;
    상기 제1 디지털 논리 회로의 누설 전류 데이터를 결정하는 단계로서, 상기 누설 전류 데이터는 상기 입력의 각 상태에 대해 상기 제1 디지털 논리 회로의 누설 전류를 나타내고, 상기 누설 전류 데이터는 적어도 부분적으로 상기 제1 디지털 논리 회로를 시뮬레이팅하는 것에 의해 결정되는, 상기 결정하는 단계;
    상기 누설 전류 데이터에 기초하여 상기 제1 디지털 논리 회로의 낮은 전력 상태를 선택하는 단계로서, 상기 낮은 전력 상태는 상기 제1 디지털 논리 회로의 적어도 하나의 다른 상태에 비해 상기 복수의 논리 게이트의 더 작은 누설 전류와 연관된, 상기 선택하는 단계; 및
    상기 제1 디지털 논리 회로의 상기 입력을 제어하는 제1 분극 회로를 포함하도록 상기 IC를 설계하는 단계를 포함하되,
    상기 제1 분극 회로는 상기 IC가 대기 모드에 있을 때 상기 제1 디지털 논리 회로를 상기 낮은 전력 상태로 제어하도록 동작가능한, 집적 회로를 설계하는 방법.
  26. 제25항에 있어서,
    복수의 플립플롭을 포함하도록 상기 IC를 설계하는 단계를 더 포함하고, 상기 제1 분극 회로를 포함하도록 상기 IC를 설계하는 단계는 제1 유형의 플립플롭을 사용하여 상기 복수의 플립플롭의 제1 부분을 구현하는 단계와, 제2 유형의 플립플롭을 사용하여 상기 복수의 플립플롭의 제2 부분을 구현하는 단계를 포함하며, 상기 제1 유형의 플립플롭은 상기 대기 모드에서 논리 "1"을 출력하고, 상기 제2 유형의 플립플롭은 상기 대기 모드에서 논리 "0"을 출력하는, 집적 회로를 설계하는 방법.
  27. 제25항 또는 제26항에 있어서,
    제2 디지털 논리 회로를 포함하도록 상기 IC를 설계하는 단계; 및
    상기 제2 디지털 논리 회로가 감지 회로의 입력을 제어할 때 상기 제2 디지털 논리 회로의 상기 입력을 제어하는 제2 분극 회로를 생략하는 단계를 더 포함하되,
    상기 감지 회로의 상기 입력의 값이 변하면 상기 IC의 기능이 교란되는, 집적 회로를 설계하는 방법.
  28. 제25항 또는 제26항에 있어서,
    제2 디지털 논리 회로를 포함하도록 상기 IC를 설계하는 단계;
    상기 제2 디지털 논리 회로의 상기 입력을 제어하는 제2 분극 회로를 포함하는 것과 연관된 누설 전류 오버헤드를 결정하는 단계;
    상기 제2 디지털 논리 회로의 상기 입력을 제어하는 상기 제2 분극 회로를 포함하는 것과 연관된 누설 전류 절감을 결정하는 단계; 및
    상기 누설 전류 오버헤드가 상기 누설 전류 절감 미만일 때 상기 제2 분극 회로를 포함하도록 상기 IC를 설계하는 단계를 더 포함하는, 집적 회로를 설계하는 방법.
  29. 제25항 또는 제26항에 있어서, 상기 제1 디지털 논리 회로의 누설 전류 데이터를 결정하는 단계는 회로 시뮬레이터를 사용하여 상기 제1 디지털 논리 회로를 시뮬레이팅하는 단계를 포함하는, 집적 회로를 설계하는 방법.
  30. 제25항 또는 제26항에 있어서,
    상기 IC가 상기 대기 모드에 있지 않을 때 디지털 입력 신호에 기초하여 상기 제1 디지털 논리 회로의 상기 입력을 제어하도록 상기 IC의 상기 제1 분극 회로를 설계하는 단계를 더 포함하는, 집적 회로를 설계하는 방법.
  31. 제25항 또는 제26항에 있어서, 상기 제1 디지털 논리 회로의 낮은 전력 상태를 선택하는 단계는 상기 제1 디지털 논리 회로의 모든 다른 상태에 비해 상기 복수의 논리 게이트의 최소 누설 전류를 가지는 상기 제1 디지털 논리 회로의 상태를 선택하는 단계를 포함하는, 집적 회로를 설계하는 방법.
KR1020167006713A 2013-09-12 2014-09-08 집적 회로에서 누설 전류를 감소시키는 장치 및 방법 KR101800983B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/025,529 2013-09-12
US14/025,529 US9100002B2 (en) 2013-09-12 2013-09-12 Apparatus and methods for leakage current reduction in integrated circuits
PCT/US2014/054524 WO2015038466A1 (en) 2013-09-12 2014-09-08 Apparatus and methods for leakage current reduction in integrated circuits

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020177033190A Division KR102039810B1 (ko) 2013-09-12 2014-09-08 집적 회로에서 누설 전류를 감소시키는 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20160047491A KR20160047491A (ko) 2016-05-02
KR101800983B1 true KR101800983B1 (ko) 2017-11-23

Family

ID=52625000

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020167006713A KR101800983B1 (ko) 2013-09-12 2014-09-08 집적 회로에서 누설 전류를 감소시키는 장치 및 방법
KR1020177033190A KR102039810B1 (ko) 2013-09-12 2014-09-08 집적 회로에서 누설 전류를 감소시키는 장치 및 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020177033190A KR102039810B1 (ko) 2013-09-12 2014-09-08 집적 회로에서 누설 전류를 감소시키는 장치 및 방법

Country Status (5)

Country Link
US (6) US9100002B2 (ko)
KR (2) KR101800983B1 (ko)
CN (2) CN105556844B (ko)
SG (1) SG11201602186VA (ko)
WO (1) WO2015038466A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9100002B2 (en) * 2013-09-12 2015-08-04 Micron Technology, Inc. Apparatus and methods for leakage current reduction in integrated circuits
US9570438B1 (en) * 2015-08-04 2017-02-14 Infineon Technologies Austria Ag Avalanche-rugged quasi-vertical HEMT
US9960771B2 (en) * 2016-03-31 2018-05-01 Wave Computing, Inc. Hum generation using representative circuitry
US10318681B1 (en) * 2017-06-28 2019-06-11 Xilinx, Inc. Static leakage current and power estimation
CN110531136B (zh) * 2018-05-23 2021-11-12 中芯国际集成电路制造(上海)有限公司 标准单元漏电流的测试电路及测试方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357509B1 (ko) * 1998-03-26 2002-10-18 후지쯔 가부시끼가이샤 Ｃｍｏｓ 논리 회로 및 그 동작 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5587672A (en) * 1995-09-25 1996-12-24 Neomagic Corp. Dynamic logic having power-down mode with periodic clock refresh for a low-power graphics controller
US6169419B1 (en) 1998-09-10 2001-01-02 Intel Corporation Method and apparatus for reducing standby leakage current using a transistor stack effect
JP3727838B2 (ja) * 2000-09-27 2005-12-21 株式会社東芝 半導体集積回路
US6687883B2 (en) * 2000-12-28 2004-02-03 International Business Machines Corporation System and method for inserting leakage reduction control in logic circuits
US6473485B1 (en) * 2001-09-10 2002-10-29 Micrel, Incorporated Charge pump leakage current compensation systems and methods
JP3770836B2 (ja) * 2002-01-23 2006-04-26 株式会社ルネサステクノロジ 高速に電源スイッチのオンオフが可能な論理回路及び同論理回路における電流低減方法
AU2003201503A1 (en) * 2002-02-06 2003-09-02 Koninklijke Philips Electronics N.V. Digital electronic circuit with low power consumption
US7227383B2 (en) 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
US7129745B2 (en) * 2004-05-19 2006-10-31 Altera Corporation Apparatus and methods for adjusting performance of integrated circuits
US7620133B2 (en) * 2004-11-08 2009-11-17 Motorola, Inc. Method and apparatus for a digital-to-phase converter
US7292061B2 (en) * 2005-09-30 2007-11-06 Masaid Technologies Incorporated Semiconductor integrated circuit having current leakage reduction scheme
US7332937B2 (en) * 2005-12-28 2008-02-19 Intel Corporation Dynamic logic with adaptive keeper
US7996695B2 (en) * 2008-02-15 2011-08-09 Qualcomm Incorporated Circuits and methods for sleep state leakage current reduction
KR101612298B1 (ko) 2009-03-13 2016-04-14 삼성전자주식회사 파워 게이팅 회로 및 이를 포함하는 집적 회로
US8736332B2 (en) * 2009-12-17 2014-05-27 Lsi Corporation Leakage current reduction in a sequential circuit
US8456193B2 (en) * 2010-09-17 2013-06-04 Qualcomm Incorporated Integrated circuit leakage power reduction using enhanced gated-Q scan techniques
US9448125B2 (en) * 2011-11-01 2016-09-20 Nvidia Corporation Determining on-chip voltage and temperature
US20130106524A1 (en) * 2011-11-01 2013-05-02 Nvidia Corporation System and method for examining leakage impacts
US9711196B2 (en) * 2012-09-10 2017-07-18 Texas Instruments Incorporated Configuration bit sequencing control of nonvolatile domain and array wakeup and backup
US9100002B2 (en) * 2013-09-12 2015-08-04 Micron Technology, Inc. Apparatus and methods for leakage current reduction in integrated circuits

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357509B1 (ko) * 1998-03-26 2002-10-18 후지쯔 가부시끼가이샤 Ｃｍｏｓ 논리 회로 및 그 동작 방법

Also Published As

Publication number Publication date
US20180367142A1 (en) 2018-12-20
US10536144B2 (en) 2020-01-14
KR20160047491A (ko) 2016-05-02
CN105556844B (zh) 2018-08-31
US9100002B2 (en) 2015-08-04
US10090837B2 (en) 2018-10-02
US20190245539A1 (en) 2019-08-08
US20150070049A1 (en) 2015-03-12
KR102039810B1 (ko) 2019-11-01
US20170353187A1 (en) 2017-12-07
CN108988837B (zh) 2022-07-12
CN108988837A (zh) 2018-12-11
US9362911B2 (en) 2016-06-07
KR20170129963A (ko) 2017-11-27
CN105556844A (zh) 2016-05-04
US9698780B2 (en) 2017-07-04
US10305477B2 (en) 2019-05-28
SG11201602186VA (en) 2016-04-28
WO2015038466A1 (en) 2015-03-19
US20160359486A1 (en) 2016-12-08
US20150341033A1 (en) 2015-11-26

Similar Documents

Publication Publication Date Title
US10536144B2 (en) Apparatus and methods for leakage current reduction in integrated circuits
US9564901B1 (en) Self-timed dynamic level shifter with falling edge generator
Ortega et al. Static power reduction techniques for asynchronous circuits
US20200150179A1 (en) Multibit vectored sequential with scan
US7793181B2 (en) Sequential storage circuitry for an integrated circuit
US10491197B2 (en) Flop circuit with integrated clock gating circuit
US8493118B2 (en) Low power scannable latch
US10229748B1 (en) Memory interface latch with integrated write-through function
US20190164623A1 (en) Memory interface latch with integrated write-through and fence functions
US20110016367A1 (en) Skew tolerant scannable master/slave flip-flop including embedded logic
US11568114B2 (en) All-digital camouflage circuit
Dwivedi et al. Design & Benchmark of Single Bit & Multi Bit Sequential Elements in 65nm for Low Standby Power Consumption
US8099704B1 (en) Performance improvements in an integrated circuit by selectively applying forward bias voltages
US9391614B2 (en) Clock state control for power saving in an integrated circuit
Albicocco et al. Truncated multipliers through power-gating for degrading precision arithmetic
Oliver et al. Dual-threshold pass-transistor logic design
Patel et al. Low power SOC design Techniques
Li et al. Design and implementation of clock network for nanometer FPGA
Parvathi et al. Bist controller with efficient decoder and adder for high speed embedded memory applications
Luo et al. Separate Clock Network Voltage for Correcting Random Errors in ULV Clocked Storage Cells
Mahmoodi-Meimand Low power, robust, and high performance circuit design in nano-scale CMOS
Galvis Low-power flip-flop using internal clock gating and adaptive body bias

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant