CN108988837A - 用于集成电路中的泄漏电流减少的设备及方法 - Google Patents

用于集成电路中的泄漏电流减少的设备及方法 Download PDF

Info

Publication number
CN108988837A
CN108988837A CN201810885066.1A CN201810885066A CN108988837A CN 108988837 A CN108988837 A CN 108988837A CN 201810885066 A CN201810885066 A CN 201810885066A CN 108988837 A CN108988837 A CN 108988837A
Authority
CN
China
Prior art keywords
circuit
digital
logical circuits
polarized
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810885066.1A
Other languages
English (en)
Other versions
CN108988837B (zh
Inventor
克里斯托弗·文森特·安托万·劳伦特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN108988837A publication Critical patent/CN108988837A/zh
Application granted granted Critical
Publication of CN108988837B publication Critical patent/CN108988837B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/337—Design optimisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明涉及用于集成电路中的泄漏电流减少的设备及方法。在一个方面中，一种IC可包含数字逻辑电路及极化电路。所述数字逻辑电路可具有多个输入且可包含多个逻辑门。所述极化电路可接收备用信号及包括多个位的数字输入信号。在所述备用信号被停用时，所述极化电路可基于所述数字输入信号而控制所述数字逻辑电路的所述多个输入。然而，在所述备用信号被激活时，所述极化电路可将所述数字逻辑电路的所述多个输入控制为低功率状态，相对于所述数字逻辑电路的至少一个其它状态，所述低功率状态与所述多个逻辑门的较小泄漏电流相关联。

Description

用于集成电路中的泄漏电流减少的设备及方法
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2014年9月8日、申请号为201480049981.7、发明名称为“用于集成电路中的泄漏电流减少的设备及方法”的发明专利申请案。
技术领域
本发明的实施例大体来说涉及电子器件，且更特定来说，涉及集成电路(IC)中的泄漏电流减少。
背景技术
集成电路(IC)的静态功率耗散可能是IC的整体功率耗散的相对大的组成部分。举例来说，在某些存储器IC中，静态功率耗散可表示IC所耗散的功率的多达例如70％。另外，由于晶体管尺寸随着处理的进步而变得更小，晶体管的密度可能增加且IC的静态功率耗散可相对于IC的动态功率耗散增加。IC相对大量的静态功率耗散可与晶体管的泄漏电流相关联。
可使用某些电路设计技术来减少泄漏电流且因此减少静态功率耗散。举例来说，电路可使用具有较长沟道宽度及/或较高阈值电压的晶体管来减少泄漏电流。然而，此类技术可能对电路延迟及/或电路面积具有显著影响，或者可能仅提供不足的静态功率耗散减少。
发明内容
在一方面，本申请提供了一种集成电路，其包括：多个数字逻辑子电路，所述多个数字逻辑子电路中的每一者具有多个输入且包括多个逻辑门，其中所述多个数字逻辑子电路中的每一者经配置以提供包括至少一位的经处理信号；以及多个极化电路，所述多个极化电路中的每一者经配置以接收备用信号，其中所述多个极化电路的第一极化电路经配置以接收包括多个位的数字输入信号且所述多个极化电路的第二极化电路经配置以接收所述经处理信号的所述至少一位的一部分，其中在所述备用信号被停用时，所述第一极化电路经配置以基于所述数字输入信号而控制所述多个数字逻辑子电路的第一数字逻辑子电路的多个输入，且所述第二极化电路经配置以基于所述经处理信号的所述至少一位的所述部分控制所述多个数字逻辑子电路的第二数字逻辑子电路的多个输入；以及其中在所述备用信号被激活时，所述第一极化电路经配置以将所述第一数字逻辑子电路的所述多个输入控制为低功率状态，且所述第二极化电路经配置以将所述第二数字逻辑子电路的所述多个输入控制为所述低功率状态；以及第一多个状态元件，其经配置以从所述多个数字逻辑子电路的至少一个数字逻辑子电路接收所述经处理信号，其中所述集成电路经配置以当所述备用信号被激活时，所述第一多个状态元件被禁止加载所述经处理信号的值。
在另一方面，本申请提供了一种集成电路，其包括：具有多个输入的多个数字逻辑电路，其中所述数字逻辑电路包括多个逻辑门；多个极化电路，所述多个极化电路中的每一者经配置以接收备用信号和包括多个位的数字输入信号，其中在所述备用信号被停用时，所述极化电路中的每一者经配置以基于所述数字输入信号而控制相应的数字逻辑电路的所述多个输入，以及其中在所述备用信号被激活时，所述极化电路中的每一者经配置以将所述相应的数字逻辑电路的所述多个输入控制为相对于所述相应的数字逻辑电路的至少一个其它状态而言关联于所述多个逻辑门的较小的泄漏电流的低功率状态，且其中将所述多个数字逻辑电路中的至少多者的输出作为数字输入信号提供给耦合于所述相应的数字逻辑电路的极化电路；以及第一多个状态元件，其中所述多个数字逻辑电路中的至少多者经配置以产生数字输出信号以及将所述数字输出信号提供给所述第一多个状态元件，其中所述集成电路经配置以当所述备用信号被激活时，所述第一多个状态元件被禁止加载所述数字输出信号的值。
在另一方面，本申请提供了一种集成电路，其包括：多个经极化子电路对，所述多个经极化子电路对中的每一者具有数字逻辑子电路和极化电路，其中所述数字逻辑子电路包括多个逻辑门，其中所述极化电路经配置以控制所述数字逻辑子电路的多个输入，且其中所述数字逻辑子电路经配置以提供包括至少一位的经处理信号；其中所述多个经极化子电路对中的每一者经配置以接收备用信号和包括多个位的数字输入信号，其中在所述备用信号被停用时，所述经极化子电路对中的每一者经配置以基于所述数字输入信号操作，且其中在所述备用信号被激活时，所述经极化子电路对中的每一者经配置以在相对于所述数字逻辑电路的至少一个其它状态而言关联于所述多个经极化子电路对的较小的泄漏电流的低功率状态下操作，且其中将所述多个经极化子电路对中的至少多者的输出作为所述数字输入信号提供给所述经极化子电路对；以及第一多个状态元件，其经配置以从所述多个经极化子电路对的至少一个经极化子电路对接收所述经处理信号，其中所述集成电路经配置以当所述备用信号被激活时，所述第一多个状态元件被禁止加载所述经处理信号的值。
在另一方面，本申请提供了一种集成电路IC设计方法，所述方法包括：将所述IC设计为包含第一数字逻辑电路，所述第一数字逻辑电路具有多个输入且包含多个数字逻辑门；确定所述第一数字逻辑电路的泄漏电流数据，其中所述泄漏电流数据指示针对所述输入的每一状态所述第一数字逻辑电路的泄漏电流，其中所述泄漏电流数据是至少部分地通过模拟所述第一数字逻辑电路而确定；基于所述泄漏电流数据而选择所述第一数字逻辑电路的低功率状态，其中相对于所述第一数字逻辑电路的至少一个其它状态，所述低功率状态与所述多个逻辑门的较小泄漏电流相关联；及将所述IC设计为包含用以控制所述第一数字逻辑电路的所述输入的第一极化电路，其中所述第一极化电路可操作以在所述IC处于备用模式时将所述第一数字逻辑电路控制为所述低功率状态。
在另一方面，本申请提供了一种方法，其包括：至少部分地基于测量关联于第一数字逻辑电路的多个输入的泄漏电流状态，确定关联于用于集成电路的所述第一数字逻辑电路的泄漏电流数据；至少部分地基于所述泄漏电流数据，确定关联于所述第一数字逻辑电路的功率状态；将第一极化电路泄漏电流额外开销与所述泄漏电流数据进行比较；以及至少部分地基于所述比较，使用所述集成电路的第一模式将所述第一数字逻辑电路调节至所述功率状态。
在另一方面，本申请提供了一种装置，其包括：用于接收数据集合的输入触发器组件集合；用于产生极化数据集合的极化电路组件；所述极化电路组件包括多个输出和多个输入，所述多个输入与所述输入触发器组件集合电气连接；以及用于至少部分地基于所述极化数据集从所述极化电路组件接收功率状态的数字逻辑电路组件，所述数字逻辑电路组件包含与所述极化电路组件的所述多个输出电气连接的多个输入。
在另一方面，本申请提供了一种装置，其包括：包括关联于逻辑门的输入和输出的数字逻辑电路；用于接收备用信号和数字输入信号的极化电路，所述极化电路经配置以：至少部分地基于被停用的所述备用信号，使用接收到的所述数字信号控制关联于所述逻辑门的所述输入；以及至少部分地基于被激活的所述备用信号，将关联于所述逻辑门的所述输入控制为功率状态；以及用于从所述数字逻辑电路接收数字输出信号的状态元件，所述状态元件经配置以至少部分地基于被激活的所述备用信号，禁止加载所述数字数字输出信号的值。
附图说明
提供这些图式及在本文中相关联的描述是为了图解说明本发明的特定实施例且并不旨在是限制性的。
图1是数字逻辑门的一个实例的示意性框图。
图2是图解说明晶体管极化的四个实例的电路图。
图3是根据一个实施例的电子电路的示意性框图。
图4A及4B是根据各种实施例的电子电路的电路图。
图5是根据另一实施例的电子电路的示意性框图。
图6A及6B是电子电路的两个实施例的示意性框图。
图7是根据一个实施例在数字电路中进行泄漏减少的说明性过程的流程图。
图8是根据一个实施例的集成电路设计的说明性过程的流程图。
为避免重复说明，可通过相同参考编号来提及具有相同或类似功能的组件。
具体实施方式
虽然本文中描述了特定实施例，但所属领域的一般技术人员将明了其它实施例，包含并不提供本文中所陈述的所有益处及特征的实施例。
图1是数字逻辑门10的一个实例的示意性框图。数字逻辑门10包含下拉电路1及上拉电路2。数字逻辑门10包含第一输入A、第二输入B、第三输入C及输出OUT。虽然图1图解说明包含三个输入及一个输出的数字逻辑门10，但本文中的教示适用于具有更多或更少输入及/或额外输出的数字逻辑门。
下拉电路1电连接于输出OUT与第一或功率低供应电压V1之间。上拉电路2电连接于输出OUT与第二或功率高供应电压V2之间。如所属领域的一般技术人员将了解，下拉电路1及上拉电路2可用于基于输入A、B、C的状态而将输出OUT的状态控制为逻辑高值或逻辑低值。举例来说，下拉电路1可包含用于针对输入A、B、C的某些状态将输出OUT控制为逻辑低或“0”值的一个或多个晶体管，例如n型金属氧化物半导体(NMOS)晶体管。另外，上拉电路2可包含用于针对某些输入状态将输出OUT控制为逻辑高或“1”的一个或多个晶体管，例如p型金属氧化物半导体(PMOS)晶体管。数字逻辑门的实例包含但不限于反相器、缓冲器、“与非”门、“或非”门、“与”门、“或”门、“异或非”门、“异或”门及多路复用器。
如本文中所使用且如所属领域的一般技术人员将了解，MOS晶体管可具有由金属以及并非金属的材料(例如多晶硅)制成的栅极，且可具有并非仅以氧化硅而是以其它电介质(例如高k电介质)实施的介电区域。
对于某些IC，数字逻辑门(例如图1的数字逻辑门10)的泄漏电流可表示IC的相对大量的静态功率耗散。
图2是图解说明晶体管极化的四个实例的电路图。
所述电路图包含第一NMOS晶体管11，第一NMOS晶体管11具有电连接到功率低供应电压V1的源极、接收逻辑“1”的栅极及产生逻辑“0”的漏极。另外，所述电路图包含第二NMOS晶体管12，第二NMOS晶体管12具有电连接到功率低供应电压V1的源极、接收逻辑“0”的栅极及被控制为逻辑“1”的漏极。此外，所述电路图包含第一PMOS晶体管13，第一PMOS晶体管13具有电连接到功率高供应电压V2的源极、接收逻辑“0”的栅极及产生逻辑“1”的漏极。另外，所述电路图包含第二PMOS晶体管14，第二PMOS晶体管14具有电连接到功率高供应电压V2的源极、接收逻辑“1”的栅极及被控制为逻辑“0”的漏极。
图2中所展示的晶体管对于所图解说明的配置可具有不同的漏极到源极(IDS)泄漏电流。举例来说，第一NMOS晶体管1可具有比第二NMOS晶体管12的泄漏电流少的泄漏电流，这是因为第一NMOS晶体管11可具有比第二NMOS晶体管12小的漏极到源极(VDS)电压。类似地，第一PMOS晶体管13可具有比第二PMOS晶体管14的泄漏电流少的泄漏电流，因为第一PMOS晶体管13可具有比第二PMOS晶体管14小的VDS电压。
另外，第二NMOS晶体管12可具有比第二PMOS晶体管14的泄漏电流大或小的泄漏电流。举例来说，NMOS晶体管12与PMOS晶体管14之间的泄漏电流差可取决于多种因素(举例来说，包含晶体管的宽度差或几何形状差)及/或取决于处理参数(例如，晶体管的相对阈值电压)。
数字逻辑门的静态功率耗散可取决于数字逻辑门的输入的状态。
举例来说，参考图1及2，数字逻辑门10可在所述门的下拉电路1及上拉电路2中包含例如图2中所展示的晶体管的晶体管。可串联、并联或以其组合方式布置所述晶体管以实现所述门的所要逻辑功能。
另外，取决于第一输入A、第二输入B及第三输入C的状态，数字逻辑门10可具有不同的静态功率耗散量，因为每一状态可与不同的晶体管极化组合相关联。对应于数字逻辑门10的最小静态功率耗散的输入状态可取决于多种因素，举例来说，包含下拉电路1及上拉电路2的电路配置、下拉电路1及上拉电路2中晶体管的几何形状及/或与用于制作数字逻辑门10的工艺相关联的晶体管参数。因此，数字逻辑门10可具有取决于输入状态的静态功率耗散。
虽然图1是以包含下拉电路及上拉电路的数字逻辑门为背景来描述静态功率耗散，但本文中的教示适用于以其它方式实施的数字电路的配置。
具有极化电路的集成电路的实例
本文中描述用于IC中的泄漏减少的设备及方法。在某些实施方案中，电子电路包含极化电路及数字逻辑电路。所述极化电路可接收数字输入信号及备用信号。在所述备用信号被停用时，所述极化电路可将所述数字输入信号提供到所述数字逻辑电路的输入，其中对或不对所述数字输入信号的位进行反转。然而，在所述备用信号被激活时，所述极化电路可控制所述数字逻辑电路的输入以将所述数字逻辑电路设定为低泄漏状态，相对于所述数字逻辑电路的其它状态，所述低泄漏状态与较小晶体管泄漏电流相关联。举例来说，在一个实施例中，所述极化电路可控制所述数字逻辑电路的输入以便使所述数字逻辑电路以低泄漏状态操作，相对于所述数字逻辑电路的所有其它状态，所述低泄漏状态具有最低栅极泄漏电流。因此，在所述备用信号被激活时，所述数字逻辑电路可被控制为与小静态功率耗散相关联的状态。
图3是根据一个实施例的电子电路40的示意性框图。电子电路40包含极化电路21、数字逻辑电路22、第一输入状态元件23a到第三输入状态元件23c以及第一输出状态元件24a及第二输出状态元件24b。
如图3中所展示，第一输入状态元件23a产生数字输入信号的第一输入位31a，第二输入状态元件23b产生数字输入信号的第二输入位31b，且第三输入状态元件23c产生数字输入信号的第三输入位31c。极化电路21接收备用信号STANDBY及第一输入位31a到第三输入位31c。另外，极化电路21经配置以分别产生第一极化位32a、第二极化位32b及第三极化位32c，第一极化位32a、第二极化位32b及第三极化位32c被作为输入提供到数字逻辑电路22。第一极化位32a到第三极化位32c在本文中可称作数字极化信号。数字逻辑电路22产生数字输出信号的第一输出位33a及第二输出位33b。第一输出位33a及第二输出位33b已分别被提供到第一输出状态元件24a及第二输出状态元件24b。
所属领域的一般技术人员将了解，图3中所展示的配置是说明性的，且可以多种方式来修改电子电路40。举例来说，电子电路40可包含更多或更少的输入状态元件及/或输出状态元件。另外，电路的输入位、极化位、及/或输出位的数目可取决于实施方案而变化。举例来说，在一个实施例中，输入位及极化位各自包括至少四个位。此外，为清晰起见，已从图3省略了某些实施方案细节，例如时钟信号及/或其它电路。
如3图中所展示，极化电路21接收备用信号STANDBY。在某些实施方案中，在备用信号STANDBY被停用时，极化电路21可操作以缓冲或反转输入位31a到31c以产生极化位32a到32c。因此，在备用信号STANDBY为非作用时，数字逻辑电路22可基于第一输入位31a到第三输入位31c的状态而产生输出位33a、33b。举例来说，数字逻辑电路22可包含经实施以在输出位33a、33b与输入位31a到31c之间获得所要逻辑泛函(举例来说，真值表)的组合逻辑电路。在一个实施例中，数字逻辑电路22不包含任何状态元件。
因此，在备用信号STANDBY被停用时，极化电路应不干扰数字逻辑电路22对输入位31a到31c的处理。
然而，在备用信号STANDBY被激活时，极化电路21可控制极化位32a到32c的状态以减少数字逻辑电路22的静态功率耗散。举例来说，在一个实施例中，备用信号STANDBY可用于将极化位32a到32c的状态控制为相对于数字逻辑电路22的输入的所有其它状态与所述数字逻辑电路的最低泄漏电流对应的状态。
通过以此方式配置极化电路21，数字逻辑电路22可在电子电路40的正常操作期间处理输入位31a到31c。然而，在备用模式期间，极化电路21可将数字逻辑电路22的状态控制为低泄漏状态以减少电子电路40的整体静态功率耗散。
在一个实施例中，当电子电路40在备用模式中操作时，可禁止第一输出状态元件24a及第二输出状态元件24b加载第一输出位33a及第二输出位33b。举例来说，在某些实施方案中，当电子电路40在备用模式中操作时，用于控制第一输出状态元件24a及第二输出状态元件24b的加载操作的时钟信号可被禁用。举例来说，可使用时钟信号的转变(例如上升边缘或下降边缘)来加载输出状态元件，且可禁止时钟信号在备用模式期间转变。以此方式配置电子电路40可防止输出状态元件24a、24b被加载有由极化电路21而非输入位31a到31c确定的逻辑值。
如所属领域的一般技术人员将了解，当电子电路40在备用模式中操作时，备用信号STANDBY可被“激活”，且当电子电路40不在备用模式中操作时，备用信号STANDBY可被“停用”。在某些配置中，备用信号STANDBY在被激活时具有逻辑“1”值且在被停用时具有逻辑“0”值。在其它配置中，备用信号STANDBY在被激活时具有逻辑“0”值且在被停用时具有逻辑“1”值。
图4A及4B是根据各种实施例的电子电路的电路图。
图4A是电子电路70的电路图。电子电路70包含极化电路41、数字逻辑电路42、第一输入触发器43a到第三输入触发器43c及输出触发器44。
第一输入触发器43a到第三输入触发器43c接收时钟信号CLK且分别接收第一触发器数据位D1到第三触发器数据位D3。另外，第一输入触发器43a产生第一输入位51a，第二输入触发器43b产生第二输入位51b，且第三输入触发器43c产生第三输入位51c。极化电路41接收备用信号STANDBY及第一输入位51a到第三输入位51c且产生第一极化位52a到第三极化位52c。数字逻辑电路42接收第一极化位52a到第三极化位52c且产生输出位53。输出触发器44接收输出位53及时钟信号CLK且产生触发器输出位Q。
在所图解说明的配置中，第一输入触发器43a到第三输入触发器43c及输出触发器44被实施为D触发器。然而，可能有其它配置，例如其中输入及/或输出触发器是使用不同状态元件(举例来说，包含SR触发器、JK触发器、T触发器、锁存器及/或其组合)而实施的实施方案。
极化电路41包含第一逻辑门61、第二逻辑门62及第三逻辑门63。在所图解说明的配置中，第一逻辑门61包含：第一输入A，其接收备用信号STANDBY；第二输入B，其接收第一输入位51a；及输出，其基于逻辑函数～A&B而产生第一极化位52a。另外，第二逻辑门62包含：第一输入A，其接收备用信号STANDBY；第二输入B，其接收第二输入位51b；及输出，其基于逻辑函数A+B而产生第二极化位52b。此外，第三逻辑门63包含第一输入A，其接收备用信号STANDBY；第二输入B，其接收第三输入位51c；及输出，其基于逻辑函数A+B而产生第三极化位52c。
数字逻辑电路42包含二输入“与”门64、二输入多路复用器65及反相器66。在所图解说明的配置中，二输入“与”门64计算第一极化位52a与第二极化位52b的逻辑“与”并将结果提供到二输入多路复用器65的第一输入。另外，二输入多路复用器65接收第二极化位52b作为第二输入且接收由反相器66产生的第三极化位52c的反相版本作为选择控制输入。由二输入多路复用器65产生的输出位53被提供到输出触发器44的输入。
当备用信号STANDBY具有逻辑“0”值时，第一极化位52a到第三极化位52c可分别具有与第一输入位51a到第三输入位51c的逻辑值对应的逻辑值。因此，在所图解说明的配置中，极化电路41在电子电路70的正常操作期间应不会干扰数字逻辑电路42的逻辑运算。
然而，当备用信号STANDBY具有逻辑“1”值时，极化电路41可将第一极化位52a强制为逻辑“0”、将第二极化位52b强制为逻辑“1”且将第三极化位52c强制为逻辑“1”。
因此，极化电路41可用于在备用信号STANDBY为逻辑低时将输入位51a到51c传递到数字逻辑电路42且在备用信号STANDBY为逻辑高时将极化位52a到52c控制为特定状态。
另外，在备用模式期间极化电路41将第一极化位52a到第三极化位52c控制到的状态可对应于数字逻辑电路42的低泄漏状态。举例来说，可模拟及/或测量数字逻辑电路42的泄漏电流以确定数字控制电路42的哪一输入状态具有最小泄漏电流。另外，极化电路41可经实施以包含在备用模式中确定极化位52a到52c的所要状态的门的组合。
举例来说，在备用模式期间，极化电路41可经实施以将第一极化位52a控制为逻辑“0”、将第二极化位52b控制为逻辑“1”且将第三极化位52c控制为逻辑“1”。然而，极化电路41可包含用以在备用信号STANDBY被激活时实现极化位52a到52c的所要逻辑值的逻辑门的不同组合。举例来说，在一个实施例中，极化电路41包含多个逻辑门，所述逻辑门包含：第一输入，其接收备用信号STANDBY；及第二输入，其接收数字输入信号的特定位。另外，极化电路41中的逻辑门的类型可经选择以在备用信号STANDBY被激活时获得极化位52a到52c的特定状态。
在一个实施例中，备用信号STANDBY对应于存储器芯片(例如动态随机存取存储器(DRAM))的睡眠模式。
数字逻辑电路具有低或小泄漏电流的状态可取决于所述数字逻辑电路的电路实施方案，举例来说，包含所使用门的类型、逻辑锥中门的布置及/或门的大小或驱动强度。如本文中所使用，“逻辑锥”可指代限界于一个或多个输入状态元件的输出与一个或多个输出状态元件的输入之间的一组数字逻辑门。虽然图4A图解说明其中低泄漏状态对于第一极化位52a对应于值“0”、对于第二极化位52b对应于值“1”且对于第三极化位52c对应于值“1”的实例；但此实例仅为说明性的。
所图解说明的数字逻辑电路42图解说明可根据本文中的教示使用的数字逻辑电路的一个实例。然而，本文中的教示适用于任何适合数字逻辑电路，例如任何组合逻辑电路。因此，虽然图4A将数字逻辑电路42图解说明为包含三个输入及一个输出，但图4A中所展示的实例仅为说明性的。因此，本文中的教示适用于包含更多或更少输入、更多输出及/或更多或更少逻辑门的数字逻辑电路配置。
在一个实施例中，数字逻辑电路包括多个标准单元。举例来说，所述数字逻辑电路可包括使用布局与布线电子设计自动化(EDA)工具所产生的组合逻辑电路。
在一个实施例中，当备用信号STANDBY被断言时，时钟信号CLK被禁用。可以多种方式来禁用时钟信号CLK，例如通过以备用信号STANDBY来选通时钟信号CLK。在备用模式期间禁用时钟信号CLK可防止输出触发器44被加载有由极化电路41而非由输入位51a到51c确定的输出位53的值。在某些实施方案中，数据位D1到D3也可由使用极化电路的一个或多个逻辑电路产生，且因此禁用时钟信号CLK也可防止输入触发器43a到43c在备用模式中改变状态。
图4B是电子电路80的电路图。电子电路80包含极化电路71、数字逻辑电路72、第一输入触发器43a到第三输入触发器43c及输出触发器44。
图4B的电子电路80类似于图4A的电子电路70，只不过图4B的电子电路80图解说明极化电路及数字逻辑电路的不同配置。特定来说，相比于图4A的极化电路41(其包含经实施以提供“或”运算的第三门63)，图4B的极化电路71包含经实施以提供“或非”运算的第三门73。另外，相比于图4A的数字逻辑电路42(其包含反相器66)，数字逻辑电路72省略了反相器66。
图4B的电子电路80与图4A的电子电路70可具有在逻辑上等效的运算。然而，图4B的电子电路80图解说明了图4A的电子电路70的如下实施方案：其中已省略图4A的“或”门63及反相器66以便于使用图4B的“或非”门73。在本文中的某些实施方案中，可组合极化电路及数字电路的一个或多个门以减少或最小化整体门计数。举例来说，图4B的电子电路80可相对于图4A的电子电路70配置包含少一个门。
图5是根据另一实施例的电子电路100的示意性框图。电子电路100包含第一极化电路组件81a到第三极化电路组件81c、数字逻辑电路82、第一输入触发器83a到第三输入触发器83c及输出触发器84。
第一输入触发器83a到第三输入触发器83c接收时钟信号CLK、备用信号STANDBY且分别接收第一触发器数据位D1到第三触发器数据位D3。另外，第一输入触发器83a产生第一极化位92a，第二输入触发器83b产生第二极化位92b，且第三输入触发器83c产生第三极化位92c。数字逻辑电路82接收第一极化位92a到第三极化位92c且产生输出位93。输出触发器84接收输出位93及时钟信号CLK，且产生触发器输出位Q。
在所图解说明的配置中，极化电路已被集成到第一输入触发器83a到第三输入触发器83c中。举例来说，第一输入触发器83a包含第一极化电路组件81a，第二输入触发器83b包含第二极化电路组件81b，且第三输入触发器83c包含第三极化电路组件81c。在一个实施例中，第一极化电路组件81a到第三极化电路组件81c的电路布局分别被集成到第一输入触发器83a到第三输入触发器83c的电路布局中。因此，在本文中的某些实施方案中，极化电路被集成在状态元件的电路布局内。如下文将进一步详细地描述，以此方式配置所述极化电路可促进使用极化电路来设计电路。
极化电路组件81a到81c可用于在备用信号STANDBY被激活时控制触发器的输出的状态。举例来说，第一极化电路组件81a到第三极化电路组件81c可分别用于在备用信号STANDBY被激活时实施图4A的第一门61到第三门63的逻辑运算或用于以其它方式实现极化位92a到92c的特定状态。
图6A是电子电路130的另一实施例的示意性框图。电子电路130包含极化电路121、数字逻辑电路122、输入状态元件排123及输出状态元件排124。
如图6A中所展示，输入状态元件排123产生数字输入信号的第一输入位131a到第五输入位131e。输入状态元件排123可包含用于存储所述数字输入信号的值的触发器或其它状态元件。极化电路121接收备用信号STANDBY及第一输入位131a到第五输入位131e且产生第一极化位132a到第五极化位132e。数字逻辑电路122接收第一极化位132a到第五极化位132e且产生已被提供到输出状态元件排124的数字输出信号的第一输出位133a到第四输出位133d。输出状态元件排124可包含用于存储所述数字输出信号的值的触发器或其它状态元件。
在所图解说明的配置中，数字逻辑电路122包含第一数字逻辑子电路122a、第二数字逻辑子电路122b、第三数字逻辑子电路122c及第四数字逻辑子电路122d。数字逻辑子电路122a到122d中的每一者可包含一个或多个数字逻辑门。虽然图6A将电子电路130图解说明为包含四个数字逻辑子电路，但电子电路130可包含更多或更少数字逻辑子电路及/或对子电路的不同划分形式。
所属领域的一般技术人员将了解，图6A中所展示的配置是说明性的，且可以多种方式来修改电子电路130。举例来说，电子电路130可使用更多或更少的输入位、极化位及/或输出位。
电子电路130的额外细节可类似于较早所描述的那些细节。
图6B是电子电路140的另一实施例的示意性框图。电子电路140包含第一极化电路12la到第四极化电路121d、第一数字逻辑子电路122a到第四数字逻辑子电路122d、输入状态元件排123及输出状态元件排124。
如图6B中所展示，输入状态元件排123产生包含输入位131a到131e的输入信号。另外，第一极化电路121a接收备用信号STANDBY及输入信号，且产生包含极化位141a到141e的第一极化信号。第一数字逻辑子电路122a接收第一极化信号且产生包含位146a到146f的第一经处理信号。第二极化电路121b接收备用信号STANDBY及第一经处理信号的第一部分146a到146c，且产生包含位142a到142c的第二极化信号。第二数字逻辑子电路122b接收第二极化信号且产生包含位147a到147c的第二经处理信号。第三极化电路121c接收备用信号STANDBY及第二经处理信号且产生包含位143a、143b的第三极化信号。第三数字逻辑子电路122c接收第三极化信号且产生数字输出信号的第一部分133a、133b。第四极化电路121d接收备用信号STANDBY及第一经处理信号的第二部分146d到146f，且产生包含位144a到144c的第四极化信号。第四数字逻辑子电路122d接收第四极化信号且产生数字输出信号的第二部分133c、133d。输出状态元件排124接收数字输出信号。
如上文所描述，图6A的电子电路130包含用于减少数字逻辑电路122的静态功率耗散的极化电路121，数字逻辑电路122包含第一数字逻辑子电路122a到第四数字逻辑子电路122d。相比之下，图6B的电子电路140包含分别用于减少第一数字逻辑子电路122a到第四数字逻辑子电路122d的静态功率耗散的第一极化电路121a到第四极化电路121d。
在某些实施方案中，使用多个极化电路来减少数字逻辑电路的静态功率耗散可相对于使用单个极化电路的配置提供更大量的泄漏电流减少。举例来说，数字逻辑电路可含有相对大量的门，且在所述数字逻辑电路被划分成具有单独极化电路的子电路时在备用模式中可具有较低的整体静态功率耗散，所述单独极化电路可经个别地优化以减少对应子电路的静态功率耗散。
虽然图6A的极化电路120及图6B的第一极化电路121两者均接收第一数字输入位131a到第五数字输入位131e，但极化电路121的数字逻辑门与第一极化电路121a的数字逻辑门不需要为相同的。举例来说，在备用信号STANDBY被断言时，图6A的第一极化位132a到第五极化位132e的状态与图6B的第一极化位141a到第五极化位141e的状态可具有不同值。举例来说，数字逻辑电路122具有最小整体静态功率耗散的状态可不同于第一数字逻辑子电路122a具有最小整体静态功率耗散的状态。
虽然图6B图解说明将数字逻辑电路划分成四个子电路的特定划分形式，但所属领域的一般技术人员将了解，可以多种方式来划分数字逻辑电路。因此，本文中的教示适用于具有更多或更少数字逻辑子电路及/或不同数字逻辑子电路布置的配置。另外，针对每一极化电路及数字逻辑子电路所显示的输入及输出的数目是说明性的，且极化电路及/或数字逻辑子电路可包含更多或更少输入及/或输出。
图7是根据一个实施例的泄漏减少的说明性过程150的流程图。举例来说，过程150可由图3的电子电路40实施。将了解，过程150可包含比所图解说明的操作更多或更少的操作。此外，可视需要而以任何次序来执行过程150的操作。
在框151处，在极化电路中接收备用信号。在框152中，在所述极化电路中接收数字输入信号。在某些实施方案中，所述备用信号指示所述电子电路是否处于备用模式。所述数字输入信号可包含多个位。在一个实施例中，所述极化电路包含多个逻辑门，每一逻辑门包含接收所述备用信号的第一输入及接收所述数字输入信号的特定位的第二输入。
过程150继续到框153，在框153中，所述极化电路用于在所述备用信号被停用时基于所述输入信号而控制数字逻辑电路的多个输入。所述数字逻辑电路可包含多个逻辑门，例如标准单元。所述数字逻辑电路可用于在所述备用信号被停用时基于所述数字输入信号而产生数字输出信号。
在框154处，所述极化电路用于在所述备用信号被激活时将所述数字逻辑电路的多个输入控制为低功率状态。相对于所述数字逻辑电路的某些其它状态，所述低功率状态与所述多个逻辑门的较小泄漏电流相关联。举例来说，相对于所述数字逻辑电路的所有其它状态，所述低功率状态可具有所述多个逻辑门的最小泄漏电流。
虽然过程150被图解说明为包含某些操作，但可以多种方式来更改过程150。举例来说，过程150可经实施以包含额外步骤及/或可使用不同操作次序进行操作。
使用极化电路的集成电路设计流程的实例的概述
可以多种方式在集成电路(IC)的设计流程中实施本文中的极化电路。
举例来说，IC可包含数字电路，例如包含安置于状态元件之间的数字逻辑电路的同步数字电路。在某些实施方案中，所述IC可包含其它电路，例如异步数字电路、存储器阵列及/或模拟电路。
在某些实施方案中，使用常规电路设计技术(例如，通过使用逻辑合成器及布局与布线工具)来设计所述IC的同步数字电路。
此后，可针对不同输入状态模拟或以其它方式评估安置于状态元件之间的数字逻辑电路的泄漏电流，以确定所述数字逻辑电路的适合于在所述IC的备用模式中使用的低泄漏状态。一旦确定了数字逻辑电路的低泄漏状态，便可将所述数字逻辑电路的设计修改为包含极化电路，所述极化电路在备用期间将所述数字逻辑电路的输入控制为所述低泄漏状态。在某些配置中，可进一步优化所得电路，例如通过组合所述极化电路与数字逻辑电路的逻辑门以减少门计数。较早已关于图4A到4B描述了将逻辑门组合的一个实例。
虽然已描述了使用极化电路的设计流程的一个实例，但可能有其它设计流程。
举例来说，在一个实施例中，使用可从中选择IC的触发器的触发器库来设计所述IC。所述触发器库包含第一类型的触发器，所述第一类型的触发器接收备用信号且在所述备用信号被激活时将所述触发器的输出控制为逻辑“0”。另外，所述触发器库包含第二类型的触发器，所述第二类型的触发器接收所述备用信号且在所述备用信号被激活时将所述触发器的输出控制为逻辑“1”。通过在数字逻辑电路的输入处选择第一类型与第二类型的触发器的组合，所述数字逻辑电路可在所述备用信号被激活时被控制为特定状态。然而，当所述备用信号被停用时，所述触发器可以常规方式进行操作。
可以多种方式来确定且可至少部分地通过模拟IC的数字逻辑电路来确定所述数字逻辑电路的低功率状态。举例来说，在一个实施例中，所述数字逻辑电路是使用多个标准单元逻辑门来实施。另外，可针对每一标准单元的每一状态来模拟泄漏电流以确定标准单元库的泄漏数据。另外，可通过以下方式来评估针对特定输入状态所述数字逻辑电路的整体泄漏电流：确定每一标准单元针对所述特定输入状态进行操作所以的状态并对所述标准单元的泄漏电流求和。举例来说，可通过布尔逻辑模拟器或其它软件来确定数字逻辑电路进行操作所以的特定输入状态。另外，可通过选择具有最低整体泄漏电流的输入状态来确定所述数字逻辑电路的低泄漏状态。虽然已提供确定低功率状态的一个实例，但可能有其它配置。举例来说，在一个实施例中，使用电路模拟工具针对每一输入状态来评估所述数字逻辑电路的泄漏电流。
在某些实施方案中，可将数字逻辑电路细分成两个或两个以上子电路，且可在所述子电路中的一些或全部的输入处放置极化电路。另外，所述极化电路中的每一者可用于减少对应数字逻辑子电路的泄漏电流。因此，在某些实施方案中，极化电路可安置于数字逻辑电路内，且可用于控制所述数字逻辑电路的一部分或子电路的泄漏电流。因此，如本文中所使用，“数字逻辑电路”可指代输入状态元件与输出状态元件之间的完整数字逻辑电路或可指代所述数字逻辑电路的一部分。确实，本文中的教示适用于其中一个或多个数字逻辑门插入于输入状态元件的输出与极化电路的输入之间的配置。
在某些配置中，不需要在IC的每一数字逻辑电路的输入处均包含极化电路。举例来说，极化电路可具有与所述极化电路的逻辑门的泄漏电流相关联的某一泄漏电流额外开销。在某些实施方案中，将所述极化电路的泄漏电流额外开销与数字逻辑电路的泄漏电流节省进行比较，且可在泄漏电流额外开销小于泄漏电流节省时包含所述极化电路。在一个实施例中，泄漏电流节省可对应于数字逻辑电路在低功率状态中的泄漏电流与跨越数字逻辑电路的所有输入状态所述数字逻辑电路的平均泄漏电流之差。
此外，在备用状态中，数字信号的特定输入位可能已具有所要低功率状态值。因此，在某些配置中，当输入已具有所要低功率状态值时，可从数字电路的输入省略极化电路。
另外，在某些配置中，可在某些数字逻辑电路的输入处省略极化电路以防止IC的非预期操作。举例来说，在一个实施例中，极化电路并不用于控制数字逻辑电路的输入，所述数字逻辑电路控制模拟电路、异步复位电路、IC模式控制电路、时钟控制电路及/或其中输入值改变会干扰IC的恰当功能性的任何其它敏感电路。
图8是根据一个实施例的集成电路设计的说明性过程200的流程图。
在框201处，将IC设计为包含数字逻辑电路，所述数字逻辑电路具有多个输入且包含多个数字逻辑门。可以多种方式来设计所述IC，例如通过使用合成及布局与布线EDA工具。
过程200继续到框202，在框202中，确定数字逻辑电路的泄漏电流数据。所述泄漏电流数据指示针对所述输入的每一状态所述数字逻辑电路的泄漏电流。如较早所描述，可以多种方式来确定IC的数字逻辑电路的泄漏电流，例如通过模拟及/或评估。
在框203处，基于所述泄漏电流数据而选择数字逻辑电路的低功率状态。相对于所述数字逻辑电路的至少一个其它状态，所述低功率状态与所述多个逻辑门的较小泄漏电流相关联。在某些实施方案中，相对于所述数字逻辑电路的所有其它状态，所述低功率状态与所述多个逻辑门的最小泄漏电流相关联。
过程200在框204处继续，在框204中，将所述IC设计为包含用以控制所述数字逻辑电路的输入的极化电路。所述极化电路可操作以在所述IC处于备用模式时将所述数字逻辑电路控制为所述低功率状态。
虽然过程200被图解说明为包含某些操作，但可以多种方式来更改过程200。举例来说，过程200可经实施以包含额外步骤及/或可使用不同操作次序进行操作。举例来说，在一个实施例中，过程200被更改成包含用于将数字逻辑电路划分成两个或两个以上子电路以及确定在备用模式期间是否可通过使用多个极化电路单独地控制所述子电路的状态来减少IC的整体静态功率耗散的步骤。
结论
在上文所描述的实施例中，可在需要减少泄漏电流的任何集成电路中实施极化电路。如此，本文中所描述的极化电路可并入于各种电子装置中。所述电子装置的实例可包含(但不限于)消费型电子产品、电子电路、电子电路组件、消费型电子产品的部件、电子测试设备等。所述消费型电子产品的实例包含(但不限于)移动电话、电话、电视、计算机监视器、计算机、手持式计算机、个人数字助理(PDA)、微波炉、冰箱、立体声系统、盒式记录器及/或播放器、DVD播放器、CD播放器、VCR、MP3播放器、无线电设备、录像机、光学相机、数码相机、清洗机、干燥机、清洗机/干燥机、复印机、传真机、扫描仪、多功能外围装置、手表、钟表等。此外，所述电子装置可包含未成品。所揭示的技术并不适用于思维步骤，且并不在人类大脑内执行或不通过人类在纸张上的书写来执行。
前述说明及随附权利要求书可将元件或特征称为“连接”或“耦合”在一起。如本文中所使用，除非另外明确地陈述为相反含义，否则“连接”意指一个元件/特征直接或间接地连接到另一元件/特征，且未必是以机械方式连接。同样，除非另外明确地陈述为相反含义，否则“耦合”意指一个元件/特征直接或间接地耦合到另一元件/特征，且未必是以机械方式耦合。因此，虽然图式图解说明元件及组件的各种布置实例，但在实际的实施例中，可存在额外介入元件、装置、特征或组件。另外，当在本申请案中使用时，措辞“本文中”、“上文”、“下文”及类似意思的措辞应将本申请案视为一整体而非本申请案的任何特定部分。在上下文许可的情况下，在上文具体实施方式中使用单数或复数的措辞也可分别包含复数或单数。参考含两个或两个以上项目的列表所用的措词“或”，此措词涵盖所述措词的以下解释的全部：所述列表中的项目中的任一者、所述列表中的项目的全部及所述列表中的项目的任何组合。
此外，除非另外具体陈述或另外在上下文内如所使用而理解，本文中所使用的条件语言(例如“可(can)”、“可(could)”、“可(might)”、“可(may)”、“例如(e.g.)”、“举例来说(for example)”、“例如(such as)”及其它等)通常旨在传达某些实施例包含而其它实施例不包含某些特征、元件及/或状态。因此，此条件语言通常不旨在暗示一个或多个实施例以任何方式需要特征、元件及/或状态或一个或多个实施例必然包含在有或没有作者输入或提示的情况下决定在任一特定实施例中是否包含或执行这些特征、元件及/或状态的逻辑。
可以存储于非暂时性计算机可读媒体中的代码来体现本文中所描述的方法的特征的任一组合。当被执行时，所述非暂时性计算机可读媒体可致使执行本文中所描述的方法中的任一者的部分或全部。将理解，本文中所论述的方法中的任一者可包含更多或更少的操作且可视需要以任一次序来执行所述操作。举例来说，尽管以给定次序来呈现了过程或框，但替代实施例也可以不同次序来执行具有步骤的例程，或采用具有框的系统，且可删除、移动、添加、细分、组合及/或修改一些过程或框。可以各种不同方式来实施这些过程或框中的每一者。同样，尽管过程或框有时展示为连续执行，但这些过程或框可改为并行执行，或可在不同时间执行。此外，将理解，本文中所论述的方法是至少部分地由物理电路来执行。因此，权利要求书并非旨在涵盖纯心理过程或抽象概念。
上文已描述了各种实施例。虽然是参考这些特定实施例进行了描述，但所述描述旨在是说明性的且并非旨在是限制性的。所属领域的技术人员可联想到各种修改及应用。

Claims (51)

1.一种集成电路，其包括：
多个数字逻辑子电路，所述多个数字逻辑子电路中的每一者具有多个输入且包括多个逻辑门，其中所述多个数字逻辑子电路中的每一者经配置以提供包括至少一位的经处理信号；以及
多个极化电路，所述多个极化电路中的每一者经配置以接收备用信号，其中所述多个极化电路的第一极化电路经配置以接收包括多个位的数字输入信号且所述多个极化电路的第二极化电路经配置以接收所述经处理信号的所述至少一位的一部分，
其中在所述备用信号被停用时，所述第一极化电路经配置以基于所述数字输入信号而控制所述多个数字逻辑子电路的第一数字逻辑子电路的多个输入，且所述第二极化电路经配置以基于所述经处理信号的所述至少一位的所述部分控制所述多个数字逻辑子电路的第二数字逻辑子电路的多个输入；以及
其中在所述备用信号被激活时，所述第一极化电路经配置以将所述第一数字逻辑子电路的所述多个输入控制为低功率状态，且所述第二极化电路经配置以将所述第二数字逻辑子电路的所述多个输入控制为所述低功率状态；以及
第一多个状态元件，其经配置以从所述多个数字逻辑子电路的至少一个数字逻辑子电路接收所述经处理信号，
其中所述集成电路经配置以当所述备用信号被激活时，所述第一多个状态元件被禁止加载所述经处理信号的值。
2.根据权利要求1所述的集成电路，其中相对于所述第一数字逻辑子电路的至少一个其它状态，所述低功率状态与所述第一数字逻辑子电路的所述多个逻辑门的较小的泄漏电流相关联。
3.根据权利要求1所述的集成电路，其中相对于所述第二数字逻辑子电路的至少一个其它状态，所述低功率状态与所述第二数字逻辑子电路的所述多个逻辑门的较小的泄漏电流相关联。
4.根据权利要求1所述的集成电路，其中相对于所述多个数字逻辑子电路的所有其它状态，所述低功率状态与所述多个逻辑门的最小的泄漏电流相关联。
5.根据权利要求1所述的集成电路，其中所述多个逻辑门包括多个标准单元。
6.根据权利要求1所述的集成电路，其中在所述备用信号被停用时，所述第一极化电路经配置以通过缓冲所述数字输入信号来控制所述第一数字逻辑子电路的所述多个输入且所述第二极化电路经配置以通过缓冲所述数字输入信号来控制所述第二数字逻辑子电路的所述多个输入。
7.根据权利要求1所述的集成电路，其中在所述备用信号被停用时，所述第一极化电路经配置以通过反转所述数字输入信号来控制所述第一数字逻辑子电路的所述多个输入且所述第二极化电路经配置以通过反转所述数字输入信号来控制所述第二数字逻辑子电路的所述多个输入。
8.根据权利要求1所述的集成电路，其进一步包括第二多个状态元件，所述第二多个状态元件经配置以产生所述数字输入信号。
9.根据权利要求1所述的集成电路，其中所述数字逻辑子电路包括组合的逻辑电路。
10.一种集成电路，其包括：
具有多个输入的多个数字逻辑电路，其中所述数字逻辑电路包括多个逻辑门；
多个极化电路，所述多个极化电路中的每一者经配置以接收备用信号和包括多个位的数字输入信号，其中在所述备用信号被停用时，所述极化电路中的每一者经配置以基于所述数字输入信号而控制相应的数字逻辑电路的所述多个输入，以及其中在所述备用信号被激活时，所述极化电路中的每一者经配置以将所述相应的数字逻辑电路的所述多个输入控制为相对于所述相应的数字逻辑电路的至少一个其它状态而言关联于所述多个逻辑门的较小的泄漏电流的低功率状态，且其中将所述多个数字逻辑电路中的至少多者的输出作为数字输入信号提供给耦合于所述相应的数字逻辑电路的极化电路；以及
第一多个状态元件，其中所述多个数字逻辑电路中的至少多者经配置以产生数字输出信号以及将所述数字输出信号提供给所述第一多个状态元件，
其中所述集成电路经配置以当所述备用信号被激活时，所述第一多个状态元件被禁止加载所述数字输出信号的值。
11.根据权利要求10所述的集成电路，其中相对于所述多个数字逻辑电路的所有其它状态，所述低功率状态与所述多个逻辑门的最小的泄漏电流相关联。
12.根据权利要求10所述的集成电路，其中所述多个数字逻辑电路包括经由所述多个极化电路中的一者从数字状态输入元件接收信号的输入数字逻辑电路以及向所述第一多个状态元件提供输出信号的输出数字逻辑电路以及经由所述多个极化电路中的一者从所述多个数字逻辑电路中的另一者接收输入数字信号并将输出数字信号提供给所述多个极化电路中的另一者的至少一个中间数字逻辑电路。
13.根据权利要求10所述的集成电路，其中在所述备用信号被停用时，所述极化电路中的每一者经配置以通过缓冲所述数字输入信号来控制所述相应的数字逻辑电路的所述多个输入。
14.根据权利要求10所述的集成电路，其中在所述备用信号被停用时，所述极化电路中的每一者经配置以通过反转所述数字输入信号来控制所述相应的数字逻辑电路的所述多个输入。
15.根据权利要求10所述的集成电路，其进一步包括第二多个状态元件，所述第二多个状态元件经配置以产生所述数字输入信号。
16.根据权利要求10所述的集成电路，其中所述数字逻辑电路包括组合的逻辑电路。
17.一种集成电路，其包括：
多个经极化子电路对，所述多个经极化子电路对中的每一者具有数字逻辑子电路和极化电路，其中所述数字逻辑子电路包括多个逻辑门，其中所述极化电路经配置以控制所述数字逻辑子电路的多个输入，且其中所述数字逻辑子电路经配置以提供包括至少一位的经处理信号；
其中所述多个经极化子电路对中的每一者经配置以接收备用信号和包括多个位的数字输入信号，其中在所述备用信号被停用时，所述经极化子电路对中的每一者经配置以基于所述数字输入信号操作，且其中在所述备用信号被激活时，所述经极化子电路对中的每一者经配置以在相对于所述数字逻辑电路的至少一个其它状态而言关联于所述多个经极化子电路对的较小的泄漏电流的低功率状态下操作，且其中将所述多个经极化子电路对中的至少多者的输出作为所述数字输入信号提供给所述经极化子电路对；以及
第一多个状态元件，其经配置以从所述多个经极化子电路对的至少一个经极化子电路对接收所述经处理信号，
其中所述集成电路经配置以当所述备用信号被激活时，所述第一多个状态元件被禁止加载所述经处理信号的值。
18.根据权利要求17所述的集成电路，其中相对于所述数字逻辑子电路的所有其它状态，所述低功率状态与所述多个逻辑门的最小的泄漏电流相关联。
19.根据权利要求17所述的集成电路，其中所述多个子电路对包括从数字状态输入元件接收信号的输入子电路对以及向所述第一多个状态元件提供输出信号的输出子电路对以及经由所述多个经极化电路中的一者从所述多个数字逻辑电路中的另一者接收输入数字信号并将输出数字信号提供给所述多个极化电路中的另一者的至少一个中间数字逻辑电路。
20.根据权利要求17所述的集成电路，其中在所述备用信号被停用时，所述经极化子电路对中的每一者经配置以通过缓冲所述数字输入信号来基于所述数字输入信号操作。
21.根据权利要求17所述的集成电路，其中在所述备用信号被停用时，所述经极化子电路对中的每一者经配置以通过反转所述数字输入信号来基于所述数字输入信号操作。
22.根据权利要求17所述的集成电路，其进一步包括第二多个状态元件，所述第二多个状态元件经配置以产生所述数字输入信号。
23.一种集成电路IC设计方法，所述方法包括：
将所述IC设计为包含第一数字逻辑电路，所述第一数字逻辑电路具有多个输入且包含多个数字逻辑门；
确定所述第一数字逻辑电路的泄漏电流数据，其中所述泄漏电流数据指示针对所述输入的每一状态所述第一数字逻辑电路的泄漏电流，其中所述泄漏电流数据是至少部分地通过模拟所述第一数字逻辑电路而确定；
基于所述泄漏电流数据而选择所述第一数字逻辑电路的低功率状态，其中相对于所述第一数字逻辑电路的至少一个其它状态，所述低功率状态与所述多个逻辑门的较小泄漏电流相关联；及
将所述IC设计为包含用以控制所述第一数字逻辑电路的所述输入的第一极化电路，其中所述第一极化电路可操作以在所述IC处于备用模式时将所述第一数字逻辑电路控制为所述低功率状态。
24.根据权利要求23所述的方法，其进一步包括：
将所述IC设计为包含多个触发器，其中将所述IC设计为包含所述第一极化电路包括使用第一类型的触发器来实施所述多个触发器的第一部分并使用第二类型的触发器来实施所述多个触发器的第二部分，其中所述第一类型的触发器在所述备用模式中输出逻辑“1”，且其中所述第二类型的触发器在所述备用模式中输出逻辑“0”。
25.根据权利要求23所述的方法，其进一步包括：
将所述IC设计为包含第二数字逻辑电路；以及
在所述第二数字逻辑电路控制敏感电路的输入时，省略用以控制所述第二数字逻辑电路的所述输入的第二极化电路，其中所述敏感电路的所述输入的值的改变会干扰所述IC的功能性。
26.根据权利要求23所述的方法，其进一步包括：
将所述IC设计为包含第二数字逻辑电路；
确定与包含用以控制所述第二数字逻辑电路的所述输入的第二极化电路相关联的泄漏电流额外开销；
确定与包含用以控制所述第二数字逻辑电路的所述输入的所述第二极化电路相关联的泄漏电流节省；以及
在所述泄漏电流额外开销小于所述泄漏电流节省时，将所述IC设计为包含所述第二极化电路。
27.根据权利要求23所述的方法，其中确定所述第一数字逻辑电路的所述泄漏电流数据包括使用电路模拟器来模拟所述第一数字逻辑电路。
28.根据权利要求23所述的方法，其进一步包括：
将所述IC的所述第一极化电路设计为在所述IC未处于所述备用模式时基于数字输入信号而控制所述第一数字逻辑电路的所述输入。
29.根据权利要求23所述的方法，其中选择所述第一数字逻辑电路的所述低功率状态包括选择所述第一数字逻辑电路的相对于所述第一数字逻辑电路的所有其它状态具有所述多个逻辑门的最小的泄漏电流的状态。
30.根据权利要求23所述的方法，其中至少部分地基于比较所述第一极化电路的泄漏电流额外开销与所述第一数字逻辑电路的所述泄漏电流来包含所述第一极化电路。
31.根据权利要求23所述的方法，其中至少部分地基于测量所述第一数字逻辑电路的所述输入的每一个状态的泄漏电流来确定所述第一数字逻辑电路的所述泄漏电流数据。
32.一种方法，其包括：
至少部分地基于测量关联于第一数字逻辑电路的多个输入的泄漏电流状态，确定关联于用于集成电路的所述第一数字逻辑电路的泄漏电流数据；
至少部分地基于所述泄漏电流数据，确定关联于所述第一数字逻辑电路的功率状态；
将第一极化电路泄漏电流额外开销与所述泄漏电流数据进行比较；以及
至少部分地基于所述比较，使用所述集成电路的第一模式将所述第一数字逻辑电路调节至所述功率状态。
33.根据权利要求32所述的方法，其进一步包括：
使用第一类型的触发器将多个触发器的第一部分关联于所述第一极化电路；以及
使用第二类型的触发器将所述多个触发器的第二部分关联于所述第一极化电路。
34.根据权利要求32所述的方法，其进一步包括：
确定关联于第二极化电路的泄漏电流额外开销；
至少部分地基于关联于所述第二极化电路的功率状态，确定关联于所述第二极化电路的泄漏电流节省；
确定所述泄漏电流额外开销小于所述泄漏电流节省；以及
至少部分地基于所述泄漏电流额外开销小于所述泄漏电流节省，控制关联于所述第二极化电路的一或多个输入。
35.根据权利要求34所述的方法，其中所述泄漏电流节省是关联于所述第二极化电路的所述功率状态与关联于所述第一数字逻辑电路的所述多个输入的平均功率状态之间的差。
36.根据权利要求32所述的方法，其中至少部分地基于使用电路模拟器来模拟所述第一数字逻辑电路，确定所述第一数字逻辑电路的所述泄漏电流数据。
37.根据权利要求32所述的方法，其中所述第一模式包括备用模式。
38.根据权利要求32所述的方法，其中当所述集成电路处于第二模式时，所述第一极化电路至少部分地基于数字输入信号控制所述第一数字逻辑电路的所述多个输入。
39.根据权利要求38所述的方法，其中所述第二模式包括激活模式。
40.一种装置，其包括：
用于接收数据集合的输入触发器组件集合；
用于产生极化数据集合的极化电路组件；所述极化电路组件包括多个输出和多个输入，所述多个输入与所述输入触发器组件集合电气连接；以及
用于至少部分地基于所述极化数据集从所述极化电路组件接收功率状态的数字逻辑电路组件，所述数字逻辑电路组件包含与所述极化电路组件的所述多个输出电气连接的多个输入。
41.根据权利要求40所述的装置，其中所述输入触发器组件集合包括第一子集和第二子集，所述第一子集包括第一类型的触发器，所述第二子集包括第二类型的触发器。
42.根据权利要求41所述的装置，其中所述第一类型的触发器在备用模式中输出逻辑“1”，其中所述第二类型的触发器在所述备用模式中输出逻辑“0”。
43.根据权利要求40所述的装置，其中所述数据集合包括时钟信号，或备用信号，或多个数据位，或以上各者的组合。
44.根据权利要求40所述的装置，其中所述数字逻辑电路组件的所述多个输入经配置以：
接收备用信号和所述极化数据集合；以及
至少部分地基于所述备用信号设置所述数字逻辑电路组件的泄露状态。
45.根据权利要求43所述的装置，其中所述极化数据集合包括包含数字极化信号的一或多个位。
46.根据权利要求45所述的装置，其中所述极化电路组件经配置以至少部分地基于所述备用信号缓冲所述数字极化信号。
47.根据权利要求40所述的装置，其中所述触发器组件集合经配置以在备用模式期间输出所述极化数据。
48.根据权利要求40所述的装置，其中所述触发器组件集合经配置以在激活模式期间限制输出所述极化数据。
49.一种装置，其包括：
包括关联于逻辑门的输入和输出的数字逻辑电路；
用于接收备用信号和数字输入信号的极化电路，所述极化电路经配置以：
至少部分地基于被停用的所述备用信号，使用接收到的所述数字信号控制关联于所述逻辑门的所述输入；以及
至少部分地基于被激活的所述备用信号，将关联于所述逻辑门的所述输入控制为功率状态；以及
用于从所述数字逻辑电路接收数字输出信号的状态元件，所述状态元件经配置以至少部分地基于被激活的所述备用信号，禁止加载所述数字数字输出信号的值。
50.根据权利要求49所述的装置，其中所述状态元件进一步经配置以停用提供给所述状态元件的时钟信号。
51.根据权利要求49所述的装置，其中所述极化电路经配置以将关联于所述逻辑门的所述输入控制为所述功率状态进一步经配置以：
至少部分地基于泄漏电流数据，确定关联于所述数字逻辑电路的功率状态；
将所述泄漏电流数据与泄漏电流额外开销进行比较；以及
将所述数字逻辑电路调节为所述功率状态。
CN201810885066.1A 2013-09-12 2014-09-08 用于集成电路中的泄漏电流减少的设备及方法 Active CN108988837B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US14/025,529 2013-09-12
US14/025,529 US9100002B2 (en) 2013-09-12 2013-09-12 Apparatus and methods for leakage current reduction in integrated circuits
PCT/US2014/054524 WO2015038466A1 (en) 2013-09-12 2014-09-08 Apparatus and methods for leakage current reduction in integrated circuits
CN201480049981.7A CN105556844B (zh) 2013-09-12 2014-09-08 用于集成电路中的泄漏电流减少的设备及方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201480049981.7A Division CN105556844B (zh) 2013-09-12 2014-09-08 用于集成电路中的泄漏电流减少的设备及方法

Publications (2)

Publication Number Publication Date
CN108988837A true CN108988837A (zh) 2018-12-11
CN108988837B CN108988837B (zh) 2022-07-12

Family

ID=52625000

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201480049981.7A Active CN105556844B (zh) 2013-09-12 2014-09-08 用于集成电路中的泄漏电流减少的设备及方法
CN201810885066.1A Active CN108988837B (zh) 2013-09-12 2014-09-08 用于集成电路中的泄漏电流减少的设备及方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201480049981.7A Active CN105556844B (zh) 2013-09-12 2014-09-08 用于集成电路中的泄漏电流减少的设备及方法

Country Status (5)

Country Link
US (6) US9100002B2 (zh)
KR (2) KR101800983B1 (zh)
CN (2) CN105556844B (zh)
SG (1) SG11201602186VA (zh)
WO (1) WO2015038466A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9100002B2 (en) * 2013-09-12 2015-08-04 Micron Technology, Inc. Apparatus and methods for leakage current reduction in integrated circuits
US9570438B1 (en) * 2015-08-04 2017-02-14 Infineon Technologies Austria Ag Avalanche-rugged quasi-vertical HEMT
US9960771B2 (en) * 2016-03-31 2018-05-01 Wave Computing, Inc. Hum generation using representative circuitry
US10318681B1 (en) * 2017-06-28 2019-06-11 Xilinx, Inc. Static leakage current and power estimation
CN110531136B (zh) * 2018-05-23 2021-11-12 中芯国际集成电路制造(上海)有限公司 标准单元漏电流的测试电路及测试方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020036529A1 (en) * 2000-09-27 2002-03-28 Toshiyuki Furusawa Semiconductor integrated circuit with reduced leakage current
US20020116440A1 (en) * 2000-12-28 2002-08-22 Cohn John M. System and method for inserting leakage reduction control in logic circuits
KR100357509B1 (ko) * 1998-03-26 2002-10-18 후지쯔 가부시끼가이샤 Ｃｍｏｓ 논리 회로 및 그 동작 방법
US20030137321A1 (en) * 2002-01-23 2003-07-24 Fumio Arakawa Logic circuit whose power switch is quickly turned on and off
CN101777908A (zh) * 2009-12-17 2010-07-14 Lsi公司 时序电路中泄漏电流的降低
CN101978602A (zh) * 2008-02-15 2011-02-16 高通股份有限公司 用于减少睡眠状态泄漏电流的电路和方法
CN103154754A (zh) * 2010-09-17 2013-06-12 高通股份有限公司 使用增强型门控q扫描技术来减少集成电路泄漏电力

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5587672A (en) * 1995-09-25 1996-12-24 Neomagic Corp. Dynamic logic having power-down mode with periodic clock refresh for a low-power graphics controller
US6169419B1 (en) 1998-09-10 2001-01-02 Intel Corporation Method and apparatus for reducing standby leakage current using a transistor stack effect
US6473485B1 (en) * 2001-09-10 2002-10-29 Micrel, Incorporated Charge pump leakage current compensation systems and methods
AU2003201503A1 (en) * 2002-02-06 2003-09-02 Koninklijke Philips Electronics N.V. Digital electronic circuit with low power consumption
US7227383B2 (en) 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
US7129745B2 (en) * 2004-05-19 2006-10-31 Altera Corporation Apparatus and methods for adjusting performance of integrated circuits
US7620133B2 (en) * 2004-11-08 2009-11-17 Motorola, Inc. Method and apparatus for a digital-to-phase converter
US7292061B2 (en) * 2005-09-30 2007-11-06 Masaid Technologies Incorporated Semiconductor integrated circuit having current leakage reduction scheme
US7332937B2 (en) * 2005-12-28 2008-02-19 Intel Corporation Dynamic logic with adaptive keeper
KR101612298B1 (ko) 2009-03-13 2016-04-14 삼성전자주식회사 파워 게이팅 회로 및 이를 포함하는 집적 회로
US9448125B2 (en) * 2011-11-01 2016-09-20 Nvidia Corporation Determining on-chip voltage and temperature
US20130106524A1 (en) * 2011-11-01 2013-05-02 Nvidia Corporation System and method for examining leakage impacts
US9711196B2 (en) * 2012-09-10 2017-07-18 Texas Instruments Incorporated Configuration bit sequencing control of nonvolatile domain and array wakeup and backup
US9100002B2 (en) * 2013-09-12 2015-08-04 Micron Technology, Inc. Apparatus and methods for leakage current reduction in integrated circuits

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357509B1 (ko) * 1998-03-26 2002-10-18 후지쯔 가부시끼가이샤 Ｃｍｏｓ 논리 회로 및 그 동작 방법
US20020036529A1 (en) * 2000-09-27 2002-03-28 Toshiyuki Furusawa Semiconductor integrated circuit with reduced leakage current
US20030102898A1 (en) * 2000-09-27 2003-06-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit with reduced leakage current
US20020116440A1 (en) * 2000-12-28 2002-08-22 Cohn John M. System and method for inserting leakage reduction control in logic circuits
US20030137321A1 (en) * 2002-01-23 2003-07-24 Fumio Arakawa Logic circuit whose power switch is quickly turned on and off
CN101978602A (zh) * 2008-02-15 2011-02-16 高通股份有限公司 用于减少睡眠状态泄漏电流的电路和方法
CN101777908A (zh) * 2009-12-17 2010-07-14 Lsi公司 时序电路中泄漏电流的降低
US20110148496A1 (en) * 2009-12-17 2011-06-23 Srinivas Sriadibhatla Leakage current reduction in a sequential circuit
CN103154754A (zh) * 2010-09-17 2013-06-12 高通股份有限公司 使用增强型门控q扫描技术来减少集成电路泄漏电力

Also Published As

Publication number Publication date
US20180367142A1 (en) 2018-12-20
US10536144B2 (en) 2020-01-14
KR20160047491A (ko) 2016-05-02
CN105556844B (zh) 2018-08-31
US9100002B2 (en) 2015-08-04
US10090837B2 (en) 2018-10-02
US20190245539A1 (en) 2019-08-08
US20150070049A1 (en) 2015-03-12
KR102039810B1 (ko) 2019-11-01
US20170353187A1 (en) 2017-12-07
CN108988837B (zh) 2022-07-12
US9362911B2 (en) 2016-06-07
KR20170129963A (ko) 2017-11-27
CN105556844A (zh) 2016-05-04
KR101800983B1 (ko) 2017-11-23
US9698780B2 (en) 2017-07-04
US10305477B2 (en) 2019-05-28
SG11201602186VA (en) 2016-04-28
WO2015038466A1 (en) 2015-03-19
US20160359486A1 (en) 2016-12-08
US20150341033A1 (en) 2015-11-26

Similar Documents

Publication Publication Date Title
CN105556844B (zh) 用于集成电路中的泄漏电流减少的设备及方法
US7760011B2 (en) System and method for auto-power gating synthesis for active leakage reduction
Gammie et al. SmartReflex power and performance management technologies for 90 nm, 65 nm, and 45 nm mobile application processors
Chakraborty et al. Dynamic thermal clock skew compensation using tunable delay buffers
Mistry et al. Active mode subclock power gating
Kahng et al. Active-mode leakage reduction with data-retained power gating
Bhutada et al. Complex clock gating with integrated clock gating logic cell
US10176284B2 (en) Semiconductor circuit design and manufacture method
KR20230109649A (ko) 폴리-비트 셀들
JP4471582B2 (ja) 半導体集積回路及び回路設計装置
US9268891B1 (en) Compact and efficient circuit implementation of dynamic ranges in hardware description languages
Dalpasso et al. A Boolean model for delay fault testing of emerging digital technologies based on ambipolar devices
Shin et al. Semicustom design of zigzag power-gated circuits in standard cell elements
Wang et al. Analysis on the low-power integrated circuit technology
Rao et al. High performance novel dual stack gating technique for reduction of ground bounce
Li et al. Level converting scan flip-flops
WO2020226810A1 (en) Tristate and pass-gate based circuit with full scan coverage
Wang et al. Static and dynamic test power reduction in scan-based testing
Parvathi et al. Bist controller with efficient decoder and adder for high speed embedded memory applications
Chakravarthi et al. Circuit Design Methodologies for Test Power Reduction in Nano-Scaled Technologies
Li et al. Design and implementation of clock network for nanometer FPGA
Lynch Energy Reduction Techniques to Increase Battery Life for Electronic Sensor Nodes
Heywood et al. Architecture independent analysis of sorting and list ranking on the hierarchical PRAM model
Roark Analysis of Parameter Tuning on Energy Efficiency in Asynchronous Circuits
Pillai CAD tool design for NCL and MTNCL asynchronous circuits

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant