JP5101834B2

JP5101834B2 - インピーダンス制御回路

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Publication number: JP5101834B2
Application number: JP2006127716A
Authority: JP
Inventors: 京會具
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Description

本発明は、半導体装置と外部システムとのインピーダンス整合を採るためのインピーダンス制御回路に関する。

一般的に、マイクロプロセッサ、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）、コントローラ及びメモリのような半導体装置はＰＣＢ（ＰｒｉｎｔｅｄＣｉｒｃｕｉｔＢｏａｒｄ）に搭載され、システムを構成する。半導体装置は、ＰＣＢ上のワイヤのような伝送ラインを介して他の半導体装置や個別素子と連結される。この場合に、半導体装置が伝送ラインを介して出力データを伝送し、または半導体装置が伝送ラインを介して入力データを最適に受信するためには、半導体装置の入力／出力ピンと伝送ラインとのインピーダンスのマッチングが必要である。最近、半導体装置を含むシステムの動作速度は増加しつつあり、速い動作速度のために信号の振幅は次第に狭くなっている。これによって、半導体装置に対する正確なインピーダンスマッチングは更に重要になっている。

図１は、特許文献１に開示されたインピーダンス制御回路の構成を示したものである。
インピーダンス制御回路２６は、ＰＭＯＳトランジスタ（Ｐ１、Ｐ２）を含む。トランジスタ（Ｐ１）は、出力バッファのプルアップトランジスタ群を制御するためのプルアップ制御パスに連結され、トランジスタ（Ｐ２）は、プルダウントランジスタ群を制御するためのプルダウン制御パスに連結される。トランジスタ（Ｐ１）はＰＭＯＳであり、電源電圧（ＶＤＤＱ）と連結されたソース、ＺＱ端子と連結されたドレイン、そしてゲートを有する。電源電圧（ＶＤＤＱ）は、出力バッファを駆動するための電源電圧と同一である。

プルアップ制御パスはＰＭＯＳアレイ１０２、演算増幅器１０３、アップ／ダウンカウンタ１０４、ディザリング検出器１０５、レジスタ１０６、クロック生成器１０７、及び送信器１０８を含む。プルダウン制御パスはＮＭＯＳアレイ１１０、演算増幅器１１１、アップ／ダウンカウンタ１１２、ディザリング検出器１１３、及びレジスタ１１４を含む。

基準電圧発生器（図示せず）は、電源電圧（ＶＤＤＱ）を用いて基準電圧（ＶＲＥＦ）を発生する。基準電圧（ＶＲＥＦ）は、ＶＤＤＱ／２である。基準電圧（ＶＲＥＦ）は、演算増幅器１０１の反転入力端子に印加される。演算増幅器１０１の出力は、ＰＭＯＳトランジスタ（Ｐ１）を制御する。トランジスタ（Ｐ１）のドレインの電圧、即ち、ＺＱ端子の電圧（ＶＺＱ）は、演算増幅器１０１の非反転入力端子にフィードバックされる。その結果、ＺＱ端子の電圧（ＶＺＱ）は基準電圧（ＶＤＤＱ／２）と同一になる。

演算増幅器１０３の非反転入力端子は、基準電圧（ＶＲＥＦ）と連結され、反転入力端子はトランジスタ（Ｐ１）のドレインとＰＭＯＳアレイ１０２との間の連結ノード（ＲＥＦＵ）に連結される。

アップ／ダウンカウンタ１０４は、演算増幅器１０３の出力（ＵＯＵＴ）に応答して、データビット（ＵＯ−Ｕｎ−１）を提供する。データビット（ＵＯ−Ｕｎ−１）によってＰＭＯＳアレイ１０２内のｎ個のダミートランジスタを選択的にオン／オフされ、その結果トランジスタ（Ｐ１）とＰＭＯＳアレイ１０２との間の連結ノード（ＲＥＦＵ）の電圧は、基準電圧（ＶＲＥＦ）と同一になる。

ＰＭＯＳアレイ１０２は、それぞれが電源電圧（ＶＤＤＱ）と連結されたソース、ＰＭＯＳトランジスタ（Ｐ１）とＺＱ端子との間の連結ノード（ＲＥＦＵ）と連結されたドレインそしてゲートを有するｎ個のＰＭＯＳトランジスタを含む。ＰＭＯＳトランジスタのゲートはアップ／ダウンカウンタ１０４から提供されるデータビット（ＵＯ−Ｕｎ−１）を受けてオン／オフされる。

ディザリング検出器１０５は、演算増幅器１０３の出力（ＵＯＵＴ）を受け入れ、所定の条件が満たされるときに検出信号（ＵＤＥＴ）を活性化する。図２を参照すると、ディザリング検出器１０５は、演算増幅器１０３の出力（ＵＯＵＴ）が１、０、１、０に交互するとき、検出信号（ＵＤＥＴ）をハイレベルに活性化する。

レジスタ１０６は、ディザリング検出器１０５が検出信号（ＵＤＥＴ）を活性化すると、アップ／ダウンカウンタ１０４から提供されるデータ（ＵＯ−Ｕｎ−１）を保存する。レジスタ１０６に保存されたデータは送信器１０８を介して出力バッファに伝達される。

クロック発生器１０７は、アップ／ダウンカウンタ１０５とディザリング検出器１０５で用いられるクロック信号（ＵＰ＿ＣＫ）及びアップ／ダウンカウンタ１１２とディザリング検出器１１３で用いられるクロック信号（ＤＮ＿ＣＫ）を発生する。

一方、プルダウン制御パスは、プルアップ制御パスと類似の方式で動作する。
このような従来のインピーダンス制御回路は、複数のトランジスタを選択的にオン／オフさせかつ出力バッファのインピーダンスが基準インピーダンスと同一になるようにする。出力バッファのインピーダンスが基準インピーダンスに到達したか否かは、演算増幅器の出力が１、０、１、０、１に交互することを検出してわかる。このような方式は特許文献２にも開示されている。

しかし、従来のインピーダンス制御回路は一定の問題点を有する。例えば、出力インピーダンスが基準インピーダンスと正確に一致する場合に演算増幅器の出力が１、１、０、０、１、１、０、０のようになる。このような場合にインピーダンス制御回路は、出力バッファのインピーダンスを決定不可能にする。また、従来のインピーダンス制御回路の場合にディザリングが発生するとき、二つの候補コードより一つのコードは決定するものの、従来方式ではインピーダンスマッチング特性が優秀なコードを決定する方法は提示されていない。
大韓民国公開特許２００３−９６５６４号明細書大韓民国公開特許２００３−１３９８３号明細書

本発明の目的は、バッファのインピーダンス調整のためのモードを決定する過程で発生可能な誤動作を防止しうるインピーダンス制御回路を提供することにある。
本発明の他の目的は、バッファインピーダンスを調整するためのコードを決定するとき、インピーダンスマッチ特性が優秀なコードを決定しうるインピーダンス制御回路を提供することにある。
以上の目的は、例示的なものであって、本発明の目的は、以上の目的に限定されるわけではない。

前記目的を達成するための本発明の一実施例によるインピーダンスコントローラは、コードから所定のノードに対する発生インピーダンスを生成するインピーダンス調整トランジスタアレイと、前記発生インピーダンスを基準インピーダンスにマッチするための二つの候補コードを決定する第１決定ユニットと、前記二つの候補コードのうち、一つを前記発生インピーダンスが前記基準インピーダンスに最もよくマッチさせる最終コードに選択する第２決定ユニットと、を含む。

前記第１決定ユニットは、前記所定のノードに対する発生電圧を基準電圧と比較するための比較器と、前記比較器の出力によって前記コードを生成するコード発生器と、前記比較器の出力のビットパターンによって前記二つの候補コードを決定する第１コントローラと、を含むことができる。また、前記第２決定ユニットは、前記第１コントローラによって活性化し、前記二つの候補コードそれぞれに対して前記所定のノードに関わる効果的なインピーダンスを調整する微細調整部と、前記各二つの候補コードに対する前記比較器の各出力によって前記最終コードを選択するための第２コントローラと、前記最終コードを保存するためのレジスタと、を含むことができる。

前記基準インピーダンスは、前記所定のノードと接地ノードとの間に連結され、前記インピーダンス調整トランジスタアレイは、並列に連結された複数のＰＭＯＳＦＥＴ（Ｐ−ｃｈａｎｎｅｌｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）及び前記ＰＭＯＳＦＥＴののうち、いずれがターンオンされているかを決定するコードを含むことができる。前記微細調整部は、前記インピーダンス調整トランジスタアレイの前記ＰＭＯＳＦＥＴと並列に連結された追加的なＰＭＯＳＦＥＴを含むことができる。

前記基準インピーダンスは、前記所定のノードと電源電圧との間に連結され、前記インピーダンス調整トランジスタアレイは、並列に連結された複数のＮＭＯＳＦＥＴ（Ｎ−ｃｈａｎｎｅｌｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）及び前記ＮＭＯＳＦＥＴのうち、いずれがターンオンされているかを決定するコードを含むことができる。前記微細調整部は、前記インピーダンス調整トランジスタアレイの前記ＮＭＯＳＦＥＴと並列に連結された追加的なＮＭＯＳＦＥＴを含むことができる。

前記インピーダンスコントローラは、前記比較器の前記出力内に望ましくないビットパターンを検出するためのエラー検出器と、前記インピーダンス調整トランジスタアレイに連結されており、前記望ましくないビットパターンが前記比較器からこれ以上出力されないように前記所定のノードに対する効果的なインピーダンスを調整するために活性化するエラー防止部と、を更に含むことができる。

前記基準インピーダンスは、前記所定のノードと接地ノードとの間に連結され、前記インピーダンス調整トランジスタアレイは、並列に連結された複数のＰＭＯＳＦＥＴ及び前記ＰＭＯＳＦＥＴのうち、いずれがターンオンされているか決定するコードを含み、前記エラー防止部は、前記インピーダンス調整トランジスタアレイに並列に連結された追加的なＰＭＯＳＦＥＴを含むことができる。また、前記基準インピーダンスは、前記所定のノードと電源電圧との間に連結することができ、前記インピーダンス調整トランジスタアレイは、並列に連結された複数のＮＭＯＳＦＥＴ及び前記ＮＭＯＳＦＥＴのうち、いずれがターンオンされているかを決定するコードを含み、前記エラー防止部は、前記インピーダンス調整トランジスタアレイに並列に連結された追加的なＮＭＯＳＦＥＴを含むことができる。

前記インピーダンスコントローラは、半導体装置内に製造され、前記最終コードは、前記半導体装置のＩ／Ｏパッドに連結されたＩ／Ｏバッファによって生成されたＩ／Ｏインピーダンスを決定することができる。例えば、前記基準インピーダンスは、実質的に前記Ｉ／Ｏパッドに連結された外部インピーダンスと同一であってもよい。

前記の目的を達成するための本発明の他の実施例によるインピーダンスコントローラは、コードから所定のノードに対する発生インピーダンスを生成するインピーダンス調整トランジスタアレイと、前記発生インピーダンスを基準インピーダンスとマッチさせるための最終コードを決定する決定部と、前記決定部が誤動作するとき、前記所定のノードに対する効果的なインピーダンスを調整するためのエラー処理部と、を含む。

前記決定部は、前記所定のノードに対する発生電圧を基準電圧と比較するための比較器と、前記比較器の出力によって前記コードを発生させるコード生成器と、前記比較器の出力によって前記最終コードを決定するコントローラと、を含むことができる。

また、前記エラー処理部は、前記比較器の出力内で望ましくないビットパターンを検出するためのエラー検出部と、前記インピーダンス調整トランジスタアレイに連結され、前記望ましくないビットパターンが前記比較器からこれ以上出力されないように前記所定のノードに対する効果的なインピーダンスを調整するために活性化するエラー処理部と、を含むことができる。

前記基準インピーダンスは、前記所定のノードと接地ノードとの間に連結され、前記インピーダンストランジスタアレイ及び前記エラー処理部は並列に連結された複数のＰＭＯＳＦＥＴを含むことができる。

また、前記基準インピーダンスは、前記所定のノードと電源電圧との間に連結され、前記インピーダンストランジスタアレイ及び前記エラー処理部は、並列に連結された複数のＮＭＯＳＦＥＴを含むことができる。

前記インピーダンスコントローラは、半導体装置内に製造され、前記最終コードは前記半導体装置のＩ／Ｏパッドに連結されたＩ／Ｏバッファによって生成されたＩ／Ｏインピーダンスを決定し、前記基準インピーダンスは実質的に前記Ｉ／Ｏパッドに連結された外部インピーダンスと同一であることができる。

前記の目的を達成するための本発明の他の実施例によるインピーダンスコントローラは、コードから所定のノードに対する発生インピーダンスを生成するインピーダンス調整トランジスタアレイと、前記発生インピーダンスを基準インピーダンスとマッチするための最終コードを決定する決定部と、少なくとも一つの原本コードを有する所定の集合に対して前記所定のノードに対する効果的なインピーダンスを調整するためのダミーインピーダンスを調整するためのダミーインピーダンス部と、を含む。

前記決定部は、前記所定のノードに対する発生電圧を基準電圧と比較するための比較器と、前記比較器の出力によって前記原本コードを発生させる第１コード生成器と、前記比較器の出力のビットパターンによって前記最終コードを決定するコントローラと、を含むことができる。

また、前記ダミーインピーダンス部は、前記原本コードからダミーコードを生成するためのダミーコード生成器と、前記少なくとも一つの原本コードを有する前記集合に対して前記ダミーコードから前記所定のノードに対する追加的なインピーダンスを発生させるダミートランジスタアレイを含むことができる。

前記基準インピーダンスは、前記所定のノードと接地ノードとの間に連結され、前記インピーダンストランジスタアレイ及び前記ダミートランジスタアレイは、並列に連結された複数のＰＭＯＳＦＥＴを含むことができる。

また、前記基準インピーダンスは、前記所定のノードと電源電圧との間に連結され、前記インピーダンストランジスタアレイ及び前記ダミートランジスタアレイは、並列に連結された複数のＮＭＯＳＦＥＴを含むことができる。

前記インピーダンスコントローラは、半導体装置内に製造され、前記最終コードは、前記半導体装置のＩ／Ｏパッドに連結されたＩ／Ｏバッファによって生成されたＩ／Ｏインピーダンスを決定し、前記基準インピーダンスは実質的に前記Ｉ／Ｏパッドに連結された外部インピーダンスと同一であってもよい。

本発明の実施例によるインピーダンス制御回路は、バッファのインピーダンスの調整のためのコードを決定する過程で発生しうる誤動作を防止することができる。また、インピーダンス制御回路は、二つの候補コードのうち、基準インピーダンスにより近いコードを決定することができる。また、本発明の実施例によるインピーダンス制御回路はインピーダンス調整トランジスタアレイのコード変化によるインピーダンス変化の線形性を向上させることができる。

以下、本発明の望ましい実施例を添付した図面を参照して本発明を詳細に説明する。以下、実施例は、本発明の理解のための例示であって、限定的なものではない。

図３は、本発明の一実施例による半導体装置の構成を示すブロック図である。
半導体装置３００は、内部回路３１０、出力バッファ３２２、出力インピーダンス制御回路３２０、及び入力インピーダンス制御回路３３０を含む。
半導体装置３００は、マイクロプロセッサ、ＦＰＧＡ、コントローラ、またはメモリのうちいずれか一つを含んでいればよく、これらを複合的に含んでもよい。

内部回路３１０は、出力バッファ３２２を介して内部のデータを外部に出力し、入力バッファ３３２を介して外部のデータの入力を受ける。
出力信号は、出力バッファ３２２を通過したあと、パッド３４２を介して半導体装置３００の外部に伝達される。パッド３４２の外部インピーダンスと出力バッファ３２２のインピーダンスがマッチされない場合に出力信号の一部がパッド３４２から出力バッファ３２２に反射されることがある。この場合に、半導体装置の外に出力される信号は元の出力信号と異なってもよい。

出力インピーダンス制御回路３２０は、出力バッファ３２２のインピーダンスがパッド３４２の外部インピーダンスとマッチされるよう出力バッファ３２２のインピーダンスを調整する。このために、パッド３４２の外部インピーダンス（Ｒ１）をパッド３４１に連結する。その後、出力インピーダンス制御回路３２０は、インピーダンス（Ｒ１）に該当するコードを見つけ、見つけたコードを出力バッファ３２２に伝達する。

同様に、入力信号は、パッド３４３を介して入力バッファ３２２を通過した後、内部回路３１０に伝達される。パッド３４３の外部インピーダンスと入力バッファ３３２のインピーダンスがマッチされない場合に入力信号の一部がパッド３４３で半導体装置３００の外部に反射されることも可能である。この場合に、入力バッファ３３２を介して内部回路３１０に入力される信号は元の入力信号と異なってもよい。

入力インピーダンス制御回路３３０は、入力バッファ３３２のインピーダンスがパッド３４３の外部インピーダンスとマッチされるよう入力バッファ３３２のインピーダンスを調整する。このためにパッド３４４の外部インピーダンスに該当するインピーダンス（Ｒ２）をパッド３４４に連結する。その後、入力インピーダンス制御回路３３０は、インピーダンス（Ｒ２）に該当するコードを見つけ、見つけたコードを入力バッファ３３２に伝達する。

図４は、本発明の一実施例による出力バッファの構成を示すブロック図である。
図４を参照すると、出力バッファ４００は、プルアップトランジスタアレイ４１０とプルダウントランジスタアレイ４２０とを含む。
出力バッファ４００は、データをパッド４３０を介して外部に出力する。データ値が「１」である場合にプルアップトランジスタアレイ４１０を介して出力し、データの値が「０」である場合にプルダウントランジスタアレイ４２０を介して出力する。

プルアップトランジスタアレイ及びプルダウントランジスタアレイ４２０のインピーダンス値はコードによって決定される。以下では、コードを決定するためのインピーダンス制御回路の構成及び動作について説明する。
図５は、本発明の一実施例によるインピーダンス制御回路の構成を示すブロック図である。

図５を参照すると、インピーダンス制御回路は、インピーダンス調整トランジスタアレイ５１０と第１決定部及び第２決定部を含む。インピーダンス調整トランジスタアレイ５１０は、複数のトランジスタを含み、各トランジスタのオン／オフによってインピーダンス値が変わる。各トランジスタのオン／オフは、コード値によって決定される。

第１決定部は、比較器５３０とコード生成器５４０、及び第１制御器５６０を含み、インピーダンス調整トランジスタアレイ５１０が基準インピーダンスとマッチするようにする二つの候補コードを決定する。
第２決定部は、微細調整部５２０と第２制御器５５０、及びレジスタ５７０を含み、二つの候補コードで基準インピーダンスと近い最終コードを決定する。

比較器５３０は、基準電圧（Ｖ１）よりパッド５８０と連結されたノード電圧（Ｖ２）が大きい場合に「１」を出力し、ノード電圧（Ｖ２）が小さい場合に「０」を出力する。例えば、比較器５３０は、基準電圧（Ｖ１）よりノード電圧（Ｖ２）が大きい場合に「１」を出力し、ノード電圧（Ｖ２）が小さい場合に「０」を出力する。比較器は、基準電圧（Ｖ１）が実質的にノード電圧（Ｖ２）と同一であるときには、最後論理値を維持する。しかし、これとは異なるように比較器５３０を実現することもできる。即ち、比較器５３０は、基準電圧（Ｖ１）よりノード電圧（Ｖ２）が大きい場合に「０」を出力し、ノード電圧（Ｖ２）が小さい場合に「０」を出力するように実現してもよい。

インピーダンス制御回路の動作原理は次のようである。基準インピーダンス（Ｒ）の一端は、インピーダンス調整トランジスタアレイ５１０にパッド５８０を介して連結され、基準インピーダンス（Ｒ）の他端は接地と連結される。ここで、ノード電圧（Ｖ２）は、数１によって決められる。

ここで、Ｒａは、インピーダンス調整トランジスタアレイ５１０のインピーダンスと微細調整部５２０のインピーダンスとを合成したインピーダンスである。一方、インピーダンス調整トランジスタアレイ５１０と並列に連結された微細調整部５２０は、第１制御器５６０から制御信号（Ｃ１）が入力されないとターンオフされ、制御信号（Ｃ１）を受けると微細調整部５２０はターンオンされる。即ち、微細調整部５２０は、インピーダンス調整トランジスタアレイ５１０のインピーダンスを基準インピーダンスとマッチされるようにする二つの候補コードを決定する前にはターンオフ状態にある。したがって、Ｒａは二つの候補コードを決定する前にはインピーダンス調整トランジスタアレイ５１０のインピーダンス値になる。ノード電圧（Ｖ２）値が電源電圧（ＶＤＤ）の１／２であるとき、Ｒａは基準インピーダンス（Ｒ）と同一になる。即ち、インピーダンス制御回路は、基準電圧（Ｖ１）を電源電圧（ＶＤＤ）の１／２にし、ノード電圧（Ｖ２）が基準電圧（Ｖ１）と同一になるよう、インピーダンス調整トランジスタアレイ５１０のインピーダンスを調整する。インピーダンス調整トランジスタアレイ５１０については後述する。

一方、インピーダンス制御回路が基準電圧（Ｖ１）を電源電圧（ＶＤＤ）の１／３にし、ノード電圧（Ｖ２）が基準電圧（Ｖ１）と同一になるように、インピーダンス調整トランジスタアレイ５１０のインピーダンスを調整すると、インピーダンス調整トランジスタアレイ５１０のインピーダンスは、基準インピーダンス（Ｒ）の２倍になる。同様に、基準電圧（Ｖ１）を電源電圧（ＶＤＤ）の２／３にし、ノード電圧（Ｖ２）が基準電圧（Ｖ１）と同一になるようインピーダンス調整トランジスタアレイ５１０のインピーダンスを調整すると、インピーダンス調整トランジスタアレイ５１０のインピーダンスは基準インピーダンス（Ｒ）の１／２倍になる。

このような方式で、基準インピーダンス（Ｒ）をパッド５８０に連結してインピーダンス調整トランジスタアレイ５１０のインピーダンス値を決定することができる。インピーダンス調整トランジスタアレイ５１０のインピーダンスが決定されると、バッファ（図示せず）のインピーダンスも決定することができる。以下では、説明の便宜上基準電圧（Ｖ１）は、電源電圧（ＶＤＤ）の１／２倍であると仮定して説明する。また、コードは３ビットを有することを基準として説明する。

コード生成器５４０は、基準電圧（Ｖ１）とノード電圧（Ｖ２）とが同一になるようにインピーダンス調整トランジスタアレイ５１０のインピーダンス値を決定するコードを増加させるか減少させる。

第１制御器５６０は、インピーダンス調整トランジスタアレイ５１０のインピーダンスが基準インピーダンス（Ｒ）とマッチされる二つの候補コードを決定する。図１に示した従来のインピーダンス制御回路は、この際、任意の一つの候補コードを最終コードに決定するが、本発明の実施例によるインピーダンス制御回路は、二つの候補のうち、よりインピーダンス整合特性が優秀なコードを選択する。第１制御器５６０は、比較器５３０の出力が正常的に交互（「１」と「０」が変わる）する回数をカウントして二つの候補コードを決定する。例えば、第１制御器５６０は、比較器の出力で「１０１０１」が検出されると、第１制御器５６０は比較器の出力が最後の「０」であるときの候補コードと比較器の出力が最後の「１」であるときの候補コードを決定する。

第１制御器５６０は、二つの候補コードのうち、インピーダンス整合特性が優秀なコードを決定するために微細調整部５２０に制御信号（Ｃ１）を送る。
微細調整部５２０は、インピーダンス調整トランジスタアレイ５１０と並列に連結される。微細調整部５２０が制御信号（Ｃ１）を受けずにターンオフされた状態で制御信号（Ｃ１）を受けると、微細調整部５２０はターンオンされる。

この場合に、電源電圧（ＶＤＤ）とパッド５８０との間のインピーダンス値は変わるようになる。即ち、インピーダンス調整トランジスタアレイ５１０のインピーダンスと微細調整部５２０のインピーダンスとを合成したインピーダンスが数式１のインピーダンス（Ｒａ）に該当する。微細調整部５２０が活性化すると、ノード電圧（Ｖ２）が変わるものの、比較器５３０の出力が変わる可能性もあり、変わらない可能性もある。

第２制御器５５０は、微細調整部５２０が活性化した後に、比較器５３０の出力を用いて候補コードより最終コードを選択し、レジスタ５７０が最終コードを保存するようにする。レジスタ５７０に保存された最終コードはバッファ（図示せず）に提供され、最終コードは、バッファのインピーダンス値を決定する。第２制御器５５０による最終コードを決定する過程は、図１０及び図１１を参照して説明する。

図１０と図１１は、それぞれ出力バッファのインピーダンス調整のための最終コード決定の過程を示す波形図である。
最終コードが「０００」であるとき、出力バッファのインピーダンスは最も大きく、最終コードがそれぞれ「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」であるとき、出力バッファのインピーダンスは小さくなり、最終コードが「１１１」であるとき、出力バッファのインピーダンスは最も小さい。

コード生成器５４０がコード「０００」を生成すると、インピーダンス調整トランジスタアレイ５１０のインピーダンスは最も大きい値を有し、したがって、ノード電圧（Ｖ２）は最も小さい値を有する。
ここで、基準電圧（Ｖ１）がノード電圧（Ｖ２）より大きいと、比較器５３０の出力値は「０」になる。比較器５３０の出力が「０」であると、コード生成器５４０は、コード値を「００１」に増加させる。

このような方式でコード値が「０１０」まで増加した後、比較器５３０の出力が「０」であると、コード生成器５４０はコード値を「０１１」に増加させる。コード値が「０１１」であるとき、比較器５３０の出力が「１」に変わると、コード生成器５４０は、コード値を再び「０１０」に変える。コード値が「０１０」になると、比較器５３０の出力は再び「０」に変わり、コード生成器５４０は再びコード値を「０１１」に増加させる。

このような正常的な交互過程が反復されると、コード値が「０１０」であるとき、インピーダンス調整トランジスタアレイ５１０のインピーダンスと「０１１」であるときのインピーダンス調整トランジスタアレイ５１０のインピーダンスの中間値が基準インピーダンス（Ｒ）になる。

第１制御器５６０は、前記過程を介して二つの候補コードである「０１０」と「０１１」を決定する。一方、このような場合に図１に示した従来のインピーダンス制御回路は任意的に「０１０」にコード値を決定する。従来技術に比べると、本発明のインピーダンス制御信号で、前記二つの候補コードを選択すると、第１制御器５６０は、それによる制御信号（Ｃ１）を生成する。第１制御器５６０から出力された制御信号（Ｃ１）によって第２制御器５５０と微細調整部５２０がターンオンされる。微細調整部５２０がターンオンされると、ノード電圧（Ｖ２）が高くなる。即ち、Ｖ１−Ｖ２値が小さくなる。

図１０を参照すると、もし制御信号（Ｃ１）によって微細調整部５２０がターンオンされた後にも比較器５３０の出力値の変化がないと、これはコード値が「０１０」である場合に電圧Ｖ１と電圧Ｖ２との差が、コード値がコード値が「０１１」である場合より更に大きいことを示す。
即ち、インピーダンス整合特性は、コード値が「０１１」であるときは、コード値が「０１０」であるときより優秀であると判断することができる。

図１１を参照すると、制御信号（Ｃ１）によって微細調整部５２０がターンオンされた後、比較器５３０の出力の変化があると、これはコード値が「０１０」である場合に電圧Ｖ１と電圧Ｖ２との差が、コード値が「０１１」である場合より更に小さいことを示す。即ち、インピーダンス整合特性は、コード値が「０１０」であるときは、コード値が「０１１」であるときより優秀であると判断することができる。

上述したように、微細調整部５２０がターンオンされた後の比較器５３０の出力の変化の可否で候補コードのうちから、最終コードを決定する。第２制御器５５０は、前記過程を通じて最終コードを決定し、終了信号（ＥＮＤ）を生成する。終了信号（ＥＮＤ）は前記コード生成器５４０に提供され、決定された最終コードはレジスタ５７０に保存される。

図５の実施例のように、第１制御器５６０は、微細調整部５２０に直接的に制御信号を送ることが可能であるが、第２制御器５５０を介して制御信号を送るようにインピーダンス制御回路を実現することもできる。また、図５のインピーダンス制御回路で第１制御器５６０と第２制御器５５０とを分離して実現したが、二つの制御器を合体して実現することもできる。図６は、本発明の他の実施例によるインピーダンス制御回路の構成を示すブロック図である。

図６のインピーダンス制御回路は、インピーダンス調整トランジスタアレイ５１５と微細調整部５２５とを含む。前記インピーダンス調整トランジスタアレイ５１５は、接地に連結されており、基準抵抗（Ｒ）の一端は電源電圧（ＶＤＤ）に連結される。ここで、ノード電圧（Ｖ２）は数２によって決定される。

ここで、Ｒａは、インピーダンス調整トランジスタアレイ５１５のインピーダンスと微細調整部５２５のインピーダンスとを合成したインピーダンスである。一方、インピーダンス調整トランジスタアレイ５１５と並列に連結された微細調整部５２５は、第１制御器５６５から制御信号（Ｃ１）が入力されないと、ターンオフされた状態であり、制御信号（Ｃ１）を受けると、微細調整部５２５はターンオンされる。即ち、微細調整部５２５は、インピーダンス調整トランジスタアレイ５１５のインピーダンスを基準インピーダンスとマッチするようにする二つの候補コードを決定する前にはターンオフ状態にある。したがって、Ｒａは、二つの候補コードを決定する前にはインピーダンス調整トランジスタアレイ５１５のインピーダンス値になる。数式１と比較すると、Ｒａ値が大きくなるほど、ノード電圧（Ｖ２）が大きくなる。即ち、コードが「０００」から「１１１」の方に増加するとき、ノード電圧（Ｖ２）が大きくなる。

図６のインピーダンス調整トランジスタアレイ５１５と、微細調整部５２５と、比較器５３５と、コード生成器５４５と、第１制御器５６５と、第２制御器５５５と、レジスタ５７５の動作は対応する図５のインピーダンス調整トランジスタアレイ５１０と微細調整部５２０と、比較器５３０と、コード生成器５４０と、第１制御器５６０と、第２制御器５５０と、レジスタ５７０と同一である。即ち、図６のインピーダンス制御回路は、比較器５３５の出力を用いて候補コード二つを選択し、微細調整部５２５のインピーダンスを制御する制御信号（Ｃ１）を用いて最終コードを決定する。

図６の一実施例のように第１制御器５６５は、微細調整部５２５に直接的に制御信号を送ることができるが、第２制御器５５５を介して制御信号を送るようにインピーダンス制御回路を実現することもできる。また、図６のインピーダンス制御回路で第１制御器５６５と第２制御器５５５とを分離して実現したが、二つの制御器を合体して実現することもできる。

図５の微細調整部５２０または図６の微細調整部５２５は、抵抗とスイッチで実現することができるが、所定のターンオンインピーダンスを有するトランジスタで実現することもできる。インピーダンス調整トランジスタアレイ５１５と微細調整部５２５を実現した例は、図７、図８、及び図９を参照して説明する。

図７は、本発明の一実施例によるインピーダンス調整トランジスタアレイと微細調整部の例を示す回路図である。図７の回路は、図５のインピーダンス制御回路に適用することができる。
図７を参照すると、インピーダンス調整トランジスタアレイ６１０は、三つのＰＭＯＳトランジスタと抵抗（Ｒ１、６１５）を含む。

各ＰＭＯＳトランジスタ（６１１〜６１３）のソースは、電源電圧（ＶＤＤ）に連結され、各ＰＭＯＳトランジスタ（６１１〜６１３）のドレインは、抵抗（Ｒ１、６１５）の一端と連結される。各ＰＭＯＳトランジスタ（６１１〜６１３）は、各ＰＭＯＳトランジスタ（６１１〜６１３）のゲートを介してコード生成器（５４０または５４５）から生成されたコードの各ビットの入力を受ける。

例えば、コードが「０１１」であるとき、ＰＭＯＳトランジスタ６１１はターンオフされ、ＰＭＯＳトランジスタ６１２、６１３はターンオンされる。ＰＭＯＳトランジスタ（６１１〜６１３）に対するコードのビット値「０」は高電圧を示し、ＰＭＯＳトランジスタ（６１１〜６１３）に対するコードのビット値「１」は、低電圧を示す。一実施例で、ＰＭＯＳトランジスタ６１１のターンオンインピーダンスがＸ、ＰＭＯＳトランジスタ６１２のターンオンインピーダンスが２Ｘ、ＰＭＯＳトランジスタ６１３のターンオンインピーダンスが４Ｘに実現される。

抵抗（Ｒ１、６１５）の他端は、図５のパッド５８０に連結される。抵抗（Ｒ１、６１５）は、インピーダンス調整トランジスタアレイ６１０のコード別インピーダンスの変化の線形性のために含ませる。抵抗（Ｒ１、６１５）を含まないようにインピーダンス調整トランジスタアレイを実現することもでき、他の抵抗をＶＤＤ端子に並列に連結することでインピーダンス調整トランジスタアレイを具現することもできる。

このようなインピーダンス調整トランジスタアレイ６１０は、バッファ(図示せず)のプルアップトランジスタアレイ（図４の４１０）を実現するのに用いることができる。即ち、インピーダンス調整トランジスタアレイ６１０のためのコード値が決定されると、バッファのプルアップトランジスタアレイのインピーダンス値が決定される。

微細調整部６２０は、ＰＭＯＳトランジスタ（ＣＰ１）を含む。ＰＭＯＳトランジスタ（ＣＰ１）のソースは、電源電圧（ＶＤＤ）と連結され、ＰＭＯＳトランジスタ（ＣＰ１）のドレインは、インピーダンス調整トランジスタアレイ６１０を構成するＰＭＯＳトランジスタ（Ｐ１〜Ｐ３）のドレインと連結される。微細調整部６２０は、ターンオンインピーダンスをＰＭＯＳトランジスタ（Ｐ３、６１３）のターンオンインピーダンスより大きい値、例えば、８Ｘとして実現することが望ましい。

図８は、本発明の他の実施例によるインピーダンス調整トランジスタアレイと微細調整部の例を示す回路図である。
図９を参照すると、インピーダンス調整トランジスタアレイ６３０は、三つのＮＭＯＳトランジスタ（６３１、６３２、６３３）と抵抗（Ｒ２、６３５）を含む。

各ＮＭＯＳトランジスタ（６３１〜６３３）のソースは接地と連結され、各ＮＭＯＳトランジスタ（６３１〜６３３）のドレインは、抵抗（Ｒ２、６３５）の一端と連結される。各ＮＭＯＳトランジスタ（６３１〜６３３）のゲートは、前記インピーダンス調整トランジスタアレイ６３０に入力されるコードの各ビットの入力を受ける。

ＮＭＯＳトランジスタに対するコードのビット値「１」は高電圧を示し、「０」は低電圧を示す。一実施例において、ＮＭＯＳトランジスタ６３１のターンオンインピーダンスをＸ、ＮＭＯＳトランジスタ６３２のターンオンインピーダンスを２Ｘ、ＮＭＯＳトランジスタ６３３のターンオンインピーダンスを４Ｘとして実現する。抵抗（Ｒ２、６３５）の他端は図６のパッド５８５に連結される。

このようなインピーダンス調整トランジスタアレイ６３０は、バッファ（図示せず）のプルダウントランジスタアレイ（図４の４２０）を実現するのに用いることができる。即ち、インピーダンス調整トランジスタアレイ６３０のためのコード値が決定されると、バッファのプルアップトランジスタアレイのインピーダンス値が決定される。

微細調整部６４０は、ＮＭＯＳトランジスタ（ＣＮ１）を含む。ＮＭＯＳトランジスタ（ＣＮ１）のソースは接地と連結され、ＮＭＯＳトランジスタ（ＣＮ１）のドレインはインピーダンス調整トランジスタアレイ６３０を構成するトランジスタ（６３１〜６３３）のドレインと連結される。微細調整部６４０のターンオンインピーダンスは、ＮＭＯＳトランジスタ（Ｎ３、６３３）のターンオンインピーダンスより大きい値、例えば、８Ｘとして実現することが望ましい。

図９は、本発明のまた他の実施例によるインピーダンス調整トランジスタアレイと微細調整部の例を示す回路図である。
図９を参照すると、インピーダンス調整トランジスタアレイ６５０は、三つのＰＭＯＳトランジスタ（６５１、６５２、６５３）と三つのＮＭＯＳトランジスタ（６５６、６５７、６５８）と抵抗（Ｒ１、Ｒ２）を含む。

ＮＭＯＳトランジスタに対するコードのビット値「１」は、高電圧を示し、「０」は低電圧を示す。一実施例において、ＮＭＯＳトランジスタ６５６のターンオンインピーダンスをＸ、ＮＭＯＳトランジスタ６５７のターンオンインピーダンスを２Ｘ、ＮＭＯＳトランジスタ６５８のターンオンインピーダンスを４Ｘとして実現する。ＰＭＯＳトランジスタ６５１のターンオンインピーダンスをＸ、ＰＭＯＳトランジスタ６５２のターンオンインピーダンスを２Ｘ、ＰＭＯＳトランジスタ６５３のターンオンインピーダンスを４Ｘとして実現する。

このようなインピーダンス調整トランジスタアレイ６５０は、バッファ（図示せず）のプルアップトランジスタアレイ及びプルダウントランジスタアレイを実現するのに用いることができる。
微細調整部６６０もＰＭＯＳトランジスタ６６１とＮＭＯＳトランジスタ６６２を含み、ターンオンインピーダンスを８Ｘとして実現することが望ましい。

図１２は、本発明のまた他の実施例によるインピーダンス制御回路の構成を示すブロック図である。
図１２を参照すると、インピーダンス制御回路は、インピーダンス調整トランジスタアレイ８１０と決定部８１５、及び誤動作防止部８２０を含む。

インピーダンス調整トランジスタアレイ８１０は、複数のトランジスタを含み、各トランジスタのオン／オフによってインピーダンス値が変わる。各トランジスタのオン／オフは、インピーダンス調整トランジスタアレイ８１０に入力されるコード値（ＣＯＤＥ）によって決定される。
決定部８１５は、比較器８３０とコード生成器８４０と制御器８５０、及びレジスタ８７０を含み、誤動作処理部８２５は、誤動作防止部８２０、及び誤動作感知器８６０を含む。

比較器８３０は、図５の比較器８３０と同様に基準電圧（Ｖ１）とパッド８８０に連結されたノード電圧（Ｖ２）とを比較して論理値を出力する。例えば、比較器８３０は、基準電圧（Ｖ１）よりノード電圧（Ｖ２）が大きい場合に「１」を出力し、ノード電圧（Ｖ２）が小さい場合に「０」を出力する。

インピーダンス制御回路の動作原理は後述する。インピーダンス調整トランジスタアレイ８１０は、基準インピーダンス（Ｒ）の一端とパッド８８０を介して連結され、基準インピーダンス（Ｒ）の他端は接地と連結される。
コード生成器８４０は、基準電圧（Ｖ１）とノード電圧（Ｖ２）が同一になるようインピーダンス調整トランジスタアレイ８１０のインピーダンス値を決定するコードを増加させるか減少させる。

制御器８５０は、インピーダンス調整トランジスタアレイ８１０のインピーダンスが基準インピーダンス（Ｒ）とマッチされるコードを決定するための制御信号（Ｃ２）を発生する。即ち、制御器８５０は、比較器８３０の出力が正常的に交互する回数をカウントして二つの候補コードより一つを最終コードに決定する。

誤動作防止部８２０は、インピーダンス調整トランジスタアレイ８１０と並列に連結される。誤動作防止部８２０は、誤動作感知器８６０から制御信号（Ｃ１）が入力されない場合にはターンオフされ、誤動作感知器８６０から制御信号（Ｃ１）の入力を受ける場合、誤動作防止部８２０はターンオンされる。誤動作防止部８２０がターンオンされるとき、電源電圧（ＶＤＤ）とパッド８８０との間のインピーダンス値は変わる。即ち、インピーダンス調整トランジスタアレイ８１０のインピーダンスと誤動作防止部８２０のインピーダンスを合成したインピーダンスが数式１のインピーダンス（Ｒａ）に該当する。

誤動作感知器８６０は、比較器８３０の出力が非正常的に交互するときに活性化する。例えば、基準インピーダンス（Ｒ）とインピーダンス調整トランジスタアレイ８１０のインピーダンスが正確に一致するときにノイズなどのせいで比較器８３０の出力が非正常的に交互することがある。この場合に、制御器８５０は最終コードを決定することができない。誤動作感知器８６０は、比較器８３０の出力が非正常的に交互するときに誤動作防止部８２０の活性化のために制御信号（Ｃ１）を提供する。

誤動作防止部８２０が活性化すると、これによって制御器８５０は最終コードを決定することができる。誤動作防止部８２０の動作を図１３を参照して説明する。
図１３は、本発明の一実施例によるコード決定過程における誤動作を防止する過程を示す波形図である。

図１３を参照すると、コード生成器８４０がコード「１１１」を生成すると、インピーダンス調整トランジスタアレイ８１０のインピーダンスは最も小さい状態になり、したがって、ノード電圧（Ｖ２）は最も高い状態になる。ここで、基準電圧（Ｖ１）とノード電圧（Ｖ２）との差は負数になると、比較器８３０の出力値は「１」になる。比較器８３０の出力が「１」であると、コード生成器８４０のコード値を「１１０」に減少させる。コード値を「１１０」に減少させた後にも比較器８３０の出力が「１」であると、コード値を「０１１」に減少させ、継続して比較器８３０の出力が「１」であると、コード生成器８４０は、コード値を「０１０」に減少させる。

もし、コード値「０１０」によってインピーダンス調整トランジスタアレイ８１０のインピーダンスが基準インピーダンス（Ｒ）と正確に一致すると、ノード電圧（Ｖ２）は、基準電圧（Ｖ１）と同一になる（９１０）。ノード電圧（Ｖ２）は、基準電圧（Ｖ１）と同一になる場合に比較器８３０の出力はノイズの可否によって「１」になってもよく、「０」になってもよい。また、比較器８３０の出力はこの前の出力値を維持してもよい。インピーダンスが正確にマッチするとき、比較器８３０の出力はこの前の出力値を維持すると仮定すると、比較器８３０は「１」を出力する。

出力器８３０の出力が「１」である場合にコード生成器８４０は、コード値を「００１」に減少させる。ここで、比較器８３０の出力は「０」になり、コード生成器８４０は再びコード値を「０１０」に増加させる。コード値が再び「０１０」になったとき、ノード電圧（Ｖ２）は、基準電圧（Ｖ１）と同一になる（９２０）。ノード電圧（Ｖ２）が、基準電圧（Ｖ１）と同一になるとき、比較器８３０の出力はこの前の出力値を維持して「０」になることができる。

このような過程で比較器８３０の出力が「１１００１１」のようなパターンを有し、このとき、誤動作感知器８６０は非正常的な交互を感知して制御信号（Ｃ１）を発生させる（９３０）。
制御信号（Ｃ１）が発生すると、誤動作防止部８２０が活性化し、パッド８８０と電源電圧（ＶＤＤ）との間のインピーダンスは減少する。したがって、ノード電圧（Ｖ２）は、基準電圧（Ｖ１）より大きくなる（９４０）。

ノード電圧（Ｖ２）が、基準電圧（Ｖ１）より大きくなることにより、比較器８３０の出力は「１」になり、コード生成器８４０は、コード値を「０１０」から「００１」に減少させる。コード値が「００１」に減少することによって、比較器８３０の出力は「０」になり、コード生成器８４０はコード値を再び「０１０」に増加させる。この後から比較器８３０の出力は正常的に交互するようになる。即ち、比較器８３０の出力が「１０１０１」のように正常的に交互するようになると、制御器８５０は最終コードを決定することができるようになる。最終コードはレジスタ８７０に保存される。

一方、非正常交互が発生したとき、比較器８３０の出力は「１１０１１００１１」のような形態になることもある。誤動作防止部８６０は、比較器８３０の出力が非正常的な交互をするときにこれを感知する。
図１２のインピーダンス制御回路は、図６のインピーダンス制御回路のようにインピーダンス調整トランジスタアレイ８１０と誤動作防止部８２０とが接地と連結されるように実現することもできる。

インピーダンス調整トランジスタアレイ８１０と誤動作防止部８２０とは、図７、図８、図９のように実現することができる。この場合に、インピーダンス調整トランジスタアレイ８１０は、６１０、６３０、６５０になり、誤動作防止部８２０は、６２０、６４０、６６０になる。一方、誤動作防止部のターンオンインピーダンスは大きい値であることが望ましい。なぜなら、基準インピーダンス（Ｒ）がインピーダンス調整トランジスタアレイ８１０のインピーダンスと正確に同一であるときに発生する誤動作を防止するためである。例えば、誤動作防止部のターンオンインピーダンスは１６Ｘになってもよい。

図１４は、本発明の更に他の実施例によるインピーダンス制御回路の構成を示すブロック図である。
図１４を参照すると、インピーダンス制御回路は、インピーダンス調整トランジスタアレイ１０１０と第１決定部及び誤動作処理器を含む。
第１決定部は、インピーダンス調整トランジスタアレイ１０１０が基準インピーダンスとマッチされるようにする二つの候補コードを決定するもので、比較器１０３０とコード生成器１０４０及び第１制御器１０６０を含む。

第２決定部は、二つの候補コードで基準インピーダンスと近い最終コードを決定するもので、微細調整部１０２０と第２制御器１０５０及びレジスタ１０７０を含む。
誤動作処理部は、誤動作防止部１０２５、及び誤動作感知器１０６５を含む。
微細調整部１０２０と第１制御器１０６０、及び第２制御器１０５０の動作は、図６の微細調整部５２０と第１制御器５６０、及び第２制御器５５０の動作と同一である。また、誤動作感知器１０６５と誤動作防止部１０２５の動作は、図１２の誤動作感知器８６０と誤動作防止部８２０の動作と同一である。

図１４のインピーダンス制御回路は、候補コードのうち、インピーダンスマッチ特性が更に優秀な最終コードを見つけることができ、また、誤動作が発生するときにこれを防止することができる。
一方、図１４のインピーダンス制御回路は、図６のインピーダンス制御回路のようにインピーダンス調整トランジスタアレイ１０１０と微細調整部１０２０及び誤動作防止部１０２５が接地と連結されるように実現することもできる。

図１５は、本発明の一実施例によるインピーダンス調整トランジスタアレイと微細調整部、及び誤動作防止部を備えた回路図である。
図１５を参照すると、インピーダンス調整トランジスタアレイ１１１０は三つのＰＭＯＳトランジスタと抵抗（Ｒ１、１１１５）を含む。
各ＰＭＯＳトランジスタのソースは、電源電圧（ＶＤＤ）と連結され、ドレインは抵抗（Ｒ１、１１１５）の一端と連結され、ゲートを介してインピーダンス調整トランジスタアレイ１１１０に入力されるコードのビットの入力をそれぞれ受ける。

例えば、コードが「０１１」であるとき、ＰＭＯＳトランジスタ１１１１はターンオフされ、ＰＭＯＳトランジスタ（１１１２、１１１３）はターンオンされる。ＰＭＯＳトランジスタに対するコードのビット値「０」は高電圧を示し、「１」は低電圧を意味する。一実施例において、ＰＭＯＳトランジスタ１１１１のターンオンインピーダンスをＸ、ＰＭＯＳトランジスタ１１１２のターンオンインピーダンスを２Ｘ、ＰＭＯＳトランジスタ１１１３のターンオンインピーダンスを４Ｘとして実現する。抵抗（Ｒ１、１１１５）の他端は図１４のパッド１０８０に連結される。

抵抗（Ｒ１、１１１５）は、インピーダンス調整トランジスタアレイ１１１０のコード別インピーダンスの変化の線形性のために含ませる。このような抵抗を含ませないようにインピーダンス調整トランジスタアレイを実現することができ、他の抵抗をＶＤＤ端子と並列に連結してインピーダンス調整トランジスタアレイを実現することもできる。

このようなインピーダンス調整トランジスタアレイ１１１０は、バッファ（図示せず）のプルアップトランジスタアレイを実現するのに用いることができる。即ち、インピーダンス調整トランジスタアレイ１１１０のためのコード値が決定されると、バッファのプルアップトランジスタアレイのインピーダンス値が決定される。

微細調整部１１２０は、ＰＭＯＳトランジスタを含む。ＰＭＯＳトランジスタのソースは電源電圧（ＶＤＤ）と連結され、ドレインはインピーダンス調整トランジスタアレイ１１１０を構成するトランジスタのドレインと連結される。微細調整部１１２０のターンオンインピーダンスはＰＭＯＳトランジスタ１１１３のターンオンインピーダンスより大きい値、例えば８Ｘで実現することが望ましい。

誤動作防止部１１３０は、ＰＭＯＳトランジスタを含む。ＰＭＯＳトランジスタのソースは電源電圧（ＶＤＤ）と連結され、ドレインはインピーダンス調整トランジスタアレイ１１１０を構成するトランジスタのドレインと連結される。誤動作防止部１１３０のターンオンインピーダンスはＰＭＯＳトランジスタ１１１３のターンオンインピーダンスより大きい値、例えば１６Ｘで実現することが望ましい。

図１６は、本発明の他の実施例によるインピーダンス調整トランジスタアレイと微細調整部、及び誤動作防止部を備えた回路図である。
図１６を参照すると、インピーダンス調整トランジスタアレイ１１４０は三つのＮＭＯＳトランジスタ（１１４１、１１４２、１１４３）と抵抗（Ｒ２、１１４５）を含む。

各ＮＭＯＳトランジスタのソースは、接地と連結し、ドレインは抵抗（Ｒ２、１１４５）の一端と連結され、ゲートを介してコードを構成するビットの入力を受ける。ＮＭＯＳトランジスタに対するコードのビット値「１」は高電圧を示し、「０」は低電圧を示す。一実施例において、ＮＭＯＳトランジスタ１１４１のターンオンインピーダンスをＸ、ＮＭＯＳトランジスタ１１４２のターンオンインピーダンスを２Ｘ、ＮＭＯＳトランジスタ１１４３のターンオンインピーダンスを４Ｘとして実現する。

このようなインピーダンス調整トランジスタアレイ１１４０は、バッファ（図示せず）のプルダウントランジスタアレイを実現するのに用いることができる。即ち、インピーダンス調整トランジスタアレイ１１４０のためのコード値が決定されると、バッファのプルアップトランジスタアレイのインピーダンス値が決定される。

微細調整部１１５０は、ＮＭＯＳトランジスタを含む。ＮＭＯＳトランジスタのソースは接地と連結され、ドレインはインピーダンス調整トランジスタアレイ１１４０を構成するトランジスタのドレインと連結される。微細調整部１１５０のターンオンインピーダンスは、ＮＭＯＳトランジスタ１１４３のターンオンインピーダンスより大きい値、例えば８Ｘにすることが望ましい。

誤動作防止部１１６０は、ＮＭＯＳトランジスタを含む。ＮＭＯＳトランジスタのソースは接地と連結され、ドレインはインピーダンス調整トランジスタアレイ１１４０を構成するトランジスタのドレインと連結される。誤動作防止部１１６０のターンオンインピーダンスは、ＮＭＯＳトランジスタ１１４３のターンオンインピーダンスより大きい値、例えば、１６Ｘとして実現することが望ましい。

図１７は、本発明の更に他の実施例によるインピーダンス調整トランジスタアレイと微細調整部及び誤動作防止部を実現した回路図である。
図１７を参照すると、インピーダンス調整トランジスタアレイ１１７０は、三つのＰＭＯＳトランジスタ（１１７１、１１７２、１１７３）と三つのＮＭＯＳトランジスタ（１１７６、１１７７、１１７８）と抵抗（Ｒ１、Ｒ２）を含む。

ＮＭＯＳトランジスタに対するコードのビット値「１」は高電圧を示し、「０」は低電圧を示す。一実施例において、ＮＭＯＳトランジスタ１１７６のターンオンインピーダンスをＸ、ＮＭＯＳトランジスタ１１７７のターンオンインピーダンスを２Ｘ、ＮＭＯＳトランジスタ１１７８のターンオンインピーダンスを４Ｘとして実現する。ＰＭＯＳトランジスタ１１７１のターンオンインピーダンスをＸ、ＰＭＯＳトランジスタ１１７２のターンオンインピーダンスを２Ｘ、ＰＭＯＳトランジスタ１１７３のターンオンインピーダンスを４Ｘとして実現する。

このようなインピーダンス調整トランジスタアレイ１１７０は、バッファ（図示せず）のプルアップトランジスタアレイ及びプルダウントランジスタアレイを実現するのに用いることができる。
微細調整部１１８０もＰＭＯＳトランジスタ１１８１とＮＭＯＳトランジスタ１１８２を含み、ターンオンインピーダンスを８Ｘとして実現することが望ましい。
誤動作防止部１１９０もＰＭＯＳトランジスタ１１９１とＮＭＯＳトランジスタ１１９２を含み、ターンオンインピーダンスを１６Ｘとして実現することが望ましい。

図１８は、本発明の他の実施例によるインピーダンス制御回路の構成を示すブロック図である。
図１８を参照すると、インピーダンス制御回路は、インピーダンス調整トランジスタアレイ１２１０とダミートランジスタアレイ１２２０と比較器１２３０とコード生成器１２４０と制御器１２５０とダミーコード生成器１２６０、及びレジスタ１２７０を含む。

インピーダンス調整トランジスタアレイ１２１０は、複数のトランジスタを含み、各トランジスタのオン／オフによってインピーダンス値が変わる。各トランジスタのオン／オフはコード値によって決定される。
ダミートランジスタアレイ１２２０は、少なくとも一つのダミートランジスタを含み、各トランジスタのオン／オフによってインピーダンス値が変わる。各ダミートランジスタのオン／オフはダミーコード値によって決定される。

比較器１２３０は、基準電圧（Ｖ１）とパッド１２８０と連結されたノード電圧（Ｖ２）とを比較して論理値を出力する。
コード生成器１２４０は、基準電圧（Ｖ１）とノード電圧（Ｖ２）が同一になるようにインピーダンス調整トランジスタアレイ１２１０のインピーダンス値を決定するコードを増加させるか減少させる。

ダミーコード生成器１２６０は、コード値の入力を受けてダミーコードを生成する。ダミーコードは、ダミートランジスタアレイ１２２０のインピーダンスを決定する。一つのコードが生成されると、インピーダンス調整トランジスタアレイ１２１０とダミートランジスタアレイ１２２０のインピーダンスが決定される。

制御器１２５０は、インピーダンス調整トランジスタアレイ１２１０及びダミートランジスタアレイ１２２０によって提供される合成インピーダンスが基準インピーダンス（Ｒ）とマッチされる最終コードを決定する。制御器１２５０は、比較器１２３０の出力が正常的に交互（「１」と「０」が変わる）する回数をカウントして最終コードを決定する。決定された最終コードは、レジスタ１２７０に保存される。

一方、比較器１２３０の出力の非正常的な交互によって誤動作が発生することを防止するために図１８のインピーダンス制御回路は誤動作感知器（図示せず）と誤動作防止部（図示せず）を更に含むことができる。

また、図１８のインピーダンス制御回路は、候補のコードのうち、よりインピーダンスマッチ特性が優秀なコードを決定するために、微細調節部（図示せず）と第２制御器（図示せず）を更に含むこともできる。

また、図１８のインピーダンス制御回路は、インピーダンス調整トランジスタアレイとダミートランジスタアレイが電源電圧（ＶＤＤ）と連結されるように実現したが、図６のインピーダンス制御回路のように図１８のインピーダンス制御回路は、インピーダンス調整トランジスタアレイとダミートランジスタアレイが接地と連結されるように実現することができる。

図１９は、図１８のインピーダンス調整トランジスタアレイとダミートランジスタアレイ、及びダミーコード生成器を備えた例を示す回路図である。
図１９を参照すると、インピーダンス調整トランジスタアレイ１３１０は、三つのＰＭＯＳトランジスタ（Ｐ１〜Ｐ３）と抵抗（Ｒ１）を含む。
各ＰＭＯＳトランジスタのソースは、電源電圧（ＶＤＤ）と連結され、ドレインは抵抗（Ｒ１）の一端と連結され、ゲートを介してインピーダンス調整トランジスタアレイに入力されるコードの各ビットの入力を受ける。

例えば、コードが「０１１」であるとき、ＰＭＯＳトランジスタ１３１１はターンオフされ、ＰＭＯＳトランジスタ（１３１２、１３１３）はターンオンされる。ＰＭＯＳトランジスタに対するコードのビット値「０」は高電圧を示し、「１」は低電圧を示す。一実施例において、ＰＭＯＳトランジスタ１３１１のターンオンインピーダンスをＸ、ＰＭＯＳトランジスタ１３１２のターンオンインピーダンスを２Ｘ、ＰＭＯＳトランジスタ１３１３のターンオンインピーダンスを４Ｘとして実現する。

ダミートランジスタアレイ１３２０は、二つのＰＭＯＳトランジスタを含む。各ＰＭＯＳトランジスタのソースは電源電圧（ＶＤＤ）と連結され、ドレインはＰＭＯＳトランジスタ（１３１１、１３１２、１３１３）のドレインと連結され、ゲートを介してダミーコードの各ビットの入力を受ける。ダミートランジスタアレイ１３２０が含むダミートランジスタの数は一つになってもよく、目的によって２以上になってもよい。

ダミーコード生成器１３６０は、コードの各ビット（Ｃ１、Ｃ２、Ｃ３）の入力を受けてダミーコードを生成する。ダミーコードは、コードによるインピーダンス調整トランジスタアレイ１３１０のインピーダンスの変化の線形性を向上させるために用いられる。実際に、インピーダンス調整トランジスタアレイ１３１０は、低いコードではコード変化によってインピーダンスの変化が急激であるが、高いコードではインピーダンスの変化が小さい。したがって、高いコードにおけるインピーダンス変化の線形性を向上させるためにダミートランジスタアレイ１３２０をターンオンさせる。具体的にコードが「１１０」であると、ダミートランジスタ１３２１をターンオンさせ、コードが「１１１」であると、ダミートランジスタ（１３２１、１３２２）をターンオンさせる。即ち、ダミーコード生成器１３６０は、コードが「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」であるときには、ダミーコード「００」を生成し、コードが「１１０」であるときにはダミーコード「１０」を生成し、コードが「１１１」であるときにはダミーコード「１１」を生成する。

図１９で、ダミーコード生成器１３６０は、二つのＡＮＤゲートを含むが、実際回路に実現するときにはＮＡＮＤゲートとＮＯＲゲートを用いてダミーコード生成器を実現することができる。

このようなインピーダンス調整トランジスタアレイ１３１０とダミートランジスタアレイ１３２０は、バッファ（図示せず）のプルアップトランジスタアレイを実現するのに用いることができる。例えば、コード「１００」がバッファに入力されると、バッファのプルアップトランジスタのうち、図１９のＰＭＯＳトランジスタ１３１１に該当するトランジスタがターンオンされる。コード「１１０」がバッファに入力されると、バッファのプルアップトランジスタのうち、図１９のＰＭＯＳトランジスタ（１３１１、１３１２）とダミートランジスタ１３２１に該当するトランジスタがターンオンされる。

一方、図１９で、インピーダンス調整トランジスタアレイとダミートランジスタアレイは、接地に連結されたＮＭＯＳトランジスタを用いて実現することができる。
また、図１９で、インピーダンス調整トランジスタアレイとダミートランジスタアレイは電源電圧（ＶＤＤ）に連結されたＰＭＯＳトランジスタと、接地に連結されたＮＭＯＳトランジスタを用いて実現することもできる。

図２０は、図１８のインピーダンス制御回路のコード別インピーダンス値の変化を示すグラフである。
ダミートランジスタアレイを用いない場合にコードによるインピーダンス変化はコードが増加するほど小さくなる。しかし、ダミートランジスタアレイを用いる場合にコードによるインピーダンス変化の線形性が改善する。

上述の説明ではインピーダンス調整回路は、比較器の出力が非正常的に交互する場合、誤動作防止部をターンオンさせたが、その反対の場合も可能である。例えば、普段、誤動作防止部をターンオン状態に置き、比較器の非正常的な交互が発生するとき、誤動作防止部をターンオフさせるようにインピーダンス調整回路を実現することもできる。同様に、上述の説明において、インピーダンス調整回路で微細調整部は、ターンオフ状態で最終コードインピーダンスのためにターンオンされたが、その反対の場合も可能である。また、上述の説明でインピーダンス調整トランジスタアレイのトランジスタのターンオンインピーダンスは互いに異なる値であったが、インピーダンス調整トランジスタアレイのトランジスタが互いに同一であるターンオンインピーダンスを有するようインピーダンス制御回路を実現することもできる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

従来のインピーダンス制御回路の構成を示すブロック図である。図１のディザリング検出器の動作を示すタイミング図である。本発明の一実施例による半導体装置の構成を示すブロック図である。本発明の一実施例による出力バッファの構成を示すブロック図である。本発明の一実施例によるインピーダンス制御回路の構成を示すブロック図である。本発明の他の実施例によるインピーダンス制御回路の構成を示すブロック図である。本発明の一実施例によるインピーダンス調整トランジスタアレイと微細調整部の例を示す回路図である。本発明の他の実施例によるインピーダンス調整トランジスタアレイと微細調整部の例を示す回路図である。本発明の更に他の実施例によるインピーダンス調整トランジスタアレイと微細調整部の例を示す回路図である。本発明の一実施例による出力バッファのインピーダンス調整のための最終コード決定の過程を示す波形図である。本発明の他の実施例による出力バッファのインピーダンス調整のための最終コード決定の過程を示す波形図である。本発明の更に他の実施例によるインピーダンス制御回路の構成を示すブロック図である。本発明の一実施例によるコード決定の過程にて誤動作を防止する過程を示す波形図である。本発明の他の実施例によるインピーダンス制御回路の構成を示すブロック図である。本発明の一実施例によるインピーダンス調整トランジスタアレイと微細調整部及び誤動作防止部を備えた回路図である。本発明の他の実施例によるインピーダンス調整トランジスタアレイと微細調整部及び誤動作防止部を備えた回路図である。本発明の更に他の実施例によるインピーダンス調整トランジスタアレイと微細調整部及び誤動作防止部を備えた回路図である。本発明の更に他の実施例によるインピーダンス制御回路の構成を示すブロック図である。図１８のインピーダンス調整トランジスタアレイとダミートランジスタアレイ、及びダミーコード生成器を構成した例を示す回路図である。図１８のインピーダンス制御回路のコード別インピーダンス値の変化を示すグラフである。

符号の説明

３００半導体装置
３１０内部回路
３２０出力インピーダンス制御回路
３３０入力インピーダンス制御回路
３２２、４００出力バッファ
３３２入力バッファ
４１０プルアップトランジスタアレイ
４２０プルダウントランジスタアレイ
４３０データパッド
５１５、６１０、６３０、６５０、８１０、１０１０、１１１０、１１４０、１１７０、１２１０、１３１０インピーダンス調整トランジスタアレイ
５２０、５２５、６２０、６４０、６６０、１０２０、１１２０、１１５０、１１８０微細調整部
５３０、８３０、１０３０、１２３０比較器
５４０、８３０、１０４０、１２４０コード生成器
５５０、５５５、１０５０第２制御器
５６０、５６５、１０６０第１制御器
５７０、５７５、８７０、１０７０、１２７０レジスタ
５８０、５８５、８８０、１０８０パッド
６１１、６５２、６６１、１１１１、１１１３、１１７１、１１７２、１１７３、１１８１、１１９１、１３１２、１３１３ＰＭＯＳトランジスタ
６３１、６５８、６６２、１１４１、１１４２、１１４３、１１７６、１１７７、１１７８、１１８２、１１９２ＮＭＯＳトランジスタ
８１５決定部
８２０、１０２５、１１３０、１１６０、１１９０誤動作防止部
８２５誤動作処理部
８６０、１０６５誤動作感知器
１２２０ダミートランジスタアレイ
１２６０ダミーコード生成器

Claims

コードから所定のノードに対する発生インピーダンスを生成するインピーダンス調整トランジスタアレイと、
前記発生インピーダンスを基準インピーダンスにマッチするための二つの候補コードを決定する第１決定ユニットと、
前記二つの候補コードのうち、一つを前記発生インピーダンスが前記基準インピーダンスに最もよくマッチさせる最終コードに選択する第２決定ユニットと、を有し、
前記第１決定ユニットは、
前記所定のノードに対する発生電圧を基準電圧と比較するための比較器と、
前記比較器の出力によって前記コードを生成するコード発生器と、
前記比較器の出力のビットパターンによって前記二つの候補コードを決定する第１コントローラと、を含み、
前記第２決定ユニットは、
前記第１コントローラによって活性化して前記発生電圧を変更し、前記二つの候補コードそれぞれに対して前記所定のノードに関わる効果的なインピーダンスを調整する微細調整部と、
前記各二つの候補コードに対する前記比較器の各出力によって前記各二つの候補コードのうちから前記最終コードを選択するための第２コントローラと、
前記最終コードを保存するためのレジスタと、
を含み、
前記第１コントローラは前記微細調整部が活性化される前に前記比較器の出力が正常的に交互する回数をカウントして前記二つの候補コードを決定することを特徴とするインピーダンスコントローラ。
前記基準インピーダンスは、前記所定のノードと接地ノードとの間に連結され、前記インピーダンス調整トランジスタアレイは、並列に連結された複数のＰＭＯＳＦＥＴ及び前記ＰＭＯＳＦＥＴのうち、いずれがターンオンされているかを決定するコードを含むことを特徴とする請求項１記載のインピーダンスコントローラ。
前記微細調整部は、前記インピーダンス調整トランジスタアレイの前記ＰＭＯＳＦＥＴと並列に連結された追加的なＰＭＯＳＦＥＴを含むことを特徴とする請求項１記載のインピーダンスコントローラ。
前記基準インピーダンスは、前記所定のノードと電源電圧との間に連結され、前記インピーダンス調整トランジスタアレイは、並列に連結された複数のＮＭＯＳＦＥＴ及び前記ＮＭＯＳＦＥＴのうち、いずれがターンオンされているかを決定するコードを含むことを特徴とする請求項１記載のインピーダンスコントローラ。
前記微細調整部は、前記インピーダンス調整トランジスタアレイの前記ＮＭＯＳＦＥＴと並列に連結された追加的なＮＭＯＳＦＥＴを含むことを特徴とする請求項４記載のインピーダンスコントローラ。
前記比較器の前記出力内に望ましくないビットパターンを検出するためのエラー検出器と、
前記インピーダンス調整トランジスタアレイに連結されており、前記望ましくないビットパターンが前記比較器からこれ以上出力されないように前記所定のノードに対する効果的なインピーダンスを調整するために活性化するエラー防止部と、を更に含むことを特徴とする請求項１記載のインピーダンスコントローラ。
コードから所定のノードに対する発生インピーダンスを生成するインピーダンス調整トランジスタアレイと、
前記所定のノードに対する発生電圧を基準電圧と比較するための比較器、
前記比較器の出力によって前記コードを生成するコード発生器、及び
前記比較器の出力のビットパターンによって前記発生インピーダンスを基準インピーダンスにマッチするための二つの候補コードを決定する第１コントローラ、を有する第１決定ユニットと、
前記比較器の前記出力内に望ましくないビットパターンを検出するためのエラー検出器と、
前記インピーダンス調整トランジスタアレイに連結されており、前記望ましくないビットパターンが前記比較器からこれ以上出力されないように前記所定のノードに対する効果的なインピーダンスを調整するために活性化するエラー防止部と、を有し、
前記基準インピーダンスは、前記所定のノードと接地ノードとの間に連結され、前記インピーダンス調整トランジスタアレイは、並列に連結された複数のＰＭＯＳＦＥＴ及び前記ＰＭＯＳＦＥＴのうち、いずれがターンオンされているか決定するコードを含み、前記エラー防止部は、前記インピーダンス調整トランジスタアレイに並列に連結された追加的なＰＭＯＳＦＥＴを含むことを特徴とするインピーダンスコントローラ。
コードから所定のノードに対する発生インピーダンスを生成するインピーダンス調整トランジスタアレイと、
前記所定のノードに対する発生電圧を基準電圧と比較するための比較器、
前記比較器の出力によって前記コードを生成するコード発生器、及び
前記比較器の出力のビットパターンによって前記発生インピーダンスを基準インピーダンスにマッチするための二つの候補コードを決定する第１コントローラ、を有する第１決定ユニットと、
前記比較器の前記出力内に望ましくないビットパターンを検出するためのエラー検出器と、
前記インピーダンス調整トランジスタアレイに連結されており、前記望ましくないビットパターンが前記比較器からこれ以上出力されないように前記所定のノードに対する効果的なインピーダンスを調整するために活性化するエラー防止部と、を有し、
前記基準インピーダンスは、前記所定のノードと電源電圧との間に連結され、前記インピーダンス調整トランジスタアレイは、並列に連結された複数のＮＭＯＳＦＥＴ及び前記ＮＭＯＳＦＥＴのうち、いずれがターンオンされているかを決定するコードを含み、前記エラー防止部は、前記インピーダンス調整トランジスタアレイに並列に連結された追加的なＮＭＯＳＦＥＴを含むことを特徴とするインピーダンスコントローラ。
前記インピーダンスコントローラは、半導体装置内に製造され、前記最終コードは、前記半導体装置のＩ／Ｏパッドに連結されたＩ／Ｏバッファによって生成されたＩ／Ｏインピーダンスを決定することを特徴とする請求項１記載のインピーダンスコントローラ。
前記基準インピーダンスは、前記Ｉ／Ｏパッドに連結された外部インピーダンスと同一であることを特徴とする請求項９記載のインピーダンスコントローラ。
コードから所定のノードに対する発生インピーダンスを生成するインピーダンス調整トランジスタアレイと、
前記所定のノードに対する発生電圧を基準電圧と比較するための比較器、
前記比較器の出力によって前記コードを発生させるコード生成器、及び
前記比較器の出力によって前記発生インピーダンスを基準インピーダンスとマッチさせるための前記最終コードを決定するコントローラ、を有する決定部と、
前記比較器の出力内で望ましくないビットパターンを検出するためのエラー検出部と、
前記インピーダンス調整トランジスタアレイに連結され、前記望ましくないビットパターンが前記比較器からこれ以上出力されないように前記所定のノードに対する効果的なインピーダンスを調整するために活性化するエラー処理部と、を含み、
前記基準インピーダンスは、前記所定のノードと接地ノードとの間に連結され、前記インピーダンストランジスタアレイ及び前記エラー処理部は並列に連結された複数のＰＭＯＳＦＥＴを含むことを特徴とするインピーダンスコントローラ。
コードから所定のノードに対する発生インピーダンスを生成するインピーダンス調整トランジスタアレイと、
前記所定のノードに対する発生電圧を基準電圧と比較するための比較器、
前記比較器の出力によって前記コードを発生させるコード生成器、及び
前記比較器の出力によって前記発生インピーダンスを基準インピーダンスとマッチさせるための前記最終コードを決定するコントローラ、を有する決定部と、
前記比較器の出力内で望ましくないビットパターンを検出するためのエラー検出部と、
前記インピーダンス調整トランジスタアレイに連結され、前記望ましくないビットパターンが前記比較器からこれ以上出力されないように前記所定のノードに対する効果的なインピーダンスを調整するために活性化するエラー処理部と、を含み、
前記基準インピーダンスは、前記所定のノードと電源電圧との間に連結され、前記インピーダンストランジスタアレイ及び前記エラー処理部は、並列に連結された複数のＮＭＯＳＦＥＴを含むことを特徴とするインピーダンスコントローラ。
前記インピーダンスコントローラは、半導体装置内に製造され、前記最終コードは前記半導体装置のＩ／Ｏパッドに連結されたＩ／Ｏバッファによって生成されたＩ／Ｏインピーダンスを決定し、前記基準インピーダンスは前記Ｉ／Ｏパッドに連結された外部インピーダンスと同一であることを特徴とする請求項１１または請求項１２に記載のインピーダンスコントローラ。