KR100403633B1

KR100403633B1 - 임피던스 제어회로

Info

Publication number: KR100403633B1
Application number: KR10-2001-0048289A
Authority: KR
Inventors: 구경회; 서진호
Original assignee: 삼성전자주식회사
Priority date: 2001-08-10
Filing date: 2001-08-10
Publication date: 2003-10-30
Also published as: US20030030579A1; US6570402B2; JP3837095B2; KR20030013983A; JP2003069412A

Abstract

반도체 장치의 외부에 외부저항을 사용하지 않으며, 반도체 장치의 내부에 설치된 전류원(current source)을 이용하여 반도체 장치 및 전송매질(PCB) 사이의 임피던스를 매칭(impedance matching)시키는 임피던스 제어회로를 개시한다. 상기 임피던스 제어회로는, 임피던스의 매칭을 위하여 외부저항을 사용하지 않으므로, PCB의 면적을 감소시킬 수 있으며, 특히 외부저항의 저항 값 오차율에 비하여 보다 정밀하게 조절할 수 있는 전류원을 이용하므로 임피던스 매칭을 보다 더 정밀하게 일치시킬 수 있는 장점이 있다.

Description

임피던스 제어회로{Impedance control circuit}

본 발명은 반도체 장치의 출력 구동장치(output driver)에 관한 것으로, 특히 출력구동장치와 외부시스템과의 임피던스(impedance) matching을 위한 임피던스 제어회로에 관한 것이다.

반도체 장치를 사용하고자 하는 시스템은, 대체적으로 PCB(Printed Circuit Board)에 상기 반도체 장치를 장착하여 이용한다. 상기 반도체 장치의 데이터를 외부 시스템에 전송하기 위하여 상기 PCB와 같은 전송매질을 사용할 때, 상기 전송매질 및 상기 반도체 장치 사이의 임피던스 매칭(impedance matching)이 이루어지지 않으면, 상기 반도체 장치의 출력데이터가 상기 전송매질에 전달되는 순간, 데이터의 왜곡이 발생된다.

따라서, 반도체 장치의 출력단자인 출력구동장치의 출력 임피던스와 PCB와 같은 전송매질의 입력임피던스 사이의 임피던스를 매칭(matching)시키기 위하여, 반도체 장치의 외부에 소정의 정밀 저항을 연결하는 방법을 사용한다. 이와 더불어 반도체 장치의 내부에는 상기 외부 저항을 이용하여 출력구동장치의 출력 임피던스를 조절하는 임피던스 제어회로를 구비한다.

도 1은 종래의 임피던스 제어회로에 대한 블록다이어 그램이다.

도 1을 참조하면, 임피던스 제어회로는, 제1저항(R1), 제2저항(R2), 2개의 저역 통과필터(101 및 103, LPE), 비교기(105, comparator; COM), 플립플롭(107), 링 오실레이터(109, ring oscillator; R/O), 임피던스 조정회로(111, adjustment circuit) 및 업/다운 카운터(113, U/D 카운터)를 구비한다. 임피던스 조정회로(111)는 게이트의 폭과 게이트의 길이의 비(W/L)가 각각 다른 복수 개의트랜지스터(1111 내지 1115)가 병렬로 연결되어 있다. 상기 복수 개의 트랜지스터의 게이트는 각각 업/다운 카운터(113)의 복수 개의 신호에 연결되어 작동된다.

상기 임피던스 제어회로는 반도체 장치의 내부(점선의 내부)에 설치되며, 상기 임피던스 제어회로는 반도체 장치의 외부(점선의 외부)에 사용자가 설치하는 외부 저항(Rex)에 적응하여 동작된다.

도 1에 도시된 임피던스 제어회로의 동작은 다음과 같다.

제1저항(R1) 및 제2저항(R2)을 공급전원(Vcc)과 접지전원(GND) 사이에 직렬로 설치한다. 제1저항(R1) 및 제2저항(R2)의 저항의 비를 이용하여 원하는 기준전압(Vref)을 생성하여 낸다. 외부 저항(Rex)을 반도체 장치의 핀(115)에 연결시켜, 목적으로 하는 출력 전압(Vtarget)을 생성시킨다.

반도체 장치의 내부에서 발생된 기준전압(Vref) 및 임피던스 제어회로(100)에 핀을 통하여 연결된 외부저항(Rex)에 의해 발생된 출력전압(Vtarget)은 각각 공급전원(Vcc)에 의한 고주파 잡음이 포함되어 있다. 이들 잡음을 제거하기 위하여 각각 저역 통과필터(101 및 103)를 통과시킨다.

저역 통과필터(101 및 103)를 통과한 기준전압(Vref) 및 출력전압(Vtarget)은 비교기(105)에서 두 전압의 차이를 비교한다. 비교기(105)에서의 비교 결과는 링 오실레이터(109)의 출력신호에 의하여 동작되는 플립플롭(107)에 저장된다.

업/다운 카운터(113)는, 플립플롭(107)에 저장된 비교기(105)의 비교 결과를 수신하여 임피던스 조정회로(111)에 포함된 복수 개의 트랜지스터의 게이트를 제어하는 복수 개의 제어신호를 발생시킨다. 업/다운 카운터(113)의 복수 개의 제어신호에 의하여 개폐되는 복수 개의 트랜지스터의 수에 따라 출력전압(Vtarget)이 조정된다.

반도체 장치의 출력단자들 중에서 시스템의 구성상 필요한 모든 출력단자가 상기 출력전압(Vtarget)이 되어야 한다. 따라서, 상기 출력전압(Vtarget)을 생성시킨 업/다운 카운터(113)의 복수 개의 제어신호들은, 반도체 장치의 해당 출력단자를 구성하는 출력구동 트랜지스터에 전달된다. 전달된 상기 복수 개의 제어신호를 이용하여 출력구동 트랜지스터의 개폐를 조정함으로써, 전송매질인 PCB 사이의 임피던스를 일치시키게 만든다.

그러나 도 1에 도시된 종래의 임피던스 제어회로는, 외부 저항(Rex)을 사용하여야 하는 단점이 있다. 상기 외부저항의 경우, 정밀한 discrete 저항을 사용하더라도, 목표로 하는 저항 값에 비해 최소한5 % 정도의 오차는 발생할 수밖에 없다. 그런데 이러한 외부저항을 복수 개 사용하는 경우, 복수 개의 외부저항의 오차가 각각 다르므로, 전체 시스템을 고려하면 이러한 오차는 반도체 장치의 설계에 상당한 부담으로 작용한다. 또한 상기 외부저항은 PCB 등에 장착되어야 하는데, 반도체 장치의 출력 신호들 중에서 상기 외부 저항을 사용해야 되는 반도체 단자의 수가 늘어날수록 외부저항의 숫자도 따라서 증가하고, 이는 바로 PCB의 면적을 크게 하는 요인이 된다.

현재 반도체 장치를 사용하는 모든 시스템의 PCB는 소형화되는 반면에 반도체 장치의 구동능력은 증가하는 추세에 있다. 따라서, 반도체 장치의 출력단자의 출력 임피던스와 PCB의 입력 임피던스 사이의 임피던스 매칭을 위하여 외부저항을사용하는 방법은, 현재의 시스템이 추구하는 PCB의 소형화 추세에 많은 제약을 가하는 단점이 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는, 반도체 장치의 외부에 외부저항을 사용하지 않으며, 반도체 장치의 내부에 설치된 전류원(current source)을 이용하여 반도체 장치 및 전송매질(PCB) 사이의 임피던스를 매칭(matching)시키는 임피던스 제어회로를 제공하는데 있다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 임피던스 제어회로에 대한 블록 다이어그램이다.

도 2는 본 발명에 따른 임피던스 제어회로를 나타내는 블록 다이어그램이다.

도 3은 도 2에 도시된 열적(thermal) 코드발생기의 내부회로도를 나타낸다.

도 4는, 도 1에 도시된 제어회로의 내부 블럭도이다.

도 5는, 도 1에 도시된 레지스터부(213)의 내부회로를 나타내는 블록도이다.

도 6은, 도 1에 도시된 임피던스 조정회로(215)의 내부회로를 나타낸다.

도 7은 도 1에 도시된 전류원의 일 실시 예를 나타내는 회로도이다.

도 8은 본 발명의 실시 예에 따른 임피던스 제어회로의 신호들에 대한 파형도이다.

도 9는 본 발명에 따른 임피던스 제어회로의 제2제어신호가 출력버퍼에 적용되는 실시 예를 나타내는 다이어그램이다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따르면, 상기 임피던스 제어회로는, 전류원, 임피던스 조정회로, 비교기, 열적 코드발생기, 제어회로 및 레지스터부를 구비한다.

상기 전류원(current source)은, 반도체 장치의 내부에 설치되어 소정의 전류를 일정하게 공급한다. 상기 임피던스 조정회로는, 상기 전류원과 직렬 연결되며, 복수 개의 제2제어신호에 따라 상기 전류원으로부터 유입되는 전류의 양을 조정(adjust)한다. 상기 비교기(comparator)는, 회로의 동작모드를 결정하는 동작모드신호 및 클럭신호에 따라, 반도체 장치의 내부에 설치된 기준전압회로(voltage reference circuit)로부터의 기준전압 및 상기 전류원과 상기 임피던스 조정회로가 서로 만나는 마디의 전압인 비교출력전압과의 차 전압을 비교한다.

상기 열적 코드발생기는, 리셋신호에 의하여 초기화되며, 상기 비교기의 출력신호 및 상기 클럭신호를 수신하고, 상기 클럭신호에 따라 상기 비교기의 출력신호에 대응하는 복수 개의 제1제어신호를 출력한다. 상기 제어회로는, 상기 비교기의 출력신호 및 상기 클럭신호를 수신하고, 상기 비교기의 출력신호의 논리 값이 천이하는 회수를 카운트하여, 소정의 조건이 만족되면 상기 클럭신호에 따라 완료신호(complete)를 발생한다. 상기 레지스터부는, 상기 완료신호에 응답하여 복수 개의 상기 제1제어신호들을 래치하고 동시에 복수 개의 상기 제2제어신호를 출력한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 2를 참조하면, 상기 임피던스 제어회로(200)는, 전류원(217; C/S), 임피던스 조정회로(215), 비교기(205; COM), 열적 코드발생기(209; TCG), 제어회로(211) 및 레지스터부(213; Register)를 구비한다.

전류원(217, current source)은, 반도체 장치의 내부에 설치되어 소정의 전류를 공급한다. 임피던스 조정회로(215)는, 전류원(217)과 직렬 연결되며, 복수 개의 제2제어신호에 따라 전류원(217)으로부터 유입되는 전류의 양을 조정(adjust)한다.

비교기(205, comparator)는, 회로의 동작모드를 결정하는 동작모드신호(P/D) 및 클럭신호(Clock)에 따라, 반도체 장치의 내부에 설치된 기준전압회로(미도시, voltage reference circuit)로부터의 기준전압(Vref) 및 전류원(217)과 임피던스조정회로(215)가 서로 만나는 마디의 전압인 비교출력전압(Vtarget)과의 차 전압을 비교한다.

열적 코드발생기(209)는, 리셋신호(Reset)에 의하여 초기화되며, 비교기(205)의 출력신호(U/D) 및 클럭신호(Clock)를 수신하고, 클럭신호(Clock)에 따라 비교기(205)의 출력신호(U/D)에 대응하는 복수 개의 제1제어신호(C1i, i는 정수)를 출력한다. 제어회로(211)는, 비교기의 출력신호(U/D) 및 클럭신호(Clock)를 수신하고, 비교기의 출력신호(U/D)의 논리 값이 천이(transition)하는 회수를 카운트하여, 소정의 조건이 만족되면 클럭신호(Clock)에 따라 완료신호(complete)를 발생한다. 레지스터부(213)는, 완료신호(Complete)에 응답하여 복수 개의 제1제어신호들(C1i)을 래치하고 동시에 복수 개의 상기 제2제어신호들(C2i)을 출력한다.

기준전압(Vref) 및 비교출력전압(Vtarget)은, 고주파 클럭 등에 의해 생성되는 잡음을 포함하고 있으므로, 각각 저역 통과필터(201 및 203)를 통하여 비교기(205)의 입력단자에 인가되는 것이 바람직하다.

비교기(205)의 출력신호는 비교기(205)의 두 개의 입력단자에 인가되는 전압에 따라 끊임없이 변하므로 소정의 기간 동안 일정한 값으로 저장하고 출력하기 위하여 래치회로(207)를 사용할 수도 있다. 특히 본 발명에서는 동작모드신호(P/D)에 의하여 비교기(205)가 아이들(idle) 상태로 들어갔을 때, 비교기(205)의 출력을 소정의 시간 래치(latch)하여 출력할 수 있도록 한다.

본 발명에 대한 설명을 간단히 하기 위하여 제1제어신호(C1i) 및 제2제어신호(C2i)를 모두 8개의 신호로 가정한다.

도 3은 도 2에 도시된 열적 코드발생기의 내부회로도를 나타낸다.

도 3을 참조하면, 열적 코드발생기(209)는, 논리부(310), 스위칭부(330) 및 래치부(350)를 구비한다.

논리부(310)는, 피드백(feed-back)된 복수 개의 제1제어신호들(C11 내지 C18, 이하 C1i, i는 정수)을 수신하고, 복수 개의 제1제어신호(C1i)들 중에서 연속된 두 제어신호들 사이의 관계를 각각 연산한 복수 개의 신호를 출력한다.

논리부(310)는, 제1인버터(3101) 및 제1낸드게이트(3102) 내지 제7낸드게이트(3108)를 구비한다.

제1인버터(3101)는, 첫 번째 제어신호(C11)의 위상을 역전시킨다. 제1낸드게이트(3102)는, 첫 번째 제어신호(C11) 및 두 번째 제어신호(C12)에 응답한다. 제2낸드게이트(3103)는, 두 번째 제어신호(C12) 및 세 번째 제어신호(C13)에 응답한다. 제3낸드게이트(3104) 내지 제6낸드게이트(3107)도 마찬가지 방법으로 설명할 수 있다. 마지막으로, 제7낸드게이트(3108)는, 일곱 번째 제어신호(C17) 및 여덟 번째 제어신호(C18)에 응답한다.

스위칭부(330)는, 비교기의 출력신호(U/D)에 따라, 논리부(310)의 복수 개의 신호를 스위칭하여 래치부(350)에 전달한다. 스위칭부(330)에서 출력되는 복수 개의 신호들 각각은, 적어도 하나의 이전 신호의 상태를 고려한 신호들인 것이 바람직하다.

상기 기능을 수행하기 위하여 스위칭부(330)는, 복수 개의 인버터(3301 내지 3309) 및 복수 개의 스위치들(3310 내지 3325)을 구비한다.

제2인버터(3301)는, 비교기의 출력신호(U/D)를 역전시킨다. 제3인버터(3302)는, 제1마디(N1)의 신호를 역전시켜 출력한다. 제4인버터(3303)는, 제2마디(N2)의 신호를 역전시켜 출력한다. 마찬가지로, 제10인버터(3309)는, 제8마디(N8)의 신호를 역전시켜 출력한다.

제1스위치(3310)는, 비교기의 출력신호(U/D)에 응답하여 일 공급전원(GND, ground voltage)을 제1마디(N1)에 공급한다. 제2스위치(3311)는, 제2인버터(3301)의 출력신호(U/DB)에 응답하여 제1낸드게이트(3102)의 출력신호를 제1마디(N1)에 공급한다.

제3스위치(3312)는, 비교기의 출력신호(U/D)에 응답하여 제1인버터(3101)의 출력신호를 제2마디(N2)에 공급한다. 제4스위치(3313)는, 제2인버터의 출력신호(U/DB)에 응답하여 제2낸드게이트(3103)의 출력신호를 제2마디(N2)에 공급한다.

제5스위치(3314)는, 비교기의 출력신호(U/D)에 응답하여 제1낸드게이트(3102)의 출력신호를 제3마디(N3)에 공급한다. 제6스위치(3315)는, 제2인버터의 출력신호(U/DB)에 응답하여 제3낸드게이트(3104)의 출력신호를 제3마디(N3)에 공급한다.

제7스위치(3316) 내지 제14스위치(2223)까지는 마찬가지 방법으로 설명될 수 있다. 마지막으로 남은 두 개의 스위치에 대하여 설명한다.

제15스위치(3324)는, 비교기의 출력신호(U/D)에 응답하여 제6낸드게이트(3107)의 출력신호를 제8마디(N8)에 공급한다. 제16스위치(3325)는,제2인버터의 출력신호(U/DB)에 응답하여 다른 일 공급전원(Vcc)을 제8마디(N8)에 공급한다.

래치부(350)는, 리셋신호(Reset)에 의하여 초기화되며, 클럭신호(Clock)에 따라 복수 개의 제1제어신호들(C1i)을 래치하고 출력한다.

상기 기능을 수행하기 위하여, 래치부(350)는, 리셋신호(Reset)에 의하여 초기화되며, 클럭신호(Clock)에 따라, 스위칭부(330)의 제3인버터(3302) 내지 제10인버터(3309)의 출력신호를 수신하고 래치하며, 각각 제1제어신호의 하나(C11 내지 C18 중에서 어느 하나)를 출력하는 복수 개의 플립플롭을 구비한다.

도 4는, 도 1에 도시된 제어회로의 내부 블록도이다.

도 4를 참조하면, 제어회로(211)는, 카운터(41) 및 플립플롭(43)을 구비한다.

카운터(41)는 비교기의 출력신호(U/D)를 카운트한다. 카운터(41)는, 출력신호(U/D)의 논리 값이 연속적으로 4번의 천이를 할 때 출력의 논리상태가 변하도록 설계되는 것이 바람직하다. 플립플롭(43)은, 클럭신호(Clock)에 따라, 카운터(41)의 출력신호를 래치하고 완료신호(Complete)를 출력한다.

도 5를 참조하면, 레지스터부(213)는 완료신호(Complete)에 따라, 제1제어신호들(C11 내지 C18, 혹은 C1i)을 래치하고 제2제어신호들(C21 내지 C28, 혹은 C2i)을 출력하는 복수 개의 레지스터(본 설명에서는 8개)를 구비한다.

도 6을 참조하면, 임피던스 조정회로(215)는, 복수 개의 스위치(sw1 내지 sw3) 및 복수 개의 모스트랜지스터(M1 내지 M4)를 구비한다.

제1모스트랜지스터(M1)는, 일단이 비교출력전압(Vtarget)마디에 연결되고 다른 일단이 일 공급전원(GND)에 연결되며 게이트에 출력전압(Vo)이 인가된다.

제2모스트랜지스터(M2)는, 일단이 비교출력전압(Vtarget)마디에 연결되고 다른 일단이 일 공급전원(GND)에 연결되며 게이트가 제1스위치(sw1)의 일단에 연결된다. 제1스위치(sw1)는 제2제어신호(C2i) 중에서 첫 번째 신호(C21)에 따라, 출력전압(Vo) 및 일 공급전원(GND) 중에서 하나를 선택하여 제2모스트랜지스터(M2)의 게이트에 공급한다.

마찬가지로, 제3모스트랜지스터(M3) 내지 제9모스트랜지스터(M4)는, 일단이 비교출력전압(Vtarget)마디에 연결되고 다른 일단이 일 공급전원(GND)에 연결되며, 게이트가 각각 제2스위치(sw2) 내지 제8스위치(sw3)에 연결된다. 제2스위치(sw2) 내지 제8스위치(sw3)는 각각 두 번째 신호(C22) 내지 여덟 번째 신호(C28)에 따라, 출력전압(Vo) 및 일 공급전원(GND) 중에서 하나를 선택하여 제3모스트랜지스터(M3) 내지 제9모스트랜지스터(M4)의 게이트에 공급하게 한다.

도 7을 참조하면, 전류원(27)은, 밴드 갭 레퍼런스(701), 연산증폭기(702), 부하저항(Ro) 및 두 개의 모스트랜지스터(MP1 및 MP2)를 이용하여 구현할 수 있다. 이러한 회로는 쉽게 이해하고 해석할 수 있으므로 여기서는 설명을 생략한다. 결론적으로, 모스트랜지스터(MP2)에서 흐르는 전류의 최고 값은, 모스트랜지스터(MP1)및 모스트랜지스터(MP2)의 비를 이용하여 설계자가 언제든지 조절이 가능하다.

도 2 내지 도 7을 참조하여, 본 발명에 따른 임피던스 제어회로를 설명한다.

본 발명에 따른 상기 임피던스 제어회로는, 전류원(217)으로부터 공급하는 전류를 임피던스 조정회로(215)에서 조절하도록 하여, 출력구동장치가 원하는 출력임피던스를 가지는 소정의 제어신호들을 발생시키도록 한다. 이를 수행하기 위하여 전류원(217) 및 임피던스 조정회로(215)가 서로 만나는 마디의 비교출력전압(Vtarget)을 기준전압(Vref)과 비교하여, 비교출력전압(Vtarget)이 기준전압(Vref)과 같아지도록 하는 제2제어신호(C2i)를 발생시킨다. 이 때, 비교기(205), 열적 코드발생기(209), 제어회로(211) 및 레지스터부(213)가 수단으로 이용된다.

비교기(205)는, 기준전압(Vref) 및 비교출력전압(Vtarget)과의 전압 차를 비교하여, 논리 값 "1" 또는 "0"을 출력한다. 여기서는 설명을 쉽게 하기 위하여, 기준전압(Vref)이 비교출력전압(Vtarget) 보다 크면 "0"을 출력하고, 그 반대의 경우는 "1"을 출력한다고 가정한다. 여기서 비교출력전압(Vtarget)이 기준전압(Vref) 보다 전압이 낮다는 것은, 임피던스 조정회로(215)의 임피던스가 원하는 임피던스에 비해 작게 설정되어 있다는 것을 의미한다. 이 경우, 병렬로 연결된 모스트랜지스터 중에서 턴 오프(turn off) 되는 모스트랜지스터의 개수를 늘려가면서 즉 임피던스 값을 증가시켜 가면서 비교출력전압(Vtarget)이 기준전압(Vref)과 같도록 한다. 비교기(205)는 클럭신호(Clock)의 폴링엣지(falling edge)에서 전압을 비교한다고 가정한다.

동작모드신호(P/D)는 power down enable 신호로, 본 발명에 따른 임피던스 제어회로가 동작하지 않은 경우 비교기(205)를 disable 시키도록 하는 신호이다. 비교기(205)가 power down 모드 일 때 비교기(205)의 출력 값(U/D)을 저장할 수 있도록 래치회로(207)를 비교기(205)의 출력단자에 연결하는 것이 바람직하다.

비교기(205)의 출력신호(U/D)를 이용하여 임피던스 조정회로(215)의 복수 개의 모스트랜지스터(M2 내지 M4)를 개폐시키는 제2제어신호(C2i)를 생성시킨다. 먼저 출력신호(U/D)의 논리 값이 "0"일 경우, 즉 기준전압(Vref)이 비교출력전압(Vtarget) 보다 크면, 클럭신호(Clock)가 인가될 때마다 제1제어신호(C1i)가 순차적으로 "0"을 출력하도록 한다. 이러한 과정은 출력신호(U/D)가 "1"이 될 때까지 계속된다.

상기 제1제어신호(C1i)에 의하여 정하여 지는 제2제어신호(C2i)에 의하여, 임피던스 조정회로(215)의 모스트랜지스터들이 순차적으로 온 되면서 비교기(205)의 출력신호(U/D)가 "1"이 되는 때가 언젠가는 발생하게 된다. 이 때, 마지막으로 온 된 모스트랜지스터를 오프 시키면, 비교기(205)의 출력신호(U/D)가 "0"이 될 것이다. 왜냐하면, 바로 이 부근에서 비교출력전압(Vtarget)과 기준전압(Vref)이 서로 근사적인 값을 가지게 되고, 병렬 연결된 모스트랜지스터 하나의 추가 또는 삭제가 상기와 같은 출력신호(U/D)의 논리 값을 변화시키기 때문이다.

상술한 바와 같이 임피던스 조정회로(215)에서, 비교기(205)의 출력신호(U/D)가 "0"인 상태에서, 온 되는 모스트랜지스터가 하나 추가되면 비교기(205)의 출력신호(U/D)가 "1"이 되고, 이어서 상기 모스트랜지스터를 오프시키면 비교기(205)의 출력신호(U/D)가 다시 "0"이 되는 논리 값의 천이의 회수를 계산하여 제2제어신호(C2i)의 논리 값을 최종적으로 결정한다.

비교기에 입력되는 기준전압(Vref) 및 비교출력전압(Vtarget)에 섞여 있는 잡음에 의하여, 제1제어신호(C1i)에 오류(혹은 제2제어신호의 오류)가 발생되는 것을 막기 위하여, 제1제어신호(제2제어신호)의 임의의 신호의 논리 값은, 적어도 2개 이상의 이전의 신호의 논리 값을 고려하여 정하여 지도록 하였다. 본 발명에 따른 열적 코드발생기(209)에서 상기 기능을 수행한다.

도 8을 참조하면, 출력신호(U/D)가 "0"이면, 비교출력전압(Vtarget)이 클럭신호(Clock)의 한 주기마다 소정의 값만큼 씩 증가되는 것을 알 수 있다. 상기 과정이 지속되다가 출력신호(U/D)가 "1"이 되면, 클럭신호(Clock)의 다음 주기에는 비교출력전압(Vtarget)이 소정의 값만큼 줄어들게 된다. 줄어든 비교출력전압(Vtarget)이 기준전압(Vref)보다 낮으면 다시 출력신호(U/D)가 "0"이 된다. 마찬가지로 비교출력전압(Vtarget)의 최종적인 변화가 출력신호(U/D)의 연속적인 천이를 가져오는 경우, 소정의 기간을 기다려 완료신호(Complete)를 인에이블(enable) 시킨다.

완료신호(Complete)가 인에이블 되면 비교기는 더 이상동작하지 않아도 되며, 확정된 제2제어신호(C2i)는 필요한 출력구동 트랜지스터가 있는 곳에 제공될 수 있다.

도 9를 참조하면, 제2제어신호들은 각각의 출력구동 트랜지스터의 출력임피던스(Zo)를 반도체 장치의 외부시스템의 입력 임피던스(Zi)와 일치되도록 작용한다.

상술한 바와 같이 본 발명의 실시 예에 따른 임피던스 제어회로는, 임피던스의 매칭을 위하여 외부저항을 사용하지 않으므로, PCB의 면적을 감소시킬 수 있으며, 특히 외부저항의 저항 값 오차율에 비하여 보다 정밀하게 조절할 수 있는 전류원을 이용하므로 임피던스 매칭을 보다 더 정밀하게 일치시킬 수 있는 장점이 있다.

Claims

반도체 장치의 내부에 설치된 전류원(current source);

상기 전류원과 직렬 연결되고, 복수 개의 제2제어신호의 제어를 받아 저항을 조정하여, 상기 전류원으로부터 유입되는 전류에 응답하는 전압을 출력하는 임피던스 조정회로;

회로의 동작모드를 결정하는 동작모드신호의 인에이블 상태에서, 클럭신호에 응답하여, 반도체 장치의 내부에 설치된 기준전압회로(voltage reference circuit)로부터의 기준전압과 상기 전류원과 상기 임피던스 조정회로가 서로 만나는 마디의 전압인 비교출력전압을 비교하고, 상기 비교출력전압이 상기 기준전압보다 큰 경우 및 작은 경우 각각에 대하여 서로 다른 논리 값을 가지는 논리 신호를 출력하는 비교기(comparator);

리셋신호에 의하여 초기화되며, 상기 비교기의 출력신호 및 상기 클럭신호를 수신하고, 상기 클럭신호에 응답하여 상기 비교기의 출력신호에 대응하는 복수 개의 제1제어신호를 출력하는 열적 코드발생기;

상기 비교기의 출력신호 및 상기 클럭신호를 수신하고, 상기 비교기의 출력신호의 논리 값이 천이하는 회수를 카운트하여, 소정 카운트 값에서 상기 클럭신호에 응답하여 완료신호(complete)를 발생하는 제어회로; 및

상기 완료신호에 응답하여 복수 개의 상기 제1제어신호들을 래치하고 동시에 복수 개의 상기 제2제어신호를 출력하는 레지스터부를 구비하는 것을 특징으로 하는 임피던스 제어회로.
제1항에 있어서, 상기 비교기는,

비교기의 출력신호를 래치(latch)하는 래치회로를 더 구비하는 것을 특징으로 하는 임피던스 제어회로.
제1항에 있어서, 상기 임피던스 제어회로는,

상기 기준전압의 고주파 잡음을 제거하여 상기 비교기의 일 입력단자에 전달하는 제1저역 통과필터; 및

상기 비교출력전압의 고주파 잡음을 제거하여 상기 비교기 다른 일 입력단자에 전달하는 제2저역 통과 필터를 더 구비하는 것을 특징으로 하는 임피던스 제어회로.
제1항에 있어서, 상기 열적 코드발생기는,

상기 리셋신호에 의하여 초기화되며, 상기 클럭신호에 따라 복수 개의 상기 제1제어신호들을 래치하고 출력하는 래치부;

피드백된 복수 개의 상기 제1제어신호들을 수신하고, 상기 복수 개의 제1제어신호들 중에서 연속된 두 제어신호들 사이의 관계를 각각 연산한 복수 개의 신호를 출력하는 논리부; 및

상기 비교기의 출력신호에 따라, 상기 논리부의 복수 개의 신호를 스위칭하여 상기 래치부에 전달하는 스위칭부를 구비하며,

상기 스위칭부에서 출력되는 복수 개의 신호들 각각은,

적어도 하나의 이전 신호의 상태를 고려한 신호들인 것을 특징으로 하는 임피던스 제어회로.
제4항에 있어서, 상기 논리부는,

상기 복수 개의 제1제어신호들 중에서 첫 번째 제어신호의 위상을 역전시키는 제1인버터;

상기 복수 개의 제1제어신호들 중에서 첫 번째 제어신호 및 두 번째 제어신호를 수신하는 제1낸드게이트;

상기 복수 개의 제1제어신호들 중에서 두 번째 제어신호 및 세 번째 제어신호를 수신하는 제2 낸드게이트;

상기 복수 개의 제1제어신호들 중에서 제(N-1)(N은 정수) 번째 제어신호 및 제N번째 제어신호를 수신하는 제(N-1)낸드게이트; 및

상기 복수 개의 제1제어신호들 중에서 제N 번째 제어신호 및 제(N+1) 번째 제어신호를 수신하는 제N낸드게이트를 구비하는 것을 특징으로 하는 임피던스 제어회로.
제4항에 있어서, 상기 스위칭부는,

상기 비교기의 출력신호를 역전시키는 제2인버터;

제1마디의 신호를 역전시켜 출력하는 제3인버터;

제2마디의 신호를 역전시켜 출력하는 제4인버터;

제(N-1)(N은 정수)마디의 신호를 역전시켜 출력하는 제(N+1)인버터;

제N마디의 신호를 역전시켜 출력하는 제(N+2)인버터;

상기 비교기의 출력신호에 응답하여 일 공급전원을 상기 제1마디에 공급하는 제1스위치;

상기 제2인버터의 출력신호에 응답하여 상기 논리부의 상기 제1낸드게이트의 출력신호를 상기 제1마디에 공급하는 제2스위치;

상기 비교기의 출력신호에 응답하여 상기 논리부의 상기 제1인버터의 출력신호를 상기 제2마디에 공급하는 제3스위치;

상기 제2인버터의 출력신호에 응답하여 상기 논리부의 상기 제2낸드게이트의 출력신호를 상기 제2마디에 공급하는 제4스위치;

상기 비교기의 출력신호에 응답하여 상기 논리부의 상기 제1낸드게이트의 출력신호를 상기 제3마디에 공급하는 제5스위치;

상기 제2인버터의 출력신호에 응답하여 상기 논리부의 상기 제3낸드게이트의 출력신호를 상기 제3마디에 공급하는 제6스위치;

상기 비교기의 출력신호에 응답하여 상기 논리부의 상기 제(N-3)낸드게이트의 출력신호를 상기 제(N-1)마디에 공급하는 제(2(N-1)-1)스위치;

상기 제2인버터의 출력신호에 응답하여 상기 논리부의 상기 제(N-1)낸드게이트의 출력신호를 상기 제(N-1)마디에 공급하는 제(2(N-1))스위치;

상기 비교기의 출력신호에 응답하여 상기 논리부의 상기 제(N-2)낸드게이트의 출력신호를 상기 제N마디에 공급하는 제(2N-1)스위치; 및

상기 제2인버터의 출력신호에 응답하여 다른 일 공급전원을 상기 제N마디에 공급하는 제2N스위치를 구비하는 것을 특징으로 하는 임피던스 제어회로.
제4항에 있어서, 상기 래치부는,

상기 리셋신호에 의하여 초기화되며, 상기 클럭신호에 따라, 상기 스위칭부의 제3인버터 내지 제(N+2)인버터의 출력신호를 수신하고 래치하며, 각각 제1제어신호의 하나를 출력하는 복수 개의 플립플롭을 구비하는 것을 특징으로 하는 임피던스 제어회로.
제1항에 있어서, 상기 제어회로는,

상기 비교기의 출력신호의 논리 값을 카운트하여, 상기 소정 카운트 값에서 논리값을 변경시켜 출력하는 카운터; 및

상기 클럭신호에 응답하여, 상기 카운터의 출력신호를 래치하고 상기 완료신호를 출력하는 플립플롭을 구비하는 것을 특징으로 하는 임피던스 제어회로.
제1항에 있어서, 상기 레지스터부는,

상기 제어회로의 완료신호에 따라, 상기 열적 코드발생기의 복수 개의 출력신호들을 각각 래치하고 상기 제2제어신호를 출력하는 복수 개의 플립플롭을 구비하는 것을 특징으로 하는 임피던스 제어회로.
제1항에 있어서, 상기 임피던스 조정회로는,

일단이 상기 전류원에 연결되고 다른 일단이 일 공급전원에 연결되며 게이트에 출력신호가 인가되는 제1모스트랜지스터;

상기 레지스터부의 제2제어신호들 중에서 해당되는 하나의 제어신호에 따라, 상기 출력신호 또는 상기 일 공급전원을 선택하는 제1스위치;

일단이 상기 전류원에 연결되고 다른 일단이 상기 일 공급전원에 연결되며, 게이트에 상기 제1스위치에서 선택된 신호가 인가되는 제2모스트랜지스터;

상기 레지스터부의 제2제어신호들 중에서 해당되는 하나의 제어신호에 따라, 상기 출력신호 또는 상기 일 공급전원을 선택하는 제2스위치;

일단이 상기 전류원에 연결되고 다른 일단이 상기 일 공급전원에 연결되며, 게이트에 상기 제2스위치에서 선택된 신호가 인가되는 제3모스트랜지스터;

상기 레지스터부의 제2제어신호들 중에서 해당되는 하나의 제어신호에 따라, 상기 출력신호 또는 상기 일 공급전원을 선택하는 제N(N은 정수)스위치;

일단이 상기 전류원에 연결되고 다른 일단이 상기 일 공급전원에 연결되며, 게이트에 상기 제N스위치에서 선택된 신호가 인가되는 제(N+1)모스트랜지스터를 구비하는 것을 특징으로 하는 임피던스 제어회로.
제10항에 있어서, 상기 제1모스트랜지스터 내지 상기 제(N+1)모스트랜지스터들은,

게이트의 폭(W) 및 게이트의 길이(L)의 비(W/L)가 모두 같은 것을 특징으로 하는 임피던스 제어회로.
제1항에 있어서, 상기 소정의 카운트 값은,

상기 비교기의 출력신호의 논리 값이, 연속적으로 4번 천이하는 경우에 대응하는 것을 특징으로 하는 임피던스 제어회로.