JPH07142985A

JPH07142985A - 出力回路

Info

Publication number: JPH07142985A
Application number: JP5286883A
Authority: JP
Inventors: Jun Takahashi; 潤高橋; Tomohisa Wada; 知久和田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-11-16
Filing date: 1993-11-16
Publication date: 1995-06-02

Abstract

(57)【要約】【目的】半導体集積回路で構成した出力回路におい
て、断続される電流を小とし、発生するノイズを少なく
する。【構成】電源電圧ＶCCと接地電位GND との間に基準抵
抗３及びトランジスタ群９を介装する。電圧Ｖ_Bと基準
電圧Ｖ_REFとを比較回路５で比較し、その結果に応じて
UP／DOWNカウンタ６がカウントする。３個のトランジス
タ91,92,93のゲート幅はＷu ，２Ｗu ，４Ｗu であり、
４個のトランジスタ94,95,96,97 のゲート幅はいずれも
８Ｗu である。UP／DOWNカウンタ６の下位ビットＱ₁，
Ｑ₂，Ｑ₃はバッファ91a,92a,93a を介して３個のトラ
ンジスタ91,92,93を駆動する。そして上位ビットＱ₄，
Ｑ₅，Ｑ₆は、その値に応じて下位ビットから１を出力
するデコーダ８及びバッファ94a,95a,96a,97a を介して
４個のトランジスタ94,95,96,97 を駆動するよう構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば同軸線路又はマ
イクロストリップライン等の伝送線路を駆動するため、
半導体集積回路で構成した出力回路に関する。

【０００２】

【従来の技術】集積回路の動作速度が高速化したことに
より、同軸線路又は集積回路を実装した基板上のマイク
ロストリップラインを駆動する場合、その伝送線路を分
布定数回路とみなし、その特性インピーダンスを考慮す
ることが重要となっている。基板上の出力回路がこのよ
うな伝送線路を駆動する場合において、出力回路の出力
インピーダンスと駆動される伝送線路の特性インピーダ
ンスとが整合していないとき、伝送波形は鈍り、オーバ
ーシュート又はアンダーシュートを生ずる。その結果、
基板上に実装された回路は誤動作を生ずることになる。

【０００３】このため、伝送線路を駆動する出力回路の
出力インピーダンスを、駆動される伝送線路の特性イン
ピーダンスの規格値に整合させる出力回路が、T.J. Gab
araet al “Digitally Adjustable Resistors in CMOS
for High-Performance Applications”IEEE Journal of
Solid-State Circuits. Vol.27 no.8 August 1992にお
いて提案されている。図10は、この提案された出力回路
のブロック図である。本図に基づいて伝送線路の特性イ
ンピーダンスの規格値と出力回路の出力インピーダンス
とを整合させるための制御信号を発生させる状況につい
て説明する。

【０００４】電源電圧ＶCCと接地電位GND との間に基準
抵抗３及びトランジスタ群７が直列に接続されている。
基準抵抗３は、図示しない伝送線路の特性インピーダン
スの規格値に等しい抵抗値を持たせる。基準抵抗３とト
ランジスタ群７との接続点の電圧Ｖ_Bが比較回路５へ帰
還される。基準電圧発生回路４は基準電圧Ｖ_REF＝（ＶCC−GND ) ×1/2 を発生し、比較回路５へ与える。基準抵抗３の抵抗値及
びトランジスタ群７のインピーダンス値が一致した場
合、電圧Ｖ_B＝（ＶCC−GND ) ×1/2 となる故、電圧Ｖ_Bと基準電圧Ｖ_REFとを比較すること
により、トランジスタ群７のインピーダンス値が基準抵
抗３の抵抗値と等しいか否かを識別することができる。

【０００５】比較回路５は、基準電圧Ｖ_REFと帰還され
た電圧Ｖ_Bとを比較し、Ｖ_REF＜Ｖ_Bの場合はUP信号
“Ｈ”を、Ｖ_REF＞Ｖ_Bの場合はDOWN信号“Ｌ”を、UP
／DOWNカウンタ６へ入力する。UP／DOWNカウンタ６は、
UP信号 (又はDOWN信号) が入力された場合クロックパル
スをアップ (又はダウン) カウントし、カウントした結
果である最下位ビットから上位ビットまでの出力Ｑ₁，
Ｑ₂…Ｑ_Pをトランジスタ群７へ入力する。

【０００６】UP／DOWNカウンタ６の出力Ｑ₁，Ｑ₂…Ｑ
_Pが、夫々バッファ71a,72a …7Paを介してトランジス
タ71,72 …7Pのゲートへ与えられる。バッファ71a,72a
…7Pa は、UP／DOWNカウンタ６の出力Ｑ₁，Ｑ₂…Ｑ_P
が“Ｈ” (“Ｌ”) の場合、夫々の対応するトランジス
タ71,72 …7Pをオン状態 (オフ状態) とする。

【０００７】トランジスタ71,72 …7Pのドレインは、夫
々端子Ａに接続され、電源電圧ＶCCが基準抵抗３を介し
て端子Ａに与えられている。トランジスタ71,72,…7Pの
ソースは、夫々端子Ｂに接続され、接地電位GND が端子
Ｂに与えられている。そして全トランジスタ71,72 …7P
の集合体がトランジスタ群７である。トランジスタ71,7
2 …7Pのゲート幅は、夫々Ｗu , ２Ｗu …２^P-1・Ｗu
である。Ｗu はトランジスタ70のゲート幅であり、単位
はμm である。従って各トランジスタのゲート幅は夫々
初項１, 公比２の等比級数とＷu との積で与えられる。
トランジスタのゲート幅は、そのトランジスタのコンダ
クタンスに比例しインピーダンスに反比例する。トラン
ジスタ群７のゲート幅は、オン状態のトランジスタのゲ
ート幅の和として与えられる。

【０００８】このように、電圧Ｖ_Bを比較回路５へ帰還
し、基準電圧Ｖ_REFと電圧Ｖ_Bとの比較結果に応じてUP
／DOWNカウンタ６がトランジスタ群７のゲート幅をＷu
を単位として段階的に増減する。その結果、トランジス
タ群７のインピーダンスはゲート幅に反比例し減増す
る。

【０００９】トランジスタ群７のゲート幅をＷu を単位
として段階的に増減するためには、各トランジスタ71,7
2,…7Pのゲート幅を初項１、公差１の等差級数の倍数と
してもよい。この場合、Ｐが64であればＷu,２Ｗu,３Ｗ
u …64Ｗu の64個のトランジスタが必要であり、ゲート
幅の総和はＷu ×｛ (１＋64) ×64÷２｝＝2080Ｗｕと
なる。同じゲート幅のトランジスタ群７をゲート幅が初
項１、公比１の等比級数の倍数である複数のトランジス
タにより構成する場合、Ｗu,２Ｗu,４Ｗu,８Ｗu,16Ｗu,32Ｗu,64Ｗu の７個のトランジスタが必要であり、そのゲート幅の総
和は127 Ｗu となる。従って、ゲート幅が初項１、公比
１の等比級数の倍数である複数のトランジスタによりト
ランジスタ群７を構成する方が小型で、しかもトランジ
スタの数も少なくて済む。

【００１０】次にトランジスタ群７の動作について説明
する。UP／DOWNカウンタ６の出力 (Ｑ₁，Ｑ₂…Ｑ_P)
がいずれも０の場合、全トランジスタ71,72 …7Pがオフ
状態となり、トランジスタ群７のインピーダンスは無限
大であり、電圧Ｖ_Bの値は電源電圧ＶCCとなり、Ｖ_REF
＜Ｖ_BとなるのでUP信号“Ｈ”が出力され、UP／DOWNカ
ウンタ６のカウント値は増加する。このカウント値は１
づつ増加し、その値に対応したバッファ71a,72a …7Pa
が、その値に対応したトランジスタ71,72 …7Pをオン状
態とする。従ってトランジスタ群７のゲート幅は段階的
に増加し、そのインピーダンスはゲート幅に反比例して
低下する。このトランジスタ群７のインピーダンスが、
出力回路の出力インピーダンスである。

【００１１】図11は、Ｖ_REF＜Ｖ_Bの場合において、ト
ランジスタ群７のゲート幅が段階的に増加し、Ｖ_REF＞
Ｖ_Bの場合以後、トランジスタ群７のゲート幅が減増を
繰返し、そのインピーダンスが基準抵抗３の抵抗値と平
衡する状況を示すタイムチャートである。トランジスタ
群７のゲート幅が段階的に増加し、インピーダンスがそ
れに反比例して低下し、基準抵抗３の抵抗値より減少し
た場合、Ｖ_REF＞Ｖ_Bとなり、その結果DOWN信号“Ｌ”
が出力され、UP／DOWNカウンタ６のカウント値は１だけ
減少し、その値に対応したバッファがその値に対応した
トランジスタをオフ状態 (又はオン状態) とする。従っ
てトランジスタ群７のゲート幅が１Ｗuだけ減少し、１
Ｗu に相当したインピーダンスが増加し、Ｖ_REF＜Ｖ_B
となる。

【００１２】そして、トランジスタ群７のゲート幅は以
後１Ｗu の増減を繰返す。これがＶ_REF＝Ｖ_Bとみなさ
れる安定した状態であり、トランジスタ群７のインピー
ダンスは基準抵抗３の抵抗値と等しい。従って、UP／DO
WNカウンタ６の出力 (Ｑ₁，Ｑ₂…Ｑ_P) は、トランジ
スタ群７のインピーダンスを基準抵抗３の抵抗値と等し
くなるよう制御する制御信号である。

【００１３】同軸線路又はマイクロストリップラインを
駆動する場合、その伝送線路の規格値に等しい抵抗値を
有する基準抵抗３を使用した本出力回路により制御信号
を生成し、その伝送線路を駆動する他のトランジスタ群
７へ、生成した制御信号を入力する。

【００１４】

【発明が解決しようとする課題】トランジスタ群は以上
に説明したように構成されているので、安定した状態に
おいても常にゲート幅に１Ｗu の変動が存在する。図11
においてＰ＝６の場合、トランジスタ76のゲート幅は２
^P-1・Ｗu ＝２⁵・Ｗu ＝32Ｗu である。基準抵抗３の
値が、トランジスタ群７のゲート幅32Ｗu と31Ｗu との
間に存在する場合、UP／DOWNカウンタ６は、32Ｗu に対
応する［100000］及び31Ｗu に対応する［011111］を交
互に出力する。

【００１５】UP／DOWNカウンタ６が［100000］を出力す
る場合、図示しないトランジスタ76のみがオン状態でト
ランジスタ群７のゲート幅はトランジスタ76のゲート幅
と等しく32Ｗu である。UP／DOWNカウンタ６が［01111
1］を出力する場合、トランジスタ71,72 及び図示しな
いトランジスタ73,74,75がオン状態でトランジスタ76は
オフ状態となる。この場合トランジスタ群７のゲート幅
はオン状態のトランジスタ71,72,73,74,75のゲート幅の
総和であって、１Ｗu ＋２Ｗu ＋４Ｗu ＋８Ｗu ＋16Ｗ
u ＝31Ｗu となる。従って、１個のトランジスタ76と５
個のトランジスタ71,72 …75とが交互にオン( オフ) 状
態を繰返す。この繰返されるオン，オフ状態の１サイク
ルにおいてオン状態 (又はオフ状態) となるゲート幅の
総和は32Ｗu ＋31Ｗu ＝63Ｗu となる。

【００１６】即ち、ゲート幅が32Ｗから31Ｗu へ１Ｗu
だけ減少する場合、トランジスタ群７を流れる電流は１
Ｗu 分の電流が減少するのではなく、31Ｗu 分の電流が
増加し32Ｗu 分の電流が減少する。即ち増減する電流の
総和は63Ｗu 分の電流である。このように、トランジス
タ群７のインピーダンスと基準抵抗３とが整合する場合
において、トランジスタ群７のゲート幅が２^k−１（１
＜ｋ≦Ｐ−１）と２^kとの間に存在するときがある。表
１はこのような場合における各トランジスタのゲート幅
とオン・オフの状態を示す表である。表においてトラン
ジスタ群７のゲート幅が２^k・Ｗu の場合は、１個のト
ランジスタ７ (ｋ＋１) がオン状態であり、トランジス
タ群７のゲート幅が (２^k−１) ・Ｗu の場合はｋ個の
トランジスタ71,72 …7kがオン状態である。

【００１７】

【表１】

【００１８】

【表２】

【００１９】表２はトランジスタ群７のゲート幅が（２
^k−１) ・Ｗu から２^k・Ｗu へ遷移する場合の過渡期
における各トランジスタ71,72 …7(ｋ＋1)の状態、及び
ゲート幅が２^k・Ｗu から（２^k−１) ・Ｗu へ遷移す
る場合の過渡期における各トランジスタ71,72 …7(ｋ＋
1)のオン・オフの状態を示す表である。表において、一
方の過渡期から他方の過渡期までに (ｋ＋１) 個のトラ
ンジスタ71,72 …7(ｋ＋1)がオン状態からオフ状態へ
(又はオフ状態からオン状態へ)変化している。

【００２０】このようなオン・オフの状態が繰返えされ
ることにより、トランジスタ群７は(２^k+1−１）・Ｗu
のゲート幅で開閉を繰返し、このゲート幅に相当した
電流が断続される。即ち、トランジスタ群７は小型と
し、そして構成するトランジスタの個数を少なくするた
め、第 (ｋ＋１) 番目のトランジスタのゲート幅を２^k
・Ｗu となしているため、そのゲート幅が（２^k−１)
・Ｗu から２^k・Ｗu へ遷移する場合、断続される電流
が大きく、ノイズが発生する原因となっているという問
題があった。

【００２１】本発明はこのような問題点を解決するため
になされたものであり、トランジスタの状態が遷移する
過渡期においてオン・オフするトランジスタのゲート幅
の総和を小さくすることにより、断続される電流を小と
し、発生するノイズが少ない出力回路を提供することを
目的とする。

【００２２】

【課題を解決するための手段】本発明の出力回路は、第
１番目から第ｋ番目までのトランジスタのゲート幅が２
^i-1（ｉは自然数，１≦ｉ≦ｋ）の倍数であるｋ個のト
ランジスタ及び第（ｋ＋１）番目から第（ｋ＋ｎ）番目
までのトランジスタのゲート幅が２^kの倍数であるｎ個
のトランジスタが並列に接続されたトランジスタ群と、
カウント結果の（ｋ＋１）ビット以上の値をデコードす
るサーモメータ型デコーダとを備え、カウント結果のｋ
ビット以下の値に応じて第１番目から第ｋ番目までのト
ランジスタを選択的に駆動し、サーモメータ型デコーダ
のデコード出力に応じて第（ｋ＋１）番目から第（ｋ＋
ｎ）番目までのトランジスタを選択的に駆動するような
してある。

【００２３】

【作用】本発明の出力回路において、カウント結果がｋ
＋ｎ−１の場合、第１番目から第（ｋ＋ｎ−１）番目ま
での（ｋ＋ｎ−１）個のトランジスタを駆動するので、
トランジスタ群のゲート幅は、Ｗu ＋２Ｗu ＋４Ｗu ＋…＋２^k-1・Ｗu ＋ (ｎ−1)×
２^k・Ｗu となる。そしてトランジスタ群は、そのゲート幅に応じ
た電流を流す。即ちそのゲート幅に応じたインピーダン
スを呈する。

【００２４】カウント結果がｋ＋ｎの場合、第 (ｋ＋
１) 番目から第 (ｋ＋ｎ) 番目までのｎ個のトランジス
タを駆動するので、トランジスタ群のゲート幅は、ｎ・２^k・Ｗu となり、１Ｗu だけゲート幅が拡がる。そしてトランジ
スタ群にはゲート幅１Ｗu 分だけ増加した電流が流れ、
トランジスタ群のインピーダンスはゲート幅１Ｗu 分だ
け低下する。

【００２５】カウント結果がｋ＋ｎ−１及びｋ＋ｎの２
値を交互に繰り返す場合、第 (ｋ＋１) 番目から第 (ｋ
＋ｎ−１) 番目までの (ｎ−１) 個のトランジスタは常
に駆動され第１番目から第ｋ番目までのｋ個のトランジ
スタ及び第 (ｋ＋ｎ) 番目の１個のトランジスタが駆動
又は非駆動を交互に繰返され、トランジスタを流れる電
流は断続される。そしてトランジスタ群のインピーダン
スはゲート幅１Ｗu 分だけの増減を繰返し、その中間に
ある抵抗素子の抵抗値と平衡する。

【００２６】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて説明する。図１は本発明に係る出力回路の第１実施
例を示すブロック図である。電源電圧ＶCCと接地電位GN
D との間に基準抵抗３及びトランジスタ群９が直列に接
続されている。基準抵抗３は図示しない伝送線路の特性
インピーダンスの規格値に等しい抵抗値を持たせる。基
準抵抗３とトランジスタ群９との接続点の電圧Ｖ_Bが比
較回路５へ帰還される。

【００２７】基準電圧発生回路４は基準電圧Ｖ_REF＝（ＶCC−GND ) ×1/2 を発生し、比較回路５へ与える。比較回路５は、基準電
圧Ｖ_REFと電圧Ｖ_Bとを比較し、Ｖ_REF＜Ｖ_Bの場合は
UP信号“Ｈ”を、Ｖ_REF＞Ｖ_Bの場合はDOWN信号“Ｌ”
を、UP／DOWNカウンタ６へ入力する。UP／DOWNカウンタ
６はUP信号 (又はDOWN信号)が入力された場合、クロッ
クパルスをアップ (又はダウン) カウントし、カウント
した結果である下位ビット出力Ｑ₁，Ｑ₂，Ｑ₃を、夫
々バッファ91a,92a,93a を介してトランジスタ91,92,93
へ入力し、上位ビット出力Ｑ₄，Ｑ₅，Ｑ₆を夫々デコ
ーダ８へ入力する。デコーダ８は入力されたUP／DOWNカ
ウンタ６の上位ビット出力を温度計式にデコードするデ
コーダであって、デコードした結果のＰ₁，Ｐ₂，
Ｐ₃，Ｐ₄を、夫々バッファ94a,95a,96a,97a を介して
トランジスタ94,95,96,97 へ入力する。デコードした結
果のＰ₅，Ｐ₆，Ｐ₇は出力しない。

【００２８】図２は図１における比較回路５の回路図の
１例である。Ｐ₁トランジスタ51、Ｐ₂トランジスタ52
は同一の特性を有するＰ形トランジスタであって、その
ソースはいずれも電源電圧ＶCCに接続され、そのゲート
は相互に接続され、そのドレインはＮ₁トランジスタ5
3、Ｎ₂トランジスタ54のドレインに夫々接続されてい
る。Ｎ₁, Ｎ₂の両トランジスタ53,54 は同一の特性を
有するＮ形トランジスタである。Ｐ₁, Ｎ₁の両トラン
ジスタのドレインの接続点はＰ₁, Ｐ₂の両トランジス
タ51,52 のゲートの接続点に接続されている。

【００２９】従ってトランジスタＰ₁のドレイン電流
は、そのドレイン, ソース間電圧の大小にほぼ比例する
ので、一種の抵抗とみなしても大きい誤りではない。Ｐ
₂, Ｎ₂の両トランジスタ52,54 のドレインの接続点
は、インバータ56に接続され、出力電位Ｖ₀を与える。
両トランジスタ53,54 のソースは相互に接続され、その
接続点と接地との間に電流源55が介装されている。電流
源55は図示しないトランジスタよりなり、常に一定の電
流Ｉ₀を流す。トランジスタ53のゲートには基準電圧Ｖ
_REFが与えられ、トランジスタ54のゲートには電圧Ｖ_B
が与えられる。

【００３０】Ｐ₁，Ｐ₂の両トランジスタ51,52 を流れ
る電流を夫々Ｉ_P1，Ｉ_P2とすると、両トランジスタ51,5
2 のゲートは接続されているのでＩ_P1＝Ｉ_P2となる。Ｎ
₁, Ｎ₂の両トランジスタ53,54 を流れる電流を夫々Ｉ
_N1，Ｉ_N2とするとＩ₀＝Ｉ_N1＋Ｉ_N2となる。

【００３１】インバータ56において、電源電圧ＶCCと接
地電位GND との間にＰ₃トランジスタ57及びＮ₃トラン
ジスタ58が直列に接続され、Ｐ₃, Ｎ₃の両トランジス
タ57,58 のゲートは相互に接続され、そしてＰ₂, Ｎ₂
の両トランジスタ52,54 のドレインの接続点に接続され
ている。Ｐ₃, Ｎ₃の両トランジスタ57,58 のドレイン
の接続点はUP／DOWNカウンタ６へ接続されている。

【００３２】インバータ56へ与えられる出力電位Ｖ₀が
一定の閾値より低下するとＰ₃トランジスタ57がオン状
態となり、ＶCCを“Ｈ”として出力し、出力電位Ｖ₀が
一定の閾値より上昇するとＮ₃トランジスタ58がオン状
態となり接地電位を“Ｌ”として出力する。この閾値は
Ｐ₃, Ｎ₃の両トランジスタのゲート幅の比を変化させ
ることより調節される。

【００３３】次に比較回路５の動作について説明する。 (Ｖ_REF＝Ｖ_Bの場合）Ｎ₁, Ｎ₂の両トランジスタ53,
54 の特性が等しく、Ｖ_REF＝Ｖ_Bである故、Ｉ_N1＝Ｉ
_N2＝Ｉ₀／２となる。またＰ₁，Ｎ₁の両トランジスタ
51,53 は直列に接続され、Ｐ₂, Ｎ₂の両トランジスタ
52,54 も直列に接続されているので、Ｉ_P1＝Ｉ_N1, Ｉ_P2
＝Ｉ_N2となる。

【００３４】(Ｖ_REF＜Ｖ_Bの場合）Ｎ₁, Ｎ₂の両ト
ランジスタ53,54 の特性が等しく、Ｖ_REF＜Ｖ_Bである
故、Ｉ_N1＜Ｉ_N2となる。Ｉ_N2−Ｉ_N1＝ΔＩとすると、Ｉ
_N1＝（Ｉ₀／２）−（ΔＩ／２），Ｉ_N2＝（Ｉ₀／２）
＋（ΔＩ／２）となる。Ｐ₁，Ｎ₁の両トランジスタ5
1,53 は直列に接続されている故、Ｉ_P1＝Ｉ_N1となり、
Ｐ₁，Ｐ₂の両トランジスタ51,52 のゲートは接続され
ている故、Ｉ_P2＝Ｉ_P1となる。故にＩ_P2＝（Ｉ₀／２）
−（ΔＩ／２）となる。Ｉ_P2とＩ_N2との差の電流ΔＩは
インバータ56から供給される。この電流供給を受けるた
め、出力電位Ｖ₀は低くなる。電位低下は多少緩やかで
あるので、インバータ56により急峻な波形に整形され、
“Ｈ”が出力される。

【００３５】(Ｖ_REF＞Ｖ_Bの場合）Ｉ_N1＞Ｉ_N2とな
り、Ｉ_N1−Ｉ_N2＝ΔＩとすると、Ｉ_N1＝（Ｉ₀／２）＋
（ΔＩ／２），Ｉ_N2＝（Ｉ₀／２）−（ΔＩ／２）とな
る。Ｐ₁，Ｎ₁の両トランジスタ51,53 は直列に接続さ
れているので、Ｉ_P1＝Ｉ_N1となり、Ｉ_P2＝Ｉ_P1となる。
Ｉ_P2＝（Ｉ₀／２）＋（ΔＩ／２）とＩ_N2＝（Ｉ₀／
２）−（ΔＩ／２）との差の電流ΔＩはインバータ56へ
流出する。この電流流出を行なうため、出力電位Ｖ₀は
高くなる。電位上昇は多少緩やかであるので、インバー
タ56により急峻な波形に整形され“Ｌ”が出力される。

【００３６】図３は図10におけるUP／DOWNカウンタ６の
回路図の１例である。図示しないCPU から与えられるク
ロック信号CLK が初段のT-FF 61 の端子Ｔに入力されT-
FF 61 の出力Ｑは端子ＱからNANDゲート32及び出力端子
Ｑ₁に与えられ出力バーＱは端子バーＱからNANDゲート
29に与えられる。比較回路５からのUP(DOWN)信号は一方
でNANDゲート22,23 …2P (Ｐは自然数) に入力されて、
他方でインバータ69を介してNANDゲート32,33 …3Pに入
力されている。両NANDゲート22,32 の出力はNANDゲート
42に入力され、NANDゲート42の出力は次段のT-FF 62 の
端子Ｔに入力されている。以下同様に接続されたUP／DO
WNカウンタ６はＰ段のT-FF 61,62…6Pがカスケード接続
されたものよりなりＰ個の出力端子Ｑ₁，Ｑ₂…Ｑ_Pを
備えている。

【００３７】各T-FF 61,62…6Pはアップエッジで動作す
るフリップフロップである。そしてUP／DOWNカウンタ６
がカウントした結果は、出力端子Ｑ₁，Ｑ₂…Ｑ_Pを介
してトランジスタ群９へ入力される。次にUP／DOWNカウ
ンタ６の動作について説明する。

【００３８】(UPカウント動作の場合)UP信号“Ｈ”が入
力されるので、NANDゲート22,23 …2Pが開き、NANDゲー
ト32,33 …3Pが閉じる。その閉じたNANDゲート32,33 …
3Pの出力は“Ｈ”となるのでNANDゲート42,43 …4Pは開
く。従ってT-FF 61,62… 6(P−1)の出力バーＱが次段の
T-FF 62,63…6Pに入力される。アップエッジで動作する
T-FFに前段のT-FFの出力バーＱが入力されるので、本カ
ウンタ６はUPカウンタとして動作する。

【００３９】(DOWNカウント動作の場合)DOWN信号“Ｌ”
が入力されるのでNANDゲート22,23 …2Pが閉じ、NANDゲ
ート32,33 …3Pが開く。その閉じたNANDゲート22,23 …
2Pの出力は“Ｈ”となるので、NANDゲート42,43 …4Pは
開く。従ってT-FF 61,62… 6(P−1)の出力Ｑが次段のT-
FF 62,63…6Pに入力される。アップエッジ動作するT-FF
に前段のT-FFの出力Ｑが入力されるので本カウンタ６は
DOWNカウンタとして動作する。

【００４０】図４は図１におけるデコーダ８の回路図の
１例として３入力・７出力のサーモメータ型デコーダを
示すものであって、参考文献：T.Miki et al“An 80-MH
z 8-bit CMOS D/A Converter”IEEE Journal of Slid-S
tate Circuits. vol.sc-21.no.6 December 1986のFig.3
より引用したものである。図において83はインバー
タ、84は３入力NANDゲート、85は２入力NANDゲート、86
は２入力ORゲート、87は２入力NOR ゲート、88は２入力
AND ゲート、そして89は３入力NOR ゲートである。

【００４１】UP／DOWNカウンタ６の出力端子Ｑ₄，
Ｑ₅，Ｑ₆からの３ビットがＱ_k+1，Ｑ_k+2，Ｑ_k+3と
して入力され、７ビットの出力Ｐ₁，Ｐ₂…Ｐ₇のうち
Ｐ₁，Ｐ₂，Ｐ₃，Ｐ₄が使用される。表３は図４に示
す３ビット入力・７ビット出力のデコーダ８の入力及び
出力の真理値表である。

【００４２】

【表３】

【００４３】本表に示すように、入力されたビットの値
に対応する数だけ下位ビットより１を並べて出力するデ
コーダ８は、その様子があたかも温度計の赤いアルコー
ルの柱に似ているのでサーモメータ型デコーダと呼ばれ
る。バッファ91a,92a …97a は、その似ビットが“Ｈ”
(“Ｌ”) の場合、夫々の対応するトランジスタ91,92
…97をオン状態 (オフ状態) とする。各トランジスタ9
1,92 …97のドレインは、夫々端子Ａに接続され、端子
Ａに電源電圧ＶCCが基準抵抗３を介して与えられる。各
トランジスタ91,92 …97のソースは、夫々端子Ｂに接続
され、端子Ｂに接地電位GND が与えられる。そして全ト
ランジスタ91,92 …97が並列に接続された集合体がトラ
ンジスタ群９である。

【００４４】３個のトランジスタ91,92,93のゲート幅
は、夫々Ｗu,２Ｗu,４Ｗu であり、４個のトランジスタ
94,95,96,97 のゲート幅は、いずれも８Ｗu である。Ｗ
u はトランジスタ91のゲート幅であり、単位はμm であ
る。トランジスタのゲート幅は、そのトランジスタのコ
ンダクタンスに比例し、インピーダンスに反比例する。
トランジスタ群９のゲート幅はオン状態のトランジスタ
のゲート幅の和として与えられる。次にトランジスタ群
９の動作について説明する。

【００４５】UP／DOWNカウンタ６の出力（Ｑ₁，Ｑ₂…
Ｑ₆）がいずれも０の場合、デコーダの出力（Ｐ₁，Ｐ
₂，Ｐ₃，Ｐ₄）も０であり、トランジスタ群９の全ト
ランジスタがオフ状態となり、そのインピーダンスは無
限大となり、電圧Ｖ_Bの値はＶCCとなり、Ｖ_REF＜Ｖ_B
となるので、UP信号として“Ｈ”が出力され、UP／DOWN
カウンタ６のカウンタ値は増加し31になる。

【００４６】(カウンタ値が31の場合)31は２進数で［01
1111］であり、UP／DOWNカウンタ６の出力Ｑ₆は０で、
出力Ｑ₅，Ｑ₄…Ｑ₁は夫々１である。出力［Ｑ₁，Ｑ
₂，Ｑ₃］は［1,1,1 ］である故、夫々バッファ91a,92
a,93a を介してトランジスタ91,92,93をオン状態とす
る。即ち出力［Ｑ₁，Ｑ₂，Ｑ₃］は、トランジスタ群
９のトランジスタ91,92,93をオン・オフする制御信号で
ある。出力［Ｑ₄，Ｑ₅，Ｑ₆］は［1,1,0 ］であり、
デコーダ８でデコードされ、その出力［Ｐ₁，Ｐ₂，Ｐ
₃，Ｐ₄］は［1,1,1,0 ］となり、夫々バッファ94a,95
a,96a,97a を介してトランジスタ94,95,96,97 へ与えら
れる。そして３個のトランジスタ94,95,96がオン状態と
なり、トランジスタ97はオフ状態となる。即ち出力［Ｐ
₁，Ｐ₂，Ｐ₃，Ｐ₄］はトランジスタ群９のトランジ
スタ94,95,96,97 をオン・オフする制御信号である。

【００４７】従ってトランジスタ群９のゲート幅は、Ｗu ＋２Ｗu ＋４Ｗu ＋８Ｗu ＋８Ｗu ＋８Ｗu ＝31Ｗu となり、そのインピーダンスは無限大より低下し、電圧
Ｖ_BもＶCCより低下する。この状態で、まだＶ_REF＜Ｖ
_Bであると、更にUP信号として“Ｈ”が出力さ、UP／DO
WNカウンタ６のカウンタ値は32になる。

【００４８】(カウンタ値が32の場合)32は２進数で［10
0000］であり、UP／DOWNカウンタ６の出力Ｑ₆は１で、
出力Ｑ₅，Ｑ₄…Ｑ₁は夫々０である。出力［Ｑ₁，Ｑ
₂，Ｑ₃］は［0,0,0 ］であるので、トランジスタ91,9
2,93はオフ状態となる。出力［Ｑ₄，Ｑ₅，Ｑ₆］は
［0,0,1 ］であるので、デコーダ８の出力［Ｐ₁，
Ｐ₂，Ｐ₃，Ｐ₄］は［1,1,1,1 ］となり、トランジス
タ94,95,96,97 はオン状態となる。従ってトランジスタ
群９のゲート幅は８Ｗu ＋８Ｗu ＋８Ｗu ＋８Ｗu ＝32Ｗu となり、そのインピーダンスはゲート幅１Ｗu 分低下
し、電圧Ｖ_Bも更に低下する。この状態でＶ_REF＞Ｖ_B
となると、DOWN信号として“Ｌ”が出力され、UP／DOWN
カウンタ６のカウント値は31になり、トランジスタ群９
のゲート幅は31Ｗuとなり、そのインピーダンスはゲー
ト幅１Ｗu 分高くなり、電圧Ｖ_Bも高くなる。そしてこ
の状態が繰返される。

【００４９】以上述べたようにUP／DOWNカウンタ６のカ
ウント値31及び32が交互に出力され、トランジスタ群９
のインピーダンスと基準抵抗３とが平衡する場合があ
る。この場合において、３個のトランジスタ94,95,96は
常にオン状態である。そして３個のトランジスタ91,92,
93はオン・オフ状態を繰返し、１個のトランジスタ97は
オン・オフ状態を繰返す。そのオン・オフ (又はオフ・
オン) を繰返すゲート幅の総和は１Ｗu ＋２Ｗu ＋４Ｗu ＋８Ｗu ＝15Ｗu である。そしてこのゲート幅15Ｗu に応じた電流が断続
される。このゲート幅15Wu の値は従来のトランジスタ
群７が、カウント値の31と32との間で平衡する場合のオ
ン・オフを繰返すゲート幅の総和63Ｗu と比較して、約
1/4 となっている。

【００５０】従ってデコーダ８及びトランジスタ群９の
出力回路に使用することにより過渡的に変化するトラン
ジスタのゲート幅の総和が小となり、断続される電流が
少なくなる。このように電圧Ｖ_Bを基準電圧Ｖ_REFに等
しくするよう帰還することにより、トランジスタ群９の
インピーダンスと線路の特性インピーダンスの規格値と
を平衡させる制御信号を発生し、デコーダ８及びトラン
ジスタ群９を使用することによりトランジスタで断続す
る電流を少なくしている。

【００５１】図５は本発明に係る出力回路の第２実施例
を示すブロック図である。UP／DOWNカウンタ６はカウン
トした結果である下位ビット出力Ｑ₁，Ｑ₂…Ｑ_kを夫
々バッファ91a,92a …9ka を介してトランジスタ群９へ
似し、上位ビット出力Ｑ_k+1，Ｑ_k+2…Ｑ_k+iを、夫々
デコーダ８へ入力する。そしてUP／DOWNカウンタ６は図
３に示すUP／DOWNカウンタと同様のものであり、その下
位ビット出力Ｑ₁，Ｑ₂…Ｑ_kはトランジスタ群９のト
ランジスタ下位ｋ個のオン・オフを制御する制御信号で
ある。

【００５２】デコーダ８は入力されたビットの値に対応
する数だけ下位ビットより１を並べて出力するｉ入力ｑ
出力（ｑは自然数）のサーモメータ型デコーダであっ
て、ｑ＝２ⁱ−１で与えられる。デコードした結果のＰ
₁，Ｐ₂…Ｐ_qのうちＰ₁，Ｐ₂…Ｐ_n（ｎ＜ｑ）が、
夫々バッファ901a,902a …90naを介してトランジスタ群
９へ入力される。デコードした結果のＰ_n+1，Ｐ_n+2…
Ｐ_qは出力しない。そして、入力Ｑ_k+1，Ｑ_k+2…Ｑ
_k+i-1が１（０）で入力Ｑ_k+iが０（１）の場合は出力
Ｐ₁，Ｐ₂…Ｐ_n-1が１（１）で出力Ｐ_nが０（１）で
ある。

【００５３】図６は図５におけるトランジスタ群９の回
路図である。UP／DOWNカウンタ６がカウントした結果の
下位ビット出力Ｑ₁，Ｑ₂…Ｑ_kが、夫々バッファ９１
ａ，９２ａ…９ｋａを介してトランジスタ91,92 …9k
へ入力される。そしてデコーダ８がデコードした結果の
出力Ｐ₁，Ｐ₂…Ｐ_nが夫々バッファ901a,902a …90na
を介してトランジスタ901,902 …90n へ入力される。バ
ッファ91a,92a …9ka,901a,902a…90naはバッファ群9a
を構成し、その入力が“Ｈ” (“Ｌ”) の場合、夫々の
対応するトランジスタ91,92 …9k,901,902…90n をオン
状態 (オフ状態) とする。各トランジスタ91,92 …90n
のドレインは夫々端子Ａに接続され、端子Ａに電源電圧
ＶCCが基準抵抗３を介して与えられる。各トランジスタ
91,92 …90n のソースは夫々端子Ｂに接続され、端子Ｂ
に接地電位GND が与えられる。

【００５４】各トランジスタ91,92 …9kのゲート幅は夫
々初項１, 公比２の等比級数とＷuとの積で与えられ、
各トランジスタ901,902 …90n のゲート幅はいずれも２
^k・Ｗu である。Ｗはトランジスタ91のゲート幅であ
り、単位はμm である。全トランジスタ91,92 …90n が
並列に接続された集合体がトランジスタ群９である。そ
の他の構成は図１と同様であるので同一部分に同一符号
を付して説明を省略する。

【００５５】次に基準抵抗３の抵抗値とトランジスタ群
９のインピーダンスとを整合するため、２^l・Ｗu(ｌは
自然数）と（２^l−１）Ｗu との間のゲート幅を有する
トランジスタ群９を必要とする場合、図５においてｋ，
ｎ及びｉの定め方について説明する。この場合、２^l＝
ｎ・２^kとなるようｎ，ｋを定め、２^i-1≦ｎ＜２ⁱ−
１となるようｉを定める。

【００５６】即ちゲート幅が 128Ｗu と 127Ｗu とを交
互に遷移するトランジスタ群９を必要とする場合、 128＝２⁷＝８×２⁴＝８×16 となるので、ｎ＝８，ｋ＝４とし、ゲート幅が16Ｗu で
ある８個のトランジスタ及びゲート幅がＷu,２Ｗu,４Ｗ
u,８Ｗu である４個のトランジスタによりトランジスタ
群９を構成する。その場合ｎ＝８であるので、２³−１＜８＜２⁴−１７＜８＜15 となり、ｉ＝４とし、４入力15出力のサーモメータ型デ
コーダを使用し、Ｐ₁，Ｐ₂…Ｐ₈を出力し、Ｐ₉，Ｐ
₁₀…Ｐ₁₅を出力しない。

【００５７】また、 128＝４×２⁵＝４×32 であるのでｎ＝４, ｋ＝５とするとゲート幅が32Ｗであ
る４個のトランジスタ及びゲート幅がＷu,２Ｗu,４Ｗu,
８Ｗu,16Ｗu である５個のトランジスタによりトランジ
スタ群９を構成できる。この場合ｎ＝４であるので、２²−１＜４＜２³−１３＜４＜７となり、ｉ＝３とし３入力７出力のサーモメータ型デコ
ーダを使用するとよい。

【００５８】前者の場合は過渡的に変化するトランジス
タのゲート幅の和が31Ｗu であり、後者の場合は63Ｗu
である。従って後者と比較して前者の方が断続される電
流が約半分となっている。

【００５９】以上のようにｋ，ｎ，ｉを定めた場合の動
作について説明する。ゲート幅（２^l−１）・Ｗu を得
るべくUP／DOWNカウンタ６がカウンタ値（２^l−１）を
出力すると、その出力Ｑ₁，Ｑ₂…Ｑ_k+i-1がいずれも
１となり、出力Ｑ_k+iは０となる。それ故、デコーダ８
のデコード結果の出力Ｐ₁，Ｐ₂…Ｐ_n-1がいずれも１
となり、（ｋ＋ｎ−１）個のトランジスタ91,92 …90
(ｎ＋1)がオン状態となり、１個のトランジスタ90n が
オフ状態となり、トランジスタ群９のゲート幅はＷu ＋２Ｗu ＋４Ｗu ＋…＋２^k-1・Ｗu ＋ (ｎ−1)・２^k・Ｗu ＝（２^k−1)・Ｗu ＋２^l・Ｗu −２^k・Ｗu ＝（２^l−1)・Ｗu となる。

【００６０】またゲート幅２^l・Ｗu を得るべくUP／DO
WNカウンタ６がカウント値２^lを出力すると、その出力
Ｑ₁，Ｑ₂…Ｑ_k+i-1がいずれも０となり、出力Ｑ_k+i
は１となる。それ故、デコーダ８のデコード結果の出力
Ｐ₁，Ｐ₂…Ｐ_nがいずれも１となり、ｋ個のトランジ
スタ91,92 …9kがオフ状態となり、ｎ個のトランジスタ
901,902 …90n がオン状態となり、トランジスタ群９の
ゲート幅はｎ・２^k・Ｗu ＝２^l・Ｗu となる。

【００６１】このように電圧Ｖ_Bを基準電圧Ｖ_REFに等
しくするよう帰還することによりトランジスタ群９のイ
ンピーダンスと線路のインピーダンスの規格値とを平衡
させる制御信号を発生し、デコーダ８及びトランジスタ
群９を使用することにより、トランジスタで断続する電
流を少なくしている。

【００６２】図７は本発明に係る出力回路の第３実施例
を示すブロック図である。電源電圧ＶCCと接地電位GND
との間に基準抵抗３及び第１トランジスタ群９が直列に
接続されている。第１トランジスタ群９及び第２トラン
ジスタ群10は図６に示すトランジスタ群９と同様のもの
である。

【００６３】基準抵抗３は伝送線路20の特性インピーダ
ンスの規格値 (例えば50オーム) に等しい抵抗値を有し
ている。UP／DOWNカウンタ６は図３に示すUP／DOWNカウ
ンタと同様のものであり、カウントした結果の下位ビッ
ト出力Ｑ₁，Ｑ₂…Ｑ_kを、第１バッファ群9aを介して
第１トランジスタ群９へ入力し、第２バッファ群10aを
介して第２トランジスタ群10へ入力する。そして上位ビ
ット出力Ｑ_k+i, Ｑ_k+2…Ｑ_k+iをデコーダ８へ入力す
る。デコーダ８は入力されたビットの値に対応する数だ
け下位ビットより１を並べて出力するｉ入力ｑ出力のサ
ーモメータ型デコーダであってもｑ＝２ⁱ−１で与えら
れる。デコードした結果のＰ₁，Ｐ₂…Ｐ_qのうち
Ｐ₁，Ｐ₂…Ｐ_nが第１バッファ群9aを介して第１トラ
ンジスタ群９へ入力され、第２バッファ群10a を介して
第２トランジスタ群10へ入力される。デコードした結果
のＰ_n+1，Ｐ_n+2…Ｐ_qは出力しない。

【００６４】第１バッファ群9aは図５におけるバッファ
群9aと同様のものである。図８は図７における第２バッ
ファ群10a の回路図である。UP／DOWNカウンタ６がカウ
ントした結果の下位ビット出力Ｑ₁，Ｑ₂…Ｑ_kが、夫
々AND ゲート91b,92b …9kbを介して第２トランジスタ
群10のトランジスタ91,92 …9kへ入力される。そしてデ
コーダ８がデコードした結果の出力Ｐ₁，Ｐ₂…Ｐ
_nが、夫々AND ゲート901b,902b …90nbを介して第２ト
ランジスタ群10のトランジスタ901,902 …90n へ入力さ
れる。AND ゲート91b,92b …9kb,901b,902b …90nbへ
は、図示しないCPU からの出力イネーブル信号が入力さ
れており、その出力イネーブル信号が“Ｈ”であって、
UP／DOWNカウンタ６又はデコーダ８からの入力が“Ｈ”
(“Ｌ”) の場合、対応するトランジスタ91,92 …9k,9
01,902…90n は夫々オン状態 (オフ状態) となる。

【００６５】電源電圧ＶCCが第２トランジスタ群10の端
子Ａに接続されている。伝送線路20は、集積回路を搭載
した基板上のマイクロストリップライン又は同軸線路等
の分布定数回路とみなされる伝送線路であって、そのス
トリップ導体又は中心導体の一端は第２トランジスタ群
10の端子Ｂに接続され、その他端は受信装置30に接続さ
れている。伝送線路20の接地導体又は外部導体は、その
両端において接地されている。そして伝送線路20は論理
レベル“Ｈ”を表わす電圧値を伝送する。電源電圧ＶCC
を２Ｖに設定した場合、伝送される論理レベル“Ｈ”は
1.2Ｖである。受信装置30は伝送された論理レベル
“Ｈ”を弁別できる入力回路を有する。その他の構成は
図１と同様であるので、同一部分に同一符号を付して説
明を省略する。

【００６６】次に出力回路が伝送線路20の特性インピー
ダンスの規格値に等しい出力インピーダンスで、論理レ
ベル“Ｈ”を出力する動作について説明する。電圧Ｖ_B
が比較回路５へ帰還されることにより、UP／DOWNカウン
タ６及びデコーダ８は制御信号を出力し、第１トランジ
スタ群９のインピーダンスは、伝送線路20の特性インピ
ーダンスの規格値と平衡する。この制御信号は第２トラ
ンジスタ群10へ与えられているので、出力イネーブル信
号が“Ｈ”の場合、第２トランジスタ群10の出力インピ
ーダンスも伝送線路20の特性インピーダンスの規格値と
平衡する。そして両トランジスタ群９,10 においてトラ
ンジスタにより断続される電流は少ない。

【００６７】従って電源電圧ＶCCの電圧が第２トランジ
スタ群10を介して論理レベル“Ｈ”として伝送線路20へ
与えられ、伝送線路20は論理レベル“Ｈ”を伝送し、受
信装置30は論理レベル“Ｈ”を受信する。このようにデ
コーダ８及び両トランジスタ群９,10 を用いることによ
り、トランジスタが断続するデコーダを少なくし、伝送
線路20を、その特性インピーダンスの規格値に等しい出
力インピーダンスで駆動することができる。なお、本実
施例において“Ｈ”レベルを表わす電位として 1.2Ｖを
割り当てたが、これは１例であって弁別可能な電位であ
ればこの限りではない。

【００６８】図９は本発明に係る出力回路の第４実施例
を示すブロック図である。電源電圧ＶCCと接地電位GND
との間に基準抵抗３及び第１トランジスタ群９が直列に
接続されている。第１トランジスタ群９、第２トランジ
スタ群10及び第３トランジスタ群11は図６に示すトラン
ジスタ群９と同様のものである。基準抵抗３は伝送線路
20の特性インピーダンスの規格値 (例えば50オーム) に
等しい抵抗値を有している。UP／DOWNカウンタ６は図３
に示すUP／DOWNカウンタカウンタと同様のものであり、
カウントした結果の下位ビット出力Ｑ₁，Ｑ₂…Ｑ
_kを、第１バッファ群9aを介して第１トランジスタ群９
へ入力し、第２バッファ群10a を介して第２トランジス
タ群10へ入力し、第３バッファ群11a を介して第３トラ
ンジスタ群11へ入力する。そして上位ビット出力
Ｑ_k+i, Ｑ_k+2…Ｑ_k+iをデコーダ８へ入力する。

【００６９】デコーダ８は入力されたビットの値に対応
する数だけ下位ビットより１を並べて出力するｉ入力ｑ
出力のサーモメータ型デコーダであってｑ＝２ⁱ−１で
与えられる。デコードした結果のＰ₁，Ｐ₂…Ｐ_qのう
ちＰ₁，Ｐ₂…Ｐ_nが第１バッファ群9aを介して第１ト
ランジスタ群９へ入力され、第２バッファ群10a を介し
て第２トランジスタ群10へ入力され、第３バッファ群11
a を介して第３トランジスタ群11へ入力される。デコー
ドした結果のＰ_n+i, Ｐ_n+2…Ｐ_qは出力しない。

【００７０】第１バッファ群9aは図５におけるバッファ
群9aと同様のものである。第２バッファ群10a 及び第３
バッファ群11a は図８に示すバッファ群10a と同様のも
のである。電源電圧ＶCCが第２トランジスタ群10の端子
Ａへ与えられ、第２トランジスタ群10の端子Ｂは第３ト
ランジスタ群11の端子Ａに接続され、第３トランジスタ
群11の端子Ｂへ接地電位GND が与えられる。そして図示
しないCPU からの出力イネーブル信号の一方が第２バッ
ファ群10a へ与えられ、他方がインバータ12を介して第
３バッファ群11a へ与えられる。

【００７１】電圧Ｖ_Bが比較回路５へ帰還されることに
より、UP／DOWNカウンタ６及びデコーダ８は制御信号を
出力し、第１トランジスタ群９のインピーダンスは伝送
線路20の特性インピーダンスの規格値と平衡する。この
制御信号は第２トランジスタ群10及び第３トランジスタ
群11へ与えられているので、出力イネーブル信号が
“Ｈ” (“Ｌ”) の場合、第２ (第３) トランジスタ群
10(11)の出力インピーダンスも伝送線路20の特性インピ
ーダンスの規格値と平衡する。そして、３個のトランジ
スタ群９,10,11においてトランジスタにより断続される
電流は少ない。

【００７２】従って、出力イネーブル信号が“Ｈ”
(“Ｌ”) の場合、第２バッファ群10aの全AND ゲート91
b,92b …90nbは開路 (閉路) し、第３バッファ群11a の
全ANDゲートは閉路 (開路) し、第２トランジスタ群10
の出力インピーダンスは制御信号によって定まり (無限
大となり) 、第３トランジスタ群11の出力インピーダン
スは無限大となる (制御信号によって定まる) 。

【００７３】伝送線路20は基板上のマイクロストリップ
ラインや同軸ケーブル等の分布定数回路とみなされる伝
送線路であって、そのストリップ導体又は中心導体の一
端は、両トランジスタ群10,11 の接続点に接続され、そ
の他端は受信装置30に接続されている。伝送線路20の接
地導体又は外部導体は、その両端において接地されてい
る。そして伝送線路20は論理レベルの“Ｈ”又は“Ｌ”
を表わす電圧値を伝送する。電源電圧ＶCCを２Ｖに設定
した場合、伝送される論理レベルの“Ｈ”は 1.2Ｖであ
り、“Ｌ”は 0.4Ｖである。受信装置30は伝送された論
理レベル“Ｈ”又は“Ｌ”を弁別できる入力回路を有す
る。

【００７４】次に出力回路が伝送線路20の特性インピー
ダンスの規格値に等しい出力インピーダンスで論理レベ
ル“Ｈ”又は“Ｌ”を出力する動作について説明する。
出力イネーブル信号が“Ｈ”の場合、電源電圧ＶCC K電
圧が第２トランジスタ群10を介して論理レベル“Ｈ”と
して伝送線路20へ与えられ、出力イネーブル信号が
“Ｌ”の場合、接地電位GND の電位が第３トランジスタ
群11を介して論理レベル“Ｌ”として伝送線路20へ与え
られる。伝送線路20は論理レベル“Ｈ” (又は“Ｌ”)
を伝送し、受信装置30は論理レベル“Ｈ” (又は
“Ｌ”) を受信する。

【００７５】このように論理レベル“Ｈ” (又は
“Ｌ”) を出力する第２トランジスタ群10(又は第３ト
ランジスタ群11) の出力インピーダンスは伝送線路の特
性インピーダンスの規格値に等しく、トランジスタによ
り断続される電流は少ない。本実施例に示した出力回路
は半導体装置が外部にデータを出力する回路に使用され
る。そして“Ｈ”及び“Ｌ”を弁別できる回路を有する
半導体装置によって利用される。なお、本実施例におい
て“Ｈ” (“Ｌ”) レベルを表わす電位として 1.2Ｖ
(0.4Ｖ) を割り当てたが、これは１例であって、弁別可
能な電位であればこの限りではない。

【００７６】

【発明の効果】以上のように本発明の出力回路にあって
は第 (ｋ＋１) 番目から第ｎ番目までのトランジスタの
ゲート幅が２^kの倍数となしてあり、UP／DOWNカウンタ
が出力する（ｋ＋１）ビット以上の値に応じてサーモメ
ータ型デコーダが第（ｋ＋１）番目以上のトランジスタ
を駆動するようなしてあるので、カウント結果がｎ・２
^k−１及びｎ・２^kの２値を交互に繰り返す場合にあっ
てもトランジスタにより断続されるデコーダが小さく、
発生するノイズが少ない優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明に係る出力回路の第１実施例のブロック
図である。

【図２】図１における比較回路５の回路図の１例であ
る。

【図３】図１におけるUP／DOWNカウンタ６の回路図の１
例である。

【図４】図１におけるデコーダ８の回路図の１例であ
る。

【図５】本発明に係る出力回路の第２実施例のブロック
図である。

【図６】図５におけるトランジスタ群９の回路図であ
る。

【図７】本発明に係る出力回路の第３実施例のブロック
図である。

【図８】図７における第２バッファ群10a の回路図であ
る。

【図９】本発明に係る出力回路の第４実施例のブロック
図である。

【図１０】従来の出力回路のブロック図である。

【図１１】図10におけるトランジスタ群７の動作を示す
タイムチャートである。

【符号の説明】

３基準抵抗４基準電圧発生回路５比較回路６ UP／DOWNカウンタ８デコーダ９,10,11 トランジスタ群 20 伝送線路 30 受信装置

Claims

【特許請求の範囲】

【請求項１】複数のトランジスタを並列に接続したト
ランジスタ群と抵抗素子とで直列回路を形成し、トラン
ジスタ群及び抵抗素子の接続点の電位と所定電位とを比
較し、その比較結果に応じてクロックパルスをアップカ
ウント又はダウンカウントし、そのカウント結果に応じ
てトランジスタ群を選択的に駆動することによりトラン
ジスタ群の出力インピーダンスを制御する出力回路にお
いて、前記トランジスタ群は第１番目から第ｋ番目まで
のトランジスタのゲート幅が初項１、公比２の等比級数
の倍数であるｋ個のトランジスタ及び第（ｋ＋１）番目
から第（ｋ＋ｎ）番目までのトランジスタのゲート幅が
２^kの倍数であるｎ個のトランジスタを並列に接続して
あり、前記カウント結果の（ｋ＋１）ビット以上の値を
デコードするデコーダを備え、前記カウント結果のｋビ
ット以下の値に応じて第１番目から第ｋ番目までのトラ
ンジスタを選択的に駆動し、前記デコーダのデコード出
力に応じて第（ｋ＋１）番目から第（ｋ＋ｎ）番目まで
のトランジスタを選択的に駆動するようなしてあること
を特徴とする出力回路。
【請求項２】デコーダがサーモメータ型デコーダであ
る請求項１記載の出力回路。