JP2014500664A - 調整可能な有限インパルス応答トランスミッタ - Google Patents

Abstract

シリアルデータのビットを表す出力信号を生成するための装置および方法を提供する。トランスミッタ（２００）は、出力ノードで出力信号を生成するように構成されたドライバ回路（２０６）と、ドライバ回路に連結された割当制御モジュール（２５０）とを含む。ドライバ回路は、複数のデータビットに基づいて出力信号を生成するように構成された複数のドライバ支脈（２３２，２３０，２３４，２３６）を含む。割当制御モジュールは、複数のデータビットのそれぞれのデータビットに、複数のドライバ支脈のそれぞれのサブセットを割当てるように構成されており、各サブセットは、そのそれぞれのデータビットによって影響を受ける出力信号の構成要素を生成する。
【選択図】図２

Description

本明細書に記載の発明の実施形態は、概して、電子回路に関し、より具体的には、有限インパルス応答トランスミッタおよび関連するトランスミッタ回路に関する。

多数の最新電子デバイスは、多種多様なタスク、機能または演算を実施するように協力する複数のプロセッサ（例えば、データプロセッサ、グラフィックスプロセッサ、信号プロセッサ等）を含む。第２のプロセッサが特定のタスク、機能または演算を完了することを可能にするために、あるプロセッサから第２のプロセッサへデータまたは情報が通信されなければならないことがよくある。

あるプロセッサから別のプロセッサへ通信チャネルを介して通信が行われる場合に遭遇する１つの問題は、シンボル間干渉である。有限インパルス応答（ＦＩＲ）等化は、シンボル間干渉を軽減するための１つの技法である。ＦＩＲ等化において、データのビットは、伝送されているデータの先行および／または後続ビットを考慮する様式でフィルタリングされる。しかしながら、正確かつ再現可能な様式で所望の等化を達成することは、製造工程の変化に起因して困難であり、それによって、生産量が低減する。加えて、これらの工程の変化によって、特性インピーダンスを正確に一致させることが困難になり、そのため、信号品質を劣化させる信号反射または他の干渉が発生する場合がある。

例示的な実施形態において、トランスミッタのための装置を提供する。トランスミッタは、出力ノードで出力信号を生成するように構成されたドライバ回路と、ドライバ回路に連結された分配制御モジュールとを含む。ドライバ回路は、複数のデータビットに基づいて出力信号を生成するように構成された複数のドライバ支脈(driver legs)を含む。割当制御モジュールは、複数のデータビットのそれぞれに対して、複数のドライバ支脈のそれぞれのサブセットを割当てるように構成されており、それぞれのサブセットは、それぞれのデータビットによって影響される出力信号のそれぞれの構成要素を生成する。

例示的な実施形態に従い、コンピューティングモジュールは、処理システムと、トランスミッタと、制御モジュールとを含む。トランスミッタは、シリアルインターフェースを介して処理システムから受信したデータの第１のビットを表す出力信号を伝送するように、処理システムに連結される。トランスミッタは、等化率に従って、データの第２のビットを使用して出力信号を等化するように構成される。この点において、トランスミッタは、出力信号を生成するように構成された１組のドライバ支脈を含み、制御モジュールは、等化率に基づいて、第１のビットおよび第２のビットの間で１組のドライバ支脈を割当てるように構成されている。

別の実施形態において、シリアルデータの第１のビットを表す出力信号を生成するための方法を提供する。この方法は、複数のドライバ支脈のサブセットを有効にすることから開始し、結果として、１組の有効なドライバ支脈が得られる。複数のドライバ支脈の出力は、シリアルインターフェースに連結された出力ノードに連結されている。この方法は、シリアルインターフェースの等化率に基づいて、シリアルデータの第１のビットおよび第２のビットの間で１組の有効なドライバ支脈を割当て、１組の有効なドライバ支脈を使用して、出力ノードで出力信号を生成することによって継続する。この様式において、出力信号は、等化率に従って、第２のビットによって等化される。

この概要は、詳細な説明においてさらに記載する概念の選択を、簡略化した形式で導入するために提供する。この概要は、本発明の主要な特徴または重要な特徴を特定することを目的とするものでも、本発明の範囲を判定する際の支援として使用されることを目的とするものでもない。

本発明のより完全な理解は、以下の図面を参照して検討する際に詳細な説明および請求項を参照することによって、得ることができ、図面中同様な数字は同様な要素を参照する。

一実施形態に従い、２つのコンピューティングモジュールの間を通信するためのシステムのブロック図である。 一実施形態に従い、図１のシステム内で使用するために適したトランスミッタシステムの模式図である。 一実施形態に従い、図２のトランスミッタシステム内で使用するために適したドライバ支脈の模式図である。 図１のシステムまたは図２のトランスミッタシステムと使用するために適した例示的な出力信号生成プロセスの流れ図である。 一実施形態に従い、図２のトランスミッタシステム内で使用するために適した構成可能なドライバ支脈の模式図である。

以下の詳細説明は、事実上例示に過ぎず、本発明の実施形態、またはそのような実施形態の適用および使用を制限することを目的としない。本明細書に使用される場合、「例示的」という用語は、「例、事例、または例示としての役割を果たすこと」を意味する。本明細書に例示的として記載されるいずれの実装も、他の実装より好ましい、または有利であるとは必ずしも解釈されない。さらに、前述の技術分野、背景、概要、または後述する詳細説明に提示されるいずれかの明示的または暗示的な理論に限定されることを一切目的としない。

本明細書に記載の技術および概念は、構成可能な特性出力インピーダンス、および構成可能な等化を有する、有限インパルス応答（ＦＩＲ）等化トランスミッタおよび関連回路に関する。本明細書に使用される場合、ＦＩＲ等化トランスミッタは、データの先行および／または後続ビットを使用して、信号をフィルタリングまたは等化することによって、データの特定のビット（メインビット）を表す出力信号を出力ノード（または出力ポート）で生成するトランスミッタを言及すると理解されたい。この点で、データの先行および／または後続ビットは、出力ノード（または出力ポート）に連結された通信チャネルの下流における欠損を補正するために、出力信号を等化（またはフィルタリング）するために使用される。例えば、出力信号は、出力ノードに連結された通信チャネル（例えば、回路基板トレースまたは別の適切なシリアルインターフェース）のノイズ、歪み、減衰または他の性能特性を補正するように、等化またはフィルタリングされる場合がある。以下に詳細を説明するように、例示的実施形態において、フィルタリングされた出力信号を生成するために使用されるＦＩＲ等化トランスミッタ内のドライバ支脈の数は、特性出力インピーダンス目標を達成するように調整可能である。加えて、有効なドライバ支脈は、所望の等化率を達成する様式で、メインデータビットならびに先行および／または後続データビットの間で割当てられることが可能である。この様式において、ＦＩＲトランスミッタは、正確かつ再現可能な様式において所望の実効出力インピーダンスを達成し、同時に、データビットの間で所望の等化率を達成するように構成されてもよい。

図１は、シリアルインターフェース１０６を通して、第１のコンピューティングモジュール１０２（プロセッサ、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）等）から、第２のコンピューティングモジュール１０４（例えば、別のプロセッサ、ＣＰＵ、ＧＰＵ等）へデータを通信するためのシステム１００の例示的実施形態である。シリアルインターフェース１０６は、コンピューティングモジュール１０２，１０４の間の物理的通信チャネルを表し、実施形態によっては、シリアルインターフェース１０６は、バス、ワイヤ、伝導性トレース、ピン、別の適切な相互接続および／またはこれらの適切な組み合わせとして実現されてもよい。図１は、説明の目的のため、および記載を容易にするためにシステム１００を簡略化して表し、図１は、本発明をいずれかの方式に制限することを目的としないことを理解されたい。実際の実施形態では、理解されるように、追加の機能および特徴を提供するためのその他のデバイスおよび構成要素を含んでもよく、ならびに／またはコンピューティングモジュール１０２，１０４は、より大規模なシステムの一部であってもよい。この点で、本発明は、第１のコンピューティングモジュール１０２から第２のコンピューティングモジュール１０４へデータを通信するという状況で記載されてもよいが、本発明は、第２のコンピューティングモジュール１０４から第１のコンピューティングモジュール１０２へデータを通信するため、または図１に例示されない他のモジュールへデータを通信するための同様な様式において実装されてもよく、いくつかの実施形態において、シリアルインターフェース１０６は、コンピューティングモジュール１０２，１０４の間の双方向通信のために利用されてもよいことを理解されたい。さらに、図１は、コンピューティングモジュール１０２，１０４を個別の要素（例えば、独立したチップおよび／またはデバイスパッケージ）として示すが、いくつかの実施形態において、コンピューティングモジュール１０２，１０４は、１つの共通のデバイスパッケージの一部として実装されてもよい。

例示的な実施形態において、第１のコンピューティングモジュール１０２は、制限ではなく、処理システム１０８と、パラレル／シリアル変換回路１１０と、トランスミッタ位相ロックループ（ＰＬＬ）１１２と、シリアルインターフェース１０６を通してデータを通信するように構成されたトランスミッタ１１４と、トランスミッタコントローラ１１６とを含む。処理システム１０８は、概して、第１のコンピューティングモジュール１０２のためのメイン処理コアを表す。多様な実施形態において、処理システム１０８は、１つ以上の演算論理装置（ＡＬＵ）、１つ以上の浮動小数点演算装置（ＦＰＵ）、１つ以上の記憶素子（例えば、１つ以上のキャッシュ）、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素またはこれらの任意の組み合わせとして実現されてもよい。処理システム１０８は、パラレル／シリアル変換回路１１０に連結されており、第２のコンピューティングモジュール１０４へ伝送されるパラレル化された（またはマルチビット化された）データを生成または提供し、パラレルデータをパラレル／シリアル変換回路１１０へ提供する。パラレル／シリアル変換回路１１０は、処理システム１０８とトランスミッタ１１４との間に連結されており、パラレル／シリアル変換回路１１０は、概して、処理システム１０８からのパラレルデータを、シリアルインターフェース１０６を通して伝送または通信することが可能なシリアル化されたデータへ変換するように構成されるハードウェア構成要素を表す。処理システム１０８は、トランスミッタＰＬＬ１１２にも連結されており、シリアルインターフェース１０６を通して伝送されるデータを同期化するための伝送クロック信号を生成するために、トランスミッタＰＬＬ１１２によって使用される基準クロック信号を生成または提供する。

例示される実施形態において、トランスミッタＰＬＬ１１２は、トランスミッタ１１４に連結されており、シリアルインターフェース１０６を介して伝送クロック信号（Ｃ_ＴＸ）と同期してデータを伝送するために、処理システム１０８から受信した基準クロック信号に基づいて、トランスミッタ１１４によって使用される伝送クロック信号（Ｃ_ＴＸ）を生成する。例示的実施形態において、伝送クロック信号（Ｃ_ＴＸ）の周波数は、２００ＭＨｚを超え、典型的に、約１ＧＨｚ〜約８ＧＨｚの範囲内である。図１の例示の実施形態では、ソース同期システムを示しており、トランスミッタＰＬＬ１１２は、第２のシリアルインターフェース１１８にも連結されており、コンピューティングモジュール１０２，１０４間のソース同期通信をサポートするために、第２のシリアルインターフェース１１８を通して第２のコンピューティングモジュール１０４へ伝送クロック信号（Ｃ_ＴＸ）を通信するように構成されている。

トランスミッタ１１４は、概して、以下に詳細を説明するように、トランスミッタＰＬＬ１１２から受信した伝送クロック信号（Ｃ_ＴＸ）の立ち上りおよび／または立ち下りエッジと同期して、シリアル化されたデータの個々のビットを表す電気信号を、パラレル／シリアル変換回路１１０の出力から、シリアルインターフェース１０６を通して順次伝送するように構成される、第１のコンピューティングモジュール１０２のハードウェア構成要素および／または回路を表す。例示的実施形態において、トランスミッタ１１４は、シリアルデータの先行および／または後続ビットを利用して、シリアルインターフェース１０６の性能特性（例えば、ノイズ、歪み、減衰等）に基づいて、シリアルデータのそれぞれのビットを表す電気信号を等化するように構成されたＦＩＲ等化トランスミッタとして実現される。以下に詳細を説明するように、例示的実施形態において、トランスミッタ１１４は、シリアルインターフェース１０６を通して伝送される信号の所望の等化を達成する一方で、レシーバ１２０の実効入力インピーダンスに一致する所望の実効出力インピーダンスを同時に達成するように構成されている。この点で、以下に説明するように、トランスミッタコントローラ１１６は、概して、トランスミッタ１１４に連結されており、かつ、外部の精密抵抗基準１４０と一致するようにトランスミッタ１１４内の特定数のドライバ支脈を有効にし、所望の等化を達成する様式で、シリアルインターフェース１０６を通して転送される信号を生成する有効なドライバ支脈を割当てることによって、トランスミッタ１１４の出力インピーダンスを制御するように構成される、ハードウェア、ファームウェア、処理論理および／またはソフトウェア（あるいはこれらの組み合わせ）を表す。トランスミッタコントローラ１１６は、第１のコンピューティングモジュール１０２の個別の要素として示されるが、実際には、トランスミッタコントローラ１１６の特徴および／または機能は、処理システム１０８によって実装されてもよく、あるいはトランスミッタコントローラ１１６は、処理システム１０８と統合されてもよいことに留意されたい。

例示の実施形態において、第２のコンピューティングモジュール１０４は、制限ではなく、シリアルインターフェース１０６を通してデータを通信するためのレシーバ１２０と、レシーバクロックおよびデータリカバリ（ＣＤＲ）モジュール１２２と、シリアル／パラレル変換回路１２４と、第２の処理システム１２６と、レシーバコントローラ１３０とを含む。図１に例示されるように、ＣＤＲモジュール１２２は、シリアルインターフェース１１８に連結されており、トランスミッタＰＬＬ１１２によって生成された伝送クロック信号（Ｃ_ＴＸ）を受信する。例示的な実施形態において、ＣＤＲモジュール１２２は、シリアルインターフェース１１８から受信した信号から高周波ジッタおよび／または歪みを除去し、シリアルインターフェース１０６を通してレシーバ１２０へ伝送されるデータと整合する、ノイズの除去されたクロック信号を提供する。例示的な実施形態において、レシーバ１２０は、ＣＤＲモジュール１２２に連結されている。また、レシーバ１２０は、シリアルインターフェース１０６に連結されており、かつＣＤＲモジュール１２２から受信した、ノイズの除去されたクロック信号の立ち上りおよび／または立ち下りエッジと同期するシリアル化されたデジタル値へ、シリアルインターフェース１０６上の電気信号を変換するように構成された、第２のコンピューティングモジュール１０４のハードウェア構成要素および／または回路を概して表す。シリアル／パラレル変換回路１２４は、レシーバ１２０の出力およびＣＤＲモジュール１２２の出力に連結されており、伝送クロック信号（Ｃ_ＴＸ）と同期するレシーバ１２０からのシリアル化されたデータを、処理システム１２６のクロックドメインと同期するパラレルデータへ変換するように構成される、コンピューティングモジュール１０４のハードウェア構成要素を概して表す。処理システム１２６は、第２のコンピューティングモジュール１０４のメイン処理コアを概して表す。処理システム１２６は、シリアル／パラレル変換回路１２４の出力に連結されており、かつ従来の様式でシリアル／パラレル変換回路１２４からデータを受信および／またはデータに作用するように構成されている。実施形態に応じて、処理システム１２６は、１つ以上のＡＬＵ、１つ以上のＦＰＵ、１つ以上の記憶素子、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素あるいはこれらの任意の組み合わせを使用して実現されてもよい。

例示される実施形態において、レシーバコントローラ１３０は、レシーバ１２０に連結されており、かつ、シリアルインターフェース１０６を通してレシーバ１２０が受信した信号を監視し、受信した信号に基づいて、シリアルインターフェース１０６の１つ以上の性能メトリクス（または性能指数）を判定するように構成される、ハードウェア、ファームウェア、処理論理および／またはソフトウェア（またはこれらの組み合わせ）を概して表す。例えば、レシーバコントローラ１３０は、シリアルインターフェース１０６のノイズ、シリアルインターフェース１０６の歪み、シリアルインターフェース１０６の減衰、シリアルインターフェース１０６のビット誤り率および／またはレシーバ１２０の入力の電圧マージンに対応する、シリアルインターフェース１０６の１つ以上の性能メトリクスを判定してもよい。レシーバコントローラ１３０は、第２のコンピューティングモジュール１０４の個別の要素として示されるが、実際には、レシーバコントローラ１３０の特徴および／または機能は、処理システム１２６によって実装されてもよく、あるいはレシーバコントローラ１３０は、処理システム１２６と統合されてもよいことに留意されたい。いくつかの実施形態において、レシーバコントローラ１３０は、第３のシリアルインターフェース１３２に連結されており、シリアルインターフェース１０６の性能メトリクスを、トランスミッタコントローラ１１６へ伝送または通信するように構成されてもよい。

例示的な実施形態において、抵抗基準１４０は、システムの特性インピーダンス（例えば、レシーバ１２０の予測される入力インピーダンス）またはその比率に対応する、特定の抵抗を提供するように精密に制御される抵抗素子として実現される。いくつかの実施形態において、抵抗基準１４０の抵抗は、コンピューティングモジュール１０２，１０４の間の寄生抵抗も考慮する場合がある（例えば、特性インピーダンスにシリアルインターフェース１０６の寄生抵抗に対応するオフセットを加える）。図１は、抵抗基準１４０が、第１のコンピューティングモジュール１０２の外部に存在することを示しているが、他の実施形態では、抵抗基準１４０は、第１のコンピューティングモジュール１０２と同じデバイスパッケージおよび／またはチップの部分として実装されてもよい。

図２は、図１のシステム１００において第１のコンピューティングモジュール１０２で使用するために適したＦＩＲ等化トランスミッタシステム２００の例示的実施形態である。ＦＩＲ等化トランスミッタシステム２００の例示される実施形態は、トランスミッタ制御モジュール２０２に連結されたトランスミッタ回路２０１を含む。この点で、図１の第１のコンピューティングモジュール１０２とともに使用されるとき、トランスミッタ１１４は、トランスミッタ回路２０１として実現されてもよく、トランスミッタコントローラ１１６は、トランスミッタ制御モジュール２０２として実現されてもよい。以下に詳細を記載するように、トランスミッタ制御モジュール２０２は、トランスミッタ回路２０１によって生成された出力信号の所望の等化を達成する一方、同時にトランスミッタ回路２０１の所望の実効出力インピーダンスを達成するようにトランスミッタ回路２０１を構成する。

トランスミッタ回路２０１の例示される実施形態は、制限ではなく、入力ノード２１０に連結されたシリアル化遅延配置２０４と、出力ノード２０８に連結されたドライバ回路２０６とを含む。以下に詳細を記載するように、ドライバ回路２０６は、複数のドライバ支脈を含み、トランスミッタ制御モジュール２０２は、特性出力インピーダンス目標を達成するようにドライバ回路２０６内部のドライバ支脈の総数のうちのサブセットを有効にし、出力ノード２０８で出力データ信号を生成するためにシリアル化遅延配置２０４から取得した遅延シリアル化されたデータのそれぞれのビットの間で有効なドライバ支脈のサブセットを割当てるように構成されている。この点において、出力データ信号は、出力ノード２０８でシリアル化されたデータの先行および／または後続ビットによって影響を受ける電気信号によって等化、フィルタリングまたは変更されていた、入力ノード２１０で受信したシリアル化されたデータの特定のビットを表す電気信号である。例示的実施形態において、トランスミッタ回路２０１が、図１の第１のコンピューティングモジュール１０２におけるトランスミッタ１１４として利用されるとき、入力ノード２１０は、パラレル／シリアル変換回路１１０の出力からシリアル化されたデータを受信するように連結または構成されており、出力ノード２０８は、シリアルインターフェース１０６に連結されている。この点において、ドライバ回路２０６は、以下に詳細を記載するように、シリアルインターフェース１０６の特性および／または性能メトリクスに基づいて、出力データ信号をフィルタリングまたは等化するように、パラレル／シリアル変換回路１１０から提供されたシリアル化されたデータの先行および／または後続ビットを利用する。図２には例示されないが、いくつかの実施形態において、トランスミッタ回路２０１は、本発明の譲受人に譲渡され、参照により本明細書に組み入れる、米国特許出願番号第１２／８５７，２２５号、名称「ＡＤＪＵＳＴＡＢＬＥ ＦＩＮＩＴＥ ＩＭＰＵＬＳＥ ＲＥＳＰＯＮＳＥ ＴＲＡＮＳＭＩＴＴＥＲ」に記載されるように、シリアル化されたデータの先行および／または後続ビットをドライバ回路２０６に対して選択的に提供するように構成されたバイパス論理を含んでもよい。

例示的な実施形態において、シリアル化遅延配置２０４は、入力ノード２１０でシリアル化されたデータのストリームを遅延するように構成された、複数のシリアル化遅延素子２１２，２１４，２１６，２１８を備える。この点において、第１の遅延素子２１２の入力は、入力ノード２１０でシリアルデータを受信するように連結または構成されており、第２の遅延素子２１４の入力は、第１の遅延素子２１２の出力を受信するように連結または構成されており、第３の遅延素子２１６の入力は、第２の遅延素子２１４の出力を受信するように連結または構成されており、第４の遅延素子２１８の入力は、第３の遅延素子２１６の出力を受信するように連結または構成されている。例示的実施形態において、遅延素子２１２，２１４，２１６，２１８の各々は、ノード２２０でクロック信号によってクロック調整されるフリップフロップとして実現されており、すなわち、各遅延素子２１２，２１４，２１６，２１８のクロック入力は、示されるようにノード２２０に連結されている。例示される実施形態において、ノード２２０のクロック信号は、ビットレートクロック信号に対応し、クロック信号の立ち上りエッジは、入力ノード２１０のシリアルデータのビットがビットレートで遅延素子２１２，２１４，２１６，２１８を通して伝播するように、入力ノード２１０でシリアルデータのそれぞれのビットと同期化される。トランスミッタ回路２０１が図１のトランスミッタ１１４として使用されるとき、クロックノード２２０は、トランスミッタＰＬＬ１１２から伝送クロック信号（Ｃ_ＴＸ）を受信するように連結または構成されている。

例示される実施形態において、第２の遅延素子２１４の出力は、出力ノード２０８で電気信号によって表されているビット、すなわち、ノード２２０でクロック信号の現在の周期中にトランスミッタ回路２０１によって伝送されるシリアル化されたデータのビットに対応する。本明細書に使用される場合、メインデータビットとは、トランスミッタ回路２０１によって伝送されるビットを参照する、あるいはノード２２０でクロック信号の現在の周期中に出力ノード２０８の電気信号によって表される、ビットを言及していると理解されるべきである。この点において、第３の遅延素子２１６の出力は、その前の伝送間隔中にトランスミッタ回路２０１によって伝送されたシリアルデータのビット（例えば、クロック信号の先行期間中のメインデータビット）に対応し、第４の遅延素子２１８の出力は、現在の伝送間隔の２つ前の伝送間隔中にトランスミッタ回路２０１によって伝送されたシリアルデータのビットに対応する。同様に、第１の遅延素子２１２の出力は、後続の伝送間隔（例えば、クロック信号の次の立ち上りエッジの後）中にトランスミッタ回路２０１によって伝送されるシリアルデータのビットに対応する。便宜上であって、制限するものではないが、第１の遅延素子２１２の出力は、代替として、本明細書において、プリカーソルデータビットと称されてもよく、第３および第４の遅延素子２１６，２１８の出力は、代替として、本明細書において、ポストカーソルデータビットと称されてもよい。この点で、シリアル化されたデータにおいて、プリカーソルデータビットは、メインデータビットに続くまたは後続し、ポストカーソルデータビットは、メインデータビットに先行する。図２は、４つの遅延素子２１２，２１４，２１６，２１８を有するシリアル化遅延配置２０４を示すが、トランスミッタ回路２０１の実際の実施形態は、シリアル化遅延配置２０４のために任意の数の遅延素子を利用してもよいことを理解されたい。

例示的実施形態において、ドライバ回路２０６は、ドライバ入力ノード２２４，２２６，２２８の信号によって影響を受ける様式において、ドライバ入力ノード２２２の信号を表す出力データ信号を出力ノード２０８で生成する、４ビットＦＩＲフィルタとして構成されている。この点で、第１のドライバ入力ノード２２２は、遅延素子２１４の出力からメインデータビットを受信するように構成されており、第２のドライバ入力ノード２２４は、遅延素子２１２の出力からプリカーソルデータビットを受信するように構成されており、第３および第４のドライバ入力ノード２２６，２２８の各々は、遅延素子２１６，２１８の出力からそれぞれのポストカーソルデータビットを受信するように構成されている。シリアル化遅延配置２０４からの遅延シリアル化データのそれぞれのビットは、ドライバ回路２０６の有効なドライバ支脈のうちのサブセットの入力に提供される。例示される実施形態において、ノード２２２のメインデータビットは、有効なドライバ支脈の第１のサブセット２３０に提供され、ノード２２４のプリカーソルデータビットは、有効なドライバ支脈の第２のサブセット２３２に提供され、ノード２２６の第１のポストカーソルデータビットは、有効なドライバ支脈の第３のサブセット２３４に提供され、ノード２２８の第２のポストカーソルデータビットは、有効なドライバ支脈の第４のサブセット２３６に提供される。

有効なドライバ支脈の各サブセット２３０，２３２，２３４，２３６は、可変利得増幅器配置として機能し、有効なドライバ支脈のサブセット２３０，２３２，２３４，２３６の出力は、等化出力データ信号を生成するように、出力ノード２０８で合計される。有効なドライバ支脈のそれぞれのサブセット２３０，２３２，２３４，２３６によって提供される実効利得は、それぞれのサブセット２３０，２３２，２３４，２３６の中のドライバ支脈の数に比例し、そのサブセット２３０，２３２，２３４，２３６の有効なドライバ支脈の数は、出力ノード２０８に連結された通信チャネル（例えば、シリアルインターフェース１０６）の所望の等化を達成する様式で出力データ信号を生成するように選択される。この点で、トランスミッタ制御モジュール２０２は、ドライバ回路２０６のドライバ支脈に連結され、ドライバ入力ノード２２２，２２４，２２６，２２８でデータビット間の有効なドライバ支脈の割当てを制御し、これによって、有効なドライバ支脈のそれぞれのサブセット２３０，２３２，２３４，２３６の実効出力インピーダンス、それによって、レシーバ１２０の入力で特定の性能メトリクス（または性能指数）を達成するように、ドライバ支脈のそれぞれのサブセット２３０，２３２，２３４，２３６によって提供される利得を制御する。この様式において、ドライバ回路２０６は、ノード２２４，２２６，２２８でプリカーソルおよびポストカーソルビットを用いて、ドライバ入力ノード２２２でメインデータビットをフィルタリングまたは等化する。図２は、有効なドライバ支脈のサブセット２３２，２３４，２３６を、プリカーソルおよび／またはポストカーソルデータビットを論理的に反転する変換器として構成され得ることを示すが、他の実施形態では、有効なドライバ支脈のサブセット２３２，２３４，２３６は、トランスミッタ制御モジュール２０２が、所望の等化を達成するために出力ノード２０８でそれぞれのサブセット２３２，２３４，２３６の出力を加算または減算するかを制御することを可能にするように、トランスミッタ制御モジュール２０２に連結されたそれぞれの排他的論理和（ＸＯＲ）論理ゲートの入力を有するＸＯＲ論理ゲートとして構成されてもよいことに留意されたい。

図２は、説明の目的のため、および記載を容易にするためにＦＩＲ等化トランスミッタシステム２００を簡単に表すものであり、図２は本発明をいずれかの方式に制限することを目的としないことを理解されたい。この点で、図２は、単一のプリカーソルデータビットおよび２つのポストカーソルデータビットを使用して、メインデータビットをフィルタリングまたは等化することを示すが、実際には、プリカーソルおよび／またはポストカーソルデータビットの組み合わせおよび／または数は、特定の適用の必要性に応じて変動してもよく、本明細書に記載の発明は、プリカーソルおよび／またはポストカーソルデータビットの任意の組み合わせおよび／または数に対して、均等な手法で実装されてもよいことを理解されたい。加えて、図２は、ＦＩＲ等化トランスミッタシステム２００のシングルエンドフルレート実装を示すが、実際には、ＦＩＲ等化トランスミッタシステム２００は、異なる手法において、および／またはハーフレート設計を用いて実装されてもよい。

図３は、図２のドライバ回路２０６で使用するために適切なドライバ支脈３００の例示的実施形態を示す。この点で、ドライバ回路２０６は、ドライバ支脈３００の複数のインスタンスを含み、トランスミッタ制御モジュール２０２は、以下に詳細を説明するように、特性出力インピーダンス目標を達成するために、ドライバ支脈３００の総数のうちのサブセットを有効にする。このため、有効なドライバ支脈の各サブセット２３０，２３２，２３４，２３６は、ドライバ支脈３００の１つ以上のインスタンスを含んでもよく、サブセット２３０，２３２，２３４，２３６の累積数の有効なドライバ支脈が、出力ノード２０８で所望の出力インピーダンスを提供する。

例示的実施形態において、ドライバ支脈３００の各インスタンスは、制限ではなく、第１のトランジスタ３０２と、第１のトランジスタ３０２と出力ノード３１０との間に連結された第１の抵抗素子３０４と、第２のトランジスタ３０８と、第２のトランジスタ３０８と出力ノード３１０との間に連結された第２の抵抗素子３０６とを含む。例示的実施形態において、第１のトランジスタ３０２のドレイン／ソース端子は、プラスの基準電圧ノード３１２に連結されており、第２のトランジスタ３０８のソース／ドレイン端子は、マイナスの基準電圧ノード３１４に連結されており、ドライバ支脈３００の出力ノード３１０は、トランスミッタ回路２０１の出力ノード２０８に連結されている。例示的実施形態において、抵抗素子３０４，３０６は、実質的に同一であり、同じ抵抗値（例えば、現実的および／または実際的な製造許容範囲内）を有し、トランジスタ３０２，３０８は、ノード３１２と３１０との間のインピーダンスが、ノード３１０と３１４との間のインピーダンスに実質的に等しいように、実質的に同じ幅を有する。

例示される実施形態において、各ドライバ支脈３００は、入力選択回路３２０を介して、シリアル化遅延配置２０４からそれぞれのデータビットを受信するように構成された入力３１６を有し、入力選択回路３２０によって選択されたそれぞれのデータビットが、有効化論理３１８に提供される。この点で、入力選択回路３２０は、以下に詳細を記載するように、シリアル化遅延配置２０４からのデータビット（例えば、メインデータビット、プリカーソルデータビット、またはポストカーソルデータビット）のうち何れがそれぞれのドライバ支脈３００の入力ノード３１６に提供されるかを制御する。有効化論理３１８は、それぞれのドライバ支脈３００を無効および／または有効にするようにトランジスタ３０２，３０８の動作を制御するために構成されたハードウェア、回路および／または論理を概して表す。以下に記載するように、ドライバ回路２０６内部のドライバ支脈３００のそれぞれのインスタンスを無効にするために、有効化論理３１８は、トランジスタ３０２，３０８の電源を切る、または無効にするための信号をトランジスタ３０２，３０８の制御（またはゲート）端子に提供する。逆に、ドライバ支脈３００のそれぞれのインスタンスを有効にするために、有効化論理３１８は、出力ノード２０８で生成された電気信号が、ドライバ支脈３００が有効であるときに入力ノード３１６で入力データビットの影響を受けることを可能にする様式で、トランジスタ３０２，３０８を動作させる。

図２を再び参照し、続けて図１および図３を参照すると、例示的実施形態において、トランスミッタ制御モジュール２０２は、以下に詳細を記載するように、ドライバ回路２０６のドライバ支脈３００の各インスタンスの有効化論理３１８に連結され、かつ特性出力インピーダンス目標を達成するようにドライバ回路２０６内部の有効なドライバ支脈３００のインスタンスの数を制御するように構成された補正制御モジュール２４０を含む。例示的実施形態において、トランスミッタ制御モジュール２０２は、ドライバ回路２０６内部のドライバ支脈３００の総数のコピーを表すドライバレプリカ２４２を含み、補正制御モジュール２４０は、出力ノード２０８で特性出力インピーダンス目標を達成するためにドライバ回路２０６内部で有効であるべきドライバ支脈３００のインスタンスの数を判定するために、ドライバレプリカ２４２のドライバ支脈３００の総数のうちのサブセットによって提供される実効抵抗と抵抗基準１４０とを比較するように構成されている。トランスミッタ制御モジュール２０２は、また、ドライバ回路２０６のドライバ支脈３００の各インスタンスの入力選択回路３２０に連結されており、かつ所望の等化率を達成するために、シリアル化遅延配置２０４からのそれぞれのデータビットを提供する有効なドライバ支脈３００の数（すなわち、各サブセット２３０，２３２，２３４，２３６の中の有効なドライバ支脈３００の数）を制御するように構成される、割当制御モジュール２５０も含む。

ここで図４を参照すると、例示的実施形態において、等化トランスミッタシステムは、出力信号生成プロセス４００および以下に記載する追加のタスク、機能および演算を実施するように構成されてもよい。多様なタスクは、ソフトウェア、ハードウェア、ファームウェアまたはこれらの任意の組み合わせによって実施されてもよい。例示を目的として、以下の説明は、図１〜３に関係する上記の要素を参照する場合がある。実際には、タスク、機能および演算は、トランスミッタ１１４、トランスミッタコントローラ１１６、トランスミッタ回路２０１、トランスミッタ制御モジュール２０２、補正制御モジュール２４０、割当制御モジュール２５０、シリアル化遅延配置２０４および／またはドライバ回路２０６等、記載のシステムの異なる要素によって実施されてもよい。任意の数の追加または代替のタスクが含まれてもよく、本明細書に記載されない追加の機能を有するより包括的な手順またはプロセスに組み込まれてもよいことを理解されたい。

図４を参照し、図１〜３を続けて参照すると、出力信号生成プロセス４００は、特定出力インピーダンス目標を達成するために有効でなければならない、トランスミッタのドライバ回路内部のドライバ支脈の数を判定することから起動または開始する（タスク４０２）。例示的実施形態において、抵抗基準１４０は、特性出力インピーダンス目標に対応する抵抗を提供する。一実施形態に従い、ドライバ回路２０６内部で有効になるドライバ支脈３００の数を判定するために、トランスミッタコントローラ１１６，２０２および／または補正制御モジュール２４０は、ドライバレプリカ２４２の個々のドライバ支脈３００を順次有効にし、有効なレプリカドライバ支脈３００が抵抗基準１４０に一致するインピーダンスを提供するまで、有効なレプリカドライバ支脈３００の実効抵抗を抵抗基準１４０と比較する。例えば、補正制御モジュール２４０は、有効なレプリカドライバ支脈３００を抵抗基準１４０と直列に配置することによって、電圧分配器を実装してもよい。補正制御モジュール２４０は、１つのレプリカドライバ支脈３００を最初に有効にし、次いで、有効なレプリカドライバ支脈３００全体の電圧が抵抗基準１４０全体の電圧に実質的に等しくなるまで、有効なレプリカドライバ支脈３００の数を順次増加してもよい。いくつかの実施形態において、抵抗基準１４０は、複数の可能な抵抗基準を選択可能または提供するように構成可能であってもよい。そのような実施形態において、トランスミッタコントローラ１１６，２０２および／または補正制御モジュール２４０は、トランスミッタ１１４，２０１の特性出力インピーダンス目標を特定し、適当なインピーダンスに対する抵抗基準１４０を選択または構成してもよい。例えば、トランスミッタコントローラ１１６，２０２および／または補正制御モジュール２４０は、トランスミッタ１１４，２０１および／またはドライバ回路２０６に対する所望の特性出力インピーダンスを示す制御ステータスレジスタにアクセスおよび／または当該制御ステータスレジスタを監視してもよい。他の実施形態において、処理システム１０８は、所望の特性出力インピーダンスを実装するようにトランスミッタコントローラ１１６，２０２および／または補正制御モジュール２４０に信号を送信してもよい。

例示的実施形態において、特性出力インピーダンス目標を達成するために必要なドライバ支脈の数を判定した後、出力信号生成プロセス４００は、トランスミッタのドライバ回路内部の判定した数のドライバ支脈を有効にすることによって継続する（タスク４０４）。この点で、トランスミッタコントローラ１１６，２０２および／または補正制御モジュール２４０は、ドライバレプリカ２４２の有効なレプリカドライバ支脈３００のインピーダンスと実質的に同じインピーダンス、すなわち抵抗基準１４０によって提供される出力インピーダンス目標に一致するインピーダンスを出力ノード２０８に提供するために、ドライバ回路３００のドライバ支脈３００の総数のサブセットを有効にする。例えば、１つ以上の実施形態に従い、補正制御モジュール２４０は、それぞれのドライバ支脈３００の入力３１６で選択した入力データビットが、トランジスタ３０２，３０８の制御動作に影響を与える、または制御することを可能にするように、ドライバ回路２０６内部の判定した数のドライバ支脈３００の有効化論理３１８に信号を提供する。この様式において、トランスミッタコントローラ１１６，２０２および／または補正制御モジュール２４０は、ドライバ回路２０６内部の判定した数のドライバ支脈３００を有効にする。補正制御モジュール２４０は、特性出力インピーダンス目標を達成するために必要ではない、ドライバ回路２０６内部の残りのドライバ支脈３００に対して、トランジスタ３０２，３０８の電源を切断するように有効化論理３１８に信号を提供し、それによって、出力ノード２０８，３１０で電流を流し、信号に影響を与えることを防止することによって、残りのドライバ支脈３００を無効にする。

例示的実施形態において、出力信号生成プロセス４００は、シリアルインターフェースを通して伝送された出力信号を等化するための所望の等化率を特定することによって、継続する（タスク４０６）。この点で、トランスミッタコントローラ１１６，２０２および／または割当制御モジュール２５０は、シリアルインターフェース１０６の所望の等化率を示す制御ステータスレジスタにアクセスおよび／または当該制御ステータスレジスタを監視してもよい。他の実施形態において、処理システム１０８および／またはレシーバコントローラ１３０は、所望の等化率を実装するように、トランスミッタコントローラ１１６，２０２および／または割当制御モジュール２５０に信号を発信してもよい。所望の等化率（またはディエンファシス比）は、シリアルインターフェース１０６の特性に基づいて、レシーバ１２０の入力で特定の性能メトリクス（または性能指数）を達成するように選択される。

所望の等化率を特定した後、出力信号生成プロセス４００は、出力信号の所望の等化を達成するために、特定された等化率に従って、データビットの間でドライバ回路内部の有効なドライバ支脈を割当てることによって継続する（タスク４０８）。この点で、トランスミッタコントローラ１１６，２０２および／または割当制御モジュール２５０は、所望の等化率を実装するように有効なドライバ支脈３００の入力選択回路３２０を操作することによって、ドライバ入力ノード２２２，２２４，２２６，２２８でシリアル化遅延配置２０４からのシリアル化されたデータの遅延ビットの間でドライバ回路２０６内部の有効なドライバ支脈３００を割当てる。この点で、割当制御モジュール２５０は、補正制御モジュール２４０から、ドライバ回路２０６内部の有効なドライバ支脈３００の数を受信し、シリアル化遅延配置２０４からのそれぞれのデータビットに対して、ドライバ回路２０６内部の有効なドライバ支脈３００の総数にそれぞれのデータビットに対する特定の重み付けを乗算することによって、それぞれのデータビットに対して割当される有効なドライバ支脈３００の数（すなわち、ドライバ支脈２３０，２３２，２３４，２３６のそれぞれのサブセットで有効なドライバ支脈３００の数）を計算する。例えば、所望の等化率がプリカーソルデータビットに対する特定の重み付けを提供する場合、割当制御モジュール２５０は、ノード２２４でプリカーソルデータビットに割当される有効なドライバ支脈３００の数（すなわち、サブセット２３２の中の有効なドライバ支脈３００の数）を判定するために、ドライバ回路２０６内部の有効なドライバ支脈３００の総数にその所望の重み付けを乗じる。プリカーソルデータビットに割当される有効なドライバ支脈３００の数を判定した後、割当制御モジュール２５０は、有効なドライバ支脈３００の総数のうちのそのサブセット２３２の入力３１６にプリカーソルデータビットを提供するように、有効なドライバ支脈３００の数に対して入力選択回路３２０を動作させる。この様式において、サブセット２３２の中の有効なドライバ支脈３００のそれぞれのトランジスタ３０２，３０８は、プリカーソルデータビットに帰属またはプリカーソルデータビットを表す出力信号の構成要素を出力ノード２０８で生成するように、ノード２２４でプリカーソルデータビットによって制御されてもよいし、または影響を受けてもよい。同様な様式において、残りのデータビットに対して、割当制御モジュール２５０は、それぞれのデータビットに割当てられる有効なドライバ支脈３００の数を判定するために、ドライバ回路２０６内部の有効なドライバ支脈３００の総数にそれぞれのデータビットに対する所望の重み付けを乗じ、それぞれのトランジスタ３０２，３０８がそれぞれのデータビットによって制御または影響を受けることを可能にするように、有効なドライバ支脈３００の数に対して入力選択回路３２０を動作させ、それによって、それぞれのデータビットに帰属またはそれを表す出力信号の構成要素を出力ノード２０８で生成する。この様式において、割当制御モジュール２５０は、出力信号の所望の等化を出力ノード２０８で達成するように、等化率に従って、ドライバ回路２０６の有効なドライバ支脈３００を割当てる。

例えば、補正制御モジュール２４０がドライバ回路２０６内部で１００のドライバ支脈３００を有効にして特性出力インピーダンス目標を達成し、所望の等化率がプリカーソルデータビットの１０パーセントの重み付けに対応する場合、割当制御モジュール２５０は、１０の有効なドライバ支脈３００がプリカーソルデータビットに割当てられるべきであると判定するために、有効なドライバ支脈３００の総数に所望の重み付けを乗じる。割当制御モジュール２５０は、次いで、ドライバ回路２０６の中の１０の有効なドライバ支脈３００に関連する入力選択回路３２０を動作させて、それらの１０の有効なドライバ支脈３００の入力３１６にプリカーソルデータビットをノード２２４で提供し、それによって、プリカーソルデータビットが、それらの１０の有効なドライバ支脈３００のそれぞれのトランジスタ３０２，３０８の動作を制御または当該動作に影響を与えることを可能にする。この様式において、ドライバ回路２０６の出力インピーダンスの１０パーセントがプリカーソルデータビットに割当てられる。すなわち、プリカーソルデータビットに関連するドライバ支脈２３２のサブセットは、ドライバ回路２０６の中の有効なドライバ回路３００の総数の１０パーセントを含む。同様な様式において、所望の等化率が第１のポストカーソルデータビットの２０パーセントの重み付けに対応する場合、割当制御モジュール２５０は、２０の有効なドライバ支脈３００に関連する入力選択回路３２０を動作させて、それらの１０の有効なドライバ支脈３００の入力３１６に第１のポストカーソルデータビットをノード２２６で提供し、それによって、第１のポストカーソルデータビットが、２０の有効なドライバ支脈３００のそれぞれのトランジスタ３０２，３０８の動作を制御または影響を与えることを可能にする。この様式において、ドライバ回路２０６の出力インピーダンスの２０パーセントが第１のポストカーソルデータビットに割当てられる。すなわち、第１のポストカーソルデータビットに関連するドライバ支脈２３４のサブセットは、ドライバ回路２０６の中の有効なドライバ回路３００の総数の２０パーセントを含む。所望の等化率が第２のポストカーソルデータビットの５パーセントの重み付けに対応する場合、割当制御モジュール２５０は、５つの有効なドライバ支脈３００に関連する入力選択回路３２０を動作させて、それらの５つの有効なドライバ支脈３００の入力３１６に第２のポストカーソルデータビットをノード２２８で提供し、それによって、第２のポストカーソルデータビットが、それらの５つの有効なドライバ支脈３００のそれぞれのトランジスタ３０２，３０８の動作を制御または影響を与えることを可能にする。この様式において、ドライバ回路２０６の出力インピーダンスの５パーセントが、第２のポストカーソルデータビットに割当てられる。すなわち、第２のポストカーソルデータビットに関連するドライバ支脈２３６のサブセットは、ドライバ回路２０６の中の有効なドライバ回路３００の総数の５パーセントを含む。例示的実施形態において、割当制御モジュール２５０は、残りのドライバ支脈の入力選択回路３２０がそれらのそれぞれの入力３１６に提供されるメインデータビットをノード２２２で提供するように動作させることによって、ノード２２２でメインデータビットに残りの有効なドライバ支脈３００を割当て、それによって、メインデータビットがノード２２２で、残りの有効なドライバ支脈３００に対するそれぞれのトランジスタ３０２，３０８の動作を制御または影響を与えることを可能にする。この点で、いくつかの実施形態において、割当制御モジュール２５０および／または入力選択回路３２０は、トランスミッタ回路２０１の初期化時にデフォルトで、ノード２２２でメインデータビットにドライバ回路２０６のドライバ支脈３００を割当てるように構成されてもよい。上記の例示的事例の場合、割当制御モジュール２５０は、６５の有効なドライバ支脈３００（例えば、１００の有効なドライバ支脈のうち、プリカーソルおよびポストカーソルデータビットに有効なドライバ支脈を割当てた後の残りのドライバ支脈）に関連する入力選択回路３２０を動作させて、それらのそれぞれの入力３１６に提供されるメインデータビットをノード２２２で提供し、それによって、メインデータビットがノード２２２で、ドライバ回路３００の中の６５の有効なドライバ支脈３００に対してそれぞれのトランジスタ３０２，３０８の動作を制御または当該動作に影響を与えることを可能にする。

本発明は、本明細書では、有効なドライバ支脈の全てが実質的に同じ抵抗を有するという状況において記載するが、いくつかの実施形態において、ドライバ支脈の抵抗は、相互に変動または増減されてもよく（例えば、ドライバ支脈のサブセットは各々抵抗Ｒ、ドライバ支脈の別のサブセットは各々抵抗２Ｒ、ドライバ支脈の別のサブセットは各々抵抗４Ｒを提供する等）、割当制御モジュール２５０は、データビットの間でドライバ支脈を割当てる際に、相互に異なる有効なドライバ支脈のそれぞれの重み付けの追跡を保持する。

図４をさらに参照し、図１〜３を続けて参照すると、所望の等化率を達成するように有効なドライバ支脈を割当てた後、出力信号生成プロセス４００は、通信チャネルを等化するトランスミッタの出力で等化された出力信号を生成することによって継続する（タスク４１０）。この点で、上記のように、有効なドライバ支脈３００の出力ノード３１０は、出力ノード２０８で合わせて接続されるので、有効なドライバ支脈３００の個々のサブセット２３０，２３２，２３４，２３６によって生成された信号は、ノード２２２でメインデータビットを表す等化された出力信号を出力ノード２０８で提供するように組み合わされる。それぞれのデータビットは、ノード２２２，２２４，２２６，２２８で、有効なドライバ支脈３００の他のサブセット２３０，２３２，２３４，２３６によって生成された信号と組み合わされ、かつ出力ノード２０８で等化された出力信号を取得するために、所望の等化率に従って重み付けされた信号を出力ノード２０８で生成するために、有効なドライバ支脈３００のその関連サブセット２３０，２３２，２３４，２３６のトランジスタ３０２，３０８の動作に影響を与え、または制御する。例えば、プリカーソルサブセット２３２は、遅延素子２１２からプリカーソルデータビットを表す信号を生成し、メインサブセット２３０は、遅延素子２１４からメインデータビットを表す信号を生成し、第１のポストカーソルサブセット２３４は、遅延素子２１６から第１のポストカーソルデータビットを表す信号を生成し、第２のポストカーソルサブセット２３６は、遅延素子２１８から第２のポストカーソルデータビットを表す信号を生成し、個々の構成要素の信号は、出力信号を取得するために、出力ノード２０８で組み合わされ、多重化されまたは合算される。この様式において、出力信号は、プリカーソルデータビットによって影響される第１の信号構成要素と、メインデータビットによって影響される第２の信号構成要素と、第１のポストカーソルデータビットによって影響される第３の信号構成要素と、第２のポストカーソルデータビットによって影響される第４の信号構成要素との組み合わせを表す。同時に、出力ノード２０８および／またはシリアルインターフェース１０６に連結された有効なドライバ支脈３００の実効出力インピーダンスは、上記のように、特性出力インピーダンス目標と実質的に等しい。

図５は、図２のドライバレプリカ２４２および／またはドライバ回路２０６で使用するために適切な構成可能なドライバ支脈５００の例示的実施形態を示す。例示される実施形態のドライバ支脈５００は、制限ではなく、第１のトランジスタ５０２と、第１のトランジスタ５０２と第２のトランジスタ５１０の端子との間に連結された複数の抵抗素子５０４，５０６，５０８と、第２のトランジスタ５１０の端子と出力ノード５１４との間に連結された別の抵抗素子５１２とを含む。例示されるように、第１のトランジスタ５０２のドレイン／ソース端子は、プラスの基準電圧ノード５１６に連結され、第１のトランジスタ５０２のソース／ドレイン端子は、抵抗素子５０４に連結される。第２のトランジスタ５１０のドレイン／ソース端子もまたプラスの基準電圧ノード５１６に連結されており、第１のトランジスタ５０２のソース／ドレイン端子は、抵抗素子５１２を介して出力ノード５１４に連結されている。この様式において、第２のトランジスタ５１０の電源が入るまたは作動状態になると、第１のトランジスタ５０２および抵抗素子５０４，５０６，５０８は、以下に詳細を説明するように、効果的に無効になる。ドライバ支脈５００もまた第３のトランジスタ５１８と、第３のトランジスタ５１８と第４のトランジスタ５２６の端子との間に連結された複数の抵抗素子５２０，５２２，５２４と、第４のトランジスタ５２６の端子と出力ノード５１４との間に連結された別の抵抗素子５２８とを含む。上記と類似の様式において、トランジスタ５１８，５２６の各々のソース／ドレイン端子は、マイナス（または接地）基準電圧ノード５３０に連結されており、第４のトランジスタ５２６の電源が入るまたは作動状態になると、第３のトランジスタ５１８および抵抗素子５２０，５２２，５２４は、以下に詳細を記載するように、効果的に無効になる。

例示的実施形態において、構成可能なドライバ支脈５００は、トランジスタ５０２，５１０，５１８，５２６の制御（またはゲート）端子に連結された有効化論理５３２を含む。構成可能なドライバ支脈５００が有効になるとき、有効化論理５３２は、構成可能なドライバ支脈５００に対する所望なインピーダンスを達成するために、他の対のトランジスタを無効にする一方、第１の対のトランジスタ５１０，５２６または第２の対のトランジスタ５０２，５１８が出力ノード５１４で出力信号を生成するかを制御するように構成される。この点で、より低い実効インピーダンスに対してドライバ支脈５００を構成するには、有効化論理５３２は、入力信号が入力ノード５３４で、他の対のトランジスタ５０２，５１８を無効にする一方（例えば、トランジスタ５０２，５１８の電源を切断するようにゲート端子に信号を印加することによって）、トランジスタ５１０，５１８の動作に影響を与える、または制御することを可能にする。トランジスタ５０２，５１８の電源を切断すると、抵抗素子５０４，５０６，５０８，５２０，５２２，５２４が効果的に無効になり、それによってドライバ支脈５００の実効インピーダンスを低減する。逆に、より大きい実効インピーダンスに対してドライバ支脈５００を構成するには、有効化論理５３２は、入力信号が入力ノード５３４で、他の対のトランジスタ５１０，５２６を無効にする一方（例えば、トランジスタ５１０，５２６の電源を切断するようにゲート端子に信号を印加することによって）、トランジスタ５０２，５１８の動作に影響を与える、または制御することを可能にする。トランジスタ５１０，５２６の電源が切断されると、抵抗素子５０４，５０６，５０８，５１２，５２０，５２２，５２４，５２８は全て効果的に有効になって、出力ノード５１４に連結される。これによって、ドライバ支脈５００の実効インピーダンスを増加する。

例示的実施形態において、抵抗素子５０４，５０６，５０８，５１２，５２０，５２２，５２４，５２８は、実質的に同一で、同じ抵抗値（例えば、現実的および／または実際の製造許容範囲内）を有する。加えて、トランジスタ５１０，５２６の幅は、どの対のトランジスタが有効であるかに関係なく、有効な抵抗素子の抵抗と、有効なトランジスタに帰属する抵抗との相対的一定比を提供するように、トランジスタ５０２，５１８の幅に対して増減される。この点で、例示される実施形態の場合、トランジスタ５１０，５２６の幅は、トランジスタ５０２，５１８の幅の４倍である。

図５をさらに参照し、図２および４を参照すると、１つ以上の実施形態に従い、ドライバレプリカ２４２のドライバ支脈は、ドライバ回路２０６が異なる基準抵抗を使用する同じ特性インピーダンス目標に対して調整されることを可能にするために、構成可能なドライバ支脈５００として実現される。例えば、抵抗素子５０４，５０６，５０８，５１２，５２０，５２２，５２４，５２８の抵抗およびトランジスタ５０２，５１０，５１８，５２６の幅は、５０オームの基準抵抗または２００オームの基準抵抗を使用して、ドライバ回路２０６を５０オームに調整することを容易にするように選択される。この点で、補正制御モジュール２４０は、トランジスタ５１０，５２６を無効にし、トランジスタ５０２，５１８が出力ノード５１４で出力信号に影響を与えることを可能にすることによって、２００オーム基準に対して、ドライバレプリカ２４２の中の構成可能なドライバ支脈５００の有効化論理５３２を初期に構成してもよい。上記のように、補正制御モジュール２４０は、ドライバレプリカ２４２の個々のドライバ支脈５００を順次有効にし、有効なレプリカドライバ支脈５００の実効抵抗を抵抗基準１４０と比較してもよい。例示的実施形態において、レプリカの構成可能なドライバ支脈５００の全てが有効になり、有効なレプリカドライバ支脈５００の実効インピーダンスが抵抗基準１４０（例えば、基準抵抗が５０オームの場合）よりもまだ大きいと判定されることに応答して、補正制御モジュール２４０は、トランジスタ５０２，５１８を無効にし、トランジスタ５１０，５２６が出力ノード５１４で出力信号に影響することを可能にするように有効化論理５３２を構成し、それによって、追加の抵抗素子５０４，５０６，５０８，５２０，５２２，５２４を無効にし、より小さい基準抵抗と使用するために個々のレプリカドライバ支脈５００のインピーダンスを減少させる。補正制御モジュール２４０は、上記に類似の様式において、ドライバレプリカ２４２の個々のドライバ支脈５００を順次有効にし、特性出力インピーダンス目標を達成する、いくつかのレプリカドライバ支脈５００を有効にするまで、抵抗基準１４０と有効なレプリカドライバ支脈５００の実効抵抗を比較するステップを反復する。このように、構成可能なドライバ支脈５００は、トランスミッタ１１４，２０１および／またはドライバ回路２０６が異なる基準抵抗を使用して調整されることを可能にするために、トランスミッタ１１４，２０１のドライバ回路２０６および／またはドライバレプリカ２４２の中で利用されてもよい。また他の代替実施形態において、ドライバ回路２０６の中のドライバ支脈は、異なる特性出力インピーダンス目標に対してドライバ回路２０６を調整するために構成可能なドライバ支脈５００を使用して実現されてもよい。

簡潔に要約すると、本明細書に記載の装置、システムおよび方法の１つの利点は、ＦＩＲ等化トランスミッタが、正確かつ再現可能な様式において、所望の等化率および所望の実効出力インピーダンスを同時に達成することが可能である、ということである。この結果、信号間干渉および信号反射の影響が軽減され、それによって、特定の通信チャネル上でデータを通信する有効性を向上させる。

簡潔性のため、システムのＦＩＲフィルタおよび／またはデジタルフィルタ、シリアル通信、パラレル／シリアルおよび／またはシリアル／パラレル変換、回路設計、信号発信ならびに他の機能態様（ならびにシステムの個々の動作構成要素）に関係する従来の技法は、本明細書に詳細に記載されない場合がある。さらに、本明細書に含まれる多様な図面で示される接続線は、多様な要素の間の例示的な機能関係および／または物理的連結を表すことを目的とする。本発明の実施形態には多数の代替または追加の機能関係または物理接続が存在してもよいことに留意されたい。加えて、所定の用語もまた参照の目的のみで前述の記載に使用される場合があり、したがって、制限を目的とするものではなく、「第１」、「第２」および構造を参照するそのような数的用語は、文脈によって明確に示されない限り、順次または順番を暗示するものではない。

前述の記載は、合わせて「接続」または「連結」されている要素またはノードまたは特徴に言及する。本明細書に使用される場合、その他明示的に記載されない限り、「接続」とは、１つの要素／ノード／特徴が、別の要素／ノード／特徴と直接的に接合（または直接的に通信）されることであって、必ずしも機械的ではないことを意味する。同様に、その他明示的に記載されない限り、「連結」とは、１つの要素／ノード／特徴が、別の要素／ノード／特徴と直接的または間接的に接合（あるいは直接的または間接的に通信）されることであって、必ずしも機械的ではないことを意味する。このように、図面は要素の１つの例示的配置を表す場合があるが、図示される本発明の実施形態において追加の介在要素、デバイス、特徴、または構成要素が存在してもよい。本明細書に使用される場合、「ノード」とは、所与の信号、論理レベル、電圧、データパターン、電流、または数量が存在する、任意の内部または外部の基準点、接続点、接点、信号ライン、導体素子等を意味する。

少なくとも１つの例示的実施形態が前述の詳細説明において示されたが、多数の変形が存在することを理解されたい。また、本明細書に記載される例示的実施形態は、本発明の範囲、適用性、または構成を任意の方式に制限することを目的としないことも理解されたい。そうではなく、前述の詳細説明は、当業者に、記載の実施形態を実装するための便利かつ啓発的な指針を提供するものである。請求項に定義された範囲を逸脱することなく、本発明の明細書の提出時点で周知の均等物および予測可能な均等物を含めて、要素の機能および配置に多数の変更を行うことが可能であることを理解されたい。

Claims (20)

1. 出力ノードで出力信号を生成するように構成されたドライバ回路であって、複数のドライバ支脈を含み、前記出力信号が複数のデータビットに基づいて生成されるドライバ回路と、
   前記ドライバ回路に連結された割当制御モジュールと、を備え、
   前記割当制御モジュールは、前記複数のデータビットによって影響を受ける出力信号の構成要素を生成するために、前記複数のデータビットのそれぞれに対して前記複数のドライバ支脈のサブセットを割当てるように構成されている、
   トランスミッタ。
2. 前記ドライバ回路および前記割当制御モジュールに連結された補正制御モジュールをさらに備え、
   前記補正制御モジュールは、前記複数のドライバ支脈のうち第１の数のドライバ支脈を有効にするように構成されており、これにより１組の有効なドライバ支脈が前記複数のドライバ支脈のサブセットを備え、
   前記割当制御モジュールは、前記複数のデータビットのそれぞれに対して、前記１組の有効なドライバ支脈のそれぞれのサブセットを割当てるように構成されている、
   請求項１に記載のトランスミッタ。
3. 前記複数のデータビットのそれぞれのデータビットごとに、前記割当制御モジュールは、
   前記第１の数の有効なドライバ支脈と、それぞれのデータビットの等化率とに基づいて、それぞれのデータビットに割当てられるドライバ支脈の数を計算し、
   前記１組の有効なドライバ支脈のサブセットであって、計算した数の有効なドライバ支脈を有するサブセットの入力に対して、データビットを提供するように構成されている、
   請求項２に記載のトランスミッタ。
4. 前記ドライバ回路の前記出力ノードは、シリアルインターフェースに連結されており、前記等化率は、前記シリアルインターフェースを等化するように構成されており、
   前記有効なドライバ支脈のそれぞれは、前記出力ノードに連結された出力を有し、
   前記有効なドライバ支脈のそれぞれは、入力の際に前記それぞれのデータビットによって影響を受ける信号を、前記出力ノードで生成するように構成されている、
   請求項３に記載のトランスミッタ。
5. 前記１組の有効なドライバ支脈のそれぞれのドライバ支脈は、前記複数のデータビットを受信するように構成された入力選択回路に連結された入力を有し、
   前記割当制御モジュールは、前記１組の有効なドライバ支脈のうち前記計算した数のドライバ支脈の前記入力に、前記複数のデータビットのそれぞれのデータビットを提供するように、前記入力選択回路を動作させるように構成されている、
   請求項３に記載のトランスミッタ。
6. 前記補正制御モジュールは、特性インピーダンス目標を達成するために有効になるドライバ支脈の前記第１の数を判定するように構成されている、請求項２に記載のトランスミッタ。
7. 前記補正制御モジュールは、前記複数のドライバ支脈のうち第２の数を無効にするように構成されており、これにより１組の無効なドライバ支脈は、前記複数のドライバ支脈のうち、前記第１の数のドライバ支脈を有効にした後の残りのドライバ支脈を含む、請求項２に記載のトランスミッタ。
8. 前記複数のドライバ支脈はいくつかの有効なドライバ支脈を備え、前記割当制御モジュールは、
   前記複数のデータビットのそれぞれのデータビットごとに、有効なドライバ支脈の数と、それぞれのデータビットに対する等化率とに基づいて、ドライバ支脈の数を計算し、
   前記いくつかの有効なドライバ支脈のサブセットであって、計算した数のドライバ支脈を含むサブセットの入力に対して、データビットを提供する、
   ことによって、前記複数のデータビットのそれぞれのデータビットに、前記いくつかの有効なドライバ支脈を割当てるように構成されている、
   請求項１に記載のトランスミッタ。
9. 前記ドライバ回路の前記出力ノードは、シリアルインターフェースに連結されており、
   前記いくつかの有効なドライバ支脈の各ドライバ支脈は、前記出力ノードに連結された出力を有し、
   前記いくつかの有効なドライバ支脈の各ドライバ支脈は、入力の際に前記それぞれのデータビットによって影響を受ける信号を、前記出力ノードで生成するように構成されている、
   請求項８に記載のトランスミッタ。
10. 処理システムと、
    データの第１のビットを表す出力信号を、前記処理システムからシリアルインターフェースを通して伝送するために、前記処理システムに連結されたトランスミッタであって、等化率に従って前記データの第２のビットを使用して前記出力信号を等化するように構成されており、前記出力信号を生成するように構成された１組のドライバ支脈を含むトランスミッタと、
    前記等化率に基づいて、前記第１のビットおよび前記第２のビットの間で、前記１組のドライバ支脈を割当てるように構成された制御モジュールと、を備える、
    コンピューティングモジュール。
11. 前記トランスミッタは、ある総数のドライバ支脈を含み、前記制御モジュールは、前記総数のドライバ支脈のうち第１の数のドライバ支脈、すなわち前記１組のドライバ支脈を有効にするように構成されており、前記１組のドライバ支脈は、前記総数のドライバ支脈のサブセットを備える、請求項１０に記載のコンピューティングモジュール。
12. 前記制御モジュールは、
    前記第２のビットに割当てられるドライバ支脈の第２の数を取得するために、前記第１の数に前記等化率を乗じ、
    前記第１の数の有効なドライバ支脈のサブセットであって、前記第２の数のドライバ支脈を含むサブセットの入力に、前記第２のビットを提供する、
    ことによって、前記第１のビットおよび前記第２のビットの間で前記１組のドライバ支脈を割当てるように構成されている、
    請求項１１に記載のコンピューティングモジュール。
13. 前記制御モジュールは、前記有効なドライバ支脈のサブセットの入力に前記第２のビットを提供した後に、前記第１の数の有効なドライバ支脈のうち残りのドライバ支脈の入力に前記第１のビットを提供するように構成されている、請求項１２に記載のコンピューティングモジュール。
14. 前記制御モジュールは、特性インピーダンス目標に基づいて、ドライバ支脈の前記第１の数を判定するように構成されている、請求項１１に記載のコンピューティングモジュール。
15. シリアルインターフェースに連結された出力ノードで、前記出力ノードに連結された出力を有する複数のドライバ支脈を用いて、シリアルデータの第１のビットを表す出力信号を生成するための方法であって、
    １組の有効なドライバ支脈となる、前記複数のドライバ支脈のサブセットを有効にするステップと、
    前記シリアルインターフェースの等化率に基づいて、前記シリアルデータの前記第１のビットおよび第２のビットの間で前記１組の有効なドライバ支脈を割当てるステップと、
    前記１組の有効なドライバ支脈を用いて前記出力信号を生成するステップと、を含む、
    方法。
16. 前記複数のドライバ支脈の前記サブセットを有効にするステップは、
    前記出力ノードでインピーダンス目標を達成するために、前記複数のドライバ支脈のうちドライバ支脈の第１の数を判定するステップと、
    前記第１の数のドライバ支脈を有効にするステップと、を含む、
    請求項１５に記載の方法。
17. 前記等化率は、前記第２のビットに対する所望の重み付けを提供し、前記第１のビットおよび前記第２のビットの間で前記１組の有効なドライバ支脈を割当てるステップは、
    前記第１の数および前記第２のビットの前記所望の重み付けに基づいて、ドライバ支脈の第２の数を判定するステップと、
    前記１組の有効なドライバ支脈のうち前記第２の数のドライバ支脈の入力に対して、前記第２のビットを提供するステップと、を含む、
    請求項１６に記載の方法。
18. 前記第２の数を判定するステップは、前記第２の数を取得するために、前記第１の数に対して、前記第２のビットに対する所望の重み付けを乗じるステップを含む、請求項１７に記載の方法。
19. 前記第１のビットおよび前記第２のビットの間で前記１組の有効なドライバ支脈を割当てるステップは、前記１組の有効なドライバ支脈のうち第３の数のドライバ支脈の入力に、前記第１のビットを提供するステップをさらに含み、前記第３の数は、前記第１の数と前記第２の数との差以下である、請求項１７に記載の方法。
20. 前記出力信号を生成するステップは、
    前記第２の数の有効なドライバ支脈を用いて、前記第２のビットによって影響を受ける第１の信号を生成するステップと、
    前記第３の数の有効なドライバ支脈を用いて、前記第１のビットによって影響を受ける第２の信号を生成するステップと、
    前記出力ノードで、前記第１の信号および前記第２の信号を組み合わせるステップと、を含む、
    請求項１９に記載の方法。

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