KR20140052920A - 조절 가능한 유한 임펄스 응답 송신기 - Google Patents

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Abstract

직렬 데이터의 비트를 나타내는 출력 신호를 생성하기 위한 장치 및 방법이 제공된다. 송신기(200)는 출력 노드에서 출력 신호를 생성하도록 구성된 드라이버 회로(206)와 드라이버 회로로 연결된 할당 제어 모듈(250)을 포함한다. 상기 드라이버 회로는 복수의 데이터 비트를 기초로 출력 신호를 생성하도록 구성된 복수의 드라이버 레그(232, 230, 234, 236)를 포함한다. 할당 제어 모듈은 복수의 드라이버 레그의 각각의 부분집합을 복수의 데이터 비트의 각각의 데이터 비트로 할당하도록 구성되며, 각각의 부분집합은 각각의 데이터 비트에 의해 영향 받는 출력 신호의 성분을 생성한다.

Description

조절 가능한 유한 임펄스 응답 송신기{ADJUSTABLE FINITE IMPULSE RESPONSE TRANSMITTER}
본원에 기재된 발명의 실시예는 일반적으로 전자 회로와 관련되며, 더 구체적으로, 유한 임펄스 응답 송신기 및 관련 송신기 회로와 관련된다.
많은 현대의 전자 장치는 다양한 작업, 기능, 또는 동작을 수행하도록 협업하는 복수의 프로세서(가령, 데이터 프로세서, 그래픽 프로세서, 신호 프로세서, 등)를 포함한다. 종종, 데이터 또는 정보는 하나의 프로세서에서 다른 프로세서로 통신되어서, 상기 다른 프로세서가 특정 작업, 기능, 또는 동작을 완료하도록 해야 한다.
하나의 프로세서로부터 다른 프로세서로 통신할 때 직면되는 한 가지 문제는 심볼간 간섭(intersymbol interference)이다. 유한 임펄스 응답(FIR) 등화(equalization)는 심볼간 간섭을 완화시키기 위한 한 가지 기법이다. FIR 등화에서, 데이터의 비트는, 송신되는 데이터의 선행 비트 및/또는 후속 비트를 고려하는 방식으로, 필터링된다. 그러나 제조 공정의 변동 때문에, 정확하고 반복 가능한 방식으로 원하는 등화를 이루는 것이 어려우며, 따라서 수율이 낮아진다. 덧붙이자면, 이들 공정 변동에 의해, 특성 임피던스를 정확하게 정합하는 것이 어려워짐으로써, 신호 반사 또는 신호 품질을 저하시키는 그 밖의 다른 간섭이 초래될 수 있다.
예시적 실시예에서, 송신기용 장치가 제공된다. 송신기는 출력 노드에서 출력 신호를 생성하도록 구성된 드라이버 회로(driver circuitry)와 상기 드라이버 회로로 연결된 할당 제어 모듈(allocation control module)을 포함한다. 상기 드라이버 회로는 복수의 데이터 비트를 기초로 출력 신호를 생성하도록 구성된 복수의 드라이버 레그를 포함한다. 할당 제어 모듈은 복수의 드라이버 레그의 각각의 부분집합을 복수의 데이터 비트의 각각의 데이터 비트로 할당하도록 구성되며, 이때, 각각의 부분집합은, 각각의 데이터 비트에 의해 영향 받는 출력 신호의 각각의 성분을 생성한다.
예시적 실시예에 따라, 컴퓨팅 모듈은 프로세싱 시스템, 송신기, 및 제어 모듈을 포함한다. 상기 송신기는 프로세싱 시스템으로 연결되어, 직렬 인터페이스를 통해 프로세싱 시스템으로부터 수신된 데이터의 제 1 비트를 나타내는 출력 신호를 송신한다. 상기 송신기는 등화 비에 따라 데이터의 제 2 비트를 이용해 출력 신호를 등화하도록 구성된다. 이와 관련해, 송신기는 출력 신호를 생성하도록 구성된 드라이버 레그의 집합을 포함하고, 이때, 제어 모듈은 등화 비를 기초로 드라이버 레그의 집합을 제 1 비트 및 제 2 비트로 할당하도록 구성된다.
또 다른 실시예에서, 직렬 데이터의 제 1 비트를 나타내는 출력 신호를 생성하기 위한 방법이 제공된다. 상기 방법은 복수의 드라이버 레그의 부분집합을 활성화시켜, 활성화된 드라이버 레그의 집합을 도출함으로써, 시작된다. 복수의 드라이버 레그의 출력은 직렬 인터페이스로 연결된 출력 노드로 연결된다. 상기 방법은 직렬 인터페이스에 대한 등화 비를 기초로, 활성화된 드라이버 레그의 집합을 직렬 데이터의 제 1 비트와 제 2 비트로 할당하고, 활성화된 드라이버 레그의 집합을 이용해 출력 노드에서 출력 신호를 생성함으로써, 계속된다. 이러한 식으로, 출력 신호는 등화 비에 따라 제 2 비트에 의해 등화된다.
이 요약은 이하의 상세한 설명에서 추가로 기재될 개념들의 모음을 단순화된 형태로 소개하기 위해 제공된다. 이 요약은 청구되는 대상 발명의 핵심 특징 또는 필수적 특징을 식별하려는 의도는 갖지 않으며, 청구되는 발명의 범위를 결정하기 위해서도 사용되지 않는다.
첨부된 도면과 함께 상세한 설명 및 청구항을 참조함으로써, 대상 발명의 더 완전한 이해가 이뤄질 수 있으며, 도면 전체에서, 유사한 도면부호는 유사한 요소를 나타낸다.
도 1은 하나의 실시예에 따라 2개의 컴퓨팅 모듈 간 통신을 위한 시스템의 블록도이다.
도 2는 하나의 실시예에 따라 도 1의 시스템에서 사용되기 적합한 송신기 시스템의 개략도이다.
도 3은 하나의 실시예에 따라 도 2의 송신기 시스템에서 사용되기에 적합한 드라이버 레그의 개략도이다.
도 4는 도 1의 시스템 또는 도 2의 송신기 시스템과 함께 사용되기 적합한 예시적 출력 신호 생성 프로세스의 흐름도이다.
도 5는 하나의 실시예에 따라 도 2의 송신기 시스템에서 사용되기에 적합한 구성 가능한 드라이버 레그의 개략도이다.
이하의 상세한 설명은 본질적으로 예에 불과하며, 본원 발명의 실시예 또는 이러한 실시예의 적용 및 사용을 한정하려는 의도를 갖지 않는다. 본원에서 사용될 때, 단어 "예시적(exemplary)"은 "예시(example, instance, illustration)로서 역할하는"의 의미이다. 본원에서 예시로서 기재된 임의의 구현예는 반드시 그 밖의 다른 구현예보다 선호되거나 원하는 것으로 해석되어서는 안 된다. 덧붙여, 선행하는 기술분야, 배경기술, 과제의 해결 수단, 또는 이하의 상세한 설명에서 제공되는 어떠한 명시적이거나 암시적으로 나타난 이론에 의해 제한 받으려는 의도도 없다.
본원에서 언급되는 기술 및 개념은 유한 임펄스 응답(FIR) 등화 송신기 및 구성 가능한 특성 출력 임피던스 및 구성 가능한 등화를 갖는 관련 회로와 관련된다. 본원에서 사용될 때, FIR 등화 송신기는, 데이터의 선행 비트 및/또는 후속 비트를 이용해 신호를 필터링하거나 그 밖의 다른 방식으로 등화함으로써, 데이터의 특정 비트(메인 비트)를 나타내는 출력 신호를 출력 노드(또는 출력 포트)에서 생성하는 송신기를 지칭하는 것으로 이해되어야 한다. 이와 관련해, 데이터의 선행 비트 및/또는 후속 비트는, 출력 노드(또는 출력 포트)로 연결된 통신 채널의 다운스트림 결함을 보상하기 위해 출력 신호를 등화(또는 필터링)하도록 사용된다. 예를 들어, 출력 신호는 출력 노드로 연결된 통신 채널(가령, 회로 기판 트레이스 또는 또 다른 적합한 직렬 인터페이스)의 잡음, 왜곡, 감쇠, 또는 그 밖의 다른 성능 특성을 보상하도록 등화 또는 필터링될 수 있다. 이하에서 더 상세히 설명되겠지만, 예시적 실시예에서, 필터링된 출력 신호를 생성하기 위해 사용되는 FIR 등화 송신기 내 드라이버 레그(driver leg)의 개수는 특정 출력 임피던스 목표를 달성하도록 조절 가능하다. 추가로, 활성화된(enabled) 드라이브 레그는 원하는 등화 비를 얻는 방식으로 메인 데이터 비트 및 선행 데이터 비트 및/또는 후속 데이터 비트 중에 할당될 수 있다. 이러한 방식으로, FIR 송신기는 원하는 유효 출력 임피던스를 정확하고 반복 가능한 방식으로 얻으면서 동시에 데이터 비트들 간의 원하는 등화 비를 얻도록 구성될 수 있다.
도 1은 제 1 통신 모듈(102)(가령, 프로세서, 중앙 처리 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 등)로부터 제 2 통신 모듈(104)(가령, 또 다른 프로세서, CPU, GPU, 등)로 직렬 인터페이스(106)를 통해 데이터를 통신하기 위한 시스템(100)의 예시적 실시예를 도시한다. 직렬 인터페이스(106)는 컴퓨팅 모듈(102, 104) 간 물리 통신 채널을 나타내고, 실시예에 따라, 직렬 인터페이스(106)는 버스, 회선(wire), 전도성 트레이스, 핀, 또 다른 적합한 인터커넥션 및/또는 이들의 적합한 조합으로서 구현될 수 있다. 도 1은 설명 목적으로 그리고 기재의 편의를 위한 시스템(100)의 단순화된 표현이며, 도 1은 어떠한 식으로도 발명을 제한하려는 의도는 갖지 않음을 이해해야 한다. 알다시피, 실제 실시예는 추가 기능 및 특징을 제공하기 위한 그 밖의 다른 장치 및 구성요소를 포함, 및/또는 컴퓨팅 모듈(102, 104)이 더 큰 시스템의 일부일 수 있다. 이와 관련하여, 발명이 데이터를 제 1 컴퓨팅 모듈(102)로부터 제 2 컴퓨팅 모듈(104)로 통신하는 맥락으로 기재될 수 있지만, 발명은 데이터를 제 2 컴퓨팅 모듈(104)로부터 제 1 컴퓨팅 모듈(102)로 통신하거나 데이터를 도 1에 도시되지 않은 그 밖의 다른 모듈로 통신하기 위한 유사한 방식으로 구현될 수 있고, 일부 실시예에서, 직렬 인터페이스(106)가 컴퓨팅 모듈(102, 104) 간 양방향 통신을 위해 사용될 수 있음을 이해해야 한다. 덧붙이자면, 도 1은 컴퓨팅 모듈(102, 104)을 개별 요소(가령, 개별 칩 및/또는 장치 패키지)로서 도시하지만, 일부 실시예에서, 컴퓨팅 모듈(102, 104)은 공통의 장치 패키지의 일부로서 구현될 수 있다.
예시적 실시예에서, 제 1 컴퓨팅 모듈(102)은, 프로세싱 시스템(108), 병렬-직렬 변환 회로(parallel-to-serial conversion circuitry)(110), 송신기 위상-고정 루프(PLL)(112), 직렬 인터페이스(106)를 통해 데이터를 통신하도록 구성된 송신기(114), 및 송신기 제어기(116)를 포함하나, 여기에 제한되지 않는다. 일반적으로 프로세싱 시스템(108)은 제 1 컴퓨팅 모듈(102)을 위한 메인 프로세싱 코어를 나타낸다. 다양한 실시예에서, 프로세싱 시스템(108)은 하나 이상의 산술 논리 유닛(ALU), 하나 이상의 부동 소수점 유닛(FPU), 하나 이상의 메모리 요소(가령, 하나 이상의 캐시), 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는 이들의 임의의 조합을 이용해 구현될 수 있다. 상기 프로세싱 시스템(108)은 병렬-직렬 변환 회로(110)로 연결되며, 제 2 컴퓨팅 모듈(104)로 전송될 병렬화된(또는 멀티-비트) 데이터를 생성, 또는 그 밖의 다른 방식으로 제공하며, 상기 병렬 데이터를 병렬-직렬 변환 회로(110)로 제공한다. 병렬-직렬 변환 회로(110)는 프로세싱 시스템(108)과 송신기(114) 사이로 연결되며, 일반적으로 병렬-직렬 변환 회로(110)는 프로세싱 시스템(108)으로부터의 병렬 데이터를 직렬 인터페이스(106)를 통해 송신 또는 그 밖의 다른 방식으로 통신될 수 있는 직렬화된 데이터로 변환하도록 구성된 하드웨어 구성요소를 나타낸다. 또한 상기 프로세싱 시스템(108)은 송신기 PLL(112)로 연결되며, 직렬 인터페이스(106)를 통해 송신되는 데이터를 동기화하도록 송신 클록 신호를 생성하기 위해 송신기 PLL(112)에 의해 사용되는 기준 클록 신호를 생성 또는 그 밖의 다른 방식으로 제공한다.
예시적 실시예에서, 송신기 PLL(112)은 송신기(114)로 연결되며, 프로세싱 시스템(108)으로부터 수신된 기준 클록 신호를 기초로, 송신기 PLL(112)은 송신 클록 신호(CTX)를 생성하며, 상기 송신 클록 신호(CTX)는 여기에 동기하여 직렬 인터페이스(106)를 통해 데이터를 송신하기 위해 송신기(114)에 의해 사용된다. 예시적 실시예에서, 송신 클록 신호(CTX)의 주파수는 200㎒ 초과이고, 일반적으로 약 1㎓ 내지 약 8㎓의 범위 내에 있다. 도 1의 예시적 실시예는 소스-동기식 시스템(source-synchronous system)을 도시하고, 여기서 송신기 PLL(112)은 제 2 직렬 인터페이스(118)로도 연결되며, 송신 클록 신호(CTX)를 제 2 직렬 인터페이스(118)를 통해 제 2 컴퓨팅 모듈(104)로 통신하여, 컴퓨팅 모듈(102, 104) 간 소스-동기식 통신을 지원할 수 있다.
송신기(114)는 일반적으로, 송신기 PLL(112)로부터 수신된 송신 클록 신호(CTX)의 상승 에지 및/또는 하강 에지와 동기하여, 직렬 인터페이스(106)를 통해 병렬-직렬 변환 회로(110)의 출력으로부터의 직렬화된 데이터의 개별 비트를 나타내는 전기 신호를 순차적으로 송신하도록 구성된 제 1 컴퓨팅 모듈(102)의 하드웨어 구성요소 및/또는 회로를 나타내며, 이는 이하에서 더 상세히 기재된다. 예시적 실시예에서, 송신기(114)는 직렬 데이터의 선행 비트 및/또는 후속 비트를 이용해, 직렬 인터페이스(106)의 성능 특성(가령, 잡음, 왜곡, 감쇠, 등)을 기초로, 직렬 데이터의 각각의 비트를 나타내는 전기 신호를 등화하도록 구성되는 FIR 등화 송신기로서 구현된다. 이하에서 더 상세히 기재될 바와 같이, 예시적 실시예에서, 송신기(114)는 수신기(120)의 유효 입력 임피던스와 정합되는 원하는 유효 출력 임피던스를 얻는 것과 동시에, 직렬 인터페이스(106)를 통해 송신되는 신호의 원하는 등화를 이루도록 구성된다. 이와 관련해, 송신기 제어기(116)는 일반적으로 송신기(114)로 연결되고, 외부 정밀 저항 기준(140)과 정합하도록 송신기(114) 내 특정 개수의 드라이버 레그를 활성화시키고, 직렬 인터페이스(106)를 통해 전송되는 신호를 생성하는 활성화된 드라이버 레그를 원하는 등화를 이루는 방식으로 할당함으로써, 송신기(114)의 출력 임피던스를 제어하도록 구성된 하드웨어, 펌웨어, 프로세싱 로직 및/또는 소프트웨어를 나타내며, 이는 이하에서 더 상세히 설명된다. 송신기 제어기(116)가 제 1 컴퓨팅 모듈(102)의 개별 요소로서 도시되어 있지만, 실제로, 송신기 제어기(116)의 특징 및/또는 기능이 프로세싱 시스템(108)에 의해 구현되거나, 그 밖의 다른 방식으로 송신기 제어기(116)가 프로세싱 시스템(108)과 일체 구성될 수 있다.
예시된 실시예에서, 제 2 컴퓨팅 모듈(104)은, 직렬 인터페이스(106)를 통해 데이터를 통신하기 위한 수신기(120), 수신기 클록 및 데이터 복원(clock and data recovery)(CDR) 모듈(122), 직렬-병렬 변환 회로(124), 제 2 프로세싱 시스템(126), 및 수신기 제어기(130)를 포함하나, 여기에 한정되지 않는다. 도 1에 도시 것처럼, CDR 모듈(122)은 직렬 인터페이스(118)로 연결되고, 송신기 PLL(112)에 의해 생성되는 송신 클록 신호(CTX)를 수신한다. 예시적 실시예에서, CDR 모듈(122)은 직렬 인터페이스(118)로부터 수신된 신호로부터 고주파 지터 및/또는 왜곡을 제거하고, 직렬 인터페이스(106)를 통해 수신기(120)로 송신되는 데이터와 정렬되는 정화된 클록 신호를 제공한다. 예시적 실시예에서, 수신기(120)는 CDR 모듈(122)로 연결되며, 일반적으로 직렬 인터페이스(106)로 연결되고 직렬 인터페이스(106) 상의 전기 신호를, CDR 모듈(122)로부터 수신된 상기 정화된 틀록 신호의 상승 에지 및/또는 하강 에지와 동기되는 직렬화된 디지털 값으로 변환하도록 구성된 제 2 컴퓨팅 모듈(104)의 하드웨어 구성요소 및/또는 회로를 나타낸다. 직렬-병렬 변환 회로(124)는 수신기(120)의 출력 및 CDR 모듈(122)의 출력으로 연결되며, 상기 직렬-병렬 변환 회로(124)는 일반적으로, 송신 클록 신호(CTX)와 동기화된 수신기(120)로부터의 직렬화된 데이터를, 프로세싱 시스템(126)의 클록 영역과 동기화된 병렬 데이터로 변환하도록 구성된 컴퓨팅 모듈(104)의 하드웨어 구성요소를 나타낸다. 일반적으로 프로세싱 시스템(126)은 제 2 컴퓨팅 모듈(104)에 대한 메인 프로세싱 코어를 나타내고, 프로세싱 시스템(126)은 직렬-병렬 변환 회로(124)의 출력으로 연결되며, 종래의 방식으로, 직렬-병렬 변환 회로(124)로부터의 데이터를 수신 및/또는 반응하도록 구성된다. 실시예에 따라, 프로세싱 시스템(126)은 하나 이상의 ALU, 하나 이상의 FPU, 하나 이상의 메모리 요소, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는 이들의 임의의 조합을 이용해 구현될 수 있다.
예시적 실시예에서, 일반적으로 수신기 제어기(130)는 수신기(120)로 연결되고 직렬 인터페이스(106)를 통해 수신기(120)에 의해 수신된 신호를 모니터하고 수신된 신호를 기초로 직렬 인터페이스(106)에 대한 하나 이상의 성능 메트릭(performance metric)(또는 성능 지수)을 결정하도록 구성된 하드웨어, 펌웨어, 프로세싱 로직 및/또는 소프트웨어(또는 이들의 조합)를 나타낸다. 예를 들어, 수신기 제어기(130)는 직렬 인터페이스(106)의 잡음, 직렬 인터페이스(106)의 왜곡, 직렬 인터페이스(106)의 감쇠, 직렬 인터페이스(106)에 대한 비트 에러율(bit error rate), 및/또는 수신기(120)의 입력에서의 전압 마진(voltage margin)에 대응하는 직렬 인터페이스(106)에 대한 하나 이상의 성능 메트릭을 결정할 수 있다. 수신기 제어기(130)가 제 2 컴퓨팅 모듈(104)의 개별 요소로서 기재되지만, 실제로, 수신기 제어기(130)의 특징 및/또는 기능이 프로세싱 시스템(126)에 의해 구현될 수 있거나, 수신기 제어기(130)가 그 밖의 다른 방식으로 프로세싱 시스템(126)과 일체 구성될 수 있다. 일부 실시예에서, 수신기 제어기(130)는 제 3 직렬 인터페이스(132)로 연결되고, 직렬 인터페이스(106)에 대한 성능 메트릭을 송신기 제어기(116)로 송신하거나 그 밖의 다른 방식으로 통신하도록 구성될 수 있다.
예시적 실시예에서, 저항 기준(resistance reference)(140)은 시스템의 특성 임피던스(가령, 수신기(120)의 예상 입력 임피던스) 또는 이의 비(ratio)에 대응하는 특정 저항을 제공하도록 정밀하게 제어되는 저항 요소로서 구현된다. 일부 실시예에서, 저항 기준(140)의 저항은 컴퓨팅 모듈(102, 104) 간 기생 저항(parasitic resistance)을 설명할 수 있다(가령, 특성 임피던스에 직렬 인터페이스(106)의 기생 저항에 대응하는 오프셋을 더한 것). 도 1이 제 1 컴퓨팅 모듈(102)의 외부에 있는 저항 기준(140)을 도시하지만, 또 다른 실시예에서, 저항 기준(140)은 제 1 컴퓨팅 모듈(102)과 동일한 장치 패키지 및/또는 칩의 일부로서 구현될 수 있다.
도 2는 도 1의 시스템(100) 내 제 1 컴퓨팅 모듈(102)에서 사용되기 적합한 FIR 등화 송신기 시스템(200)의 예시적 실시예를 도시한다. FIR 등화 송신기 시스템(200)의 도시된 실시예는 송신기 제어 모듈(202)로 연결된 송신기 회로(201)를 포함한다. 이와 관련하여, 도 1의 제 1 컴퓨팅 모듈(102)과 함께 사용될 때, 송신기(114)는 송신기 회로(201)로서 구현될 수 있고, 송신기 제어기(116)는 송신기 제어 모듈(202)로서 구현될 수 있다. 이하에서 더 상세히 설명되겠지만, 송신기 제어 모듈(202)은, 송신기 회로(201)의 원하는 유효 출력 임피던스를 얻는 것과 동시에, 송신기 회로(201)에 의해 생성되는 출력 신호의 원하는 등화를 이루도록 송신기 회로(201)를 구성한다.
송신기 회로(201)의 예시적 실시예는, 입력 노드(210)로 연결된 직렬화된 딜레이 배열(204)과, 출력 노드(208)로 연결되는 드라이버 회로(206)를 포함하지만, 이에 국한되지는 않는다. 이하에서 더 상세히 기재되겠지만, 드라이버 회로(206)는 복수의 드라이버 레그(driver leg)를 포함하며, 드라이버 회로(206) 내 총 개수의 드라이버 레그의 부분집합을 활성화(enable)하여, 특성 출력 임피던스 목표를 이루고, 활성화된 드라이버 레그의 부분집합을 직렬화된 딜레이 배열(204)로부터 획득된 딜레이된 직렬 데이터의 각각의 비트로 할당하여, 출력 노드(208)에서 출력 데이터 신호를 생성하도록 송신기 제어 모듈(202)은 구성된다. 이와 관련하여, 출력 데이터 신호는, 출력 노드(208)에서의 직렬 데이터의 선행 비트 및/또는 후속 비트에 의해 영향 받는 전기 신호에 의해 등화, 필터링, 또는 그 밖의 다른 방식으로 수정된 입력 노드(210)에서 수신된 직렬 데이터의 특정 비트를 나타내는 전기 신호이다. 예시적 실시예에서, 송신기 회로(201)가 도 1의 제 1 컴퓨팅 모듈(102) 내 송신기(114)로서 사용될 때, 입력 노드(210)는 병렬-직렬 변환 회로(110)의 출력으로부터 직렬 데이터를 수신하도록 연결, 또는 그 밖의 다른 방식으로 구성되고, 출력 노드(208)는 직렬 인터페이스(106)로 연결된다. 이와 관련해, 드라이버 회로(206)는 병렬-직렬 변환 회로(110)로부터 제공된 직렬 데이터의 선행 비트 및/또는 후속 비트를 이용하여, 직렬 인터페이스(106)의 특성 및/또는 성능 메트릭을 기초로 하여 출력 데이터 신호를 필터링 또는 그 밖의 다른 방식으로 등화하며, 이는 이하에서 더 상세히 설명된다. 도 2에는 그렇게 도시되지 않더라도, 본 출원의 출원인에게 양도된 미국 특허 출원 번호 12/857,225 "ADJUSTABLE FINITE IMPULSE RESPONSE TRANSMITTER"에 기재된 바와 같이, 일부 실시예에서, 송신기 회로(201)는 직렬 데이터의 선행 비트 및/또는 후속 비트를 선택적으로 드라이버 회로(206)로 제공하도록 구성된 바이패스 로직(bypass logic)을 포함할 수 있으며, 상기 미국 특허 출원은 본원에서 참조로서 포함된다.
예시적 실시예에서, 직렬화된 딜레이 배열(204)은 입력 노드(210)에서 직렬화된 데이터의 스트림을 딜레이시키도록 구성된 복수의 직렬화된 딜레이 요소(212, 214, 216, 218)를 포함한다. 이와 관련해, 제 1 딜레이 요소(212)의 입력은 입력 노드(210)에서 직렬 데이터를 수신하도록 연결 또는 그 밖의 다른 방식으로 구성되고, 제 2 딜레이 요소(214)의 입력은 제 1 딜레이 요소(212)의 출력을 수신하도록 연결 또는 그 밖의 다른 방식으로 구성되며, 제 3 딜레이 요소(216)의 입력은 제 2 딜레이 요소(214)의 출력을 수신하도록 연결 또는 그 밖의 다른 방식으로 구성되고, 제 4 딜레이 요소(218)의 입력은 제 3 딜레이 요소(216)의 출력을 수신하도록 연결 또는 그 밖의 다른 방식으로 구성된다. 예시적 실시예에서, 딜레이 요소(212, 214, 216, 218)는 각각, 노드(220)에서의 클록 신호에 의해 클록킹되는 플립-플롭으로서 구현된다, 즉, 도시된 대로, 각각의 딜레이 요소(212, 214, 216, 218)의 클록 입력이 노드(220)로 연결된다. 예시적 실시예에서, 노드(220)에서의 클록 신호는 비트 레이트 클록 신호에 대응하며, 이때, 클록 신호의 상승 에지는 입력 노드(210)에서의 직렬 데이터의 각각의 비트와 동기화되어, 입력 노드(210)에서의 직렬 데이터의 비트가 비트 레이트(bit rate)로 딜레이 요소(212, 214, 216, 218)를 통해 전파된다. 송신기 회로(201)가 도 1의 송신기(114)로서 사용될 때, 클록 노드(220)가 송신기 PLL(112)로부터의 송신 클록 신호(CTX)를 수신하도록 연결 또는 그 밖의 다른 방식으로 구성된다.
예시적 실시예에서, 제 2 딜레이 요소(214)의 출력은 출력 노드(208)에서의 전기 신호에 의해 표현되는 비트에 대응한다, 즉, 노드(220)에서의 클록 신호의 현재 주기 동안 직렬 데이터의 비트가 송신기 회로(201)에 의해 송신된다. 본원에서 사용될 때, 메인 데이터 비트는 송신기 회로(201)에 의해 송신되거나, 그 밖의 다른 방식으로 노드(220)에서의 클록 신호의 현재 주기 동안 출력 노드(208)에서의 전기 신호에 의해 표현되는 비트를 지칭하는 것으로 이해되어야 한다. 이와 관련해, 제 3 딜레이 요소(216)의 출력은 이전 송신 구간 동안 송신기 회로(201)에 의해 송신된 직렬 데이터의 비트(가령, 클록 신호의 선행 주기 동안의 메인 데이터 비트)에 대응하고, 제 4 딜레이 요소(218)의 출력은 현재 송신 구간보다 2번의 송신 구간 전에 송신기 회로(201)에 의해 송신된 직렬 데이터의 비트에 대응한다. 마찬가지로, 제 1 딜레이 요소(212)의 출력은 후속하는 송신 구간 동안(가령, 클록 신호의 다음 번 상승 에지 후) 송신기 회로(201)에 의해 송신될 직렬 데이터의 비트에 대응한다. 편의상, 제 1 딜레이 요소(212)의 출력은 대안적으로 프리커서 데이터 비트(precursor data bit)라고 지칭될 수 있고 제 3 및 제 4 딜레이 요소(216, 218)의 출력은 대안적으로 포스트커서 데이터 비트(postcursor data bit)라고 지칭될 수 있다. 이와 관련해, 직렬화된 데이터에서, 프리커서 데이터 비트는 메인 데이터 비트를 뒤 따르거나 뒤 잇고, 포스트커서 데이터 비트는 상기 메인 데이터 비트를 선행한다. 도 2가 4개의 딜레이 요소(212, 214, 216, 218)를 갖는 직렬화된 딜레이 배열(204)을 도시하더라도, 송신기 회로(201)의 실제 실시예는 직렬화된 딜레이 배열(204)에 대해 임의의 개수의 딜레이 요소를 사용할 수 있다.
예시적 실시예에서, 드라이버 회로(206)는 드라이버 입력 노드(222)에서의 신호를 나타내는 출력 노드(208)에서의 출력 데이터 신호를, 드라이버 입력 노드(224, 226, 228)에서의 신호에 의해 영향 받는 방식으로 생성하는 4-비트 FIR 필터로서 구성된다. 이와 관련해, 제 1 드라이버 입력 노드(222)는 딜레이 요소(214)의 출력으로부터 메인 데이터 비트를 수신하도록 구성되고, 제 2 드라이버 입력 노드(224)는 딜레이 요소(212)의 출력으로부터 프리커서 데이터 비트를 수신하도록 구성되며, 제 3 및 제 4 드라이버 입력 노드(226, 228)는 각각 딜레이 요소(216, 218)의 출력으로부터 각각의 포스트커서 데이터 비트를 수신하도록 구성된다. 직렬화된 딜레이 배열(204)로부터의 딜레이된 직렬 데이터의 각각의 비트가 드라이버 회로(206) 내 활성화된 드라이버 레그의 부분집합의 입력으로 제공된다. 예시적 실시예에서, 노드(222)에서의 메인 데이터 비트는 활성화된 드라이버 레그의 제 1 부분집합(230)으로 제공되고, 노드(224)에서의 프리커서 데이터 비트는 활성화된 드라이버 레그의 제 2 부분집합(232)으로 제공되며, 노드(226)에서의 제 1 포스트커서 데이터 비트는 활성화된 드라이버 레그의 제 3 부분집합(234)으로 제공되고, 노드(228)에서의 제 2 포스트커서 데이터 비트는 활성화된 드라이버 레그의 제 4 부분집합(236)으로 제공된다.
활성화된 드라이버 레그의 부분집합(230, 232, 234, 236) 각각은 가변 이득 증폭기 배열(variable gain amplifier arrangement)로서 기능하고, 여기서 활성화된 드라이버 레그의 부분집합(230, 232, 234, 236)의 출력은 출력 노드(208)에서 합쳐져서, 등화된 출력 데이터 신호를 생성한다. 활성화된 드라이버 레그의 각각의 부분집합(230, 232, 234, 236)에 의해 제공되는 유효 이득은 상기 각각의 부분집합(230, 232, 234, 236) 내 드라이버 레그의 개수에 비례하며, 여기서 상기 부분집합(230, 232, 234, 236) 내 활성화된 드라이버 레그의 개수는, 출력 노드(208)로 연결된 통신 채널(가령, 직렬 인터페이스(106))의 원하는 등화를 이루는 방식으로 출력 데이터 신호를 생성하도록 선택된다. 이와 관련해, 송신기 제어 모듈(202)은 드라이버 회로(206)의 드라이버 레그로 연결되고, 드라이버 입력 노드(222, 224, 226, 226)에서의 데이터 비트들 간의 활성화된 드라이버 레그의 할당을 제어함으로써, 활성화된 드라이버 레그의 각각의 부분집합(230, 232, 234, 236)의 유효 출력 임피던스를 제어하고, 따라서, 드라이버 레그의 각각의 부분집합(230, 232, 234, 236)에 의해 제공되는 이득을 제어하여, 수신기(120)의 입력에서 특정 성능 메트릭(또는 성능 지수)을 얻는다. 이 방식으로, 드라이버 회로(206)는 노드(224, 226, 228)에서의 프리커서 비트 및 포스트커서 비트를 이용해 드라이버 입력 노드(222)에서의 메인 데이터 비트를 필터링 또는 그 밖의 다른 방식으로 등화한다. 도 2가 활성화된 드라이버 레그의 부분집합(232, 234, 236)을, 프리커서 데이터 비트 및/또는 포스트커서 데이터 비트를 논리적으로 변환하는 인버터(inverter)로서 구성된 것으로 도시하더라도, 또 다른 실시예에서, 활성화된 드라이버 레그의 부분집합(232, 234, 236)은, 원하는 등화를 이루기 위해, 송신기 제어 모듈(202)이 각각의 부분집합(232, 234, 236)의 출력이 출력 노드(208)에서 더해지거나 빼지는 것을 제어할 수 있도록, 송신기 제어 모듈(202)로 연결된 각각의 XOR 로직 게이트의 입력을 갖는 배타적 논리합(exclusive-or)(XOR) 로직 게이트로서 구성될 수 있다.
도 2는 설명 목적과 기재의 편의를 위한 FIR 등화 송신기 시스템(200)의 단순화된 표현이라고 이해되어야 하며, 도 2는 본 발명을 어떠한 식으로도 한정하는 것으로 의도되지 않는다. 이와 관련해, 도 2가 단일 프리커서 데이터 비트 및 2개의 포스트커서 데이터 비트를 이용해 메인 데이터 비트를 필터링 또는 등화하는 것을 도시하지만, 실제로, 프리커서 데이터 비트 및/또는 포스트커서 데이터 비트의 조합 및/또는 수는 특정 적용예의 요건에 따라 달라질 수 있고, 본원에 기재된 발명은 프리커서 데이터 비트 및/또는 포스트커서 데이터 비트의 임의의 조합 및/또는 수에 대해 균등한 방식으로 구현될 수 있다. 덧붙여, 도 2는 FIR 등화 송신기 시스템(200)의 싱글-엔드형(single-ended) 풀-레이트(full-rate) 구현예를 도시하더라도, 실제로, FIR 등화 송신기 시스템(200)은 차이 나는 방식으로, 및/또는 하프-레이트 아키텍처를 이용해, 구현될 수 있다.
도 3은 도 2의 드라이버 회로(206)에서 사용되기 적합한 드라이버 레그(300)의 예시적 실시예를 도시한다. 이와 관련해, 드라이버 회로(206)는 드라이버 레그(300)의 복수의 인스턴스를 포함하며, 여기서 송신기 제어 모듈(202)에 의해, 총 개수의 드라이버 레그(300) 중 부분집합이 특성 출력 임피던스 목표를 이룰 수 있으며, 이는 이하에서 상세히 기재된다. 따라서 활성화된 드라이버 레그의 각각의 부분집합(230, 232, 234, 236)은 드라이버 레그(300)의 하나 이상의 인스턴스를 포함할 수 있고, 여기서 부분집합(230, 232, 234, 236)의 누적된 복수의 활성화된 드라이버 레그는 출력 노드(208)에서 원하는 출력 임피던스를 제공한다.
예시적 실시예에서, 드라이버 레그(300)의 각각의 인스턴스는, 제 1 트랜지스터(302), 제 1 트랜지스터(302)와 출력 노드(310) 사이에 연결된 제 1 저항 요소(304), 제 2 트랜지스터(308), 및 상기 제 2 트랜지스터(308)와 출력 노드(310) 사이에 연결된 제 2 저항 요소(306)를 포함하나, 이에 국한되지 않는다. 예시적 실시예에서, 제 1 트랜지스터(302)의 드레인/소스 단자가 양의 기준 전압 노드(312)로 연결되고, 제 2 트랜지스터(308)의 소스/드레인 단자가 음의 기준 전압 노드(314)로 연결되며, 드라이버 레그(300)의 출력 노드(310)는 송신기 회로(201)의 출력 노드(208)로 연결된다. 예시적 실시예에서, 저항 요소(304, 306)는 실질적으로 동일하며, 동일한 저항 값(가령, 현실적인 및/또는 실질적인 제조 허용오차 내)을 갖고, 노드(312 및 310) 간의 임피던스가 노드(310 및 314) 간의 임피던스와 실질적으로 동일하도록 트랜지스터(302, 308)는 실질적으로 동일한 폭을 가진다.
예시적 실시예에서, 각각의 드라이버 레그(300)는 입력 선택 회로(320)를 통해 직렬화된 딜레이 배열(204)로부터의 각각의 데이터 비트를 수신하도록 구성된 입력(316)을 가지며, 이때, 입력 선택 회로(320)에 의해 선택된 각각의 데이터 비트가 활성화 로직(enablement logic)(318)으로 제공된다. 이와 관련해, 입력 선택 회로(320)는 직렬화된 딜레이 배열(204)로부터의 데이터 비트 중 어느 것(가령, 메인 데이터 비트, 프리커서 데이터 비트, 또는 포스트커서 데이터 비트)이 각각의 드라이버 레그(300)의 입력 노드(316)로 제공되는지를 제어하며, 이는 이하에서 더 상세히 기재된다. 일반적으로 활성화 로직(318)은 각각의 드라이버 레그(300)를 비활성화 및/또는 활성화하기 위해 트랜지스터(302, 308)의 동작을 제어하도록 구성된 하드웨어, 회로 및/또는 로직을 나타낸다. 이하에서 제공되는 바와 같이, 드라이버 회로(206) 내부의 드라이버 레그(300)의 각각의 인스턴스를 비활성화하기 위해, 활성화 로직(318)은 트랜지스터(302, 308)의 제어(또는 게이트) 단자로, 트랜지스터(302, 308)를 끄거나 그 밖의 다른 방식으로 비활성화시키는 신호를 제공한다. 역으로, 드라이버 레그(300)의 각각의 인스턴스를 활성화하기 위해, 드라이버 레그(300)가 활성화될 때, 출력 노드(208)에서 생성된 전기 신호가 입력 노드(316)에서의 입력 데이터 비트에 의해 영향 받도록 하는 방식으로, 활성화 로직(318)은 트랜지스터(302, 308)를 동작시킨다.
도 2를 다시 참조하고, 도 1 및 도 3을 계속 참조하면, 예시적 실시예에서, 송신기 제어 모듈(202)은, 드라이버 회로(206) 내 드라이버 레그(300)의 각각의 인스턴스의 활성화 로직(318)으로 연결되고, 드라이버 회로(206) 내에서 활성화되는 드라이버 레그(300)의 인스턴스의 개수를 제어하여, 특성 출력 임피던스 목표를 이루도록 구성된 보상 제어 모듈(compensation control module)(240)을 포함하며, 이는 이하에서 더 상세히 기재된다. 예시적 실시예에서, 송신기 제어 모듈(202)은 드라이버 회로(206) 내 전체 개수의 드라이버 레그(300)의 복사본(copy)을 나타내는 드라이버 레플리카(242)를 포함하며, 이때, 출력 노드(208)에서의 특성 출력 임피던스 목표를 이루기 위해 드라이버 회로(206) 내부에서 활성화될 드라이버 레그(300)의 인스턴스의 개수를 결정하기 위해 보상 제어 모듈(240)은 저항 기준(140)을, 드라이버 레플리카(242)의 전체 개수의 드라이버 레그(300)의 부분집합에 의해 제공되는 유효 저항에 비교하도록 구성된다. 또한 송신기 제어 모듈(202)은, 드라이버 회로(206) 내 드라이버 레그(300)의 각각의 인스턴스의 입력 선택 회로(320)로 연결되고, 원하는 등화 비(equalization ratio)를 이루기 위해, 직렬화된 딜레이 배열(204)로부터의 각각의 데이터 비트가 제공되는 활성화된 드라이버 레그(300)의 개수(즉, 각각의 부분집합(230, 232, 234, 236) 내 활성화된 드라이버 레그(300)의 개수)를 제어하도록 구성된 할당 제어 모듈(250)을 포함한다.
이제 도 4를 참조하면, 예시적 실시예에서, 등화 송신기 시스템은 출력 신호 생성 프로세스(400) 및 추가 작업, 이하에서 기재되는 기능, 및 동작을 수행하도록 구성될 수 있다. 다양한 작업이 소프트웨어, 하드웨어, 펌웨어, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 설명을 목적으로, 이하의 기재는 도 1-3과 관련해 앞서 언급된 요소를 지칭할 수 있다. 실제로, 작업, 기능, 및 동작은 기재된 시스템의 서로 다른 요소, 가령, 송신기(114), 송신기 제어기(116), 송신기 회로(201), 송신기 제어 모듈(202), 보상 제어 모듈(240), 할당 제어 모듈(250), 직렬화된 딜레이 배열(204) 및/또는 드라이버 회로(206)에 의해 수행될 수 있다. 임의의 개수의 추가 또는 대안적 작업이 본원에 기재되지 않은 추가적인 기능을 갖는 더 포괄적인 절차 또는 프로세스에 포함될 수 있거나 혼입될 수 있다.
도 4를 참조하고 도 1-3을 계속 참조하면, 출력 신호 생성 프로세스(400)가 특성 출력 임피던스 목표를 이루도록 활성화되어야 할 송신기의 드라이버 회로 내부의 드라이브 레그의 개수를 결정하는 것을 개시하거나 시작한다(작업(402)). 예시적 실시예에서, 저항 기준(140)은 특성 출력 임피던스 목표에 대응하는 저항을 제공한다. 하나의 실시예에 따라, 드라이버 회로(206) 내부의 활성화될 드라이버 레그(300)의 개수를 결정하기 위해, 송신기 제어기(116, 202) 및/또는 보상 제어 모듈(240)이 드라이버 레플리카(242)의 개별 드라이버 레그(300)를 순차적으로 활성화하고, 활성화된 레플리카 드라이버 레그(300)가 저항 기준(140)과 정합되는 임피던스를 제공할 때까지, 활성화된 레플리카 드라이버 레그(300)의 유효 저항을 저항 기준(140)에 비교한다. 예를 들어, 보상 제어 모듈(240)은 직렬 연결된 활성화된 레플리카 드라이버 레그(300)를 저항 기준(140)으로 대체함으로써, 분압기 회로(voltage divider circuit)를 구현할 수 있다. 보상 제어 모듈(240)은 초기에 하나의 레플리카 드라이버 레그(300)를 활성화시키고, 그 후, 활성화된 레플리카 드라이버 레그(300) 양단의 전압이 저항 기준(140) 양단의 전압과 실질적으로 동일할 때까지, 활성화되는 레플리카 드라이버 레그(300)의 개수를 순차적으로 증가시킬 수 있다. 일부 실시예에서, 복수의 가능한 저항 기준을 제공하도록 저항 기준(140)은 선택 또는 그 밖의 다른 방식으로 구성될 수 있다. 이러한 실시예에서, 송신기 제어기(116, 202) 및/또는 보상 제어 모듈(240)은 송신기(114, 201)에 대한 특성 출력 임피던스 목표를 식별하고, 적절한 임피던스에 대해 저항 기준(140)을 선택 또는 그 밖의 다른 방식으로 구성할 수 있다. 예를 들어, 송신기 제어기(116, 202) 및/또는 보상 제어 모듈(240)은 송신기(114, 201) 및/또는 드라이버 회로(206)에 대한 원하는 특성 출력 임피던스를 지시하는 제어 상태 레지스터(control status register)를 액세스 및/또는 모니터할 수 있다. 또 다른 실시예에서, 프로세싱 시스템(108)은 원하는 특성 출력 임피던스를 구현하기 위해 송신기 제어기(116, 202) 및/또는 보상 제어 모듈(240)로 시그널링할 수 있다.
예시적 실시예에서, 특성 출력 임피던스 목표를 이루기 위해 필요한 드라이버 레그의 개수를 결정한 후, 출력 신호 생성 프로세스(400)는 송신기의 드라이버 회로 내부의 결정된 개수의 드라이버 레그를 활성화시킴으로써(작업(404)) 계속된다. 이와 관련해, 드라이버 레플리카(242)의 활성화된 레플리카 드라이버 레그(300)의 임피던스와 실질적으로 동일하고, 따라서 저항 기준(140)에 의해 제공되는 출력 임피던스 목표에 정합되는 출력 노드(208)에서의 임피던스를 제공하기 위해, 송신기 제어기(116, 202) 및/또는 보상 제어 모듈(240)이 드라이버 회로(300)의 전체 개수의 드라이버 레그(300)의 부분집합을 활성화시킨다. 예를 들어, 하나 이상의 실시예에서, 보상 제어 모듈(240)은 드라이버 회로(206) 내의 결정된 개수의 드라이버 레그(300)의 활성화 로직(318)으로 신호를 제공하여, 각각의 드라이버 레그(300)의 입력(316)에서 선택된 입력 데이터 비트가 트랜지스터(302, 308)의 동작에 영향을 미치거나 그 밖의 다른 방식으로 상기 동작을 제어하도록 한다. 이 방식으로, 송신기 제어기(116, 202) 및/또는 보상 제어 모듈(240)은 드라이버 회로(206) 내 결정된 개수의 드라이버 레그(300)를 활성화한다. 특성 출력 임피던스 목표를 이루기 위해 필요하지 않은 드라이버 회로(206) 내의 나머지 드라이버 레그(300)에 대해, 보상 제어 모듈(240)이 활성화 로직(318)으로, 트랜지스터(302, 308)을 끄라는 신호를 제공하고, 이로써, 나머지 드라이브 레그(300)가 전류를 전도하고 출력 노드(208, 310)에서의 신호에 영향을 미치는 것을 막음으로써 비활성화된다.
예시적 실시예에서, 출력 신호 생성 프로세스(400)는 직렬 인터페이스를 통해 송신되는 출력 신호를 등화하기 하기 위한 등화 비를 식별함으로써(작업(406)) 계속된다. 이와 관련해, 송신기 제어기(116, 202) 및/또는 할당 제어 모듈(250)은 직렬 인터페이스(106)에 대한 원하는 등화 비를 나타내는 제어 상태 레지스터를 액세스 및/또는 모니터할 수 있다. 또 다른 실시예에서, 프로세싱 시스템(108) 및/또는 수신기 제어기(130)는 원하는 등화 비를 구현하기 위해 송신기 제어기(116, 202) 및/또는 할당 제어 모듈(250)로 시그널링할 수 있다. 원하는 등화 비(또는 디앰퍼시스 비(de-emphasis ratio))는, 직렬 인터페이스(106)의 특성을 기초로 하여수신기(120)의 입력에서의 특정 성능 메트릭(또는 성능 지수)를 이루도록 선택된다.
원하는 등화 비를 식별한 후, 출력 신호의 원하는 등화를 이루기 위해 식별된 등화 비에 따라 드라이버 회로 내 활성화된 드라이버 레그를 데이터 비트들 간에 할당함으로써(작업(408)), 출력 신호 생성 프로세스(400)는 계속된다. 이와 관련해, 원하는 등화 비를 구현하기 위해 활성화된 드라이버 레그(300)의 입력 선택 회로(320)를 동작시킴으로써, 송신기 제어기(116, 202) 및/또는 할당 제어 모듈(250)은 드라이버 회로(206) 내 활성화된 드라이버 레그(300)를 드라이버 입력 노드(222, 224, 226, 228)에서의 직렬화된 딜레이 배열(204)로부터의 직렬화된 데이터의 딜레이된 비트들 간에 할당한다. 이와 관련해, 할당 제어 모듈(250)은 보상 제어 모듈(240)로부터 드라이버 회로(206) 내 활성화된 드라이버 레그(300)의 개수를 수신하며, 드라이버 회로(206) 내 활성화된 드라이버 레그(300)의 전체 개수에, 각각의 데이터 비트에 대한 특정 가중치를 곱함으로써, 직렬화된 딜레이 배열(204)로부터의 각각의 데이터 비트에 대해, 상기 각각의 데이터 비트로 할당될 활성화된 드라이버 레그(300)의 개수(즉, 드라이버 레그(230, 232, 234, 236)의 각각의 부분집합에 대한 활성화된 드라이버 레그(300)의 개수)를 계산한다. 예를 들어, 원하는 등화 비가 프리커서 데이터 비트에 대한 특정 가중치를 제공하는 경우, 노드(224)에서의 프리커서 데이터 비트로 할당될 활성화된 드라이버 레그(300)의 개수(즉, 부분집합(232) 내 활성화된 드라이버 레그(300)의 개수)를 결정하기 위해, 할당 제어 모듈(250)은 드라이버 회로(206) 내 활성화된 드라이버 레그(300)의 전체 개수에 상기 원하는 가중치를 곱한다. 프리커서 데이터 비트로 할당될 활성화된 드라이버 레그(300)의 개수를 결정한 후, 상기 개수의 활성화된 드라이버 레그(300)가 전체 개수의 활성화된 드라이버 레그(300)의 부분집합(232)의 입력(316)으로 프리커서 데이터 비트를 제공하도록, 할당 제어 모듈(250)은 입력 선택 회로(320)를 동작시킨다. 이 방식으로, 프리커서 데이터 비트로부터 기인하는, 또는 그 밖의 다른 방식으로 나타내는 출력 노드(208)에서의 출력 신호의 성분을 생성하기 위해, 상기 부분집합(232) 내 활성화된 드라이버 레그(300)의 각각의 트랜지스터(302, 308)는 노드(224)에서의 프리커서 데이터 비트에 의해 제어되거나, 그 밖의 다른 방식으로 영향 받을 수 있다. 유사한 방식으로, 나머지 데이터 비트에 대해, 상기 각각의 데이터 비트로 할당될 활성화된 드라이버 레그(300)의 개수를 결정하기 위해, 할당 제어 모듈(250)이 드라이버 회로(206) 내 활성화된 드라이버 레그(300)의 전체 개수에 각각의 데이터 비트에 대한 원하는 가중치를 곱하고, 상기 개수의 활성화된 드라이버 레그(300)에 대해 입력 선택 회로(320)를 동작시킴으로써, 그들 각각의 트랜지스터(302, 308)가 각각의 데이터 비트에 의해 제어되거나 그 밖의 다른 방식으로 영향받고, 따라서 각각의 데이터 비트에 기인하거나 그 밖의 다른 방식으로 나타내는 출력 노드(208)에서의 출력 신호의 성분을 생성할 수 있다. 이러한 식으로, 출력 노드(208)에서의 출력 신호의 원하는 등화를 이루기 위한 등화 비에 따라, 할당 제어 모듈(250)은 드라이버 회로(206)의 활성화된 드라이버 레그(300)를 할당한다.
예를 들어, 특성 출력 임피던스 목표를 이루기 위해 보상 제어 모듈(240)이 드라이버 회로(206) 내 100개의 드라이버 레그(300)를 활성화하고, 원하는 등화 비가 프리커서 데이터 비트에 대한 10%의 가중치에 대응하는 경우, 할당 제어 모듈(250)은 활성화된 드라이버 레그(300)의 전체 개수에 원하는 가중치를 곱하여, 활성화된 드라이버 레그(300) 중 10개가 프리커서 데이터 비트로 할당되어야 함을 결정한다. 그 후, 할당 제어 모듈(250)은 드라이버 회로(206) 내 활성화된 드라이버 레그(300) 중 10개와 연관된 입력 선택 회로(320)를 동작시켜, 노드(224)에서의 프리커서 데이터 비트를 이들 10개의 활성화된 드라이버 레그(300)의 입력(316)으로 제공하고, 이로써, 프리커서 데이터 비트는 이들 10개의 활성화된 드라이버 레그(300)의 각각의 트랜지스터(302, 308)의 동작을 제어하거나 그 밖의 다른 방식으로 영향을 미친다. 이 방식으로, 드라이버 회로(206)의 출력 임피던스의 10%가 프리커서 데이터 비트로 할당된다, 즉, 프리커서 데이터 비트와 연관된 드라이버 레그의 부분집합(232)이 드라이버 회로(206) 내 전체 개수의 활성화된 드라이버 레그(300) 중 10%를 포함한다. 이와 유사한 방식으로, 원하는 등화 비가 제 1 포스트커서 데이터 비트에 대한 20%의 가중치에 대응하는 경우, 할당 제어 모듈(250)은 활성화된 드라이버 레그(300) 중 20개와 연관된 입력 선택 회로(320)를 동작시켜, 노드(226)에서의 제 1 포스트커서 데이터 비트를 이들 10개의 활성화된 드라이버 레그(300)의 입력(316)으로 제공함으로써, 제 1 포스트커서 데이터 비트가 이들 20개의 활성화된 드라이버 레그(300)의 각각의 트랜지스터(302, 308)의 동작을 제어하거나 그 밖의 다른 방식으로 영향을 미칠 수 있다. 이 방식으로, 드라이버 회로(206)의 출력 임피던스의 20%가 제 1 포스트커서 데이터 비트로 할당되며, 즉, 제 1 포스트커서 데이터 비트와 연관된 드라이버 레그(234)의 부분집합은 드라이버 회로(206) 내 전체 개수의 활성화된 드라이버 레그(300)의 20%를 포함한다. 원하는 등화 비가 제 2 포스트커서 데이터 비트에 대한 5%의 가중치에 대응하는 경우, 할당 제어 모듈(250)은 활성화된 드라이버 레그(300) 중 5개와 연관된 입력 선택 회로(320)를 동작시켜, 노드(228)에서의 제 2 포스트커서 데이터 비트를 이들 5개의 활성화된 드라이버 레그(300)의 입력(316)으로 제공함으로써, 제 2 포스트커서 데이터 비트가 이들 5개의 활성화된 드라이버 레그(300)의 각각의 트랜지스터(302, 308)의 동작을 제어하거나 그 밖의 다른 방식으로 영향을 미친다. 이 방식으로, 드라이버 회로(206)의 출력 임피던스의 5%가 제 2 포스트커서 데이터 비트에 할당되는 경우, 즉, 제 2 포스트커서 데이터비트와 연관된 드라이버 레그(236)의 부분집합이 드라이버 회로(206) 내 전체 개수의 활성화된 드라이버 레그(300)의 5%를 포함한다. 예시적 실시예에서, 할당 제어 모듈(250)은 나머지 드라이버 레그의 입력 선택 회로(320)를 동작시킴으로써, 나머지 활성화된 드라이버 레그(300)를 노드(222)에서의 메인 데이터 비트로 할당하여, 그들 각각의 입력(316)으로 제공될 노드(222)에서의 메인 데이터 비트를 제공함으로써, 노드(222)에서의 메인 데이터 비트가 나머지 활성화된 드라이버 레그(300)에 대한 각각의 트랜지스터의 동작(302, 308)을 제어하거나 그 밖의 다른 방식으로 영향을 미친다. 이와 관련해, 일부 실시예에서, 할당 제어 모듈(250) 및/또는 입력 선택 회로(320)는 송신기 회로(201)의 초기화 후 디폴트로 드라이버 회로(206)의 드라이버 레그(300)를 노드(222)에서의 메인 데이터 비트로 할당하도록 구성될 수 있다. 상기 기재된 예시적 경우에서, 할당 제어 모듈(250)은 활성화된 드라이버 레그(300) 중 65개(가령, 활성화된 드라이버 레그를 프리커서 데이터 비트와 포스트커서 데이터 비트로 할당한 후 100개의 활성화된 드라이버 레그 중 나머지 활성화된 드라이버 레그)와 연관된 입력 선택 회로(320)를 동작시켜, 그들 각각의 입력(316)으로 제공될 노드(222)에서의 메인 데이터 비트를 제공함으로써, 노드(222)에서의 메인 데이터 비트가 드라이버 회로(300) 내 활성화된 드라이버 레그(300) 중 65개에 대한 각각의 트랜지스터(302, 308)의 동작을 제어하거나 그 밖의 다른 방식으로 영향을 미치게 한다.
본원에서 본 발명이 모든 활성화된 드라이버 레그가 실질적으로 동일한 저항을 가진다는 맥락으로 기재되었지만, 일부 실시예에서, 드라이버 레그의 저항은 다양하거나 서로에 대해 스케일링(scale)될 수 있으며(가령, 드라이버 레그의 하나의 부분집합은 각각 저항 R을 제공하며, 드라이버 레그의 또 다른 부분집합은 각각 2R의 저항을 제공하고, 드라이버 레그의 또 다른 부분집합은 각각 4R의 저항을 제공하는 등이다), 이때, 할당 제어 모듈(250)은 드라이버 레그를 데이터 비트들에게 할당할 때 서로 다른 활성화된 드라이버 레그의 각각의 가중치를 계속 알고 있는다.
도 4를 계속 참조하고, 도 1-3을 계속 참조하면, 원하는 등화 비를 얻기 위해 활성화된 드라이버 레그를 할당한 후, 통신 채널을 등화하는 송신기의 출력에서 등화된 출력 신호를 생성함으로써(작업(410)), 출력 신호 생성 프로세서(400)가 계속된다. 이와 관련해, 앞서 기재된 바와 같이, 활성화된 드라이버 레그(300)의 출력 노드(310)는 출력 노드(208)에서 함께 연결되어, 노드(222)에서의 메인 데이터 비트를 나타내는 등화된 출력 신호를 출력 노드(208)에서 제공하기 위해, 활성화된 드라이버 레그(300)의 개별 부분집합(230, 232, 234, 236)에 의해 생성된 신호가 조합된다. 노드(222, 224, 226, 228)에서의 각각의 데이터 비트 각각은 활성화된 드라이버 레그(300)의 연관된 부분집합(230, 232, 234, 236)의 트랜지스터(302, 308)의 동작에 영향을 미치거나 그 밖의 다른 방식으로 제어하여, 활성화된 드라이버 레그(300)의 다른 부분집합(230, 232, 234, 236)에 의해 생성된 신호와 조합되고 출력 노드(208)에서 등화된 출력 신호를 획득하기 위해 원하는 등화 비에 따라 가중된 출력 노드(208)에서의 신호를 생성한다. 예를 들어, 프리커서 부분집합(232)은 딜레이 요소(212)로부터의 프리커서 데이터 비트를 나타내는 신호를 생성하고, 메인 부분집합(230)은 딜레이 요소(214)로부터의 메인 데이터 비트를 나타내는 신호를 생성하며, 제 1 포스트커서 부분집합(234)은 딜레이 요소(216)로부터의 제 1 포스트커서 데이터 비트를 나타내는 신호를 생성하며, 제 2 포스트커서 부분집합(236)은 딜레이 요소(218)로부터의 제 2 포스트커서 데이터 비트를 나타내는 신호를 생성하며, 이때, 개별 성분 신호들이 출력 노드(208)에서 조합되거나, 다중화(multiplex)되거나, 그 밖의 다른 방식으로 다 함께 더해져서, 출력 신호를 얻는다. 이 방식으로, 출력 신호는 프리커서 데이터 비트에 의해 영향 받는 제 1 신호 성분과, 메인 데이터 비트에 의해 영향 받는 제 2 신호 성분과, 제 1 포스트커서 데이터 비트에 의해 영향 받는 제 3 신호 성분과, 제 2 포스트커서 데이터 비트에 의해 영향 받는 제 4 신호 성분의 조합을 나타낸다. 동시에, 출력 노드(208) 및/또는 직렬 인터페이스(106)로 연결된 활성화된 드라이버 레그(300)의 유효 출력 임피던스는 앞서 기재된 바와 같은 특성 출력 임피던스 목표와 실질적으로 동일하다.
도 5는 도 2의 드라이버 레플리카(242) 및/또는 드라이버 회로(206)에서 사용되기에 적합한 구성 가능한 드라이버 레그(500)의 예시적 실시예를 도시한다. 드라이버 레그(500)의 예시적 실시예는, 제 1 트랜지스터(502)와, 상기 제 1 트랜지스터(502)와 제 2 트랜지스터(510)의 단자 사이에 연결된 복수의 저항 요소(504, 506, 508)와, 상기 제 2 트랜지스터(510)의 단자와 출력 노드(514) 사이에 연결된 또 하나의 저항 요소(512)를 포함하나, 이에 국한되지 않는다. 예를 들어, 제 1 트랜지스터(502)의 드레인/소스 단자는 양의 기준 전압 노드(516)로 연결되고, 제 1 트랜지스터(502)의 소스/드레인 단자는 저항 요소(504)로 연결된다. 제 2 트랜지스터(510)의 드레인/소스 단자는 또한 양의 기준 전압 노드(516)로 연결되고, 제 1 트랜지스터(502)의 소스/드레인 단자는 저항 요소(512)를 통해 출력 노드(514)로 연결된다. 이 방식으로, 제 2 트랜지스터(510)가 켜지거나 그 밖의 다른 방식으로 활성화될 때, 제 1 트랜지스터(502) 및 저항 요소(504, 506, 508)가 효과적으로 비활성화되며, 이는 이하에서 더 상세히 기재된다. 또한 드라이버 레그(500)는 또한 제 3 트랜지스터(518)와, 상기 제 3 트랜지스터(518)와 제 4 트랜지스터(526)의 단자 사이에 연결된 복수의 저항 요소(520, 522, 524)와, 상기 제 4 트랜지스터(526)의 단자와 출력 노드(514) 사이에 연결된 또 하나의 저항 요소(528)를 포함한다. 앞서 기재된 것과 유사한 방식으로, 각각의 트랜지스터(518, 526)의 소스/드레인 단자가 음(또는 접지)의 기준 전압 노드(530)로 연결되어, 제 4 트랜지스터(526)가 켜지거나 그 밖의 다른 방식으로 활성화될 때, 상기 제 3 트랜지스터(518) 및 저항 요소(520, 522, 524)가 효과적으로 비활성화되게 하며, 이는 이하에서 더 상세히 기재된다.
예시적 실시예에서, 구성 가능한(configurable) 드라이버 레그(500)는 트랜지스터(502, 510, 518, 526)의 제어(또는 게이트) 단자로 연결된 활성화 로직(532)을 포함한다. 구성 가능한 드라이버 레그(500)가 활성화될 때, 활성화 로직(532)은, 트랜지스터의 다른 하나의 쌍은 비활성화하면서, 출력 노드(514)에서 출력 신호를 트랜지스터의 제 1 쌍(510, 526)이 생성하는지 또는 트랜지스터의 제 2 쌍(502, 518)이 생성하는지를 제어하도록 구성되어, 구성 가능한 드라이버 레그(500)에 대한 원하는 임피던스를 획득한다. 이와 관련해, 더 낮은 유효 임피던스에 대해 드라이버 레그(500)를 구성하기 위해, 활성화 로직(532)은, (가령, 트랜지스터(502, 518)를 끄기 위한 신호를 게이트 단자로 인가함으로써) 트랜지스터의 다른 쌍(502, 518)을 비활성화하면서, 입력 노드(534)에서의 입력 신호가 트랜지스터(510, 518)의 동작에 영향을 미치거나 그 밖의 다른 방식으로 제어하도록 한다. 트랜지스터(502, 518)를 끄는 것은, 저항 요소(504, 506, 508, 520, 522, 524)를 효과적으로 비활성화하고, 이에 따라서, 드라이버 레그(500)의 유효 임피던스를 낮춘다. 역으로, 더 큰 유효 임피던스에 대해 드라이버 레그(500)를 구성하기 위해, 활성화 로직(532)은, (가령, 트랜지스터(510, 526)를 끄기 위해 신호를 게이트 단자에 인가함으로써) 트랜지스터의 다른 쌍(510, 526)을 비활성화하면서, 입력 노드(534)에서의 입력 신호가 트랜지스터(502, 518)의 동작에 영향을 미치거나 그 밖의 다른 방식으로 제어하게 한다. 트랜지스터(510, 526)가 꺼질 때, 저항 요소(504, 506, 508, 512, 520, 522, 524, 528)는 모두 효과적으로 활성화되고, 출력 노드(514)로 연결됨으로써, 드라이버 레그(500)의 유효 임피던스가 증가한다.
예시적 실시예에서, 저항 요소(504, 506, 508, 512, 520, 522, 524, 528)는 실질적으로 동일하고, (가령, 현실적인 및/또는 실제 제조 허용오차 내에서) 동일한 저항 값을 가진다. 덧붙이자면, 트랜지스터(510, 526)의 폭은 트랜지스터(502, 518)의 폭에 대해 스케일링되어, 트랜지스터의 어느 쌍이 활성화되는지에 무관하게, 활성화된 저항 요소의 저항에 대한 활성화된 트랜지스터에 기인하는 저항의 비교적 일정한 비를 제공한다. 이와 관련해, 예시적 실시예의 경우, 트랜지스터(510, 526)의 폭은 트랜지스터(502, 518)의 폭의 4배다.
도 5를 계속 참조하고, 도 2 및 4를 참조하면, 하나 이상의 실시예에 따라, 드라이버 레플리카(242)의 드라이버 레그는 구성 가능한 드라이버 레그(500)로서 구현되어, 서로 다른 기준 저항을 이용할 때 동일한 특성 임피던스 목표에 대해 드라이버 회로(206)가 교정(calibrate)되도록 한다. 예를 들어, 저항 요소(504, 506, 508, 512, 520, 522, 524, 528)의 저항 및 트랜지스터(502, 510, 518, 526)의 폭은, 50옴(ohm) 기준 저항 또는 200옴 기준 저항을 이용하여 드라이버 회로(206)를 50옴으로 교정하는 것을 촉진하도록 선택된다. 이와 관련해, 보상 제어 모듈(240)은, 트랜지스터(510, 526)를 비활성화시키고, 트랜지스터(502, 518)가 출력 노드(514)에서의 출력 신호에 영향을 미치도록 함으로써, 초기에 200옴(ohm) 기준에 대해 드라이버 레플리카(242) 내 구성 가능한 드라이버 레그(500)의 활성화 로직(532)을 구성할 수 있다. 앞서 기재된 바와 같이, 보상 제어 모듈(240)은 순차적으로 드라이버 레플리카(242)의 개별 드라이버 레그(500)를 활성화하고, 활성화된 레플리카 드라이버 레그(500)의 유효 저항을 저항 기준(140)에 비교할 수 있다. 예시적 실시예에서, 레플리카 구성 가능한 드라이버 레그(500) 모두가 활성화됐고, 활성화된 레플리카 드라이버 레그(500)의 유효 임피던스가 저항 기준(140)(가령, 기준 저항이 50옴일 때)보다 여전히 크다고 결정함에 따라, 보상 제어 모듈(240)은 활성화 로직(532)이 트랜지스터(502, 518)를 비활성화하고, 트랜지스터(510, 526)가 출력 노드(514)에서의 출력 신호에 영향을 미치게 함으로써, 더 작은 기준 저항과 함께 사용되도록, 추가 저항 요소(504, 506, 508, 520, 522, 524)를 비활성화하고, 개별 레플리카 드라이버 레그(500)의 임피던스를 낮추도록 구성한다. 앞서 기재된 것과 유사한 방식으로, 보상 제어 모듈(240)은 순차적으로, 드라이버 레플리카(242)의 개별 드라이버 레그(500)를 활성화하고, 활성화된 레플리카 드라이버 레그(500)의 유효 저항을 저항 기준(140)에 비교하는 단계를, 특성 출력 임피던스 목표를 이루는 개수의 레플리카 드라이버 레그(500)를 활성화할 때까지 반복한다. 따라서 구성 가능한 드라이버 레그(500)는 송신기(114, 201)의 드라이버 회로(206) 및/또는 드라이버 레플리카(242)에서 이용되어, 서로 다른 기준 저항을 이용해, 송신기(114, 201) 및/또는 드라이버 회로(206)가 교정되게 할 수 있다. 또 다른 대안적 실시예에서, 서로 다른 특성 출력 임피던스 목표에 대해 드라이버 회로(206)를 교정하기 위해 구성 가능한 드라이버 레그(500)를 이용해 드라이버 회로(206) 내 드라이버 레그가 구현될 수 있다.
요컨대, 본원에 기재된 장치, 시스템, 및 방법의 한 가지 이점은 정확하고 반복 가능한 방식으로 FIR 등화 송신기가 원하는 등화 비를 얻으면서 동시에 원하는 유효 출력 임피던스를 얻을 수 있다는 것이다. 따라서, 심볼간 간섭 및 신호 반사의 효과가 완화될 수 있고, 따라서 특정 통신 채널을 통한 데이터 통신의 효율이 개선된다.
간결함을 위해, FIR 필터 및/또는 디지털 필터, 직렬 통신, 병렬-직렬 및/또는 직렬-병렬 변환, 회로 설계, 시그널링, 및 시스템(그리고 시스템의 개별 동작 구성요소)의 그 밖의 다른 기능적 양태와 관련된 종래의 기법은 본원에서 상세히 기재되지 않을 수 있다. 덧붙여, 본원에 포함된 다양한 도면에 도시된 연결 선은 다양한 요소들 간 예시적 기능 관계 및/또는 물리적 연결을 나타내도록 의도된다. 많은 대안적 또는 추가적 기능 관계 또는 물리적 연결이 본 발명의 하나의 실시예에서 제공될 수 있음을 알아야 한다. 덧붙여, 상기의 기재에서 특정 용어가 참조 용도로만 사용될 수 있으며, 한정하기 위한 것이 아니며, "제 1", "제 2" 및 구조물을 지칭하는 그 밖의 다른 이러한 숫자 용어는, 맥락에 의해 명확하게 지시되지 않는 한, 순열이나 순서를 의미하는 것이 아니다.
이상의 기재는 함께 "연결된" 또는 "결합된" 요소 또는 노드 또는 특징부를 언급한다. 본원에서 사용될 때, 그렇지 않다고 명시적으로 언급되지 않는 한, "연결된"은 하나의 요소/노드/특징부가 또 다른 요소/노드/특징부와 직접 연결(또는 직접 연통)됨을 의미하고, 반드시 기계적 연결을 의미하지는 않는다.
마찬가지로, 그렇지 않다고 명시적으로 언급되지 않는 한, "연결된"은 하나의 요소/노드/특징부가 또 다른 요소/노드/특징부와 직접적으로나 간접적으로 연결(또는 직접적으로나 간접적으로 연통)하는 것을 의미하며 반드시 기계적 연결을 의미하지는 않는다. 따라서 도면이 요소들의 한 가지 예시적 배열만 도시할 수 있더라고, 추가적인 중간 요소, 장치, 특징부, 또는 구성요소가 도시된 발명의 실시예에서 존재할 수 있다. 본원에서 사용될 때, "노드"는 임의의 내부 또는 외부 기준점, 연결점, 접합부, 신호선, 전도성 요소, 등을 의미하며, 여기서 소정의 신호, 로직 레벨, 전압, 데이터 패턴, 전류 또는 수량이 존재한다.
적어도 하나의 예시적 실시예가 상기의 상세한 설명에서 제공되었지만, 방대한 수의 변형예가 존재함을 알아야 한다. 또한 본원에 기재된 예시적 실시예 또는 실시예들은 청구되는 발명의 범위, 적용 가능성, 또는 구성을 어떠한 식으로도 제한하려는 의도는 없다. 오히려, 상기의 상세한 설명은 해당 분야의 통상의 기술자에게 기재된 실시예 또는 실시예들을 구현하기 위한 편리하고 유익한 로드맵을 제공할 것이다. 이 특허 출원의 출원 시 공지된 균등물 및 예측 가능한 균등물을 포함해, 요소들의 기능 및 배열의 다양한 변형이 청구항에 의해 정의되는 범위 내에서 이뤄질 수 있음을 알아야 한다.

Claims (20)

  1. 출력 노드에서 출력 신호를 생성하도록 구성된 드라이버 회로로서, 복수의 드라이버 레그(driver leg)를 포함하고, 출력 신호가 복수의 데이터 비트를 기초로 생성되는 상기 드라이버 회로; 및
    드라이버 회로로 연결된 할당 제어 모듈(allocation control module)로서, 복수의 드라이버 레그의 각각의 부분집합을 복수의 데이터 비트의 각각의 데이터 비트로 할당하여, 각각의 데이터 비트에 의해 영향 받는 출력 신호의 각각의 성분을 생성하도록 구성되는 상기 할당 제어 모듈을
    포함하는, 송신기.
  2. 청구항 1에 있어서,
    상기 드라이버 회로 및 상기 할당 제어 모듈로 연결된 보상 제어 모듈(compensation control module)을 더 포함하되,
    상기 보상 제어 모듈은 드라이버 레그 중 제 1 개수의 드라이버 레그를 활성화시켜, 상기 복수의 드라이버 레그의 부분집합을 포함하는 활성화된 드라이버 레그의 집합을 도출하며,
    상기 할당 제어 모듈은 활성화된 드라이버 레그의 집합의 각각의 부분집합을 복수의 데이터 비트의 각각의 데이터 비트로 할당하도록 구성되는, 송신기.
  3. 청구항 2에 있어서,
    복수의 데이터 비트의 각각의 데이터 비트에 대해, 할당 제어 모듈은,
    활성화된 드라이버 레그의 제 1 개수와 상기 각각의 데이터 비트에 대한 등화 비(equalization ratio)를 기초로, 상기 각각의 데이터 비트로 할당될 드라이버 레그의 각각의 개수를 계산하고,
    상기 각각의 데이터 비트를 활성화된 드라이버 레그의 집합의 한 부분집합의 입력으로 제공하도록 구성되며, 상기 부분집합은 각각의 개수의 활성화된 드라이버 레그를 갖는, 송신기.
  4. 청구항 3에 있어서,
    드라이버 회로의 출력 노드는 직렬 인터페이스로 연결되고, 상기 등화 비는 직렬 인터페이스를 등화하도록 구성되고,
    활성화된 드라이버 레그 각각은 출력 노드로 연결된 출력을 가지며,
    활성화된 드라이버 레그 각각은 자신의 입력에서의 각각의 데이터 비트에 의해 영향 받는 출력 노드에서의 신호를 생성하도록 구성되는, 송신기.
  5. 청구항 3에 있어서,
    활성화된 드라이버 레그의 집합의 각각의 드라이버 레그는 복수의 데이터 비트를 수신하도록 구성된 입력 선택 회로로 연결된 입력을 갖고,
    복수의 데이터 비트의 각각의 데이터 비트를 활성화된 드라이버 레그의 집합의 각각의 개수의 드라이버 레그의 입력으로 제공하기 위해 할당 제어 모듈은 입력 선택 회로를 동작시키도록 구성되는, 송신기.
  6. 청구항 2에 있어서,
    상기 보상 제어 모듈은 특성 임피던스 목표를 이루기 위해 활성화될 드라이버 레그의 제 1 개수를 결정하도록 구성되는, 송신기.
  7. 청구항 2에 있어서,
    보상 제어 모듈은 복수의 드라이버 레그 중 제 2 개수의 드라이버 레그를 비활성화하여, 복수의 드라이버 레그 중 제 1 개수의 드라이버 레그를 활성화한 후 복수의 드라이버 레그의 나머지 드라이버 레그를 포함하는 비활성화된 드라이버 레그의 집합을 도출하도록 구성되는, 송신기.
  8. 청구항 1에 있어서,
    복수의 드라이버 레그는 복수의 활성화된 드라이버 레그를 포함하며, 할당 제어 모듈은,
    복수의 데이터 비트의 각각의 데이터 비트에 대해, 활성화된 드라이버 레그의 개수와 상기 각각의 데이터 비트에 대한 등화 비를 기초로 드라이버 레그의 각각의 개수를 계산하며,
    복수의 활성화된 드라이버 레그의 부분집합의 입력으로 각각의 데이터 비트를 제공하며, 상기 부분집합은 각각의 개수의 드라이버 레그를 포함함으로써,
    상기 복수의 활성화된 드라이버 레그를 복수의 데이터 비트의 각각의 데이터 비트로 할당하도록 구성되는, 송신기.
  9. 청구항 8에 있어서,
    드라이버 회로의 출력 노드는 직렬 인터페이스로 연결되고,
    복수의 활성화된 드라이버 레그의 각각의 드라이버 레그는 출력 노드로 연결된 출력을 가지며,
    복수의 활성화된 드라이버 레그의 각각의 드라이버 레그는 자신의 입력에서의 각각의 데이터 비트에 의해 영향 받는 출력 노드에서의 신호를 생성하도록 구성되는, 송신기.
  10. 프로세싱 시스템,
    직렬 인터페이스를 통해 상기 프로세싱 시스템으로부터의 데이터의 제 1 비트를 나타내는 출력 신호를 송신하기 위해 상기 프로세싱 시스템으로 연결된 송신기로서, 등화 비에 따라 데이터의 제 2 비트를 이용해 상기 출력 신호를 등화하도록 구성되고, 상기 출력 신호를 생성하도록 구성된 드라이버 레그의 집합을 포함하는 상기 송신기,
    등화 비를 기초로 드라이버 레그의 집합을 제 1 비트와 제 2 비트로 할당하도록 구성된 제어 모듈
    을 포함하는, 컴퓨팅 모듈.
  11. 청구항 10에 있어서,
    송신기는 전체 개수의 드라이버 레그를 포함하고, 상기 제어 모듈은 상기 전체 개수의 드라이버 레그 중 제 1 개수의 드라이버 레그를 활성화시켜, 드라이버 레그의 집합을 도출하도록 구성되고, 상기 드라이버 레그의 집합은 상기 전체 개수의 드라이버 레그의 부분집합을 포함하는, 컴퓨팅 모듈.
  12. 청구항 11에 있어서,
    상기 제어 모듈은,
    제 1 개수에 등화 비를 곱하여, 제 2 비트로 할당될 드라이버 레그의 제 2 개수를 획득하고,
    상기 제 2 비트를 제 1 개수의 활성화된 드라이버 레그의 부분집합의 입력으로 제공하며, 상기 부분집합은 제 2 개수의 드라이버 레그를 포함함으로써,
    드라이버 레그의 집합을 제 1 비트와 제 2 비트에 할당하도록 구성되는, 컴퓨팅 모듈.
  13. 청구항 12에 있어서,
    상기 제어 모듈은 제 2 비트를 활성화된 드라이버 레그의 부분집합의 입력으로 제공한 후 제 1 개수의 활성화된 드라이버 레그의 나머지 드라이버 레그의 입력으로 제 1 비트를 제공하도록 구성되는, 컴퓨팅 모듈.
  14. 청구항 11에 있어서,
    제어 모듈은 특성 임피던스 목표를 기초로 드라이버 레그의 제 1 개수를 결정하도록 구성되는, 컴퓨팅 모듈.
  15. 출력 노드로 연결된 출력을 갖는 복수의 드라이버 레그를 이용해 직렬 인터페이스로 연결된 출력 노드에서 직렬 데이터의 제 1 비트를 나타내는 출력 신호를 생성하기 위한 방법으로서, 상기 방법은
    복수의 드라이버 레그의 부분집합을 활성화하여, 활성화된 드라이버 레그의 집합을 도출하는 단계,
    직렬 인터페이스에 대한 등화 비(equalization ratio)를 기초로, 활성화된 드라이버 레그의 집합을 직렬 데이터의 제 1 비트와 제 2 비트로 할당하는 단계, 및
    활성화된 드라이버 레그의 집합을 이용해 출력 신호를 생성하는 단계
    를 포함하는, 출력 신호를 생성하기 위한 방법.
  16. 청구항 15에 있어서,
    복수의 드라이버 레그의 부분집합을 활성화하는 단계는,
    출력 노드에서 임피던스 목표를 이루기 위해, 복수의 드라이버 레그 중 제 1 개수의 드라이버 레그를 결정하는 단계, 및
    상기 제 1 개수의 드라이버 레그를 활성화하는 단계
    를 포함하는, 출력 신호를 생성하기 위한 방법.
  17. 청구항 16에 있어서,
    등화 비는 제 2 비트에 대한 원하는 가중치를 제공하며, 활성화된 드라이버 레그의 집합을 제 1 비트와 제 2 비트로 할당하는 단계는
    제 1 개수 및 제 2 비트에 대한 원하는 가중치를 기초로 드라이버 레그의 제 2 개수를 결정하는 단계, 및
    상기 제 2 비트를 활성화된 드라이버 레그의 집합 중 제 2 개수의 드라이버 레그의 입력을 제공하는 단계
    를 포함하는, 출력 신호를 생성하기 위한 방법.
  18. 청구항 17에 있어서,
    제 2 개수를 결정하는 단계는 제 1 개수에, 제 2 개수를 획득하기 위한 제 2 비트에 대한 원하는 가중치를 곱하는 단계를 포함하는, 출력 신호를 생성하기 위한 방법.
  19. 청구항 17에 있어서,
    활성화된 드라이버 레그의 집합을 제 1 비트와 제 2 비트로 할당하는 단계는 제 1 비트를 활성화된 드라이버 레그의 집합 중 제 3 개수의 드라이버 레그의 입력으로 제공하는 단계를 더 포함하고, 상기 제 3 개수는 제 1 개수와 제 2 개수 간 차이보다 작거나 같은, 출력 신호를 생성하기 위한 방법.
  20. 청구항 19에 있어서,
    출력 신호를 생성하기 위한 단계는,
    제 2 개수의 활성화된 드라이버 레그를 이용해, 제 2 비트에 의해 영향 받는 제 1 신호를 생성하는 단계,
    제 3 개수의 활성화된 드라이버 레그를 이용해, 제 1 비트에 의해 영향 받는 제 2 신호를 생성하는 단계, 및
    출력 노드에서 제 1 신호와 제 2 신호를 조합하는 단계
    를 포함하는, 출력 신호를 생성하기 위한 방법.
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