JP5807574B2 - 送信回路、及び送信方法 - Google Patents
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Description
波形〔E〕は、第2デジタル信号Din1に対応するデジタル信号が波形〔C〕の立ち上がりエッジでラッチされ、第4デジタル信号Din3に対応するデジタル信号が波形〔C〕の立ち上がり及び立ち下がりエッジでラッチされて、選択的に波形〔B〕の1/2周期ごと出力される波形を示す。すなわち、波形〔C〕が0のときは波形〔E〕は、第2デジタル信号Din1に対応する信号となり、波形〔C〕が1のときは波形〔E〕は、第4デジタル信号Din3に対応する信号となる。
Vinから±H1を減算することで、判定しきい値を変化させたことと同等な構成になっている。図7(b)は、判定帰還型等化機能を有しない回路による判定結果の一例を示すタイムチャートであり、図7(c)は、DFE210の判定結果の一例を示すタイムチャートである。図7(b)において矢印「Bit Error」で示されるビットは、本来は0と判定されるべきビットであるが、先の信号が0であり且つ高速で動作するため判定しきい値まで遷移する前に誤判定されている。一方、図7(c)において矢印「Correct Bit」で示されるビットは、判定しきい値を変化させたことと同等な効果を有するDFE210により判定された結果、正しい判定結果を得ている。
Din12は、2:1マルチプレクサ20内部のDフリップフロップでそれぞれラッチされ、第2及び第4デジタル信号Din11及びDin13は、2:1マルチプレクサ21内部のDフリップフロップでそれぞれラッチされる。
Din0をクロック信号CKの立ち上がりエッジでラッチする。一方、Dフリップフロップ63は、Dフリップフロップ61でラッチされた第2デジタル信号Din1をクロック信号CKの立ち下がりエッジでラッチする。これにより、第1デジタル信号Din0と、第2デジタル信号Din1とは、クロック信号CKの1/2周期の位相差を有してドライバ回路30及び31にそれぞれ入力される。ドライバ回路30の出力信号と、ドライバ回路31の出力信号とは、アナログ信号として合成されて、クロック信号CKの1/2周期を1UIとする3値アナログ信号Voutが出力される。
10 1/2分周回路
20、21 2:1マルチプレクサ
30、31 ドライバ回路
100 通信システム
200 シリアル信号受信回路
210 DFE
220 1:4デマルチプレクサ
Claims (7)
- クロック信号を入力して、前記クロック信号を1/2分周した第1の分周クロック信号と、前記第1の分周信号と90度の位相差を有する第2の分周クロック信号とを出力する分周回路と、
第1乃至第4の入力信号を含むパラレル入力信号のうち、前記第1の入力信号と前記第3の入力信号とを入力し、前記第1の分周クロック信号に応じて選択された第1の中間信号を出力する第1のマルチプレクサ回路と、
前記パラレル入力信号のうち、前記第2の入力信号と前記第4の入力信号とを入力し、前記第2の分周クロック信号に応じて選択された第2の中間信号を出力する第2のマルチプレクサ回路と、
前記パラレル入力信号のうち、前記第4の入力信号と前記第2の入力信号とを入力し、前記第1の分周クロック信号に応じて選択された第3の中間信号を出力する第3のマルチプレクサ回路と、
前記パラレル入力信号のうち、前記第1の入力信号を前記第1の分周クロック信号で同期した同期信号と前記第3の入力信号とを入力し、前記第1の分周クロック信号に応じて選択された第4の中間信号を出力する第4のマルチプレクサ回路と、
前記第1の中間信号を駆動して第1の出力信号を第1の出力端に出力する第1のドライブ回路と、
前記第2の中間信号を駆動して第2の出力信号を前記第1の出力端に出力する第2のドライブ回路と、
前記第3の中間信号を反転して第3の出力信号を前記第1の出力端と結合された第2の出力端に出力する第3のドライブ回路と、
前記第4の中間信号を反転して第4の出力信号を前記第2の出力端に出力する第4のドライブ回路と、
を有する送信回路。 - 前記第1のドライブ回路の出力と前記第2のドライブ回路の出力は前記第1の出力端で結合され、前記第1の中間信号の値と前記第2の中間信号の値が同一の場合、最大レベル又は最小レベルを示し、前記第1の中間信号の値と前記第2の中間信号の値が異なる場合、前記最大レベルと前記最小レベルの間のレベルを示す、請求項1記載の送信回路。
- 前記第3のドライブ回路の出力と前記第4のドライブ回路の出力は前記第2の出力端で結合され、前記第2の出力端のレベルは、前記第1の出力端のレベルを反転させた上で振幅が小さい、請求項1又は2記載の送信回路。
- 前記同期信号は、前記第1の入力信号を入力、前記第1の分周クロック信号をクロック入力、前記同期信号を出力とするDフリップフロップ回路により生成される、請求項1乃至3のいずれか一項に記載の送信回路。
- 前記第3のドライブ回路または前記第4のドライブ回路が有するトランジスタのサイズは、前記第1のドライブ回路および前記第2のドライブ回路が有するトランジスタのサイズの何れよりも小さい、請求項1乃至4のいずれか一項に記載の送信回路。
- 前記第3のドライブ回路または前記第4のドライブ回路の駆動能力は、前記第1のドライブ回路および前記第2のドライブ回路の駆動能力の何れよりも小さい、請求項1乃至5のいずれか一項に記載の送信回路。
- 送信回路の制御方法において、
前記送信回路が有する分周回路が、クロック信号を入力して、前記クロック信号を1/2分周した第1の分周クロック信号と、前記第1の分周信号と90度の位相差を有する第2の分周クロック信号とを出力し、
前記送信回路が有する第1のマルチプレクサ回路が、第1乃至第4の入力信号を含むパラレル入力信号のうち、前記第1の入力信号と前記第3の入力信号とを入力し、前記第1の分周クロック信号に応じて選択された第1の中間信号を出力し、
前記送信回路が有する第2のマルチプレクサ回路が、前記パラレル入力信号のうち、前記第2の入力信号と前記第4の入力信号とを入力し、前記第2の分周クロック信号に応じて選択された第2の中間信号を出力し、
前記送信回路が有する第3のマルチプレクサ回路が、前記パラレル入力信号のうち、前記第4の入力信号と前記第2の入力信号とを入力し、前記第1の分周クロック信号に応じて選択された第3の中間信号を出力し、
前記送信回路が有する第4のマルチプレクサ回路が、前記パラレル入力信号のうち、前記第1の入力信号を前記第1の分周クロック信号で同期した同期信号と前記第3の入力信号とを入力し、前記第1の分周クロック信号に応じて選択された第4の中間信号を出力し、
前記送信回路が有する第1のドライブ回路が、前記第1の中間信号を駆動して第1の出力信号を第1の出力端に出力し、
前記送信回路が有する第2のドライブ回路が、前記第2の中間信号を駆動して第2の出力信号を前記第1の出力端に出力し、
前記送信回路が有する第3のドライブ回路が、前記第3の中間信号を反転して第3の出力信号を前記第1の出力端と結合された第2の出力端に出力し、
前記送信回路が有する第4のドライブ回路が、前記第4の中間信号を反転して第4の出力信号を前記第2の出力端に出力する、送信回路の制御方法。
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