TW202042513A - 訊號接收電和半導體裝置以及包括訊號接收電路和半導體裝置的半導體系統 - Google Patents

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Abstract

本申請提供了一種訊號接收電路和半導體裝置以及包括訊號接收電路和半導體裝置的半導體系統。訊號接收電路包括求和電路、時脈鎖存電路和回授電路。求和電路基於輸入訊號和回授訊號來產生求和訊號。時脈鎖存電路藉由同步於時脈訊號對求和訊號進行取樣來產生取樣訊號。回授電路藉由基於取樣訊號而選擇多個係數之中的一個來產生回授訊號。

Description

訊號接收電路和半導體裝置以及包括訊號接收電路和半導體裝置的半導體系統
本申請要求於2019年5月10日向韓國智慧財產局提交的申請號為10-2019-0054909的韓國申請的優先權，其公開內容藉由引用整體合併於此。
本公開的各種實施例總體上係關於積體電路技術，並且更具體地，關於半導體裝置和半導體系統。
電子設備包括許多電子元件，並且計算機系統包括許多各自包含半導體的電子組件。構成計算機系統的半導體裝置可以藉由發送和接收時脈訊號和資料來彼此通訊。隨著計算機系統的操作速度提高，半導體裝置的操作速度也提高。例如，時脈訊號的頻率變得更大使得半導體裝置彼此執行高速資料通訊。
半導體裝置可以同步於時脈訊號將資料發送到外部裝置，或者可以同步於時脈訊號從外部裝置接收資料。隨著時脈訊號的頻率增大，用於發送或接收資料的時間容限(margin)減小。此外，發送或接收的資料的“眼”和/或有效窗口也與時間容限的減小成比例地減小。半導體裝置藉由訊號傳輸線耦接到外部裝置。當藉由訊號傳輸線來傳送訊號時，由於發生在訊號傳輸線上的訊號反射，訊號完整性可能會降低。因此，為了增大訊號的“眼”和/或有效窗口，通常可以使用決策回授等化器來補償由訊號的反射而引起的後標要素（post cursor element）。
在一個實施例中，訊號接收電路可以包括求和電路（summing circuit）、時脈鎖存電路和回授電路。求和電路可以被配置為基於輸入訊號和回授訊號來產生求和訊號。時脈鎖存電路可以被配置為藉由同步於時脈訊號對所述求和訊號進行取樣來產生取樣訊號。回授電路可以被配置為基於所述取樣訊號而選擇第一係數和第二係數之中的一個，並且可以被配置為基於選中係數和所述取樣訊號來產生所述回授訊號。
在一個實施例中，訊號接收電路可以包括接收器、比較電路、時脈鎖存電路和回授電路。接收器可以被配置為基於經由訊號匯流排傳輸的傳輸訊號來產生輸入訊號。比較電路可以被配置為基於所述輸入訊號的電壓位準來改變第一求和節點的電壓位準，並且可以被配置為基於參考電壓的電壓位準來改變第二求和節點的電壓位準。時脈鎖存電路可以被配置為藉由同步於時脈訊號而鎖存所述第一求和節點的電壓位準和所述第二求和節點的電壓位準來產生取樣訊號。回授電路可以被配置為基於所述取樣訊號而選擇第一係數和第二係數之中的一個，並且可以被配置為基於選中的係數和所述取樣訊號來改變所述第一求和節點的電壓位準和所述第二求和節點的電壓位準。
在一個實施例中，訊號接收電路可以包括接收器、求和電路、時脈鎖存電路和回授電路。接收器可以被配置為基於經由訊號匯流排傳輸的傳輸訊號來產生輸入訊號。求和電路可以被配置為基於所述輸入訊號和回授訊號來產生求和訊號。時脈鎖存電路可以被配置為藉由同步於第一相位時脈訊號對所述求和訊號進行取樣來產生第一取樣訊號。回授電路可以被配置為基於第二取樣訊號而選擇第一係數和第二係數之中的一個，所述第二取樣訊號與具有領先於所述第一相位時脈訊號的相位的第二相位時脈訊號同步地產生，並且可以被配置為基於選中的係數和所述第二取樣訊號來產生所述回授訊號。
在下文中，下面將參考附圖藉由實施例的示例來描述根據本公開的半導體裝置。
圖1是示出根據一個實施例的半導體系統100的配置的示圖。參考圖1，半導體系統100可以包括外部裝置110和半導體裝置120。外部裝置110可以提供半導體裝置120執行操作所需的各種控制訊號。外部裝置110可以包括各種類型的裝置。例如，外部裝置110可以是主機，諸如中央處理單元（CPU）、圖形處理單元（GPU）、多媒體處理器（MMP）、數位訊號處理器、應用程序處理器（AP）和記憶體控制器。另外，外部裝置110可以是用於測試半導體裝置120的測試裝置或測試設備。例如，半導體裝置120可以是儲存裝置，並且該儲存裝置可以包括揮發性記憶體和非揮發性記憶體。揮發性記憶體可以包括靜態隨機存取記憶體（靜態RAM：SRAM）和動態RAM（DRAM）、同步DRAM（SDRAM）。非揮發性記憶體可以包括唯讀記憶體（ROM）、可程式化ROM（PROM）、電子抹除式可複寫ROM（EEPROM）、可擦除可規劃式ROM（EPROM）、快閃記憶體、相變RAM（PRAM）、磁阻式RAM（MRAM）、可變電阻式RAM（RRAM）、鐵電RAM（FRAM）等。
半導體裝置120可以被電耦接到用作測試設備的外部裝置110，並且可以執行測試操作。半導體裝置120可以被電耦接到用作主機裝置的外部裝置110，並且可以執行除測試操作之外的各種操作。例如，在製造半導體裝置120之後，半導體裝置120可以被電耦接到用作測試設備的外部裝置110並且可以被測試。在完成測試之後，半導體裝置120可以被電耦接到用作主機裝置的外部裝置110並且可以執行各種操作。
半導體裝置120可以藉由多個匯流排電耦接到外部裝置110。多個匯流排中的每一個可以是訊號傳輸路徑、用於傳送訊號的鏈路或通道。多個匯流排可以包括第一匯流排101和第二匯流排102。第一匯流排101可以是單向匯流排或雙向匯流排。第二匯流排102可以是雙向匯流排。半導體裝置120可以藉由第一匯流排101電耦接到外部裝置110，並且可以藉由第一匯流排101接收時脈訊號CLK。時脈訊號CLK可以包括一對或更多對時脈訊號。在一個實施例中，傳輸訊號TS可以同步於時脈訊號CLK來傳送並且例如可以是資料。時脈訊號CLK可以包括資料時脈訊號和/或資料選通訊號(data strobe signal)。半導體裝置120可以藉由第二匯流排102電耦接到外部裝置110，並且可以藉由第二匯流排102從外部裝置110接收傳輸訊號TS，或者可以藉由第二匯流排102將傳輸訊號TS發送到外部裝置110。傳輸訊號TS可以作為單端訊號被發送，或者可以與互補訊號TSB一起作為差分訊號被發送。
外部裝置110可以包括時脈產生電路111和訊號發送電路112。時脈產生電路111可以產生時脈訊號CLK。時脈產生電路111可以驅動第一匯流排101，從而藉由第一匯流排101來發送時脈訊號CLK。時脈產生電路111可以包括諸如鎖相環電路的時脈產生器。訊號發送電路112可以基於外部裝置110的內部訊號來輸出傳輸訊號TS。訊號發送電路112可以基於內部訊號來驅動第二匯流排102，從而藉由第二匯流排102來發送傳輸訊號TS。
半導體裝置120可以包括內部時脈產生電路121和訊號接收電路122。內部時脈產生電路121可以電耦接到第一匯流排101，並且可以藉由以第一匯流排101接收時脈訊號CLK來產生多個內部時脈訊號INCLK。半導體裝置120可以同步於時脈訊號CLK來接收藉由第二匯流排102傳送的傳輸訊號TS和/或對所述傳輸訊號TS進行取樣。在一個實施例中，半導體裝置120可以對時脈訊號CLK進行分頻並且可以使用已分頻的時脈，以便充分確保用於接收傳輸訊號TS和/或對其進行取樣的時序容限。內部時脈產生電路121可以對時脈訊號CLK的頻率進行分頻，並且可以產生具有不同相位的多個內部時脈訊號INCLK。
訊號接收電路122可以電耦接到第二匯流排102，並且可以藉由第二匯流排102接收從外部裝置110傳送的傳輸訊號TS。訊號接收電路122可以接收由內部時脈產生電路121產生的多個內部時脈訊號INCLK。訊號接收電路122可以基於多個內部時脈訊號INCLK來接收傳輸訊號TS。訊號接收電路122可以同步於多個內部時脈訊號INCLK來接收從外部裝置110傳送的傳輸訊號TS。
訊號接收電路122可以包括接收器131和決策回授等化器電路132。接收器131可以電耦接到第二匯流排102，可以接收傳輸訊號TS以及可以基於傳輸訊號TS來產生輸入訊號IN。接收器131可以包括被配置為對傳輸訊號TS進行差分放大的放大器。接收器131可以藉由將傳輸訊號TS與放大參考電壓AVREF進行比較來產生輸入訊號IN。在一個實施例中，接收器131可以藉由將傳輸訊號TS和互補訊號TSB差分放大來產生輸入訊號IN。在一個實施例中，接收器131可以對基於傳輸訊號TS而產生的輸入訊號IN執行均衡操作。接收器131可以包括能夠執行均衡操作的連續時間線性均衡器（CTLE）。接收器131可以將輸入訊號IN的互補訊號INB與輸入訊號IN一起輸出。
決策回授等化器（DFE）電路132可以接收輸入訊號IN並且可以產生取樣訊號PS。決策回授等化器電路132可以基於取樣訊號PS來執行均衡操作。取樣訊號PS可以被回授回到決策回授等化器電路132。決策回授等化器電路132可以基於取樣訊號PS來消除輸入訊號IN的後標(post cursor)。決策回授等化器電路132可以接收多個內部時脈訊號INCLK。決策回授等化器電路132可以藉由同步於多個內部時脈訊號INCLK來將輸入訊號IN與互補訊號INB進行比較而產生取樣訊號PS。在一個實施例中，決策回授等化器電路132還可以接收參考電壓VREF。參考電壓VREF可以具有與輸入訊號IN的擺動範圍的中間值相對應的電壓位準。決策回授等化器電路132可以藉由基於取樣訊號PS和係數而對輸入訊號IN執行均衡操作來產生取樣訊號PS。決策回授等化器電路132可以基於取樣訊號PS來改變係數。例如，決策回授等化器電路132可以基於取樣訊號PS的邏輯位準而在至少兩個係數之中選擇一個，並且可以基於選中的係數和取樣訊號PS來執行均衡操作。例如，當取樣訊號PS具有第一邏輯位準時，決策回授等化器電路132可以藉由利用第一係數來執行均衡操作。例如，當取樣訊號PS具有第二邏輯位準時，決策回授等化器電路132可以藉由利用第二係數來執行均衡操作。決策回授等化器電路132可以將取樣訊號PS的互補訊號PSB與取樣訊號PS一起產生。
訊號接收電路122還可以包括鎖存電路133。鎖存電路133可以接收取樣訊號PS並且可以產生輸出訊號OUT。鎖存電路133可以藉由鎖存取樣訊號PS來產生輸出訊號OUT。鎖存電路133可以將輸出訊號OUT的互補訊號OUTB與輸出訊號OUT一起產生。
圖2A是示出在對稱介面情況下的半導體系統的配置和發送電路210的電流特性的示圖；並且圖2B是示出由圖2A所示的接收器220產生的輸入訊號IN1的波形的示例性代表的示圖。參考圖2A，半導體系統可以包括發送電路210和接收器220。發送電路210可以佈置在外部裝置110中，而接收器220可以佈置在半導體裝置120中，如圖1所示。發送電路210和接收器220可以藉由匯流排201彼此電耦接。發送電路210可以藉由基於內部訊號DIN而上拉驅動或下拉驅動匯流排201來經由匯流排201發送傳輸訊號TS。接收器220可以藉由焊盤221電耦接到匯流排201，並且可以從傳輸訊號TS產生輸入訊號IN1。為了在傳輸訊號TS的發送端和接收端處的阻抗匹配，可以將終端電阻TR電耦接到焊盤221。發送電路210可以具有“P對N（P over N）”驅動器的配置。在發送電路210內，用於根據內部訊號DIN來上拉驅動匯流排201的上拉驅動器可以被配置有P通道MOS電晶體211，而用於根據內部訊號DIN來下拉驅動匯流排201的下拉驅動器可以被配置有N通道MOS電晶體212。由於P通道MOS電晶體211和N通道MOS電晶體212兩者都可以在線性區域內操作，因此P通道MOS電晶體211和N通道MOS電晶體212可以具有相同的電流特性。因此，匯流排201可以被相同的驅動力上拉驅動或下拉驅動。如圖2B所示，不管傳輸訊號TS的轉變方向如何，從接收器220輸出的輸入訊號IN1可以具有對稱的電壓位準。根據傳輸訊號TS而從邏輯低位準轉變到邏輯高位準的輸入訊號IN1和根據傳輸訊號TS而從邏輯高位準轉變到邏輯低位準的輸入訊號IN1可以是對稱的。例如，在圖2B的時間“T”，在輸入訊號IN1的最大擺動位準VHIGH的電壓位準與轉變到邏輯高位準的輸入訊號IN1的電壓位準之間的差A可以與輸入訊號IN1的最小擺動位準VLOW的電壓位準和轉變到邏輯低位準的輸入訊號IN1的電壓位準之間的差A相同。
圖3A是示出在非對稱介面情況下的半導體系統的配置和發送電路310的電流特性的示圖；並且圖3B是示出由圖3A所示的接收器320產生的輸入訊號IN2的波形的示圖。參考圖3A，半導體系統可以包括發送電路310和接收器320。發送電路310可以具有“N對N”驅動器的配置，該配置與圖2A所示的發送電路210不同。“N對N”驅動器可以用於傳輸高速訊號或具有低共模的訊號。在發送電路310內，用於根據內部訊號DIN而上拉驅動匯流排301的上拉驅動器可以被配置有N通道MOS電晶體311，而用於根據內部訊號DIN而下拉驅動匯流排301的下拉驅動器可以被配置有N通道MOS電晶體312。用於下拉驅動匯流排301的N通道MOS電晶體312可以在線性區域內操作，而用於上拉驅動匯流排301的N通道MOS電晶體311由於藉由N通道MOS電晶體311的閾值電壓引起的電壓降而可以在飽和區域內操作。因此，用於上拉驅動匯流排301的驅動力可以小於用於下拉驅動匯流排301的驅動力。接收器320可以藉由焊盤321電耦接到匯流排301，並且可以從傳輸訊號TS產生輸入訊號IN2。如圖3B所示，從接收器320輸出的輸入訊號IN2可以根據傳輸訊號TS的轉變方向和輸入訊號IN2的轉變方向而具有彼此不對稱的電壓位準。根據傳輸訊號TS而從邏輯低位準轉變到邏輯高位準的輸入訊號IN2相對緩慢地從邏輯低位準轉變到邏輯高位準。另一方面，根據傳輸訊號TS而從邏輯高位準轉變到邏輯低位準的輸入訊號IN2相對較快地從邏輯高位準轉變到邏輯低位準。例如，在圖3B中的時間“T”，在輸入訊號IN2的最大擺動位準VHIGH的電壓位準與轉變到邏輯高位準的輸入訊號IN2的電壓位準之間的差（“B”）可以比在輸入訊號IN2的最小擺動位準VLOW的電壓位準與轉變到邏輯低位準的輸入訊號IN2的電壓位準之間的差（“A”）大。
如圖2A至圖3B所示，根據介面環境，藉由匯流排102傳送的傳輸訊號TS的波形和由圖1的接收器131產生的輸入訊號IN的波形可以根據傳輸訊號TS的轉變方向和輸入訊號IN的轉變方向而是不對稱的。此外，當終端電阻TR的電阻值與上拉驅動器的導通電阻值和下拉驅動器的導通電阻值之間的一個不匹配時，傳輸訊號TS和輸入訊號IN可以具有諸如圖3B所示的波形。因此，在非對稱介面的環境下，圖1所示的訊號接收電路122和決策回授等化器電路132需要根據輸入訊號IN的轉變方向而執行彼此不同的均衡操作。
圖4是示出根據一個實施例的訊號接收電路400的配置的示圖。訊號接收電路400可以被應用為圖1所示的訊號接收電路122。參考圖4，訊號接收電路400可以包括接收器410和決策回授等化器電路420。接收器410可以基於傳輸訊號TS來產生輸入訊號IN。當傳輸訊號TS作為差分訊號被提供時，接收器410可以藉由對傳輸訊號TS和傳輸訊號TS的互補訊號TSB進行差分放大來產生輸入訊號IN。當傳輸訊號TS作為單端訊號被提供時，接收器410可以藉由對傳輸訊號TS和放大參考電壓AVREF進行差分放大來產生輸入訊號IN。在一個實施例中，接收器410可以將輸入訊號IN的互補訊號INB與輸入訊號IN一起輸出。
決策回授等化器電路420可以藉由對輸入訊號IN執行均衡操作來產生取樣訊號PS。決策回授等化器電路420可以包括求和電路421、時脈鎖存電路422和回授電路423。求和電路421可以接收輸入訊號IN和回授訊號FB。求和電路421可以基於輸入訊號IN和回授訊號FB來產生求和訊號CS。求和電路421可以基於輸入訊號IN來產生求和訊號CS，並且可以基於回授訊號FB來改變求和訊號CS的電壓位準。求和電路421可以藉由將輸入訊號IN的電壓位準與參考電壓VREF的電壓位準進行比較來產生求和訊號CS。參考電壓VREF可以具有與輸入訊號IN的擺動範圍的中間值相對應的電壓位準。在一個實施例中，求和電路421可以藉由將輸入訊號IN的電壓位準與互補訊號INB的電壓位準進行比較來產生求和訊號CS。求和電路421可以將求和訊號CS的互補訊號CSB與求和訊號CS一起輸出。求和電路421可以基於回授訊號FB來改變求和訊號CS的電壓位準。在實施例中，求和電路421可以基於回授訊號FB來改變求和訊號CS的電壓位準以及求和訊號CS的互補訊號CSB的電壓位準。回授訊號FB可以由回授電路423產生。
時脈鎖存電路422可以基於求和訊號CS來產生取樣訊號PS。時脈鎖存電路422可以基於求和訊號CS的電壓位準來確定取樣訊號PS的電壓位準。時脈鎖存電路422可以同步於時脈訊號CLK對求和訊號CS進行取樣，並且可以將被取樣的訊號輸出為取樣訊號PS。時脈鎖存電路422可以同步於時脈訊號CLK來鎖存求和訊號CS的電壓位準，並且可以將被鎖存的訊號輸出為取樣訊號PS。時脈鎖存電路422可以將取樣訊號PS的互補訊號PSB與取樣訊號PS一起輸出。
回授電路423可以接收取樣訊號PS，並且可以基於取樣訊號PS來產生回授訊號FB。回授電路423可以接收第一係數W1和第二係數W2。第一係數W1和第二係數W2可以是用於決策回授等化器電路420的均衡操作的加權因子。第一係數W1和第二係數W2可以彼此具有不同的大小。例如，第一係數W1和第二係數W2可以是彼此具有不同電壓位準的模擬電壓訊號，並且第二係數W2的電壓位準可以高於第一係數W1的電壓位準。回授電路423可以基於取樣訊號PS而選擇第一係數W1和第二係數W2之中的一個，並且可以基於選中的係數和取樣訊號PS來產生回授訊號FB。當取樣訊號PS具有第一邏輯位準時，回授電路423可以選擇第一係數W1，所述取樣訊號PS是基於在先接收的輸入訊號IN來產生。回授電路423可以基於第一係數W1和取樣訊號PS來產生回授訊號FB。另一方面，當取樣訊號PS具有第二邏輯位準時，回授電路423可以選擇第二係數W2，所述取樣訊號PS是基於在先接收的輸入訊號IN來產生。回授電路423可以基於第二係數W2和取樣訊號PS來產生回授訊號FB。第一邏輯位準可以是邏輯高位準，而第二邏輯位準可以是邏輯低位準。
回授電路423可以包括第一乘法器424、第二乘法器425和選擇器426。第一乘法器424可以接收第一係數W1和取樣訊號PS，並且可以基於第一係數W1和取樣訊號PS來產生第一補償訊號F1。第一乘法器424可以藉由對第一係數W1和取樣訊號PS執行乘法運算來產生第一補償訊號F1。第二乘法器425可以接收第二係數W2和取樣訊號PS的互補訊號PSB，並且可以基於第二係數W2和互補訊號PSB來產生第二補償訊號F2。第二乘法器425可以藉由對第二係數W2和互補訊號PSB執行乘法運算來產生第二補償訊號F2。選擇器426可以接收分別從第一乘法器424和第二乘法器425輸出的第一補償訊號F1和第二補償訊號F2，以及可以接收取樣訊號PS。選擇器426可以基於取樣訊號PS而將第一補償訊號F1和第二補償訊號F2之間的一個輸出為回授訊號FB。例如，當取樣訊號PS具有第一邏輯位準時，選擇器426可以將由第一乘法器424產生的第一補償訊號F1輸出為回授訊號FB。例如，當取樣訊號PS具有第二邏輯位準時，選擇器426可以將由第二乘法器425產生的第二補償訊號F2輸出為回授訊號FB。
訊號接收電路400還可以包括鎖存電路430。鎖存電路430可以基於取樣訊號PS來產生輸出訊號OUT。鎖存電路430可以鎖存取樣訊號PS，並且可以將被鎖存的訊號輸出為輸出訊號OUT。鎖存電路430可以將互補訊號PSB與取樣訊號PS一起鎖存，並且可以將輸出訊號OUT的互補訊號OUTB與輸出訊號OUT一起輸出。
訊號接收電路400可以基於由求和電路421產生的求和訊號CS的擺動範圍來改變參考電壓VREF的電壓位準。當基於輸入訊號IN所產生的求和訊號CS的電壓位準基於由回授電路423產生的回授訊號FB而被改變時，求和訊號CS的共模可能變得與輸入訊號IN的共模不同。因此，訊號接收電路400可以改變參考電壓VREF的電壓位準，從而使參考電壓VREF能具有與求和訊號CS的擺動範圍的中間值相對應的電壓位準。訊號接收電路400還可以包括參考電壓產生電路440。參考電壓產生電路440可以基於電壓控制訊號VC來改變參考電壓VREF的電壓位準。電壓控制訊號VC可以是基於第一係數W1和第二係數W2的電壓位準或大小所能產生的任意控制訊號。
訊號接收電路400還可以包括係數設置電路450。係數設置電路450可以接收第一控制訊號CD1和第二控制訊號CD2，並且可以產生第一係數W1和第二係數W2。係數設置電路450可以基於第一控制訊號CD1來產生第一係數W1，並且可以基於第二控制訊號CD2來產生第二係數W2。係數設置電路450可以是數位類比轉換器。係數設置電路450可以產生具有根據第一控制訊號CD1的碼值而改變的電壓位準的第一係數W1，並且可以產生具有根據第二控制訊號CD2的碼值而改變的的電壓位準的第二係數W2。第一控制訊號CD1和第二控制訊號CD2可以是考慮介面環境所能產生的任意控制訊號。
圖5是示出一個根據實施例的決策回授等化器電路500的配置的示圖。決策回授等化器電路500可以用作圖4所示的決策回授等化器電路420。參考圖5，決策回授等化器電路500可以包括比較電路510、時脈鎖存電路520和回授電路530。比較電路510可以基於輸入訊號IN和參考電壓VREF來改變第一求和節點SN1的電壓位準和第二求和節點SN2的電壓位準。比較電路510可以藉由將輸入訊號IN與參考電壓VREF進行比較來改變第一求和節點SN1的電壓位準和第二求和節點SN2的電壓位準。在一個實施例中，比較電路510可以接收輸入訊號IN的互補訊號INB而不是參考電壓VREF。在一個實施例中，比較電路510可以藉由將輸入訊號IN與互補訊號INB進行比較來改變第一求和節點SN1的電壓位準和第二求和節點SN2的電壓位準。
時脈鎖存電路520可以電耦接到第一求和節點SN1和第二求和節點SN2，並且可以接收第一求和訊號CS和第二求和訊號CSB。第一求和訊號CS可以從第二求和節點SN2輸出，而第二求和訊號CSB可以從第一求和節點SN1輸出。時脈鎖存電路520可以接收時脈訊號CLK。時脈鎖存電路520可以藉由同步於時脈訊號CLK對第一求和訊號CS和第二求和訊號CSB進行取樣來產生取樣訊號PS。時脈鎖存電路520可以同步於時脈訊號CLK而基於第一求和訊號CS的電壓位準和第二求和訊號CSB的電壓位準來輸出取樣訊號PS以及取樣訊號PS的互補訊號PSB。例如，時脈鎖存電路520可以藉由在時脈訊號CLK的每個上升沿處鎖存第一求和節點SN1的電壓位準和第二求和節點SN2的電壓位準來產生取樣訊號PS以及取樣訊號PS的互補訊號PSB。
回授電路530可以電耦接到第一求和節點SN1和第二求和節點SN2，並且可以接收取樣訊號PS。回授電路530可以接收第一係數W1和第二係數W2，並且可以基於取樣訊號PS來選擇第一係數W1和第二係數W2之中的一個。當取樣訊號PS具有邏輯高位準時，回授電路530可以基於第一係數W1和取樣訊號PS來改變第二求和節點SN2的電壓位準。當取樣訊號PS具有邏輯低位準時，回授電路530可以基於第二係數W2和取樣訊號PS來改變第一求和節點SN1的電壓位準。回授電路530可以接收時脈訊號CLK並且可以同步於時脈訊號CLK來操作。當時脈訊號CLK具有邏輯高位準時，回授電路530可以基於第一係數W1、第二係數W2和取樣訊號PS來改變第一求和節點SN1的電壓位準和第二求和節點SN2的電壓位準。
回授電路530可以包括第一補償電路531和第二補償電路532。第一補償電路531可以電耦接到第二求和節點SN2，並且可以基於第一係數W1和取樣訊號PS來改變第二求和節點SN2的電壓位準。第二補償電路532可以電耦接到第一求和節點SN1，並且可以基於第二係數W2和取樣訊號PS的互補訊號PSB來改變第一求和節點SN1的電壓位準。
比較電路510可以包括第一電晶體T11和第二電晶體T12。第一電晶體T11和第二電晶體T12中的每一個可以是N通道MOS電晶體。第一電晶體T11可以在其閘極處接收輸入訊號IN，可以在其汲極處電耦接到第一求和節點SN1，並且可以在其源極處藉由電流源電耦接到第一電源電壓節點501。第二電晶體T12可以在其閘極處接收參考電壓VREF，可以在其汲極處電耦接到第二求和節點SN2，並且可以在其源極處藉由電流源電耦接到第一電源電壓節點501。可以藉由第一電源電壓節點501提供第一電源電壓。第一求和節點SN1可以藉由電阻式負載電耦接到第二電源電壓節點502。第二求和節點SN2可以藉由電阻式負載電耦接到第二電源電壓節點502。所述電阻式負載可以彼此具有相同的電阻值。可以藉由第二電源電壓節點502提供第二電源電壓。第二電源電壓可以具有比第一電源電壓高的電壓位準。
回授電路530可以包括第一電晶體T21、第二電晶體T22、第三電晶體T23和第四電晶體T24。第一電晶體至第四電晶體T21、T22、T23和T24中的每一個可以是N通道MOS電晶體。第一電晶體T21和第二電晶體T22可以配置第一補償電路531，而第三電晶體T23和第四電晶體T24可以配置第二補償電路532。第一電晶體T21可以在其閘極處接收取樣訊號PS，並且可以在其源極處藉由電流源電耦接到第一電源電壓節點501。第二電晶體T22可以在其閘極處接收第一係數W1，可以在其汲極處電耦接到第二求和節點SN2，並且可以在其源極處電耦接到第一電晶體T21的汲極。第三電晶體T23可以在其閘極處接收取樣訊號PS的互補訊號PSB，並且可以在其源極處藉由電流源電耦接到第一電源電壓節點501。第四電晶體T24可以在其閘極處接收第二係數W2，可以在其汲極處電耦接到第一求和節點SN1，並且可以在其源極處電耦接到第三電晶體T23的汲極。
當取樣訊號PS具有邏輯高位準時，第一電晶體T21可以被導通，並且第一補償電路531可以根據第一係數W1的電壓位準來降低第二求和節點SN2的電壓位準，所述取樣訊號PS是基於在先接收的輸入訊號IN來產生。當輸入訊號IN具有邏輯低位準時，較大量的電流可以流過比較電路510的第二電晶體T12。因此，第二求和節點SN2的電壓位準可以變得低於第一求和節點SN1的電壓位準。回授電路530可以加速第二求和節點SN2的電壓位準的下降，並且相對地，可以加速第一求和節點SN1的電壓位準的上升。第二求和節點SN2的電壓位準可以與第一係數W1成比例地降低，並且相對地，第一求和節點SN1的電壓位準可以與第一係數W1成比例地上升。因此，第一求和訊號CS可以具有比輸入訊號IN低的電壓位準。當輸入訊號IN具有邏輯高位準時，較大量的電流可以流過比較電路510的第一電晶體T11。因此，第一求和節點SN1的電壓位準可以變得低於第二求和節點SN2的電壓位準。回授電路530可以與第一係數W1成比例地升高第一求和節點SN1的電壓位準，並且可以與第一係數W1成比例地降低第二求和節點SN2的電壓位準。因此，第一求和訊號CS可以具有比輸入訊號IN低的電壓位準。
當基於在先接收的輸入訊號IN而產生的取樣訊號PS具有邏輯低位準時，基於在先接收的輸入訊號IN而產生的取樣訊號PS的互補訊號PSB可以具有邏輯高位準。因此，第三電晶體T23可以被導通，並且第二補償電路532可以根據第二係數W2的電壓位準來降低第一求和節點SN1的電壓位準。當輸入訊號IN具有邏輯高位準時，較大量的電流可以流過比較電路510的第一電晶體T11。因此，第一求和節點SN1的電壓位準可以變得低於第二求和節點SN2的電壓位準。回授電路530可以加速第一求和節點SN1的電壓位準的下降，並且相對地，可以加速第二求和節點SN2的電壓位準的上升。第一求和節點SN1的電壓位準可以與第二係數W2成比例地降低，並且相對地，第二求和節點SN2的電壓位準可以與第二係數W2成比例地上升。當輸入訊號IN具有邏輯低位準時，第二求和節點SN2的電壓位準可以變得低於第一求和節點SN1的電壓位準。回授電路530可以與第二係數W2成比例地升高第一求和節點SN1的電壓位準，並且可以與第二係數W2成比例地降低第二求和節點SN2的電壓位準。因此，第一求和訊號CS可以具有比輸入訊號IN高的電壓位準。
決策回授等化器電路500可以如下藉由對輸入訊號IN執行均衡操作來產生第一求和訊號CS和第二求和訊號CSB。當輸入訊號IN從邏輯高位準轉變到邏輯低位準時，第一求和訊號CS的電壓位準可以降低，並且第一求和訊號CS的電壓位準可以與第一係數W1成比例地額外降低。第二求和訊號CSB的電壓位準可以上升，並且第二求和訊號CSB的電壓位準可以與第一係數W1成比例地額外上升。當輸入訊號IN從邏輯低位準轉變到邏輯高位準時，第一求和訊號CS的電壓位準可以上升，並且第一求和訊號CS的電壓位準可以與第二係數W2成比例地額外上升。第二求和訊號CSB的電壓位準可以降低，並且第二求和訊號CSB的電壓位準可以與第二係數W2成比例地額外降低。
此外，當輸入訊號IN保持為具有邏輯高位準時，第一求和訊號CS的電壓位準可以與第一係數W1成比例地降低，而當輸入訊號IN保持為具有邏輯低位準時，第一求和訊號CS的電壓位準可以與第二係數W2成比例地上升。因此，第一求和訊號CS的電壓位準和第二求和訊號CSB的電壓位準可以根據取樣訊號PS的邏輯位準而被不對稱地補償。
圖6和圖7是示出在非對稱介面環境下利用單個係數執行均衡操作時的求和訊號的示圖。例如，圖6示出了當利用第一係數W1來執行均衡操作時第一求和訊號CS的波形，並且圖7示出了當利用第二係數W2來執行均衡操作時第一求和訊號CS的波形。參考圖6，當輸入訊號IN從邏輯低位準轉變到邏輯高位準並且利用第一係數W1來執行均衡操作時，第一求和訊號CS的電壓位準可以與第一係數W1成比例地額外上升量A。當輸入訊號IN從邏輯高位準轉變到邏輯低位準並且利用第一係數W1來執行均衡操作時，第一求和訊號CS的電壓位準可以與第一係數W1成比例額外降低量A。當假設基於藉由非對稱介面環境（諸如圖2B中所示的“N對N”驅動器）傳輸的訊號來產生輸入訊號IN時，與轉變到邏輯低位準的情況相比，輸入訊號IN可以相對緩慢地轉變到邏輯高位準。因此，當藉由利用單個係數對電壓位準補償量A時，針對輸入訊號IN的電壓補償可能在輸入訊號IN轉變到邏輯高位準時不足（“欠均衡”）。
當輸入訊號IN保持為具有邏輯低位準並且利用第一係數W1來執行均衡操作時，第一求和訊號CS的電壓位準可以上升量A。當輸入訊號IN保持為具有邏輯高位準並且利用第一係數W1來執行均衡操作時，第一求和訊號CS的電壓位準可以降低量A。當第一求和訊號CS的電壓位準轉變時，在最大電壓位準與最小電壓位準之間的差可以是“AC眼”，而當第一求和訊號CS的電壓位準保持不變時，在最大電壓位準與最小電壓位準之間的差可以是“DC眼”。當僅利用第一係數W1來執行均衡操作時，可能出現在補償訊號的“AC眼”與“DC眼”之間的失配，並且“AC眼”可能變得小於“DC眼”。
參考圖7，當輸入訊號IN從邏輯低位準轉變到邏輯高位準並且利用第二係數W2來執行均衡操作時，第一求和訊號CS的電壓位準可以與第二係數W2成比例額外上升量B。當輸入訊號IN從邏輯高位準轉變到邏輯低位準並且利用第二係數W2來執行均衡操作時，第一求和訊號CS的電壓位準可以與第二係數W2成比例額外降低量B。當假設基於藉由非對稱介面環境（諸如圖2B中所示的“N對N”驅動器）傳輸的訊號而產生輸入訊號IN時，與轉變到邏輯低位準的情況相比，輸入訊號IN可以相對緩慢地轉變到邏輯高位準。因此，當藉由利用單個係數對電壓位準補償量B時，對輸入訊號IN的電壓補償可能在輸入訊號IN轉變到邏輯低位準時太大（“過均衡”）。
當輸入訊號IN保持為具有邏輯低位準並且用第二係數W2來執行均衡操作時，第一求和訊號CS的電壓位準可以上升量B。當輸入訊號IN保持為具有邏輯高位準並且利用第二係數W2來執行均衡操作時，第一求和訊號CS的電壓位準可以降低量B。當僅利用第二係數W2來執行均衡操作時，可能出現在補償訊號的“AC眼”與“DC眼”之間的失配，並且“AC眼”可能變得大於“DC眼”。當如圖6和圖7所示出現“AC眼”與“DC眼”之間的失配時，可以減小用於藉由鎖存求和訊號來產生取樣訊號的取樣裕量。
圖8是示出根據一個實施例的當用不同的係數執行均衡操作時的求和訊號的示圖。參考圖8，當輸入訊號IN從邏輯低位準轉變到邏輯高位準時，可以利用第二係數W2來執行均衡操作，並且求和訊號的電壓位準可以與第二係數W2成比例地額外上升足夠的量B。當輸入訊號IN從邏輯高位準轉變到邏輯低位準時，可以利用第一係數W1來執行均衡操作，並且求和訊號的電壓位準可以與第一係數W1成比例地額外降低量A，從而防止過均衡。當輸入訊號IN保持為具有邏輯高位準時，可以利用第一係數W1來執行均衡操作，並且求和訊號的電壓位準可以與第一係數W1成比例地降低。當輸入訊號IN保持為具有邏輯低位準時，可以利用第二係數W2來執行均衡操作，並且求和訊號的電壓位準可以與第二係數W2成比例地上升。因此，求和訊號的“DC眼”與“AC眼”可以變得彼此相等，並且求和訊號的取樣裕量可以被優化。
如圖8所示，當利用不同的係數對求和訊號執行均衡操作時，與被均衡的求和訊號的中間值相對應的電壓位準可以不同於參考電壓VREF的電壓位準。例如，參考圖8，與被均衡的求和訊號的中間值相對應的電壓位準可以高於參考電壓VREF的電壓位準。因此，參考電壓產生電路可以改變參考電壓VREF的電壓位準，從而允許訊號接收電路執行精確的接收操作。
圖9是示出根據一個實施例的決策回授等化器電路900的配置的示圖。決策回授等化器電路900可以代替圖4所示的決策回授等化器電路420的配置。決策回授等化器電路900可以包括比較電路910、時脈鎖存電路920和回授電路930。比較電路910可以接收輸入訊號IN和參考電壓VREF，並且可以藉由對輸入訊號IN與參考電壓VREF之間的電壓位準進行比較來改變第一求和節點SN1的電壓位準和第二求和節點SN2的電壓位準。求和訊號CS的互補訊號CSB可以藉由第一求和節點SN1輸出，並且求和訊號CS可以藉由第二求和節點SN2輸出。比較電路910可以接收時脈訊號CLK並且可以同步於時脈訊號CLK來操作。當時脈訊號CLK具有邏輯高位準時，比較電路910可以藉由對輸入訊號IN與參考電壓VREF之間的電壓位準進行比較來改變第一求和節點SN1的電壓位準和第二求和節點SN2的電壓位準。在一個實施例中，比較電路910可以被修改成被配置為接收輸入訊號IN的互補訊號INB而不是參考電壓VREF。
時脈鎖存電路920可以電耦接到第一求和節點SN1和第二求和節點SN2，並且可以基於第一求和節點SN1的電壓位準和第二求和節點SN2的電壓位準來產生取樣訊號PS。時脈鎖存電路920可以根據第一求和節點SN1的電壓位準和第二求和節點SN2的電壓位準來改變取樣訊號PS的電壓位準，並且可以鎖存取樣訊號PS的電壓位準。時脈鎖存電路920可以接收時脈訊號CLK並且可以同步於時脈訊號CLK來產生取樣訊號PS。當時脈訊號CLK具有邏輯低位準時，時脈鎖存電路920可以對取樣訊號PS以及取樣訊號PS的互補訊號PSB預充電。當時脈訊號CLK具有邏輯高位準時，時脈鎖存電路920可以根據第一求和節點SN1的電壓位準和第二求和節點SN2的電壓位準來改變取樣訊號PS的電壓位準以及取樣訊號PS的互補訊號PSB的電壓位準，並且可以鎖存取樣訊號PS的電壓位準以及取樣訊號PS的互補訊號PSB的電壓位準。
回授電路930可以電耦接到第一求和節點SN1和第二求和節點SN2，並且可以接收取樣訊號PS。回授電路930可以接收第一係數W1和第二係數W2，並且可以基於取樣訊號PS來選擇在第一係數W1與第二係數W2之間的一個。當取樣訊號PS具有邏輯高位準時，回授電路930可以基於第一係數W1和取樣訊號PS來改變第二求和節點SN2的電壓位準。當取樣訊號PS具有邏輯低位準時，回授電路930可以基於第二係數W2和取樣訊號PS來改變第一求和節點SN1的電壓位準。回授電路930可以接收時脈訊號CLK並且可以同步於時脈訊號CLK來操作。當時脈訊號CLK具有邏輯高位準時，回授電路930可以基於第一係數W1、第二係數W2和取樣訊號PS來改變第一求和節點SN1的電壓位準和第二求和節點SN2的電壓位準。
回授電路930可以包括第一補償電路931和第二補償電路932。第一補償電路931可以電耦接到第二求和節點SN2，並且可以基於第一係數W1和取樣訊號PS來改變第二求和節點SN2的電壓位準。第二補償電路932可以電耦接到第一求和節點SN1，並且可以基於第二係數W2和取樣訊號PS的互補訊號PSB來改變第一求和節點SN1的電壓位準。
比較電路910可以包括第一電晶體T31、第二電晶體T32和第三電晶體T33。第一電晶體T31、第二電晶體T32和第三電晶體T33中的每一個可以是N通道MOS電晶體。第一電晶體T31可以電耦接在第一求和節點SN1與第一公共節點CN1之間，並且可以在其閘極處接收輸入訊號IN。第二電晶體T32可以電耦接在第二求和節點SN2與第一公共節點CN1之間，並且可以在其閘極處接收參考電壓VREF。在一個實施例中，第二電晶體T32可以被修改和/或改變成被配置為接收輸入訊號IN的互補訊號INB而不是參考電壓VREF。第三電晶體T33可以電耦接在第一公共節點CN1與第一電源電壓節點901之間，並且可以在其閘極處接收時脈訊號CLK。第一電源電壓節點901可以接收第一電源電壓。當時脈訊號CLK具有邏輯高位準時，第三電晶體T33可以形成從第一公共節點CN1流到第一電源電壓節點901的電流路徑。因此，當時脈訊號CLK具有邏輯高位準時，比較電路910可以藉由將輸入訊號IN的電壓位準與參考電壓VREF的電壓位準進行比較來改變第一求和節點SN1的電壓位準和第二求和節點SN2的電壓位準。由於當輸入訊號IN具有邏輯高位準時流過第一電晶體T31的電流量變得大於流過第二電晶體T32的電流量，因此第一求和節點SN1的電壓位準可以變得低於第二求和節點SN2的電壓位準。由於當輸入訊號IN具有邏輯低位準時流過第一電晶體T31的電流量變得小於流過第二電晶體T32的電流量，因此第一求和節點SN1的電壓位準可以變得高於第二求和節點SN2的電壓位準。
時脈鎖存電路920可以包括第一電晶體T41、第二電晶體T42、第三電晶體T43、第四電晶體T44、第五電晶體T45、第六電晶體T46和第七電晶體T47。第一電晶體至第五電晶體T41、T42、T43、T44和T45中的每一個可以是P通道MOS電晶體，而第六電晶體T46和第七電晶體T47中的每一個可以是N通道MOS電晶體。第一電晶體T41可以電耦接在第二電源電壓節點902與第一輸出節點ON1之間，並且可以在其閘極處接收時脈訊號CLK。第二電源電壓節點902可以接收第二電源電壓，該第二電源電壓具有比第一電源電壓高的電壓位準。第二電晶體T42可以電耦接在第二電源電壓節點902與第二輸出節點ON2之間，並且可以在其閘極處接收時脈訊號CLK。第三電晶體T43可以電耦接在第一輸出節點ON1與第二輸出節點ON2之間，並且可以在其閘極處接收時脈訊號CLK。第四電晶體T44可以電耦接在第二電源電壓節點902與第一輸出節點ON1之間，並且可以在其閘極處電耦接到第二輸出節點ON2。第五電晶體T45可以電耦接在第二電源電壓節點902與第二輸出節點ON2之間，並且可以在其閘極處電耦接到第一輸出節點ON1。第六電晶體T46可以電耦接在第一輸出節點ON1與第二求和節點SN2之間，並且可以在其閘極處電耦接到第二輸出節點ON2。第七電晶體T47可以電耦接在第二輸出節點ON2與第一求和節點SN1之間，並且可以在其閘極處電耦接至第一輸出節點ON1。第一電晶體至第三電晶體T41、T42和T43可以執行預充電操作。當時脈訊號CLK具有邏輯低位準時，第一電晶體T41和第二電晶體T42可以將第一輸出節點ON1和第二輸出節點ON2分別預充電至第二電源電壓。當時脈訊號CLK具有邏輯低位準時，第三電晶體T43可以藉由將第一輸出節點ON1和第二輸出節點ON2彼此電耦接來使第一輸出節點ON1的電壓位準和第二輸出節點ON2的電壓位準保持為相同的電壓位準。
當時脈訊號CLK具有邏輯高位準時，第一電晶體至第三電晶體T41、T42和T43可以被關閉，並且第四電晶體至第七電晶體T44、T45、T46和T47可以執行鎖存操作。當比較電路910接收到輸入訊號IN並且第一求和節點SN1的電壓位準變得高於第二求和節點SN2的電壓位準時，流過第七電晶體T47的電流量可以變得小於流過第六電晶體T46的電流量。因此，第一輸出節點ON1的電壓位準可以變得低於第二輸出節點ON2的電壓位準，並且第五電晶體T45可以將第二輸出節點ON2的電壓位準驅動至第二電源電壓。第六電晶體T46可以基於第二輸出節點ON2的電壓位準來保持從第一輸出節點ON1流到第二求和節點SN2的電流。因此，可以從第一輸出節點ON1輸出具有邏輯低位準的取樣訊號PS，並且可以從第二輸出節點ON2輸出取樣訊號PS的互補訊號PSB，該互補訊號PSB具有邏輯高位準。
當比較電路910接收到輸入訊號IN並且第一求和節點SN1的電壓位準變得低於第二求和節點SN2的電壓位準時，流過第七電晶體T47的電流量可以變得大於流過第六電晶體T46的電流量。因此，第二輸出節點ON2的電壓位準可以變得低於第一輸出節點ON1的電壓位準，並且第四電晶體T44可以將第一輸出節點ON1的電壓位準驅動至第二電源電壓。第七電晶體T47可以基於第一輸出節點ON1的電壓位準來保持從第二輸出節點ON2流到第一求和節點SN1的電流。因此，可以從第一輸出節點ON1輸出具有邏輯高位準的取樣訊號PS，並且可以從第二輸出節點ON2輸出取樣訊號PS的互補訊號PSB，該互補訊號PSB具有邏輯低位準。
回授電路930可以包括第一電晶體T51、第二電晶體T52、第三電晶體T53、第四電晶體T54和第五電晶體T55。第一電晶體至第五電晶體T51、T52、T53、T54和T55中的每一個可以是N通道MOS電晶體。第一電晶體T51和第二電晶體T52可以配置第一補償電路931，並且可以串聯地電耦接在第二求和節點SN2與第二公共節點CN2之間。第一電晶體T51可以在其閘極處接收第一係數W1，並且第二電晶體T52可以在其閘極處接收取樣訊號PS。第三電晶體T53和第四電晶體T54可以配置第二補償電路932，並且可以串聯地電耦接在第一求和節點SN1與第二公共節點CN2之間。第三電晶體T53可以在其閘極處接收第二係數W2，並且第四電晶體T54可以在其閘極處接收取樣訊號PS的互補訊號PSB。第五電晶體T55可以電耦接在第二公共節點CN2與第一電源電壓節點901之間，並且可以在其閘極處接收時脈訊號CLK。當時脈訊號CLK具有邏輯高位準時，第五電晶體T55可以形成從第二公共節點CN2流到第一電源電壓節點901的電流路徑。因此，當時脈訊號CLK具有邏輯高位準時，回授電路930可以基於第一係數W1和取樣訊號PS來改變第二求和節點SN2的電壓位準，或者可以基於第二係數W2和取樣訊號PS的互補訊號PSB來改變第一求和節點SN1的電壓位準。
當基於在先接收的輸入訊號IN而產生的取樣訊號PS具有邏輯高位準時，第一補償電路931可以根據第一係數W1的電壓位準來降低第二求和節點SN2的電壓位準。當基於在先接收的輸入訊號IN而產生的取樣訊號PS具有邏輯低位準時，基於在先接收的輸入訊號IN而產生的取樣訊號PS的互補訊號PSB具有邏輯高位準，因此，第二補償電路932可以根據第二係數W2的電壓位準來降低第一求和節點SN1的電壓位準。當輸入訊號IN從邏輯高位準轉變到邏輯低位準時，可以執行均衡操作，使得第一輸出節點ON1的電壓位準與第一係數W1成比例地額外降低。當輸入訊號IN從邏輯低位準轉變到邏輯高位準時，可以執行均衡操作，使得第一輸出節點ON1的電壓位準與第二係數W2成比例地額外上升。當輸入訊號IN保持具有邏輯高位準時，可以執行均衡操作，使得第一輸出節點ON1的電壓位準與第一係數W1成比例地降低。當輸入訊號IN保持具有邏輯低位準時，可以執行均衡操作，使得第一輸出節點ON1的電壓位準與第二係數W2成比例地上升。因此，第一輸出節點ON1的電壓位準可以根據取樣訊號PS的邏輯位準而被非對稱地補償。
圖10是示出根據一個實施例的半導體裝置1000的配置的示圖。參考圖10，半導體裝置1000可以包括內部時脈產生電路1100和訊號接收電路1200。內部時脈產生電路1100可以從外部裝置接收時脈訊號CLK，並且可以基於時脈訊號CLK來產生多個相位時脈訊號。時脈訊號CLK可以藉由時脈匯流排1001來傳輸，該時脈匯流排1001被配置為將半導體裝置1000電耦接到外部裝置。時脈訊號CLK可以藉由時脈緩衝器1110被緩衝，並且被緩衝的時脈訊號CLK可以被提供給相位時脈產生電路1120。相位時脈產生電路1120可以基於時脈緩衝器1110的輸出來產生多個相位時脈訊號。例如，相位時脈產生電路1120可以對時脈緩衝器1110的輸出進行分頻，並且可以產生彼此具有不同相位的多個相位時脈訊號。相位時脈產生電路1120可以產生第一相位時脈訊號CLK0、第二相位時脈訊號CLK90、第三相位時脈訊號CLK180和第四相位時脈訊號CLK270。第一相位時脈訊號CLK0可以具有比第二相位時脈訊號CLK90領先90度的相位，第二相位時脈訊號CLK90可以具有比第三相位時脈訊號CLK180領先90度的相位，第三相位時脈訊號CLK180可以具有比第四相位時脈訊號CLK270領先90度的相位，並且第四相位時脈訊號CLK270可以具有比第一相位時脈訊號CLK0領先90度的相位。
訊號接收電路1200可以共同電耦接到與外部裝置電耦接的訊號匯流排1002，並且可以接收藉由訊號匯流排1002傳輸的傳輸訊號TS。訊號接收電路1200可以藉由接收器1210來接收傳輸訊號TS。接收器1210可以藉由將傳輸訊號TS與傳輸訊號TS的差分訊號TSB或放大參考電壓AVREF進行比較來產生輸入訊號IN。訊號接收電路1200可以包括多個接收路徑。接收路徑的數量可以對應於由相位時脈產生電路1120產生的相位時脈訊號的數量。訊號接收電路1200可以包括第一接收路徑1220、第二接收路徑1230、第三接收路徑1240和第四接收路徑1250。第一接收路徑1220可以基於第一相位時脈訊號CLK0來從輸入訊號IN產生第一輸出訊號OUT1。第一接收路徑1220可以藉由同步於第一相位時脈訊號CLK0對輸入訊號IN進行取樣來產生第一取樣訊號PS0，並且可以藉由鎖存第一取樣訊號PS0來產生第一輸出訊號OUT1。第二接收路徑1230可以基於第二相位時脈訊號CLK90來從輸入訊號IN產生第二輸出訊號OUT2。第二接收路徑1230可以藉由同步於第二相位時脈訊號CLK90對輸入訊號IN進行取樣來產生第二取樣訊號PS90，並且可以藉由鎖存第二取樣訊號PS90來產生第二輸出訊號OUT2。第二接收路徑1230可以藉由第一取樣訊號PS0的回授來執行均衡操作。第三接收路徑1240可以基於第三相位時脈訊號CLK180來從輸入訊號IN產生第三輸出訊號OUT3。第三接收路徑1240可以藉由同步於第三相位時脈訊號CLK180對輸入訊號IN進行取樣來產生第三取樣訊號PS180，並且可以藉由鎖存第三取樣訊號PS180來產生第三輸出訊號OUT3。第三接收路徑1240可以藉由第二取樣訊號PS90的回授來執行均衡操作。第四接收路徑1250可以基於第四相位時脈訊號CLK270來從輸入訊號IN產生第四輸出訊號OUT4。第四接收路徑1250可以藉由同步於第四相位時脈訊號CLK270對輸入訊號IN進行取樣來產生第四取樣訊號PS270，並且可以藉由鎖存第四取樣訊號PS270來產生第四輸出訊號OUT4。第四接收路徑1250可以藉由第三取樣訊號PS180的回授來執行均衡操作。第一接收路徑1220可以藉由第四取樣訊號PS270的回授來執行均衡操作。
第一接收路徑1220可以包括第一決策回授等化器電路（DFE）1221和第一鎖存電路1222。第一決策回授等化器電路1221可以同步於第一相位時脈訊號CLK0來從輸入訊號IN產生第一取樣訊號PS0。第一決策回授等化器電路1221可以接收第四取樣訊號P270，並且可以基於第四取樣訊號P270來對輸入訊號IN執行均衡操作。第一鎖存電路1222可以藉由鎖存第一取樣訊號PS0來產生第一輸出訊號OUT1。
第二接收路徑1230可以包括第二決策回授等化器電路（DFE）1231和第二鎖存電路1232。第二決策回授等化器電路1231可以同步於第二相位時脈訊號CLK90來從輸入訊號IN產生第二取樣訊號PS90。第二決策回授等化器電路1231可以接收第一取樣訊號PS0，並且可以基於第一取樣訊號PS0來對輸入訊號IN執行均衡操作。第二鎖存電路1232可以藉由鎖存第二取樣訊號PS90來產生第二輸出訊號OUT2。
第三接收路徑1240可以包括第三決策回授等化器電路（DFE）1241和第三鎖存電路1242。第三決策回授等化器電路1241可以同步於第三相位時脈訊號CLK180來從輸入訊號IN產生第三取樣訊號PS180。第三決策回授等化器電路1241可以接收第二取樣訊號PS90，並且可以基於第二取樣訊號PS90來對輸入訊號IN執行均衡操作。第三鎖存電路1242可以藉由鎖存第三取樣訊號PS180來產生第三輸出訊號OUT3。
第四接收路徑1250可以包括第四決策回授等化器電路（DFE）1251和第四鎖存電路1252。第四決策回授等化器電路1251可以同步於第四相位時脈訊號CLK270來從輸入訊號IN產生第四取樣訊號PS270。第四決策回授等化器電路1251可以接收第三取樣訊號PS180，並且可以基於第三取樣訊號PS180來對輸入訊號IN執行均衡操作。第四鎖存電路1252可以藉由鎖存第四取樣訊號PS270來產生第四輸出訊號OUT4。第一決策回授等化器電路至第四決策回授等化器電路1221、1231、1241和1251中的每一個可以被配置為與圖4、圖5和圖9中分別示出的決策回授等化器電路420、500和900之中的任意一個基本相同。
儘管上面已經描述了某些實施例，但是本領域技術人員將理解，所描述的實施例僅是示例性的。因此，訊號接收電路、半導體裝置以及包括其的半導體系統不應基於所描述的實施例而受到限制。相反，本文中所描述的訊號接收電路、半導體裝置和包括其的半導體系統僅應根據結合以上描述和附圖的所附權利要求而受到限制。
100:半導體系統 101:第一匯流排 102:第二匯流排 110:外部裝置 111:時脈產生電路 112:訊號發送電路 120:半導體裝置 121:內部時脈產生電路 122:訊號接收電路 131:接收器 132:決策回授等化器電路 133:鎖存電路 201:匯流排 210:發送電路 211:P通道MOS電晶體 212:N通道MOS電晶體 220:接收器 221:焊盤 301:匯流排 310:發送電路 311、312:N通道MOS電晶體 320:接收器 321:焊盤 400:訊號接收電路 410:接收器 420:決策回授等化器 421:求和電路 422:時脈鎖存電路 423:回授電路 424:第一乘法器 425:第二乘法器 426:選擇器 430:鎖存電路 440:參考電壓產生電路 450:係數設置電路 500:決策回授等化器電路 501:第一電源電壓節點 502:第二電源電壓節點 510:比較電路 520:鎖存電路 530:回授電路 531:第一補償電路 532:第二補償電路 900:決策回授等化器電路 901:第一電源電壓節點 902:第二電源電壓節點 910:比較電路 920:時脈鎖存電路 930:回授電路 931:第一補償電路 932:第二補償電路 1000:半導體裝置 1001:時脈匯流排 1002:訊號匯流排 1100:內部時脈產生電路 1110:時脈緩衝器 1120:相位時脈產生電路 1200:訊號接收電路 1210:接收器 1220:第一接收路徑 1221:第一決策回授等化器電路 1222:第一鎖存電路 1230:第二接收路徑 1231:第二決策回授等化器電路 1232:第二鎖存電路 1240:第三接收路徑 1241:第三決策回授等化器電路 1242:第三鎖存電路 1250:第四接收路徑 1251:第四決策回授等化器電路 1252:第四鎖存電路 A:差 AVREF:放大參考電壓 B:差 CD1:第一控制訊號 CD2:第二控制訊號 CLK:時脈訊號 CLK0:第一相位時脈訊號 CLK90:第二相位時脈訊號CLK90 CLK180:第三相位時脈訊號CLK180 CLK270:第四相位時脈訊號CLK270 CN1:第一公共節點 CN2:第二公共節點 CS:求和訊號 CSB:求和訊號的互補訊號 DIN:內部訊號 F1:第一補償訊號 F2:第二補償訊號 FB:回授訊號 IN:輸入訊號 IN1、IN2:輸入訊號 INB:輸入訊號的互補訊號 INCLK:內部時脈訊號 OUT :輸出訊號 OUT1:第一輸出訊號 OUT2:第二輸出訊號 OUT3:第三輸出訊號 OUT4:第四輸出訊號 ON1:第一輸出節點 ON2:第二輸出節點 PS:取樣訊號 PS0:第一取樣訊號 PS90:第二取樣訊號 PS180:第三取樣訊號 PS270:第四取樣訊號 PSB:取樣訊號的互補訊號 SN1:第一求和節點 SN2:第二求和節點 T:時間 T11、T12、T21~T24、T31、T32、T41~T47、T51~T55:電晶體 TS:傳輸訊號 TR:終端電阻 TSB:互補訊號 V:電壓 VHIGH:最大擺動位準 VLOW:最小擺動位準 VC:電壓控制訊號 VREF:參考電壓 W1:第一係數 W2:第二係數
圖1是示出根據一個實施例的半導體系統的配置的示圖。
圖2A是示出在對稱介面環境（symmetric interface circumstance）下的半導體系統的配置和發送電路的電流特性的示圖。
圖2B是示出由圖2A所示的接收器產生的輸入訊號的波形的示圖。
圖3A是示出在非對稱介面環境下的半導體系統的配置和發送電路的電流特性的示圖。
圖3B是示出由圖3A所示的接收器產生的輸入訊號的波形的示圖。
圖4是示出根據一個實施例的訊號接收電路的配置的示圖。
圖5是示出根據一個實施例的決策回授等化器電路的配置的示圖。
圖6和圖7是示出在非對稱介面環境下利用單個係數執行均衡操作時的求和訊號的示圖。
圖8是示出根據一個實施例的當利用不同的係數執行均衡操作時的求和訊號的示圖。
圖9是示出根據一個實施例的決策回授等化器電路的配置的示圖。
圖10是示出根據一個實施例的半導體裝置的配置的示圖。
400:訊號接收電路
410:接收器
420:決策回授等化器
421:求和電路
422:時脈鎖存電路
423:回授電路
424:第一乘法器
425:第二乘法器
426:選擇器
430:鎖存電路
440:參考電壓產生電路
450:係數設置電路
AVREF:放大參考電壓
CD1:第一控制訊號
CD2:第二控制訊號
CLK:時脈訊號
CS:求和訊號
CSB:求和訊號的互補訊號
F1:第一補償訊號
F2:第二補償訊號
FB:回授訊號
IN:輸入訊號
INB:輸入訊號的互補訊號
OUT:輸出訊號
PS:取樣訊號
PSB:取樣訊號的互補訊號
TS:傳輸訊號
TSB:互補訊號
VC:電壓控制訊號
VREF:參考電壓
W1:第一係數
W2:第二係數

Claims (24)

  1. 一種訊號接收電路，包括： 求和電路，其被配置為基於輸入訊號和回授訊號來產生求和訊號； 時脈鎖存電路，其被配置為藉由同步於時脈訊號對所述求和訊號進行取樣來產生取樣訊號；以及 回授電路，其被配置為基於所述取樣訊號而選擇第一係數和第二係數之中的一個，並且被配置為基於選中的係數和所述取樣訊號來產生所述回授訊號。
  2. 如請求項1所述的訊號接收電路，其中，所述求和電路被配置為基於所述輸入訊號和參考電壓來產生所述求和訊號，並且被配置為基於所述回授訊號來改變所述求和訊號的電壓位準。
  3. 如請求項2所述的訊號接收電路，還包括： 參考電壓產生電路，其被配置為產生所述參考電壓， 其中，所述參考電壓的電壓位準是基於所述第一係數、所述第二係數和所述求和訊號的擺動範圍之中的至少一個來確定的。
  4. 如請求項1所述的訊號接收電路，其中，所述求和電路被配置為基於所述輸入訊號以及所述輸入訊號的互補訊號來產生所述求和訊號以及所述求和訊號的互補訊號，並且被配置為基於所述回授訊號來改變所述求和訊號的電壓位準以及所述求和訊號的互補訊號的電壓位準。
  5. 如請求項1所述的訊號接收電路，其中，所述回授電路被配置為： 當基於在先接收的輸入訊號而產生的所述取樣訊號具有第一邏輯位準時，基於所述第一係數和所述取樣訊號來產生所述回授訊號；以及 當基於在先接收的輸入訊號而產生的所述取樣訊號具有第二邏輯位準時，基於所述第二係數和所述取樣訊號來產生所述回授訊號。
  6. 如請求項5所述的訊號接收電路，其中，所述第二係數具有比所述第一係數大的值。
  7. 如請求項5所述的訊號接收電路，其中，所述第一係數和第二係數是彼此具有不同電壓位準的模擬電壓訊號。
  8. 如請求項1所述的訊號接收電路，其中，所述回授電路包括： 第一乘法器，其被配置為基於所述第一係數和所述取樣訊號來產生第一補償訊號； 第二乘法器，其被配置為基於所述第二係數和所述取樣訊號來產生第二補償訊號；以及 選擇器，其被配置為基於所述取樣訊號來將所述第一補償訊號和所述第二補償訊號之中的一個輸出為所述回授訊號。
  9. 如請求項1所述的訊號接收電路，還包括： 係數設置電路，其被配置為基於第一控制訊號來設置所述第一係數的電壓位準，並且被配置為基於第二控制訊號來設置所述第二係數的電壓位準。
  10. 如請求項1所述的訊號接收電路，還包括： 接收器，其被配置為藉由對經由訊號匯流排傳輸的傳輸訊號和放大參考電壓進行差分放大來產生所述輸入訊號。
  11. 如請求項1所述的訊號接收電路，還包括： 鎖存電路，其被配置為藉由鎖存所述取樣訊號來產生輸出訊號。
  12. 一種訊號接收電路，包括： 接收器，其被配置為基於經由訊號匯流排傳輸的傳輸訊號來產生輸入訊號； 比較電路，其被配置為基於所述輸入訊號的電壓位準來改變第一求和節點的電壓位準，並且被配置為基於參考電壓的電壓位準來改變第二求和節點的電壓位準； 時脈鎖存電路，其被配置為藉由同步於時脈訊號而鎖存所述第一求和節點的電壓位準和所述第二求和節點的電壓位準來產生取樣訊號；以及 回授電路，其被配置為基於所述取樣訊號而選擇第一係數和第二係數之中的一個，並且被配置為基於選中的係數和所述取樣訊號來改變所述第一求和節點的電壓位準和所述第二求和節點的電壓位準。
  13. 如請求項12所述的訊號接收電路，其中，所述第一係數和第二係數是彼此具有不同電壓位準的模擬電壓訊號。
  14. 如請求項13所述的訊號接收電路， 其中，所述第二係數具有比所述第一係數高的電壓位準，以及 其中，所述回授電路被配置為當所述取樣訊號具有第一邏輯位準時，基於所述第一係數和所述取樣訊號來改變所述第二求和節點的電壓位準，並且被配置為當所述取樣訊號具有第二邏輯位準時，基於所述第二係數和所述取樣訊號來改變所述第一求和節點的電壓位準。
  15. 如請求項13所述的訊號接收電路，其中，所述回授電路包括： 第一補償電路，其被配置為基於所述第一係數和所述取樣訊號來改變所述第二求和節點的電壓位準；以及 第二補償電路，其被配置為基於所述第二係數和所述取樣訊號的互補訊號來改變所述第一求和節點的電壓位準。
  16. 如請求項13所述的訊號接收電路，還包括： 係數設置電路，其被配置為基於第一控制訊號來設置所述第一係數的電壓位準，並且被配置為基於第二控制訊號來設置所述第二係數的電壓位準。
  17. 如請求項13所述的訊號接收電路，還包括： 參考電壓產生電路，其被配置為產生所述參考電壓， 其中，所述參考電壓的電壓位準是基於所述第一係數、所述第二係數和所述求和訊號的擺動範圍之中的至少一個來確定的。
  18. 一種訊號接收電路，包括： 接收器，其被配置為基於經由訊號匯流排傳輸的傳輸訊號來產生輸入訊號； 求和電路，其被配置為基於所述輸入訊號和回授訊號來產生求和訊號； 時脈鎖存電路，其被配置為藉由同步於第一相位時脈訊號對所述求和訊號進行取樣來產生第一取樣訊號；以及 回授電路，其被配置為基於第二取樣訊號而選擇第一係數和第二係數之中的一個，所述第二取樣訊號與具有領先於所述第一相位時脈訊號的相位的第二相位時脈訊號同步地產生，並且被配置為基於選中的係數和所述第二取樣訊號來產生所述回授訊號。
  19. 如請求項18所述的訊號接收電路，其中，所述求和電路被配置為藉由將所述輸入訊號與參考電壓進行比較來產生所述求和訊號，並且被配置為基於所述回授訊號來改變所述求和訊號的電壓位準。
  20. 如請求項19所述的訊號接收電路，還包括： 參考電壓產生電路，其被配置為產生所述參考電壓， 其中，所述參考電壓的電壓位準是基於所述第一係數、所述第二係數和所述求和訊號的擺動範圍之中的至少一個來確定的。
  21. 如請求項18所述的訊號接收電路，其中，所述回授電路被配置為： 當所述第二取樣訊號具有第一邏輯位準時，基於所述第一係數和所述第二取樣訊號來產生所述回授訊號；以及 當所述第二取樣訊號具有第二邏輯位準時，基於所述第二係數和所述第二取樣訊號來產生所述回授訊號。
  22. 如請求項21所述的訊號接收電路，其中，所述第二係數具有比所述第一係數大的值。
  23. 如請求項18所述的訊號接收電路，其中，所述回授電路包括： 第一乘法器，其被配置為基於所述第一係數和所述第二取樣訊號來產生第一補償訊號； 第二乘法器，其被配置為基於所述第二係數和所述第二取樣訊號來產生第二補償訊號；以及 選擇器，其被配置為基於所述第二取樣訊號來將所述第一補償訊號和所述第二補償訊號之中的一個輸出為所述回授訊號。
  24. 如請求項18所述的訊號接收電路，還包括： 係數設置電路，其被配置為基於第一控制訊號來設置所述第一係數的電壓位準，並且被配置為基於第二控制訊號來設置所述第二係數的電壓位準。
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