TW201620253A - 用於改進與負載無關之緩衝器的方法及設備 - Google Patents

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Abstract

本文揭露用以減少電晶體之電過應力，及用以產生具與負載無關之緩衝器之確定性工作週期之輸出的設備、系統、及方法。該設備包含電耦合於緩衝器之輸入端子與輸出端子之間之回饋電容器；以及開關，與該回饋電容器電並聯並回應控制信號而可操作以將該回饋電容器電短路，其中，該開關在該輸入端子上造成確定性電壓位準。

Description

用於改進與負載無關之緩衝器的方法及設備
本發明之實施例大體上關於處理器之範疇。更特別地，本發明之實施例關於藉由減少緩衝器之電晶體的電過應力而改進與負載無關之緩衝器並產生具與負載無關之緩衝器之確定性工作週期之輸出的設備、系統及方法。
圖1描繪習知技藝轉換速率控制之輸出緩衝器100，並具節點Vo及Vf之間之回饋電容器CF。節點Vo代表外部輸入-輸出(I/O)接合點，其中CL為節點Vo上之負載電容。電晶體P1及N1代表輸出緩衝器100之驅動器。電晶體P3、N3及P2、N2分別代表驅動器電晶體P1及N1之預驅動器並驅動輸入信號Vi至驅動器。電晶體P4及N4為回饋網路之一部分，其理論上允許在節點Vo之緩衝器的轉換速率取決於回饋電容器CF及藉由電晶體P1及N1產生之開關電流。文中「電晶體」及「裝置」用詞係可交換使用。
文中「轉換速率」用詞係指從節點Vo上之信號的低 信號位準以上電壓點10-20%(例如)及高信號位準以下電壓點10-20%(例如)測量之在節點Vo之信號的上升及下降時間。
然而，圖1之轉換速率控制之輸出緩衝器100遭受電晶體P4及N4之電晶體可靠性問題，其中可靠性問題係由節點Vf上之電壓超限所致。例如，考慮當節點Vf最初處於其最高可能電壓Vcc-Vtp時，緩衝器100之操作狀況，其中Vcc為電源位準及Vtp為電晶體P4之閾值電壓。持續相同範例，考慮輸出緩衝器接收模式，即電晶體P4、N4、P1、及N1均為關閉。因電耦合跨越回饋電容器CF之節點，節點Vf將充電如同節點Vo開關/轉換上之接合點電壓。隨著節點Vf充電，電晶體P4最終將開啟並導致節點Vf穩定成為Vcc+|Vtp|位準。當節點Vf充電且節點Vo(亦稱為接合點)從邏輯低位準切換至邏輯高位準時，節點Vf將經歷來自接合點之強力耦合，致使節點Vf上之超限電壓遠高於Vcc+|Vtp|位準。
此超限電壓導致裝置P4及N4上之電過應力，因而使該些裝置相較於緩衝器100之其他裝置更快老化。若干開啟之電晶體P1及N1任何不匹配亦可導致超限電壓。因為裝置P4及N4將因節點Vf上之超限損壞，該些超限最終將導致緩衝器故障。節點Vf上之超限進一步在緩衝器100之傳輸模式期間第一信號轉換上造成工作週期不確定性。
本發明之實施例關於用以減少電晶體之電過應力及用以產生具與負載無關之緩衝器之確定性工作週期之輸出的設備、系統、及方法。在一實施例中，設備包含電耦合於緩衝器之輸入端子與輸出端子之間之回饋電容器；以及開關，與回饋電容器電並聯並可操作以回應控制信號而將回饋電容器電短路，其中，開關在輸入端子上造成確定性電壓位準。
在一實施例中，系統包含嵌入式多媒體卡(eMMC)單元；以及具耦合至eMMC單元之輸入-輸出(I/O)介面之處理器，該I/O介面包含：電耦合於緩衝器之輸入端子與輸出端子之間之回饋電容器；以及開關，與回饋電容器電並聯並可操作以回應控制信號而將回饋電容器電短路，其中，該開關在輸入端子上造成確定性電壓位準。
在一實施例中，方法包含電耦合緩衝器之輸入端子與輸出端子之間之回饋電容器；以及藉由開關回應控制信號而電短路，其中，開關與回饋電容器電並聯，且其中，開關在輸入端子上造成確定性電壓位準。
9‧‧‧接腳
100‧‧‧輸出緩衝器
200、203、300‧‧‧緩衝器
201‧‧‧開關
202‧‧‧回饋電容器
204‧‧‧邏輯單元
205‧‧‧負載電容器
206‧‧‧控制信號
207‧‧‧輸出節點
208‧‧‧輸入節點
301‧‧‧驅動器
302‧‧‧電晶體
303‧‧‧預驅動器
304、305、306、307‧‧‧邏輯單元
308‧‧‧信號
400‧‧‧I/O緩衝器
401‧‧‧接收器
402‧‧‧發射器
500‧‧‧流程圖
501、502、503、504‧‧‧方塊
600、610‧‧‧智慧型裝置
602、612‧‧‧通訊鏈路
603‧‧‧嵌入式多媒體卡
613‧‧‧NAND快閃記憶體
1300‧‧‧系統
1305、1310‧‧‧處理器
1312、1312N‧‧‧處理核心
1314‧‧‧記憶體控制集線器
1316‧‧‧快取記憶體
1317、1322‧‧‧點對點介面
1320‧‧‧晶片組
1324、1326‧‧‧介面
1330‧‧‧記憶體
1332‧‧‧揮發性記憶體
1334、1360‧‧‧非揮發性記憶體
1340‧‧‧顯示裝置
1350、1355‧‧‧匯流排
1362‧‧‧大量儲存裝置
1364‧‧‧鍵盤/滑鼠
1366‧‧‧網路介面
1372‧‧‧匯流排橋接器
1374‧‧‧裝置
1376‧‧‧智慧型TV
1377‧‧‧消費性電子產品
1378‧‧‧無線天線
1380‧‧‧固態驅動器
從以下提供之詳細說明及從本發明之各式實施例之附圖，將更加完整理解本發明之實施例，然而，不應將本發明侷限於特定實施例，而是僅為說明及理解之用。
圖1為習知技藝轉換速率控制之輸出緩衝器，其於輸 出遭受內部電晶體之電過應力及非確定性工作週期。
圖2為依據本發明之一實施例之改進之與負載無關之緩衝器之高位準電路圖。
圖3為依據本發明之一實施例之用以改進與負載無關之緩衝器之電路。
圖4為依據本發明之一實施例之輸入-輸出(I/O)緩衝器，具用以控制開關以抵銷電過應力並造成工作週期確定性之電路。
圖5為依據本發明之一實施例之用以改進與負載無關之緩衝器之方法流程圖。
圖6A為依據本發明之一實施例之智慧型裝置(例如，平板電腦、智慧型手機)，具通訊式耦合至嵌入式多媒體卡(eMMC)之與負載無關之緩衝器。
圖6B為依據本發明之一實施例之智慧型裝置(例如，平板電腦、智慧型手機)，具通訊式耦合至NAND快閃記憶體之與負載無關之緩衝器。
圖7為依據本發明之一實施例之系統位準圖，包含具改進之與負載無關之緩衝器之處理器。
本發明之實施例關於用以減少電晶體之電過應力及用以產生具與負載無關之緩衝器之確定性工作週期之輸出的設備、系統、及方法。文中「與負載無關之緩衝器」用詞係指可於其輸出節點提供基本恆定轉換速率用以廣泛負載 電容之緩衝器。文中「基本恆定(substantially constant)」一詞係指值的10-20%以內。圖1之緩衝器100理論上於其輸出提供恆定轉換速率，但係以內部裝置(P4、N4)之不規則老化及於緩衝器之輸出節點Vo之非確定性工作週期等的代價。文中「老化」用詞係指藉由電晶體組件中實體改變導致之電晶體特徵隨時間退化。
參照圖1，在一實施例中，開關係設於節點Vo及Vf之間以提供低阻抗分路而旁路回饋電容器CF。在此一實施例中，當開關開啟時，內部節點Vf具有確定性電壓位準，這在圖1之習知技藝緩衝器100中是不可能的。在一實施例中，開關可操作以調整回饋電容CF之量。在該等實施例中，回饋電容器CF包含複數電容器及開關包含複數開關使得複數開關之每一開關可操作以開啟/關閉複數回饋電容器之對應回饋CF。在一實施例中，開關提供靈活性以補償藉由開啟/關閉複數回饋電容器之若干數量回饋電容器之程序技術歪斜或變化所導致之回饋電容器CF的電容變化。
文中所討論之實施例的技術效果係為提供改進之與負載無關之緩衝器，其未於諸如P4及N4之內部電晶體上展現任何電應力、透過節點Vo上之大範圍負載電容CL提供節點Vo上之恆定轉換速率、移除對於藉由節點Vo上之緩衝器驅動出信號之工作週期的任何最初非決定論、以及允許單一緩衝器設計用於多I/O緩衝器組態。
在一實施例中，文中參照圖1-5討論之與負載無關之 緩衝器係用作I/O緩衝器，與具有NAND快閃記憶體之固態驅動器(SSD)通訊，並可用以與嵌入式多媒體卡(eMMC)通訊，其中SSD及eMMC兩類I/O介面因為其輸出上之不同負載而具有極不同之輸出轉換速率規格。文中參照實施例討論之與負載無關之緩衝器可用於智慧型手機、PC平板電腦、數位相機及其他消費性電子產品，即使該些裝置之I/O可具有不同負載電容。
在下列說明中，討論許多細節以提供本發明之實施例的更徹底說明。然而，對熟悉本技藝之人士而言，本發明之實施例將顯然可無該些特定細節而予實現。在其他狀況下，以方塊圖形式而非細節顯示知名結構及裝置，以避免模糊本發明之實施例。
請注意在實施例之對應圖式中，信號係以線表示。若干線可較粗以表示更多組成信號路徑，及/或於一或多端具有箭頭以表示主要資訊流方向。該等指示並非打算作為限制。而是，該些線係用以連接一或多示範實施例以有利於更容易理解電路或邏輯單元。由設計需要或偏愛指示之任何代表信號實際上可包含一或多信號，其可以任一方向行進並可以任何適當信號方案實施。
在下列說明及申請專利範圍中，可使用「耦合」用詞及其衍生詞。文中「耦合」用詞係指(實體、電、磁、光學等)直接接觸之二或更多元件。文中「耦合」用詞亦可指彼此未直接接觸但仍相互協作或互動之二或更多元件。
如文中所使用，除非特別指定，用以說明常見物體之 「第一」、「第二」、及「第三」等序數形容詞僅表示將提及之類似者的不同例子，而不希望暗示所說明之物體必須處於特定順序，或者是暫時地、空間地、排列上或任何其他方式。
圖2為依據本發明之一實施例之與負載無關之緩衝器200的高位準電路。圖2之與負載無關之緩衝器200為圖1之緩衝器100的改進版本。參照圖1之緩衝器100說明與負載無關之緩衝器200的實施例。
在一實施例中，回饋電容器202係位於緩衝器203之輸入節點208與輸出節點207之間，使得回饋電容器202與緩衝器203平行。在一實施例中，回饋電容器202耦合至P型電晶體(例如，圖1之P4)，P型電晶體耦合至緩衝器203之上拉裝置(例如，圖1之P1)之閘極。在一實施例中，回饋電容器202耦合至N型電晶體(例如，圖1之N4)，其中N型電晶體耦合至緩衝器之下拉裝置N1之閘極。在一實施例中，輸入端子208 Vf耦合至P型電晶體P4及N型電晶體N4之源極或汲極端子，同時輸出端子207 Vo耦合至負載205。
在一實施例中，回饋電容器202為分佈式電容器，即回饋電容器202劃分為與緩衝器203之不同群組相關之多個較小電容器。在一實施例中，回饋電容器202均等地分佈於緩衝器203之群組之間。在一實施例中，回饋電容器202分佈為溫度計加權電容器。在一實施例中，回饋電容器202分佈為二進位加權電容器。
在一實施例中，緩衝器203包含輸入-輸出(I/O)發射器之複數驅動器(圖1之複數P1及N1電晶體)，且其中，回饋電容器202包含耦合於緩衝器203之輸入端子208與輸出端子207之間之複數回饋電容器(即分佈式回饋電容器202)。在一實施例中，回饋電容器202均等地分佈於緩衝器203之複數驅動器之間。在一實施例中，回饋電容器202為分佈式使得驅動器上拉電晶體P1及下拉電晶體N1之前五最低有效位元(LSB)耦合至回饋電容器202之二分之一，驅動器上拉電晶體P1及下拉電晶體N1的下一組五個LSB耦合至回饋電容器202之三分之一，及驅動器上拉電晶體P1及下拉電晶體N1的最高有效位元(MSB)耦合至回饋電容器202之六分之一。
在一實施例中，開關201經配置而與回饋電容器202平行，所以電耦合節點208及207。在此一實施例中，開關201係藉由控制信號206控制，以控制當開關201開啟時將節點207及208電短路，因而將回饋電容器202短路。當開關201關閉時控制信號206亦控制而提供節點207與208之間之開路，以致能回饋電容器202之功能。參照可控制開關201之控制信號206表示控制信號206之某些電壓或電流位準導致開關201開啟或關閉。在一實施例中，開關201為通道閘極電晶體，包含PMOS及NMOS電晶體。在另一實施例中，開關201僅為PMOS或NMOS電晶體之一。在其他實施例中，可使用其他形式之開關設計以使節點208及207相互短路。在一實施例中，當控制 信號206導致開關開啟時，即將回饋電容器202電短路，達成輸入端子208上之確定性電壓位準。在一實施例中，控制信號206之電壓位準導致開關為從緩衝器203最初資料轉移而開啟。
在一實施例中，開關201包含複數開關(分佈式開關)，每一者與複數回饋電容器(即分佈式回饋電容器202)之對應回饋電容器電並聯，其中，控制信號206包含複數控制信號(例如，匯流排)，且其中，複數控制信號之每一控制信號依據控制信號之信號位準而導致複數開關之對應開關開啟或關閉。
在一實施例中，邏輯單元204產生控制信號206。邏輯單元204可操作以監控各種因素而決定何時產生或停止控制信號206，即何時開啟或關閉開關201。在一實施例中，該等因素包括緩衝器203是否處於驅動模式(若處於驅動模式則開關開啟，否則便關閉)，耦合至節點208之接收器(未顯示)是否處於接收模式(若處於接收模式則開關開啟，否則便關閉)，若干開啟之電晶體P1及N1之接腳是否存在不匹配(不匹配接腳之開關開啟，否則便關閉)，緩衝器203是否可操作以較高轉換速率驅動，即旁通回饋電容器202(開關關閉)。
在一實施例中，回饋電容器202之值為3pF。在一實施例中，與負載無關之緩衝器200可操作以提供介於1pF至30pF之負載電容的3V/ns至7V/ns之轉換速率，而未造成於節點208連接至回饋電容器202之電晶體上之任何 應力。
圖3為依據本發明之一實施例之與負載無關之緩衝器300/200之電路位準圖。參照圖1-2而說明圖3。圖3及圖1之電晶體名稱標記為相同以強調圖1及圖3之間之差異，且不模糊本發明之實施例。在一實施例中，緩衝器203包含驅動器301，其依據輸入信號p_data及n_data而驅動輸出節點Vo 207上之信號。在一實施例中，緩衝器203包含具電晶體P2、P3、N2、及N3之預驅動器303，以驅動驅動器301。
節點207 Vo上之負載係以負載電容器205(Cload)代表。負載電容器205上之箭頭代表負載電容器205具有可變電容。在一實施例中，與負載無關之緩衝器300/200包含邏輯單元304及305以控制何時開啟/關閉耦合至驅動器301及回饋電容器202之電晶體302(P4及N4)。在一實施例中，與負載無關之緩衝器300/200包含邏輯單元307以產生信號308而控制何時開啟/關閉電晶體P4及N4及開關201。
如以上參照圖2所述，在一實施例中，開關201包含複數開關(未顯示)，其中每一者經配置而與複數回饋電容器之對應回饋電容器平行。在一實施例中，複數開關之每一開關耦合至與負載無關之緩衝器300的驅動器301之上拉P1及下拉N1電晶體。在一實施例中，邏輯單元307及306可操作以回應決定若干開啟或關閉之上拉P1及下拉N1電晶體中之差異而開啟或關閉複數開關之開關。
在一實施例中，當驅動器301未驅動任何資料時，即停用(txenable為邏輯低)，或當驅動器301可操作而用相較正常轉換速率更高轉換速率驅動信號時(hspdp為邏輯低)，或當若干開啟或關閉上拉P1及下拉N1電晶體中存在差異時(即rcode_n及rcode_p不匹配)(以信號308表示)，則邏輯單元304及305便關閉電晶體P4及N4。在此一實施例中，邏輯單元306產生控制信號206以啟動開關201使得開關201開啟並使節點207及208相互短路。在一實施例中，邏輯單元304、305、306、及307形成圖2之邏輯單元204。
在一實施例中，啟動開關201(即開啟以將節點207與節點208電短路)確保節點208 Vf將依循節點207 Vo之接合點電壓，並將不超過Vcc電源位準。在此一等實施例中，避免裝置P4及N4上之電過應力。
熟悉本技藝之人士將理解P型電晶體及N型電晶體之電性能通常並不一致(因程序、溫度、電壓變化)。此非一致於執行阻抗校準/補償時可導致驅動器301之上拉P1與下拉N1電晶體之間之不均衡RCODE(驅動器301之阻抗碼)。
下列範例係參照習知技藝圖1而呈現以顯示有關緩衝器100之驅動器電晶體P1及N1之不均衡阻抗碼之開關201的技術效應。當使用溫度計編碼方案實施驅動器(P1及N1)時，考量無開關201之狀況(例如，如習知技藝圖1中所示)。假設當驅動器之上拉碼為1FFh之狀況， 即較FFh之下拉碼高1。此一致性將迫使驅動器之下拉接腳9恆為關閉。現在進一步假設回饋電容器CF均勻地分佈跨越驅動器電晶體P1及N1之所有接腳。隨著I/O接合點Vo上之信號於邏輯高位準與邏輯低位準之間切換，內部節點Vf將於Vtp(P4之閾值電壓)與Vcc-Vtn之間切換。然而，對驅動器(電晶體P1及/或N1)之接腳9而言，由於下拉碼為零，從接腳9至節點Vo之電路徑關閉。結果，當接合點Vo切換時，內部節點Vf充電超越Vcc且最終穩定於Vcc+|Vtp|。
此外，在節點Vf充電以穩定於Vcc+|Vtp|位準期間，若接合點節點Vo上之信號從邏輯低位準切換至邏輯高位準，則接合點節點Vo上之信號將回頭耦合至驅動器之接腳9上之節點Vf，並將導致節點Vf於穩定回至Vcc+|Vtp|之前超限遠高於Vcc+|Vtp|位準。隨著內部節點Vf充電超越Vcc位準，連接至此節點(P4及N4)之裝置將歷經電壓應力而造成可靠性失效。
在一實施例中，使用XNOR(互斥NOR)及NAND邏輯閘實施邏輯單元307以檢查來自補償單元(未顯示)之電晶體P1及N1之RCODE阻抗值。在一實施例中，當上拉及下拉RCODE未均衡時，來自邏輯單元307中XNOR及NAND邏輯單元之輸出308將導致開關201致能(即開啟)用以導致不均衡之下拉電晶體(N1)之接腳9。
回頭參照圖2及3之實施例，為解決以上討論有關造 成圖1之緩衝器100中可靠性失效之電壓應力的問題，開關201偶合於節點207及208之間，使得開關201平行於回饋電容器202。藉由致能分流路徑，即致能開關201，接腳9之內部節點208恆為連接至接合點207且將不偏移至Vcc+|Vtp|。
參照習知技藝圖1而呈現下列範例，以顯示藉由緩衝器100之節點Vo的信號中工作週期不一致之開關201的技術效應。在啟動圖1之緩衝器100之後，於接合點Vo上之信號的最初轉換期間，考量無開關201之狀況(例如，如習知技藝圖1中所示)。內部Vf節點之電壓值具有節點Vo上之信號之最初信號轉換工作週期的直接影響。依據節點Vf上之電壓是否接近Vcc或Vss(接地)，第一信號轉換之節點Vo上之輸出信號的工作週期可改變。當驅動器電晶體停用(P1及N1關閉)而使緩衝器100成三態，或當緩衝器100處於接收模式(即接收節點Vo上之信號)，內部節點Vf為浮動。
浮動Vf節點將引發由驅動器(電晶體P1及N1)驅動之節點Vo上之信號之最初轉換的工作週期非決定論。此信號之最初轉換的非決定論可導致時序錯誤。工作週期可隨Vf節點從Vss偏移至Vcc而改變超出依據I/O協定需要之範圍。例如，工作週期可隨Vf節點上之電壓從Vcc改變至Vss而改變約5%-10%。
回頭參照圖2及3之實施例，為解決以上討論有關由圖1之緩衝器100中驅動器所驅動之節點Vo上之信號之 最初轉換之非決定論的問題，開關201偶合於節點207及208之間，使得開關201平行於回饋電容器202。在一實施例中，當驅動器301停用導致邏輯單元306啟動開關201時(即開啟開關)，節點208上之電壓Vf將追隨節點207上之接合點電壓Vo。在此一實施例中，內部節點208 Vf恆為確定，且節點207上之信號之第一轉換的工作週期為確定。
圖4為依據本發明之一實施例之輸入-輸出(I/O)緩衝器400，其具邏輯單元用於控制開關201以抵銷耦合至節點207之內部電晶體上之電過應力，並形成輸出節點208之確定工作週期。圖4亦為圖3之簡化版本，顯示控制開關201之控制邏輯單元204。在一實施例中，I/O緩衝器400包含發射器402及接收器401。圖4之實施例描繪當驅動器關閉(即三態)及接收器開啟(即接收模式)之狀態。在此一實施例中，開關201開啟以藉由將節點207及208電短路而短路電容器201。藉由短路電容器，排除連接至節點208之電晶體上之應力。
圖5為依據本發明之一實施例之用以改進與負載無關之緩衝器之方法流程圖500。儘管流程圖500中方塊係以特定順序顯示，動作之順序可予修改。因此，描繪之實施例可以不同順序實施，且若干動作/方塊可並列實施。因此，在不同實施例中可省略一或多項動作/方塊。參照圖2-4之實施例描繪圖5之流程圖。
在方塊501，回饋電容器202電耦合於緩衝器203之 輸入端子208與輸出端子207之間。在方塊502，開關201經配置而平行於回饋電容器202，其中，開關包含複數開關(未顯示)，每一者與複數回饋電容器之對應回饋電容器電並聯，且其中複數開關之每一開關耦合至緩衝器203之驅動器301的上拉P1及下拉N1裝置。
在方塊503，邏輯單元204回應若干因素而產生控制信號206。在一實施例中，該些若干因素包括緩衝器203是否處於傳輸模式，緩衝器203是否經組配而以節點207上所需快速轉換速率更高速度操作，及I/O(其包含緩衝器203及接收器401)是否處於接收模式。
在方塊504，回應控制信號206之位準而開啟開關201以將回饋電容器電短路(即將節點207及208短路)，其中，開關201導致輸入端子207上之確定電壓位準。在一實施例中，方法包含回應決定大量開啟或關閉上拉P1及下拉N1裝置中之差異而開啟或關閉複數開關之開關201。
圖6A為依據本發明之一實施例之智慧型裝置600(例如，平板電腦、智慧型手機)，其具通訊式耦合至嵌入式多媒體卡(eMMC)603之與負載無關之緩衝器200。eMMC 603要求通訊鏈路602上從發射器200驅動之信號的特定轉換速率範圍。通常，eMMC尺寸上小於NAND快閃記憶體，因而發射器200所見負載低於(例如，小三倍)驅動至NAND快閃記憶體之相同發射器200所見的負載(Cload)。在一實施例中，文中討論之與負載無關之 緩衝器200/300/400提供eMMC所需轉換速率而無過載任何內部電晶體，並移除針對藉由節點Vo上之緩衝器200/300/400驅動之信號之工作週期的任何最初非決定論。
圖6B為依據本發明之一實施例之智慧型裝置610(例如，平板電腦、智慧型手機)，其具通訊式耦合至NAND快閃記憶體613之與負載無關之緩衝器200。圖6B類似於圖6A，惟以NAND快閃記憶體613取代eMMC603。如上所述，NAND快閃記憶體尺寸上大於eMMC，所以610中之發射器200較600中之發射器200見到更大負載(例如，大三倍)。較大負載通常減緩通訊鏈路612上之信號的轉換速率。在一實施例中，如圖6A中所用之相同與負載無關之緩衝器200/300/400提供所需轉換速率，對於未過載任何內部電晶體之NAND快閃記憶體而言，可較eMMC所需之轉換速率快三倍。在圖6A及圖6B之實施例中，晶片處理器上之相同系統用於具eMMC及具NAND快閃記憶體之介面。雖然圖6A及圖6B之實施例討論eMMC及NAND快閃記憶體，可使用任何負載取代eMMC及NAND快閃記憶體，以從與負載無關之緩衝器200/300/400提供所需轉換速率。
圖7為依據本發明之一實施例之系統位準圖，包含用以改進與負載無關之緩衝器之處理器。圖7亦包括機器可讀取儲存媒體以執行電腦可讀取指令而實施不同實施例之方法。亦提供實施例之元件作為機器可讀取媒體用以儲存 電腦可執行指令(例如，用以實施圖5之流程圖之指令)。機器可讀取媒體可包括但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、或適用於儲存電子或電腦可執行指令之其他類型機器可讀取媒體。例如，本發明之實施例可下載作為電腦程式(例如，BIOS)，其可透過通訊鏈路(例如，數據機或網路連接)經由資料信號而從遠端電腦(例如，伺服器)轉換至要求電腦(例如，客戶)。
在一實施例中，系統1300包括但不限於桌上型電腦、膝上型電腦、小筆電、平板電腦、筆記型電腦、個人數位助理(PDA)、伺服器、工作站、行動電話、行動計算裝置、智慧型手機、網際網路應用或任何其他類型計算裝置。在另一實施例中，系統1300實施本文所揭露之方法，並可為系統單晶片(SOC)系統。
在一實施例中，與負載無關之緩衝器200/300/400可用於圖7之系統的任何I/O介面。
在一實施例中，處理器1310具有一或多個處理核心1312及1312N，其中1312N代表處理器1310內部第N個處理器核心，其中N為正整數。在一實施例中，系統1300包括多個處理器，包括處理器1310及1305，其中處理器1305具有類似於或等同於處理器1310之邏輯的邏輯。在一實施例中，系統1300包括多個處理器，包括處理器1310及1305，使得處理器1305具有與處理器1310之邏輯完全無關的邏輯。在此一實施例中，因為處理器 1305及1310具有不同邏輯單元，多封包系統1300為混雜多封包系統。在一實施例中，處理核心1312包括但不限於捉取指令之預捉取邏輯、解碼指令之解碼邏輯、執行指令之執行邏輯等。在一實施例中，處理器1310具有快取記憶體1316以快取系統1300之指令及/或資料。在本發明之另一實施例中，快取記憶體1316包括一級、二級及三級快取記憶體，或處理器1310內任何其他組態之快取記憶體。
在一實施例中，處理器1310包括記憶體控制集線器(MCH)1314，其可操作以實施啟動處理器1310以存取及與包括揮發性記憶體1332及/或非揮發性記憶體1334之記憶體1330通訊之功能。在一實施例中，記憶體控制集線器(MCH)1314係置於處理器1310外部作為無關之積體電路。
在一實施例中，處理器1310可操作以與記憶體1330及晶片組1320通訊。在一實施例中，晶片組1320經由SATA匯流排1350而耦合至SSD 1380。
在一實施例中，處理器1310亦耦合至無線天線1378而與經組配而傳輸及/或接收無線信號之任何裝置通訊。在一實施例中，無線天線介面1378依據但不限於IEEE 802.11標準及其相關系列、HomePlug AV(HPAV)、超寬帶(UWB)、藍芽、WiMAX或任何形式無線通訊協定操作。
在一實施例中，揮發性記憶體1332包括但不限於同 步動態隨機存取記憶體(SDRAM)、動態隨機存取記憶體(DRAM)、RAM匯流排動態隨機存取記憶體(RDRAM)、及/或任何其他類型隨機存取記憶體裝置。非揮發性記憶體1334包括但不限於快閃記憶體(例如，NAND、NOR)、相位改變記憶體(PCM)、唯讀記憶體(ROM)、電可抹除程控唯讀記憶體(EEPROM)、或任何其他類型非揮發性記憶體裝置。
記憶體1330儲存將被處理器1310執行之資訊及指令。在一實施例中，當處理器1310執行指令時，記憶體1330亦可儲存暫時變數或其他中間資訊。在一實施例中，晶片組1320經由點對點(PtP或P-P)介面1317及1322而與處理器1310連接。在一實施例中，晶片組1320使處理器1310連接至系統1300中其他模組。在本發明之一實施例中，介面1317及1322依據PtP通訊協定操作，諸如the INTEL®快速通道互連(QPI)等。
在一實施例中，晶片組1320可操作以與處理器1310、1305、顯示裝置1340、及其他裝置1372、1376、1374、1360、1362、1364、1366、1377等通訊。在一實施例中，晶片組1320亦耦合至無線天線1378而與經組配以傳輸及/或接收無線信號之任何裝置通訊。
在一實施例中，晶片組1320經由介面1326而連接至顯示裝置1340。在一實施例中，顯示裝置1340包括但不限於液晶顯示器(LCD)、電漿、陰極射線管(CRT)顯示器、觸控板或任何其他形式視覺顯示裝置。在本發明之 一實施例中，處理器1310及晶片組1320併入單一SOC。此外，晶片組1320連接至一或多個匯流排1350及1355，其與不同模組1374、1360、1362、1364、及1366互連。在一實施例中，若匯流排速度或通訊協定存在不匹配，匯流排1350及1355可經由匯流排橋接器1372而互連在一起。在一實施例中，晶片組1320經由介面1324、智慧型TV 1376、消費性電子產品1377等，而與下列元件耦合，但不限於非揮發性記憶體1360、大量儲存裝置1362、鍵盤/滑鼠1364、及網路介面1366。
在一實施例中，大量儲存裝置1362包括但不限於固態驅動器、硬碟驅動器、通用序列匯流排快閃記憶體驅動器、或任何其他形式電腦資料儲存媒體。在一實施例中，網路介面1366係藉由任何類型知名網路介面標準實施，包括但不限於乙太網路介面、通用序列匯流排(USB)介面、週邊組件互連(PCI)快捷介面、無線介面及/或任何其他適合類型介面。在一實施例中，無線介面依據但不限於IEEE 802.11標準及其相關系列、HomePlug AV(HPAV)、超寬帶(UWB)、藍芽、WiMAX或任何形式無線通訊協定操作。
雖然圖7中所示模組描繪為系統1300內不同方塊，藉由若干該些方塊實施之功能可整合於單一半導體電路內，或可使用二或更多不同積體電路而予實施。例如，儘管快取記憶體1316係描繪為處理器1310內不同方塊，快取記憶體1316可分別併入處理器核心1312。在一實施例 中，系統1300可包括本發明之另一實施例中一個以上之處理器/處理核心。
說明書中參照「實施例」、「一實施例」、「若干實施例」、或「其他實施例」表示結合實施例所說明之特徵、結構、或特性包括於至少若干實施例中，但不一定是所有實施例中。「實施例」、「一實施例」或「若干實施例」之不同出現不一定是指相同實施例。若說明書表示「可」、「可能」或「應」包括組件、特徵、結構、或特性，便不一定需包括特定組件、特徵、結構、或特性。若說明書或申請專利範圍及「一」元件，並非表示僅一項元件。若說明書或申請專利範圍提及「一額外」元件，並非排除存在一項以上之額外元件。
雖然本發明已結合其特定實施例予以說明，依據上述說明對於本技藝一般技術人士而言，該等實施例之許多替換、修改、及變化均是顯而易見。本發明之實施例意圖包括所有該等替換、修改、及變化而落入申請專利範圍之廣泛範圍內。
200、203‧‧‧緩衝器
201‧‧‧開關
202‧‧‧回饋電容器
204‧‧‧邏輯單元
205‧‧‧負載電容器
206‧‧‧控制信號
207‧‧‧輸出節點
208‧‧‧輸入節點

Claims (16)

  1. 一種設備，包含：輸入-輸出(I/O)發射器與接收器電路，用以耦合至雙向信號線的端子，包含：回饋電容器，電耦合於發射緩衝器的輸入端子與輸出端子之間，該發射緩衝器的該輸出端子耦合至該雙向信號線的該端子；開關，與該回饋電容器電並聯；接收器電路，具有電耦合至該雙向信號線的該端子的輸入；以及邏輯單元，電耦合至該開關，其中，該邏輯單元可操作用以回應決定該發射緩衝器是否驅動資料於該雙向信號線的該端子上或是接收器是否被致能以接收來自該雙向信號線的該端子的資料，而使該開關電短路該回饋電容器。
  2. 如申請專利範圍第1項之設備，其中，該回饋電容器耦合至P型電晶體，該P型電晶體耦合至該發射緩衝器之上拉裝置之閘極，其中，該回饋電容器耦合至N型電晶體，該N型電晶體耦合至該發射緩衝器之下拉裝置之閘極，其中，該輸入端子耦合至該P型電晶體及該N型電晶體之源極或汲極端子，且其中，該雙向信號線的該端子耦合至負載。
  3. 如申請專利範圍第1項之設備，其中，該發射緩衝器包含複數驅動器，且其中，該回饋電容器包含耦合於 該發射緩衝器之該輸入端子與該輸出端子之間之複數回饋電容器。
  4. 如申請專利範圍第3項之設備，其中，該開關包含複數開關，每一開關與該複數回饋電容器之對應回饋電容器電並聯，其中，一控制信號包含複數控制信號，且其中，該複數控制信號之每一控制信號可操作用以依據來自該邏輯單元之其個別控制信號之信號位準而使來自該複數開關之對應開關開啟或關閉。
  5. 如申請專利範圍第1項之設備，其中，該開關包含複數開關，每一開關與複數回饋電容器之對應回饋電容器電並聯，且每一開關均耦合至該發射緩衝器之上拉及下拉裝置。
  6. 如申請專利範圍第1項之設備，其中，該發射緩衝器可操作以增加在該輸出端子的轉換速率。
  7. 一種系統，包含：嵌入式多媒體卡(eMMC)單元；以及處理器，具雙向輸入-輸出(I/O)介面，該雙向I/O介面耦合至該eMMC單元，該雙向I/O介面包含：回饋電容器，電耦合於該I/O介面電路之發射緩衝器的輸入端子與輸出端子之間，該發射緩衝器的該輸出端子耦合至該雙向I/O介面的雙向信號線；以及開關，與該回饋電容器電並聯並可操作用以回應控制信號將該回饋電容器電短路，該控制信號指出該雙向I/O介面電路處於發射模式而不在接收模式；以及鎮 被接收電路，具有輸入，該輸入耦合至該發射緩衝器的該輸出端子以及該雙向I/O介面的該雙向信號線。
  8. 如申請專利範圍第7項之系統，其中，該eMMC單元及該處理器係配置於平板計算裝置或智慧手機內部。
  9. 如申請專利範圍第7項之系統，其中，該回饋電容器耦合至P型電晶體，該P型電晶體耦合至該發射緩衝器之上拉裝置的閘極。
  10. 如申請專利範圍第9項之系統，其中，該回饋電容器耦合至N型電晶體，該N型電晶體耦合至該發射緩衝器之下拉裝置的閘極，其中，該輸入端子耦合至該P型電晶體及該N型電晶體之源極或汲極端子，以及其中，該輸出端子耦合至負載。
  11. 如申請專利範圍第7項之系統，其中，該發射緩衝器包含複數驅動器，且其中，該回饋電容器包含耦合於該發射緩衝器之該輸入端子與該輸出端子之間的複數回饋電容器。
  12. 如申請專利範圍第7項之系統，其中，該處理器進一步包含邏輯單元，可操作用以產生該控制信號。
  13. 如申請專利範圍第12項之設備，其中，該開關包含複數開關，每一開關與該複數回饋電容器之對應回饋電容器電並聯，其中，該控制信號包含由該邏輯單元所產生的複數控制信號，且其中，該複數控制信號的每一控制信號可操作用以依據其個別控制信號之信號位準而使來自 該複數開關之對應開關開啟或關閉。
  14. 如申請專利範圍第12項之系統，其中，該開關包含複數開關，每一開關經配置而與複數回饋電容器之對應回饋電容器電並聯，且每一開關均耦合至該發射緩衝器的上拉及下拉裝置，其中，該邏輯單元可操作用以回應決定若干開啟或關閉的該上拉及下拉裝置中之差異而開啟或關閉來自該複數開關之開關。
  15. 一種方法，包含：當雙向I/O電路正在發射時，電耦合回饋電容器於該雙向I/O電路的發射緩衝器之輸入端子與輸出端子之間，該電耦合包含將沿著與該回饋電容器平行的信號路徑的開關開路；以及回應控制信號而藉由該開關將與該回饋電容器平行的該信號路徑電短路，該控制信號指出該雙向I/O電路處於接收模式。
  16. 如申請專利範圍第15項之方法，進一步包含：產生該控制信號，其中，該開關包含複數開關，每一開關與複數回饋電容器之對應回饋電容器電並聯，且每一開關耦合至該發射緩衝器的上拉及下拉裝置；以及回應決定若干開啟或關閉之該上拉及下拉裝置中之差異而開啟或關閉來自該複數開關的開關。
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