KR20160061855A - 캘리브레이션 회로를 구비하는 반도체 장치 및 이를 포함하는 시스템 - Google Patents

캘리브레이션 회로를 구비하는 반도체 장치 및 이를 포함하는 시스템 Download PDF

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KR20160061855A
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 기준전압 생성부 및 캘리브레이션부를 포함할 수 있다. 상기 기준전압 생성부는 풀업 제어신호에 기초하여 제 1 및 제 2 풀업 기준전압을 생성하고, 풀다운 제어신호에 기초하여 제 1 및 제 2 풀다운 기준전압을 생성한다. 상기 캘리브레이션부는 상기 제 1 및 제 2 풀업 기준전압에 기초하여 외부 기준저항에 대응하는 풀업 저항 코드를 생성하고, 상기 제 1 및 제 2 풀다운 기준전압과 상기 풀업 저항 코드에 기초하여 상기 외부 기준저항에 대응하는 풀다운 저항 코드를 생성한다.

Description

캘리브레이션 회로를 구비하는 반도체 장치 및 이를 포함하는 시스템 {SEMICONDUCTOR APPARATUS WITH CALIBRATION CIRCUIT AND SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 캘리브레이션 회로를 구비하는 반도체 장치 및 이를 포함하는 시스템에 관한 것이다.
일반적으로, 중앙 처리 장치, 메모리 장치와 같이 집적 회로로 구현된 다양한 반도체 장치들은 데스크탑 컴퓨터, 랩탑 컴퓨터, 휴대폰, 전자 수첩, 휴대용 오디오 플레이어, 카메라, 스마트 폰 등 다양한 형태의 전자 장치에서 사용되고 있다. 상기 전자 장치의 기술이 고도화되면서, 상기 반도체 장치는 점점 소형화되고 있고, 상기 반도체 장치의 동작 속도는 점점 빨라지고 있으며, 상기 반도체 장치가 소비하는 전력도 감소하고 있다.
상기 반도체 장치는 신호를 주고 받으면서 데이터 통신을 수행할 수 있다. 따라서, 신호를 얼마나 정확하게 송신 및 수신할 수 있는지 여부에 따라 상기 반도체 장치의 성능이 결정될 수 있다. 그러나, 반도체 장치의 소형화, 빠른 동작 속도 및 적은 전력 소모는 상기 반도체 장치가 정확하게 신호를 송신 및 수신하는 것을 어렵게 만든다. 따라서, 반도체 장치 기술분야에서는 가혹한 동작 환경에서 정확한 신호의 송신 및 수신을 위한 다양한 기술들을 개발하여 상기 반도체 장치에 적용시키고 있다.
본 발명의 실시예는 풀업 저항 설정을 위한 기준전압과 풀다운 저항 설정을 위한 기준전압을 개별적으로 제어할 수 있는 반도체 장치의 캘리브레이션 회로 및 이를 포함하는 시스템을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 풀업 제어신호에 기초하여 제 1 및 제 2 풀업 기준전압을 생성하고, 풀다운 제어신호에 기초하여 제 1 및 제 2 풀다운 기준전압을 생성하는 기준전압 생성부; 및 상기 제 1 및 제 2 풀업 기준전압에 기초하여 외부 기준저항에 대응하는 풀업 저항 코드를 생성하고, 상기 제 1 및 제 2 풀다운 기준전압과 상기 풀업 저항 코드에 기초하여 상기 외부 기준저항에 대응하는 풀다운 저항 코드를 생성하는 캘리브레이션부를 포함할 수 있다.
본 발명의 실시예에 따른 시스템은 마스터 장치; 및 신호 버스를 통해 상기 마스터 장치와 통신하는 슬레이브 장치를 포함하고, 상기 슬레이브 장치는 저항을 외부 기준저항에 대응하는 값으로 설정하기 위한 캘리브레이션 회로를 포함하고, 상기 캘리브레이션 회로는 풀업 제어신호에 기초하여 제 1 및 제 2 풀업 기준전압을 생성하고, 풀다운 제어신호에 기초하여 제 1 및 제 2 풀다운 기준전압을 생성하는 기준전압 생성부; 및 상기 제 1 및 제 2 풀업 기준전압에 기초하여 상기 외부 기준저항에 대응하는 풀업 저항 코드를 생성하고, 상기 제 1 및 제 2 풀다운 기준전압과 상기 풀업 저항 코드에 기초하여 상기 외부 기준저항에 대응하는 풀다운 저항 코드를 생성하는 캘리브레이션부를 포함할 수 있다.
본 발명의 실시예는 풀업 저항과 풀다운 저항이 각각 다른 기준전압에 기초하여 설정될 수 있어 저항 캘리브레이션의 자유도를 상승시킬 수 있다. 또한, 정확한 저항 캘리브레이션이 가능하여 반도체 장치 및 시스템의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 캘리브레이션 회로의 구성을 보여주는 블록도,
도 3은 도 2에 도시된 기준전압 생성부의 구성을 보여주는 도면,
도 4는 도 2에 도시된 캘리브레이션부의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 캘리브레이션 회로의 동작을 보여주는 흐름도이다.
도 1에서, 본 발명의 실시예에 따른 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 시스템(1)은 마스터 장치(110) 및 슬레이브 장치(120)를 포함할 수 있다. 상기 마스터 장치(110)는 상기 슬레이브 장치(120)를 제어하는 구성요소일 수 있고, 상기 슬레이브 장치(120)는 상기 마스터 장치의 제어에 따라 다양한 동작을 수행하는 구성요소일 수 있다. 상기 마스터 장치(110)와 슬레이브 장치(120)는 복수의 신호 버스를 통해 연결될 수 있고, 상기 복수의 신호 버스를 통해 신호를 송신 및 수신하여 서로 통신할 수 있다. 일 실시예에서, 상기 시스템은 메모리 시스템일 수 있고, 상기 마스터 장치(110)는 호스트 장치일 수 있다. 상기 마스터 장치(110)는 상기 슬레이브 장치(120)와 연결되는 메모리 컨트롤러 또는 호스트 프로세서일 수 있다. 상기 마스터 장치(110)는 예를 들어, 중앙 처리 장치(Central Processing Unit, CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 디지털 신호 프로세서(Digital Signal Processor, DSP), 하나 또는 그 이상의 프로세서 코어, 싱글 코어 프로세서, 듀얼 코어 프로세서, 멀티플 코어 프로세서, 마이크로프로세서, 호스트 프로세서, 컨트롤러, 복수의 프로세서 또는 컨트롤러, 칩, 마이크로 칩, 로직 회로, 집적회로(IC) 또는 특수 용도의 집적회로(Application-Specific IC)등을 포함할 수 있다. 상기 슬레이브 장치(120)는 메모리 장치일 수 있다. 상기 슬레이브 장치(120)는 DRAM과 같은 휘발성 메모리 장치 또는 FLASH 메모리, PCRAM, ReRAM, FeRAM, MRAM, STTRAM 등과 같은 비휘발성 메모리 장치를 포함할 수 있고, 상기 휘발성 메모리 장치 및 비휘발성 메모리 장치의 조합으로 구성될 수 있다. 상기 시스템(1)을 구성하는 마스터 장치(110) 및 상기 슬레이브 장치(120)는 각각 독립된 디바이스 형태로 구현될 수 있고, 상기 마스터 장치(110) 및 상기 슬레이브 장치(120)가 단일 패키지로 패키징되어 시스템 인 패키지, 시스템 온 칩, 패키지 온 패키지 또는 플립 칩 패키지와 같은 형태를 구성할 수도 있다.
상기 마스터 장치(110) 및 슬레이브 장치(120)는 데이터 버스(DQ), 클럭 버스(CLK), 커맨드 버스(CMD) 및 어드레스 버스(ADD)를 통해 서로 연결될 수 있다. 상기 데이터 버스(DQ)는 상기 마스터 장치(110)로부터 상기 슬레이브 장치(120)로 데이터를 전송하거나 상기 슬레이브 장치(120)로부터 상기 마스터 장치(110)까지 데이터를 전송할 수 있다. 상기 클럭 버스(CLK)는 상기 마스터 장치(110)로부터 상기 슬레이브 장치(120)까지 클럭 신호를 전송할 수 있다. 상기 커맨드 및 어드레스 버스(CMD, ADD)는 상기 마스터 장치(110)로부터 상기 슬레이브 장치(120)까지 커맨드 신호 및 어드레스 신호를 전송할 수 있다.
특정 신호 버스와 연결되는 마스터 장치(110)의 입출력 단의 저항 값은 일반적으로 동일한 특정 신호 버스와 연결되는 슬레이브 장치(120)의 입출력 단의 저항 값과 상이할 수 있다. 구체적으로, 상기 데이터 버스(DQ)와 연결되는 마스터 장치(110)의 입출력 단의 저항 값은 상기 데이터 버스(DQ)와 연결되는 슬레이브 장치(120)의 입출력 단의 저항 값과 상이할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)의 입출력 단의 저항 값이 서로 다른 경우, 하나의 장치로부터 다른 장치로 전송된 신호가 반송되거나 정확하게 전송되지 않을 가능성이 높다. 따라서, 버스를 통해 연결되는 장치들의 입출력 단들의 저항 값을 일치시키는 것이 정확한 통신을 위해 중요하다. 위와 같은 동작을 임피던스 매칭이라고 할 수 있다. 상기 임피던스 매칭을 위해, 상기 마스터 장치(110) 및 슬레이브 장치(120)는 터미네이션 동작을 수행할 수 있다. 예를 들어, 상기 터미네이션 동작은 상기 슬레이브 장치(120)의 입출력 단의 임피던스 값을 상기 마스터 장치(110)의 입출력 단의 임피던스 값과 대응되도록 설정하는 동작일 수 있다. 상기 터미네이션 동작을 통해 정확한 임피던스 매칭이 이루어지기 위해서는 우선, 상기 마스터 장치(110)의 입출력 단의 저항과 상기 슬레이브 장치(120)의 입출력 단의 저항이 일정한 기준으로 규제 또는 레귤레이팅되는 것이 바람직하다. 이를 위해, 상기 마스터 장치(110) 및 상기 슬레이브 장치(120)는 각각 캘리브레이션 회로를 포함할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)는 각각 외부 기준저항을 포함할 수 있고, 상기 캘리브레이션 회로를 통해 자신의 입출력 단의 저항을 상기 외부 기준저항과 대응하는 값으로 설정할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 캘리브레이션 회로(2)를 보여주는 블록도이다. 도 2에 도시된 캘리브레이션 회로(2)는 도 1에 도시된 슬레이브 장치(120)의 캘리브레이션 회로일 수 있다. 도 2에서, 상기 캘리브레이션 회로(2)는 기준전압 생성부(210), 캘리브레이션부(220) 및 외부 기준저항(ZQ)을 포함할 수 있다. 상기 기준전압 생성부(210)는 풀업 제어신호(PCON<0:n>) 및 풀다운 제어신호(NCON<0:n>)를 수신하고, 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)과 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)을 생성할 수 있다. 상기 기준전압 생성부(210)는 상기 풀업 제어신호(PCON<0:n>)에 기초하여 상기 제 1 및 제 2 풀업 기준전압(PREFA, REFFB)을 생성할 수 있고, 상기 풀다운 제어신호(NCON<0:n>)에 기초하여 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)을 생성할 수 있다. 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)은 상기 외부 기준저항(ZQ)에 대응하는 풀업 저항을 설정하기 위해 사용되고, 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)은 상기 외부 기준저항(ZQ)에 대응하는 풀다운 저항을 설정하기 위해 사용될 수 있다. 일 실시예에서, 상기 제 1 풀업 기준전압(PREFA)은 상기 제 2 풀업 기준전압(PREFB)보다 높은 전압 레벨을 가질 수 있고, 상기 제 1 풀다운 기준전압(NREFA)은 상기 제 2 풀다운 기준전압(NREFB)보다 높은 전압 레벨을 가질 수 있다. 상기 제 1 풀업 기준전압(PREFA)과 상기 제 1 풀다운 기준전압(NREFA)은 동일한 레벨을 가질 수 있고, 각각 상기 풀업 제어신호(PCON<0:n>) 및 풀다운 제어신호(NCON<0:n>)에 따라 서로 다른 레벨을 가질 수 있다. 마찬가지로, 상기 제 2 풀업 기준전압(PREFB)과 상기 제 2 풀다운 기준전압(NREFB)은 동일한 레벨을 가질 수 있고, 각각 상기 풀업 제어신호(PCON<0:n>) 및 풀다운 제어신호(NCON<0:n>)에 따라 서로 다른 레벨을 가질 수 있다. 상기 풀업 제어신호(PCON<0:n>) 및 상기 풀다운 제어신호(NCON<0:n>)는 서로 동일한 논리 값을 갖는 신호일 수 있으나, 서로 다른 논리 값을 가질 수 있다. 또한, 상기 풀업 제어신호(PCON<0:n>)는 상기 풀다운 제어신호(NCON<0:n>)와 무관하게 논리 값이 다르게 설정될 수 있고, 상기 풀다운 제어신호(NCON<0:n>) 또한 상기 풀업 제어신호(PCON<0:n>)와 무관하게 논리 값이 다르게 설정될 수 있다. 상기 풀업 제어신호(PCON<0:n>) 및 상기 풀다운 제어신호(NCON<0:n>)는 상기 슬레이브 장치(120)의 외부에서 제공되는 신호일 수 있고, 상기 슬레이브 장치(120) 내부에서 생성되는 신호일 수 있다.
상기 캘리브레이션부(220)는 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)과 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)을 수신하고 상기 외부 기준저항(ZQ)과 연결될 수 있다. 상기 캘리브레이션부(220)는 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)에 기초하여 상기 외부 기준저항(ZQ)에 대응되는 풀업 저항을 설정할 수 있다. 상기 캘리브레이션부(220)는 상기 외부 기준저항(ZQ)에 대응되는 풀업 저항을 설정하기 위한 풀업 저항 코드를 생성할 수 있다. 또한, 상기 캘리브레이션부(220)는 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)에 기초하여 상기 외부 기준저항(ZQ)에 대응되는 풀다운 저항을 설정할 수 있다. 상기 캘리브레이션부(220)는 상기 외부 기준저항(ZQ)에 대응되는 풀다운 저항을 설정하기 위한 풀다운 저항 코드를 생성할 수 있다.
도 3은 도 2에 도시된 기준전압 생성부(210)의 구성을 보여주는 도면이다. 도 3에서, 상기 기준전압 생성부(210)는 풀업 디코딩부(310), 풀업 기준전압 선택부(330), 풀다운 디코딩부(320) 및 풀다운 기준전압 선택부(340)를 포함할 수 있다. 상기 풀업 디코딩부(310)는 상기 풀업 제어신호(PCON<0:n>)를 디코딩하여 풀업 디코딩 신호(PDEC<0:m>)를 생성할 수 있다. 상기 풀업 기준전압 선택부(330)는 상기 풀업 디코딩 신호(PDEC<0:m>)에 응답하여 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)을 출력할 수 있다. 상기 풀업 기준전압 선택부(330)는 전원전압(VDD)과 접지전압(VSS) 사이에 직렬로 연결되는 복수의 저항 체인과, 상기 풀업 디코딩 신호(PDEC<0:m>)에 응답하여 각각의 저항이 연결되는 노드의 전압을 출력하는 복수의 패스 게이트를 포함할 수 있다. 상기 복수의 패스 게이트는 각각 상기 풀업 디코딩 신호(PDEC<0:m>)에 응답하여 턴온될 수 있으며, 턴온된 패스 게이트와 연결되는 특정 노드의 전압을 각각 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)으로 제공할 수 있다. 도 3에서, 상기 풀업 기준전압 선택부(330)는 가장 간단한 구성으로 예시되었으나, 풀업 디코딩 신호(PDEC<0:m>)에 따라 서로 다른 레벨을 갖는 전압을 출력할 수 있는 기능을 갖는 다양한 형태의 회로로 구현될 수 있을 것이다. 또한, 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)으로 생성되는 전압의 레벨은 캘리브레이션 동작을 위해 가장 적절한 전압 레벨을 고려하여 설계자의 의도 또는 반도체 장치의 동작 환경에 따라 다양하게 선택될 수 있을 것이다.
상기 풀다운 디코딩부(320)는 상기 풀다운 제어신호(NCON<0:n>)를 디코딩하여 풀다운 디코딩 신호(NDEC<0:m>)를 생성할 수 있다. 상기 풀다운 기준전압 선택부(340)는 상기 풀업 기준전압 선택부(330)와 마찬가지로, 전원전압(VDD)과 접지전압(VSS) 사이에 직렬로 연결되는 복수의 저항 체인과, 상기 풀다운 디코딩 신호(NDEC<0:m>)에 응답하여 각각의 저항이 연결되는 노드의 전압을 출력하는 복수의 패스 게이트를 포함할 수 있다. 상기 복수의 패스 게이트는 각각 풀다운 디코딩 신호(NDEC<0:m>)에 응답하여 턴온될 수 있으며, 턴온된 패스 게이트와 연결되는 특정 노드의 전압을 각각 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)으로 제공할 수 있다.
도 4는 도 2에 도시된 캘리브레이션부(220)와 외부 기준저항(ZQ)의 구성을 보여주는 도면이다. 도 4에서, 상기 캘리브레이션부(220)는 풀업 저항 설정부(410) 및 풀다운 저항 설정부(420)를 포함할 수 있다. 상기 풀업 저항 설정부(410)는 상기 외부 기준저항(ZQ)과 연결되고, 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)을 수신할 수 있다. 상기 풀업 저항 설정부(410)는 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)에 기초하여 상기 외부 기준저항(ZQ)에 대응되는 값을 갖는 풀업 저항을 설정할 수 있다. 상기 풀다운 저항 설정부(420)는 상기 풀업 저항 설정부(410)와 연결되고, 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)을 수신할 수 있다. 상기 풀다운 기준저항 설정부(420)는 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)에 기초하여 상기 외부 기준저항(ZQ)에 대응되는 값을 갖는 풀다운 저항을 설정할 수 있다.
도 4에서, 상기 풀업 저항 설정부(410)는 풀업 저항 레그(411), 풀업 저항 코드 생성부(412)를 포함할 수 있다. 상기 풀업 저항 레그(411)는 풀업 저항 코드(PCODE<0:l>)에 따라 가변되는 저항 값을 가질 수 있다. 상기 풀업 저항 레그(411)는 상기 풀업 저항 코드(PCODE<0:l>)에 따라 병렬 연결될 수 있는 단위 저항 값을 갖는 복수의 레그를 포함할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 상기 풀업 저항 레그(411)는 게이트로 할당된 풀업 저항 코드(PCODE<0:l>)를 수신하고 소스로 전원전압(VDD)을 수신하며, 드레인이 단위 저항을 통해 외부 기준저항(ZQ)과 연결되는 P 채널 모스 트랜지스터를 포함하는 복수의 레그를 포함할 수 있다. 상기 풀업 저항 레그(411)는 상기 풀업 저항 코드(PCODE<0:l>)에 따라 병렬 연결되는 레그의 개수를 변화시켜 상기 풀업 저항을 설정할 수 있다.
상기 풀업 저항 코드 생성부(412)는 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)을 수신하고, 상기 풀업 저항과 상기 외부 기준저항(ZQ)의 비에 따라 생성되는 풀업 비교 전압(PVCOM)과 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)을 각각 비교하여 상기 풀업 저항 코드(PCODE<0:l>)를 생성할 수 있다. 상기 풀업 저항 코드 생성부(412)는 상기 풀업 비교 전압(PVCOM)의 레벨이 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)의 레벨 사이에 도달할 때까지 상기 풀업 저항 코드(PCODE<0:l>)를 증가시키거나 감소시킬 수 있다. 상기 풀업 저항 코드 생성부(412)는 제 1 비교기(401), 제 2 비교기(402) 및 풀업 코드 업데이터(403)를 포함할 수 있다. 상기 제 1 비교기(401)는 상기 제 1 풀업 기준전압(PREFA)과 상기 풀업 비교 전압(PVCOM)을 비교할 수 있다. 상기 제 2 비교기(402)는 상기 풀업 비교전압(PVCOM)과 상기 제 2 풀업 기준전압(PREFB)을 비교할 수 있다. 상기 풀업 코드 업데이터(403)는 상기 제 1 및 제 2 비교기(401, 402)의 비교 결과에 따라 상기 풀업 저항 코드(PCODE<0:l>)의 값을 증가시키거나 감소시킬 수 있다. 예를 들어, 상기 풀업 코드 업데이터(403)는 상기 제 1 비교기(401)의 출력에 응답하여 상기 풀업 저항 코드(PCODE<0:l>)의 값을 감소시킬 수 있고, 상기 제 2 비교기(402)의 출력에 응답하여 상기 풀업 저항 코드(PCODE<0:l>)의 값을 증가시킬 수 있다. 또한, 상기 풀업 코드 업데이터(403)는 상기 제 1 및 제 2 비교기(401, 402)의 비교 결과에 따라 상기 풀업 저항 코드(PCODE<0:l>)의 논리 값을 1씩 증가시키거나 감소시킬 수 있다.
도 4에서, 상기 풀다운 저항 설정부(420)는 풀다운 저항 레그(421), 복제 풀업 저항 레그(422) 및 풀다운 저항 코드 생성부(423)를 포함할 수 있다. 상기 풀다운 저항 레그(421)는 풀다운 저항 코드(NCODE<0:l>)에 따라 가변되는 저항 값을 가질 수 있다. 상기 풀다운 저항 레그(421)는 상기 풀다운 저항 코드(NCODE<0:l>)에 따라 병렬 연결될 수 있는 단위 저항 값을 갖는 복수의 레그를 포함할 수 있다. 상기 풀다운 저항 레그(421)는 게이트로 할당된 풀다운 저항 코드(NCODE<0:l>)를 수신하고, 드레인이 단위 저항을 통해 상기 복제 풀업 레그(422)와 연결되며, 소스가 접지전압(VSS)과 연결되는 N 채널 모스 트랜지스터를 포함하는 복수의 레그를 포함할 수 있다. 상기 풀다운 저항 레그(421)는 상기 풀다운 저항 코드(NCODE<0:l>)에 따라 병렬 연결되는 레그의 개수에 변화시켜 상기 풀다운 저항을 설정할 수 있다.
상기 복제 풀업 저항 레그(422)는 상기 풀업 저항 코드 생성부(412)로부터 생성되는 상기 풀업 저항 코드(PCODE<0:l>)를 수신할 수 있다. 상기 복제 풀업 저항 레그(422)는 상기 풀업 저항 코드(PCODE<0:l>)에 응답하여 복제 풀업 저항을 설정할 수 있다. 상기 복제 풀업 저항 레그(422)는 상기 풀업 저항 레그(411)와 동일하게 구성된 복수의 레그를 포함할 수 있고, 상기 복제 풀업 레그(422)의 저항은 상기 풀업 저항 코드(PCODE<0:l>)에 따라 상기 풀업 저항 레그(411)의 저항과 실질적으로 동일한 값으로 설정될 수 있다. 따라서, 상기 복제 풀업 저항 레그(422)를 통해 설정되는 복제 풀업 저항은 상기 외부 기준저항(ZQ)의 저항에 대응하는 값을 가질 수 있다.
상기 풀다운 저항 코드 생성부(423)는 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)을 수신하고, 상기 복제 풀업 저항과 상기 풀다운 저항의 비에 따라 생성되는 풀다운 비교 전압(NVCOM)을 각각 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)과 비교하여 상기 풀다운 저항 코드(NCODE<0:l>)를 생성할 수 있다. 상기 풀다운 저항 코드 생성부(423)는 상기 풀다운 비교 전압(NVCOM)의 레벨이 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)의 레벨 사이에 도달할 때까지 상기 풀다운 저항 코드(NCODE<0:l>)를 증가시키거나 감소시킬 수 있다. 상기 풀다운 저항 코드 생성부(423)는 제 3 비교기(404), 제 4 비교기(405) 및 풀다운 코드 업데이터(406)를 포함할 수 있다. 상기 제 3 비교기(404)는 상기 제 1 풀다운 기준전압(NREFA)과 상기 풀다운 비교 전압(NVCOM)을 비교할 수 있다. 상기 제 4 비교기(405)는 상기 풀다운 비교 전압(NVCOM)과 상기 제 2 풀다운 기준전압(NREFB)을 비교할 수 있다. 상기 풀다운 코드 업데이터(406)는 상기 제 3 및 제 4 비교기(404, 405)의 비교 결과에 따라 상기 풀다운 저항 코드(NCODE<0:l>)의 값을 증가시키거나 감소시킬 수 있다. 예를 들어, 상기 풀다운 코드 업데이터(406)는 상기 제 3 비교기(404)의 출력에 응답하여 상기 풀다운 저항 코드(NCODE<0:l>)의 값을 감소시킬 수 있고, 상기 제 4 비교기(405)의 출력에 응답하여 상기 풀다운 저항 코드(NCODE<0:l>)의 값을 증가시킬 수 있다. 또한, 상기 풀다운 코드 업데이터(406)는 상기 제 3 및 제 4 비교기(404, 405)의 비교 결과에 따라 상기 풀다운 저항 코드(NCODE<0:l>)의 논리 값을 1씩 증가시키거나 감소시킬 수 있다.
도 5는 본 발명의 실시예에 따른 캘리브레이션 회로(2)의 동작을 보여주는 흐름도이다. 도 2 내지 도 5를 참조하여 본 발명의 실시예에 따른 반도체 장치의 캘리브레이션 회로(2)의 동작을 설명하면 다음과 같다. 캘리브레이션 동작이 수행되면, 상기 기준전압 생성부(210)는 상기 풀업 제어신호(PCON<0:n>)에 응답하여 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)을 생성하고, 상기 풀다운 제어신호(NCON<0:n>)에 응답하여 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)을 생성할 수 있다.
상기 풀업 저항 설정부(410)는 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)을 수신하고, 풀업 저항과 상기 외부 기준저항(ZQ)의 비에 따라 생성된 상기 풀업 비교 전압(PVCOM)을 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)과 각각 비교할 수 있다. 이 때, 상기 풀업 비교 전압(PVCOM)이 상기 제 1 풀업 기준전압(PREFA)보다 높은 레벨을 갖는 경우, 상기 풀업 코드 업데이터(403)는 상기 제 1 비교기(401)의 결과에 따라 상기 풀업 저항 코드(PCODE<0:l>)의 값을 감소시킬 수 있다(CASE Ⅰ). 이와 반대로, 상기 풀업 비교 전압(PVCOM)이 상기 제 2 풀업 기준전압(PREFB)보다 낮은 레벨을 갖는 경우, 상기 풀업 코드 업데이터(403)는 상기 제 2 비교기(402)의 비교 결과에 따라 상기 풀업 저항 코드(PCODE<0:l>)의 값을 증가시킬 수 있다(CASE Ⅱ). 상기 풀업 비교 전압(PVCOM)과 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)을 비교하는 단계와 상기 풀업 저항 코드(PCODE<0:l>)의 값을 증가시키거나 감소시키는 단계는 상기 풀업 비교 전압(PVCOM)이 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)의 레벨 사이에 도달할 때까지 반복될 수 있다. 상기 풀업 비교 전압(PVCOM)의 레벨이 상기 제 1 및 제 2 풀업 기준전압(PREFA, PREFB)의 레벨 사이에 도달하면, 상기 풀업 저항 설정을 위한 캘리브레이션 동작이 종료될 수 있다.
상기 풀다운 저항 설정부(420)는 상기 풀업 저항 코드(PCODE<0:l>)를 수신하여 복제 풀업 저항을 설정하고, 상기 복제 풀업 저항과 상기 풀다운 저항의 비에 따라 생성된 풀다운 비교 전압(NVCOM)과 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)을 각각 비교할 수 있다. 상기 풀다운 저항 설정부(420)는 상기 풀업 저항 설정부(410)와 마찬가지로 상기 풀다운 비교 전압(NVCOM)의 레벨이 상기 제 1 및 제 2 풀다운 기준전압(NREFA, NREFB)의 레벨 사이에 도달할 때까지 상기 풀다운 저항 코드(NCODE<0:l>)의 값을 조절할 수 있다(CASE Ⅲ 및 CASE Ⅳ).
상기 캘리브레이션 회로(2)에 의해 캘리브레이션 동작이 완료된 이후, 상기 반도체 장치의 동작 환경, PVT(공정, 전압, 온도) 변화 등에 의해 설정된 풀업 저항 및 풀다운 저항의 값이 상기 외부 기준저항(ZQ)에 대응되지 않는 경우가 발생할 수 있다. 이 때, 상기 풀업 제어신호(PCON<0:n>) 및 풀다운 제어신호(NCON<0:n>)의 논리 값을 변경하여 상기 풀업 기준전압(PREFA, PREFB)과 풀다운 기준전압(NREFA, NREFB)의 레벨을 변경함으로써, 상기 풀업 저항 및 풀다운 저항을 다시 설정할 수 있다. 특히, 저항 소자의 특성에 기인하여 설정된 풀업 저항 및 풀다운 저항 중 하나가 외부 기준저항(ZQ)의 값보다 커지고 나머지 하나가 외부 기준저항(ZQ)의 값보다 작아지는 경우에는 풀업 저항과 풀다운 저항의 값을 재설정하는 것이 용이하지 않을 수 있다. 본 발명의 실시예에 따른 캘리브레이션 회로(2)는 위와 같은 경우에도, 상기 풀업 제어신호(PCON<0:n>) 및 풀다운 제어신호(NCON<0:n>)의 논리 값을 개별적으로 조절하여 상기 풀업 저항 및 풀다운 저항을 상기 외부 기준저항(ZQ)에 대응될 수 있도록 각각 개별적으로 설정할 수 있을 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 풀업 제어신호에 기초하여 제 1 및 제 2 풀업 기준전압을 생성하고, 풀다운 제어신호에 기초하여 제 1 및 제 2 풀다운 기준전압을 생성하는 기준전압 생성부; 및
    상기 제 1 및 제 2 풀업 기준전압에 기초하여 외부 기준저항에 대응하는 풀업 저항 코드를 생성하고, 상기 제 1 및 제 2 풀다운 기준전압과 상기 풀업 저항 코드에 기초하여 상기 외부 기준저항에 대응하는 풀다운 저항 코드를 생성하는 캘리브레이션부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 기준전압 생성부는 상기 풀업 제어신호를 디코딩하여 풀업 디코딩 신호를 생성하는 풀업 디코딩부;
    상기 풀업 디코딩 신호에 기초하여 상기 제 1 및 제 2 풀업 기준전압을 출력하는 풀업 기준전압 선택부;
    상기 풀다운 제어신호를 디코딩하여 풀다운 디코딩 신호를 생성하는 풀다운 디코딩부; 및
    상기 풀다운 디코딩 신호에 기초하여 상기 제 1 및 제 2 풀다운 기준전압을 출력하는 풀다운 기준전압 선택부를 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 풀다운 제어신호의 논리 값은 상기 풀업 제어신호의 논리 값과 상이한 반도체 장치.
  4. 제 1 항에 있어서,
    상기 캘리브레이션부는 상기 외부 기준저항과 대응되는 풀업 저항 값을 설정하는 풀업 저항 설정부; 및
    상기 외부 기준저항과 대응되는 풀다운 저항 값을 설정하는 풀다운 저항 설정부를 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 풀업 저항 설정부는 상기 풀업 저항 코드에 따라 상기 풀업 저항을 설정하는 풀업 저항 레그; 및
    상기 풀업 저항과 상기 외부 기준저항의 비에 따라 생성되는 풀업 비교 전압과 상기 제 1 및 제 2 풀업 기준전압을 각각 비교하여 상기 풀업 저항 코드를 변경하는 풀업 저항 코드 생성부를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 풀업 저항 코드 생성부는 상기 풀업 비교 전압의 레벨이 상기 제 1 및 제 2 풀업 기준전압 사이인 경우 상기 풀업 저항 코드의 값을 변화시키지 않는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 1 풀업 기준전압은 상기 제 2 풀업 기준전압보다 높은 레벨을 갖고,
    상기 풀업 저항 코드 생성부는 상기 풀업 비교 전압이 상기 제 1 풀업 기준전압보다 높은 레벨을 갖거나 상기 제 2 풀업 기준전압보다 낮은 레벨을 가질 때, 상기 풀업 저항 코드의 값을 변화시키는 반도체 장치.
  8. 제 5 항에 있어서,
    상기 풀다운 저항 설정부는 상기 풀다운 저항 코드에 따라 상기 풀다운 저항 값을 설정하는 풀다운 저항 레그; 및
    상기 풀업 저항 코드에 따라 상기 풀업 저항과 실질적으로 동일한 저항 값을 갖는 복제 풀업 저항 값을 설정하는 복제 풀업 저항 레그; 및
    상기 풀다운 저항과 상기 복제 풀업 저항의 비에 따라 생성되는 풀다운 비교 전압과 상기 제 1 및 제 2 풀다운 기준전압을 각각 비교하여 상기 풀다운 저항 코드를 변경하는 풀다운 저항 코드 생성부를 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 풀다운 저항 코드 생성부는 상기 풀다운 비교 전압의 레벨이 상기 제 1 및 제 2 풀다운 기준전압 사이인 경우 상기 풀다운 저항 코드의 값을 변화시키지 않는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 1 풀다운 기준전압은 상기 제 2 풀다운 기준전압보다 높은 레벨을 갖고,
    상기 풀다운 저항 코드 생성부는 상기 풀다운 비교 전압이 상기 제 1 풀다운 기준전압보다 높은 레벨을 갖거나 상기 제 2 풀다운 기준전압보다 낮은 레벨을 가질 때, 상기 풀다운 저항 코드의 값을 변화시키는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 풀업 저항 값과 상기 풀다운 저항 값이 서로 다르게 설정된 경우, 상기 풀업 제어신호 및 상기 풀다운 제어신호를 개별적으로 조절하는 반도체 장치.
  12. 마스터 장치; 및
    신호 버스를 통해 상기 마스터 장치와 통신하는 슬레이브 장치를 포함하고,
    상기 슬레이브 장치는 저항 값을 외부 기준저항에 대응하는 값으로 설정하기 위한 캘리브레이션 회로를 포함하고,
    상기 캘리브레이션 회로는 풀업 제어신호에 기초하여 제 1 및 제 2 풀업 기준전압을 생성하고, 풀다운 제어신호에 기초하여 제 1 및 제 2 풀다운 기준전압을 생성하는 기준전압 생성부; 및
    상기 제 1 및 제 2 풀업 기준전압에 기초하여 상기 외부 기준저항에 대응하는 풀업 저항 코드를 생성하고, 상기 제 1 및 제 2 풀다운 기준전압과 상기 풀업 저항 코드에 기초하여 상기 외부 기준저항에 대응하는 풀다운 저항 코드를 생성하는 캘리브레이션부를 포함하는 시스템.
  13. 제 12 항에 있어서,
    상기 기준전압 생성부는 상기 풀업 제어신호를 디코딩하여 풀업 디코딩신호를 생성하는 풀업 디코딩부;
    상기 풀업 디코딩 신호에 응답하여 상기 제 1 및 제 2 풀업 기준전압을 출력하는 풀업 기준전압 선택부;
    상기 풀다운 제어신호를 디코딩하여 풀다운 디코딩신호를 생성하는 풀다운 디코딩부; 및
    상기 풀다운 디코딩 신호에 응답하여 상기 제 1 및 제 2 풀다운 기준전압을 출력하는 풀다운 기준전압 선택부를 포함하는 시스템.
  14. 제 12 항에 있어서,
    상기 풀다운 제어신호의 논리 값은 상기 풀업 제어신호의 논리 값과 상이한 시스템.
  15. 제 12 항에 있어서,
    상기 풀업 저항 코드에 따라 설정된 풀업 저항의 값과 상기 풀다운 저항 코드에 따라 설정된 풀다운 저항의 값이 서로 다른 경우, 상기 풀업 제어신호 및 상기 풀다운 제어신호를 개별적으로 조절하는 시스템.
  16. 제 12 항에 있어서,
    상기 캘리브레이션부는 상기 외부 기준저항에 대응하는 풀업 저항 값을 설정하는 풀업 저항 설정부; 및
    상기 외부 기준저항에 대응하는 풀다운 저항 값을 설정하는 풀다운 저항 설정부를 포함하는 시스템.
  17. 제 16 항에 있어서,
    상기 풀업 저항 설정부는 상기 풀업 저항 코드에 따라 상기 풀업 저항을 설정하는 풀업 저항 레그; 및
    상기 제 1 및 제 2 풀업 기준전압을 상기 풀업 저항과 상기 외부 기준저항의 비에 따라 생성된 풀업 비교 전압을 비교하여 상기 풀업 저항 코드를 선택적으로 변화시키는 풀업 저항 코드 생성부를 포함하는 시스템.
  18. 제 17 항에 있어서,
    상기 풀업 저항 코드 생성부는 상기 풀업 비교 전압이 상기 제 1 및 제 2 풀업 기준전압 사이일 때, 상기 풀업 저항 코드의 값을 변화시키지 않는 시스템.
  19. 제 17 항에 있어서,
    상기 풀다운 저항 설정부는 상기 풀다운 저항 코드에 따라 상기 풀다운 저항 값을 설정하는 풀다운 저항 레그;
    상기 풀업 저항 코드에 따라 상기 풀업 저항 값과 실질적으로 동일한 저항 값을 갖는 복제 풀업 저항을 설정하는 복제 풀업 저항 레그; 및
    상기 풀다운 저항과 상기 복제 풀업 저항의 비에 따라 생성되는 풀다운 비교 전압과 상기 제 1 및 제 2 풀다운 기준전압을 각각 비교하여 상기 풀다운 저항 코드를 선택적으로 변화시키는 풀다운 저항 코드 생성부를 포함하는 시스템.
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