TWI586105B - 可設定之單端驅動器 - Google Patents

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思里坎斯 剛迪
羅傑 以薩克
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萊迪思半導體公司
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Description

可設定之單端驅動器
本發明是有關於一種電子裝置，且特別是有關於一種可設定之單端驅動器。
在裝置或元件之間的訊號通訊中，驅動器是用於在裝置或元件之間的介面(interface)上驅動訊號。舉例來說，驅動器可能需要在高速記憶體介面及類似的流程中驅動訊號。
介面可包括一個或更多單線連接(single-wire connection)，且如此單端驅動器可在單線連接上驅動訊號。單線連接可例如包括動態隨機存取記憶體(DRAM)介面。
然而，傳統的單端驅動器具有局限性，而在低功耗操作中產生問題。現有驅動器之局限可包括功耗過大；雙倍速度要求之差動結構(differential structure)；缺少終端的彈性；缺少對於電壓擺幅的彈性；電源供應與電壓擺幅之間的絕對關係；對於具有較大去耦電容之穩壓器的需求；以及有限的資料傳輸速率。
使用現有單端驅動器在如行動介面之實施方式中將遭受上述限制。在傳統裝置中已做出努力而減輕前述某些限制。然而，傳統的解決方案通常會跟其他的局限產生權衡取捨(tradeoff)，並因此無法對於未來的技術提供有效的設計。
本發明之實施例大致涉及一種可設定之單端驅動器。
在本發明的第一面向中，設備之實施例包括具有通道(channel)之介面；以及單端驅動器以在通道上驅動訊號，其中驅動器包括機制(mechanism)以設定驅動器之終端電阻、設定驅動器之電壓擺幅以及設定驅動器之訊號響應。
在本發明的第二面向中，用以於通道上驅動訊號之單端驅動器之實施例包括用於設定驅動器之終端電阻之手段、用於設定驅動之訊號之電壓擺 幅之手段以及用於設定驅動器之訊號響應之手段。
在本發明的第三面向中，設備包括具有通道之介面；以及單端驅動器以在通道上驅動訊號，其中驅動器包括：第一部分，以當驅動器在通道上驅動第一訊號值時開啟，第一部分包括第一支路(branch)及第二支路；第二部分，以當驅動器在通道上驅動第二訊號值時開啟，第二部分包括第三支路及第四支路，第一支路及第三支路是一起耦接於第一節點，第二支路及第四支路是一起耦接於第二節點，第二節點是輸出節點；以及第三部份，包括電容支路，第三部份之第一端(end)是耦接至第一節點，第三部份之第二端是耦接至第二節點。
100‧‧‧系統
110‧‧‧發射裝置
120‧‧‧驅動器
125‧‧‧網路
150‧‧‧通道
160‧‧‧接收裝置
170‧‧‧接收器
210‧‧‧驅動器
212、214、216、218、211-1、211-2、211-n、231-1、231-2、231-n‧‧‧電晶體
222、224、226、228、272、222-1、222-2、222-n‧‧‧電阻
230、230-1、230-2、230-n‧‧‧電容
250‧‧‧通道
260‧‧‧接收器
310‧‧‧驅動器
324‧‧‧電阻
328‧‧‧電阻
410‧‧‧驅動器
442‧‧‧電晶體
440‧‧‧電阻
510、560、570‧‧‧曲線
550‧‧‧性能
710‧‧‧驅動器
713‧‧‧金屬氧半導體
810‧‧‧驅動器
840‧‧‧電流源
910、960、970‧‧‧曲線
950‧‧‧性能
1000‧‧‧設備
1002‧‧‧互連
1004‧‧‧處理器
1010‧‧‧驅動器
1016、1018‧‧‧記憶體
1016‧‧‧記憶體
1020‧‧‧發射器/接收器
1022‧‧‧端口
1024‧‧‧輸入裝置
1026‧‧‧輸出裝置/顯示
1030‧‧‧電源組件
本發明之實施例是以示例的方式進行說明，而並非用於限制，附圖中相似的參考標號是指相似的元件。
圖1是依據一實施例之包括可設定之單端驅動器的介面的示意圖；圖2繪示包括金屬氧半導體(MOS)開關的可設定之單端驅動器電路的實施例；圖2A繪示在驅動器實施例中之電路支路的子支路(sub-branch)；圖2B繪示在驅動器實施例中之電容電路支路的子支路；圖3繪示包括金屬氧半導體開關的可設定之單端驅動器電路的修改實施例；圖4繪示包括金屬氧半導體開關的可設定之單端驅動器電路的實施例；圖5A繪示可設定之單端驅動器的實施例的時域性能(time domain performance)；圖5B繪示具有寄生電容的可設定之單端驅動器的S11性能；圖6A、6B繪示可設定之單端驅動器的實施例的眼圖性能(eye diagram performance)；圖7繪示包括金屬氧半導體開關及接成二極體型式之電晶體(diode-connected transistor)的可設定之單端驅動器電路的實施例；圖8繪示包括金屬氧半導體開關以及具有電流源之接成二極體型式之電晶體的可設定之單端驅動器電路的實施例；圖9A繪示可設定之單端驅動器的實施例的時域性能；圖9B繪示具有寄生電容的可設定之單端驅動器的S11性能；以及 圖10是依據一實施例之利用可設定之單端驅動器而包括一個或更多介面的設備或系統的示意圖。
本發明之實施例大致涉及一種可設定之單端驅動器。
在一些實施例中，驅動器的前端(front-end)設計是提供用於高速有線記憶體介面，例如包括動態隨機存取記憶體(DRAM)介面。在一些實施例中，可設定之單端驅動器採用降低電壓擺幅(voltage swing)和單端概念以改善電源效率。在一些實施例中，可設定之單端驅動器提供低擺幅鏈路(low swing link)，而不需要額外的驅動器。在一些實施例中，驅動器的整個電路可透過標準電壓源來供應。
在一些實施例中，可設定之單端驅動器包括含有由電晶體和電阻組成之網路的機制，以修改驅動器之電阻、輸出電壓擺幅、訊號響應或這樣需求的任意組合。這種修改可達成改善驅動器或鏈路之的電源效率。
更具體而言，在一些實施例中，可設定之驅動器包括機制以能夠：(1)設定驅動器之終端電阻；(2)設定驅動器之電壓擺幅，而無需修改電源電壓；以及(3)設定驅動器之訊號響應，其中訊號響應之設定主要是在對於驅動器之訊號之上升時間與下降時間的期間影響訊號響應。
在一些實施例中，晶片系統(System-On-Chip,SOC)設計可納入可設定之低功耗單端驅動器，以於行動系統中優化功耗/性能之間的取捨。在一些實施例中，低功耗之的輸入/輸出(I/O)技術可於晶片系統的範圍之內以及諸如設備的範圍之外同時符合標準。如本文所說，”優化(optimizing)”是指操作以改善某些因素，例如以一個或更多方式改善設備或系統的操作，而非一定是指獲得最佳的解決方案。
在一些實施例中，可設定之單端驅動器一般可針對記憶體系統及輸入/輸出介面而以廣泛的實施方式加以應用。由於動態隨機存取記憶體(DRAM)介面獨特的要求，因此實施例可包括多種技術以賦能或增強的下一代電性介面之性能，尤其是對於行動裝置，而其需要以較低電源電壓操作並且需要降低功耗。
圖1是依據一實施例之包括可設定之單端驅動器的介面的示意圖。在此圖中，系統100包括發射裝置110以透過通道150傳送訊號至接收裝置160，其中通道包括一個或更多導體。在一些實施例中，發射裝置110包括一個或更多可設定之單端驅動器120以在通道上驅動訊號，且接收裝置160包括一個或更多接收器170以接收在通道上被驅動的訊號。在一些實施例中，是以多個發射裝置及/或接收裝置進行實作。在一些實施例中，驅動器120具有機制(mechanism)，而機制包括電晶體-電阻網路(transistor-resistor network)125，其中機制允許修改驅動器之電阻、輸出電壓擺幅、訊號響應，或者這些需求的任意組合或全部。在一些實施例中，藉由輸出電壓擺幅或是驅動器電阻之機制的修改是根據所選取之電晶體-電阻支路(transistor-resistor branch)的對應數量而定。舉例來說，驅動器之支路，諸如是圖2中由M2 214及R2 226組成的支路，可為多個並聯之子支路的等效表示，而每一子支路是設定由諸如金屬氧半導體(MOS)開關(未繪示於圖2中)之開關啟用。類似地，在圖2和其他繪示驅動器之附圖中之其他支路可為多個子支路的等效表示，而每一子支路是設定為根據特定終端、擺幅及訊號響應需求而啟用。降低輸出擺幅改善驅動器或鍵路的電源效率。在一些實施例中，機制還允許設定驅動器之訊號響應，其中訊號響應的設定主要是在對於驅動器之訊號之上升時間與下降時間的期間影響訊號響應。
在一些實施例中，網路125之實現是利用第一組電晶體與電阻以用於第一訊號(例如高(HIGH)訊號)，以及第二組電晶體與電阻以用於第二訊號(例如低(LOW)訊號)。在一些實施例中，網路125包括電容以協助在上升訊號的期間與下降訊號的期間修改訊號響應。
在一些實施例中，可設定之單端驅動器是利用金屬氧半導體(MOS)開關而實現。圖2繪示包括金屬氧半導體(MOS)開關的可設定之單端驅動器電路的實施例。如圖2所示，在一些實施例中，頂部的P型金屬氧半導體(PMOS)與底部的N型金屬氧半導體(NMOS)電晶體在驅動器的操作中作為開關，而這些開關可例如用於在驅動訊號中降低能源消耗。
在一些實施例中，單端驅動器電路包括第一部分以用於第一訊號值(例如高訊號)，第一部分包括第一支路和第二支路，第一支路包括第一電晶體以切換到第一電阻的連接，第二支路包括第二電晶體以切換到第二電阻的連接。在一些實施例中，單端驅動器電路包括第二部分以用於第二訊號值(例如低 訊號)，第二部分包括第三支路和第四支路，第三支路包括第三電晶體以切換到第三電阻的連接，第四支路包括第四電晶體以切換到第四電阻的連接。在一些實施例中，單端驅動器電路包括第三部分，第三部分包括電容以設定第一及第二訊號值的訊號響應。在一些實施例中，第一部分之第一支路、第二部分之第三支路以及第一部分之第一端(end)是耦接至第一節點，而第一部分之第二支路、第二部分之第四支路以及第三部分之第二端是耦接至第二節點，第二節點是作為輸出節點。
以圖2進一步說明，單端驅動器210是經由通道250而耦接至接收器260。第一P型金屬氧半導體電晶體M1 212之第一(源極source)端子(terminal)及第二P型金屬氧半導體電晶體M2 214之第一(源極)端子是連接至電壓源(source voltage)VDD。第一P型金屬氧半導體電晶體212之第二(汲極drain)端子是耦接至電阻R1 222(在本實施中是62Ω)的第一端，而第二P型金屬氧半導體電晶體214之第二(汲極)端子是耦接至電阻R2 226(在本實施中是250Ω)的第一端。在本圖式中，驅動器210之第一部分之第一支路包括M1 212和R1 222，而驅動器210之第一部分之第二支路包括M2 214和R2 226。在一些實施例中，驅動器210的一個或更多支路是由多個子支路所組成，其中每一子支路包括開關元件，而藉由開啟或關閉開關元件可啟用或停用任何數量的子支路，以允許修改支路元件的數值。在一些實施例中，子支路是繪示於圖2A及圖2B。
如圖2所示，第一P型金屬氧半導體電晶體212之閘極(gate)端子是耦接至第二P型金屬氧半導體電晶體214之閘極端子。在一些實施例中，電阻R1 222的第二端是耦接至電阻R3 224(62歐姆)的第一端和電容230(0.5pF)的第一端。電阻R2 226的第二端是耦接至電阻R4 228(250歐姆)的第一端、電容230的第二端以及輸出節點，以用於連接通道250的第一端。電阻R3 224的第二端是耦接至第一N型金屬氧半導體電晶體M3 216之第一(汲極)端子，而電阻R4 228的第二端是耦接至第二N型金屬氧半導體電晶體M4 218之第一(汲極)端子。M3 216之第二(源極)端子與M4 218之第二(源極)端子是耦接至地。M3 216之閘極端子是耦接至M4 218之閘極端子。接收器260包括節點以用於連接通道250的第二端，接收器260具有終端電阻Rt 272(50歐姆)。在本圖式中，驅動器210之第二部分之第三支路包括M3 216和R3 224，而驅動器的210之第二部分之第四支路包括M4 218和R4 228。在本圖式中，驅動器210之第三部分包括電 容230。
在一些實施例中，圖2中之驅動器210以及例如在圖3、4、7、8所繪示之驅動器可設定為設置或改變驅動器之支路的元件數值，包括第一、第二、第三、第四支路的電阻以設定驅動器之終端電阻；驅動器之電壓擺幅；或驅動器之訊號響應。在一些實施例中，驅動器的這些特性可獨立於驅動器之一個或更多其他特性而改變。在一些實施例中，組件數值是透過驅動器之支路之子支路的啟用及停用而改變，例如於圖2A與圖2B中所示。在一些實施例中，驅動器的設定可包括設置或改變多個支路的元件數值，以允許獨立於驅動器之一個或更多其他特性以外設定驅動器之一個或更多特性，舉例來說，諸如在保持驅動器之終端電阻時，設置驅動器之電壓擺幅。
在一些實施例中，反饋迴路包括電壓檢測電路(圖2未繪示)，而反饋迴路是以設定驅動器之終端電阻、驅動器之電壓擺幅或驅動器之訊號響應而實現。在一些實施例中，用以設定驅動器這些特性之機制的元件可包括如美國專利申請第13/174,630號所描述之元件，而此專利”單端可設定之多模式驅動器(Single-Ended Configurable Multi-mode Driver)”之美國專利申請公開號為2013/0002301。每一參數的設定會根據特定之實施例或實作方式而可能會或可能不會獨立於其他參數。
如本文所使用的”終端(Termination)”是指在給定網路之阻抗的強度。如圖2所示，在位元(bit)'1'狀態的終端數值是取決於兩條路徑所看見的等效阻抗：第一路徑包括電阻R2 226和電晶體M2 214(在一些實施例中，其電阻遠小於R2 226)之電阻值，而第二路徑包括電容C 230、R1 222和電晶體M1 212。第二路徑的阻抗是與頻率相關，故而終端數值亦與頻率相關。因此，對於繪示之實施例的目標(target)組件數值是取決於在位元'1'和位元'0'狀態之特定頻率下的目標終端數值。依序之目標頻率取決於在不歸零(Non-Return to Zero,NRZ)波形中的目標位元率(bit rate)或邊緣率(edge rate)。舉例來說，對於4Gbps(每秒千兆位元)的資料速率而言，任何低於4GHz(千兆赫茲)的頻率可用於終端計算。
在圖2所示之實施例中，下列方法亦可採用於設定驅動器之終端數值、電壓擺幅，以及驅動器之訊號響應，其中訊號響應的設定可主要是在對於驅動器之訊號之上升時間與下降時間的期間影響訊號響應。舉例來說，如果在2GHz下終端目標(termination target)是162歐姆，擺幅目標是VDD/6，且上升 和下降時間之目標要在位元週期(bit period)的三分之一以內，以避免在訊號中的尖峰(或者貫通電流(shoot through current)穿過VDD或接地)。
(1)：訊號擺幅(穩態)是取決於由VDD×Rt/(Rt+R2)。如果Rt 272等於50歐姆(接收器上之終端)，而這是在大多數應用的情形，則R2 226等於250歐姆。如果通道250具有顯著的電阻，則在上述公式中的Rt可取代為Rt與通道250電阻的加總。
(2)：對於位元'1'或位元'0'狀態之在2GHz下162歐姆的終端目標而言，某些數值可用於R1 222、C 230、R3 224和R4 228。考慮到訊號響應需要滿足的標準，其為實現三分之一的位元週期並同時盡量減少尖峰訊號，可以決定(利用模擬，諸如使用如特別為積體電路模擬的程式(Simulation Program with Integrated Circuit Emphasis,SPICE)之工具進行模擬)下列用於R1 222、C 230、R3 224和R4 228的數值以滿足目標標準：
R1=62歐姆
C=0.5pF
R3=62歐姆
R4=250歐姆
在圖2所繪示之實施例中所描述的參數值是基於特定應用程序之某些需求的示例值。相當明顯的，對於熟悉此項技藝之人，可根據給定之應用或需求來修改這些數值。
圖2A繪示在驅動器實施例中之電路支路的子支路。在一些實施例中，驅動器之一個或更多支路是由多個並聯之子支路組成。在一些實施例中，每一子支路包括開關元件，而開關元件例如包括電晶體，以操作於以啟用或停用子支路。
在一些實施例中，驅動器電路之支路(例如圖2所繪示之驅動器210之第一支路)包括n個子支路，其中任何數量的子支路可獨立啟用或停用，以建立電路元件的等效數值。在一些實施例中，驅動器之第一支路包括多個並聯之子支路以表示電阻值。在本圖式中，金屬氧半導體(MOS)電晶體晶M1 212是耦接至多個子支路，以表示在圖2中繪示如電阻R1 222之電阻。
在一些實施例中，第一支路之第一子支路包括開關元件，諸如所繪示之開關電晶體MSW1-1 211-1和電阻R1-1 222-1，其中電晶體MSW1-1接收 輸入以切換電晶體而開啟或關閉電阻R1-1之連接。在一些實施例中，第一支路更包括由開關電晶體M1SW1-2 211-2和電阻R2-2 222-2組成之第二子支路，以及持續至由開關電晶體MSW1-n 211-n和電阻R1-n 222-n組成之第n子支路。在一些實施例中，圖2中所繪示之電阻R1 222之電阻值是藉由啟用或停用第一支路之子支路的開關電晶體而設置，並由此確定多少子支路的電阻是彼此並聯在一起。在本圖式中，圖2之R1之電阻值等於電阻R1-1至電阻R1-n中哪一個開啟之電阻值。
舉例來說，如果圖2A中之子支路在每一子支路中具有372歐姆的電阻值，而目標值是是62歐姆(如圖2所示)，則圖2A中之六個子支路會被啟用。在一些實施例中，可能無法達到精確數值，而在這種情況下，會藉由啟用所需數量之子支路以設定最接近的數值。
圖2B繪示在驅動器實施例中之電容電路支路的子支路。在一些實施例中，驅動器之電容(例如圖2中之電容230)是由n個子支路組成，而任何數量的子支路可獨立啟用或停用以建立電路組件之數值。
在一些實施例中，驅動器之電容支路(例如圖2中含有電容230之電容支路)包括n個並聯之子支路以表示電容230之電容值。
在一些實施例中，電容支路之第一子支路包括開關電晶體MCSW-1(231-1)和電容C-1(230-1)，而電晶體MCSW-1接收輸入以切換電晶體而開啟或關閉電容C-1之連接。在一些實施例中，電容支路更包括第二子支路，而第二子支路包括開關電晶體MCSW-2(231-2)和電容C-2(230-2)，且電容支路更持續包括至由開關電晶體MCSW-N(231-n)和電容C-n(230-n)組成之第n子支路。在一些實施例中，圖2中所繪示之C 230之電容值是藉由啟用或停用電容支路之子支路的開關電晶體而設置，並由此確定多少子支路的電容是彼此並聯在一起。
舉例來說，如果圖2B中之子支路在每一子支路中具有0.1pF的電容值，而目標值是是0.5pF(如圖2所示)，則圖2B中之五個子支路會被啟用。在一些實施例中，可能無法達到精確數值，而在這種情況下，會藉由啟用所需數量之子支路以設定最接近的數值。
僅管圖2A、2B繪示子支路結構之具體示例，然而驅動器之支路之支路並非侷限於所繪示之特定組件，且可例如在子支路中包括額外組件以表 示在支路中之一個或更多額外組件。
在一些實施例中，驅動器電路(例如包括圖2、3、4、7、8所繪示之驅動器電路)之一個或更多支路包括由圖2A、2B中所繪示之多個子支路組成之一個或更多支路。
圖3繪示包括金屬氧半導體開關的可設定之單端驅動器電路的修改實施例。如圖3所示，單端驅動器310是經由通道250而耦接至接收器260。在此繪示之實施例中而與圖2比較，電阻R3 224置換為電阻R3 324(250歐姆，而非62歐姆)，且電阻R4 228置換為電阻R4 328(62歐姆，而非250歐姆)。
在圖2、3所繪示之電路實施例中，圖2之驅動器210或圖3之驅動器310無需偏壓(bias voltage)。在一些實施例中，這些結構可用於應用中，而啟動時間(startup time)則是關鍵。在繪示的結構中，匹配終端電阻至50歐姆會在位元週期之穩態率期間大打折扣。在特定之實施方式中，相較於在整個位元週期期間應用絕對匹配50歐姆之驅動器而言，驅動器的平均功耗可顯著降低(高達55%)。50歐姆的匹配目標是基於通道的特性阻抗(characteristic impedance)，而50歐姆是用於大多數應用中。然而，某些應用可能規定通道之使用是高於或低於50歐姆，在這種情況下，匹配的目標可以是相等於通道的阻抗。舉例而言，如果通道之特性阻抗是75歐姆，則驅動器之終端匹配目標亦可為75歐姆。
在如圖2所示之結構中，在每個位元週期的開始，頂部的電阻R1 222、R2 226(用於位元'1')或底部的電阻R3 224、R4 228(用於位元'0')為並聯，並在上升或下降之過渡時間的期間於TX側提供50歐姆的終端。在繪示之實施例中，在對電容C 230充電並進入穩態相位後，通過R1至VDD的路徑被打開，且R2基本上是驅動通道的唯一路徑。R2 226及Rt 272之間的分壓將導致輸出擺幅約是VDD/6(忽略M2 214的電阻貢獻)。在此實施例中，在穩態相位(或靜態相位)期間中R1 222的斷開會顯著改善電源效率。這是因為所有從VDD汲取來的電流直接進入負載，而沒有電流浪費於驅動器上。舉例而言，例如，對於VDD=1.2伏特(V)，I=4毫安培(mA)的電流會流入負載並產生200毫伏特(mV)的擺幅。相較於類似但具有額外接地電阻之結構，雖可保證50歐姆的電阻但需要由VDD電源汲取6.6毫安培的電流，而在此實施方式中，平均功耗將減少55%。再者，除了漏電流(leakage current)之外，當驅動器之輸出驅動至位元'0'時，沒有其他電流被汲取。
在圖2之電路中，當在通道250之第一端上驅動高訊號時，經由M2 214、R 226及經由M1 212、R 222、C 230之電性路徑為開放路徑至輸出。經由M1 212、R 222、C 230之路徑在訊號轉換期間提供較低的阻抗路徑，從而在由低訊號位準至高訊號位準的輸出訊號轉換時改善上升時間。類似地，當在通道250之第一端上驅動低訊號時，經由R4 228、M4 218及經由C 230、R3 224、M3 216之電性路徑為開放路徑至輸出。在這種情況下，經由C 230、R2 224、M2 216之路徑提供低阻抗路徑，以在由高訊號位準至低訊號位準的輸出訊號轉換時改善下降時間。電容C 230並不通過靜態電流，而經由R4 228、M4 218之路徑於低狀態(LOW state)下僅能導通(ON)；對於靜態電流唯一的路徑是經由M2 214、R2 226，而其僅於輸出被驅動至高狀態(HIGH state)時開放。因此，對於驅動器之靜態功耗(漏電流仍存在於其他路徑)的主要部分是取決於M2 214、R2 226路徑之電路參數以及通道特性。藉由使經由M2 214、R2 226的路徑具有較大的電阻，而限制總電流以導致改善功耗。
圖2所繪示的實施例所伴隨之議題是在穩態模式中，因為終端是250歐姆而非50歐姆，因此低頻匹配將會降級，從而影響驅動器之訊號完整性性能(signal integrity performance)，而這是由於吸收通道中之訊號反射的效能減少所導致。在一些實施例中，為了改善S11(S參數-輸入端口電壓反射係數(input port voltage reflection coefficient))以用於低頻，圖3提供將圖2之R3 224、R4 228的電阻置換成250歐姆的R3 324及62歐姆之R4 328，而如圖3所提供之結構所示。圖3所繪示之修改後結構可用於對位元'0'狀態提供更佳的匹配性能，從而放大眼圖，而這是因為圖3之結構移除或減少在位元'0'上反射之破壞性影響。在一些實施例中，對於訊號完整性性能的類似改善可藉由置換用於位元'1'狀態之R1 222、R2 226而作成，但此改變會造成功耗成本的增加。
圖4繪示包括金屬氧半導體開關的可設定之單端驅動器電路的實施例。如圖4所示，單端驅動器410是經由通道250而耦接至接收器260。在此繪示之實施例而與圖3相比，驅動器410更包括第五支路，第五支路包括電阻R5 440(在此圖式中為100歐姆)及電晶體M5 442，而其在此圖式中為第三N型金屬氧半導體(NMOS)電晶體。在一些實施例中，第五支路包括n個子支路，其中任何數量的子支路可獨立啟用或停用，以建立電路元件的等效數值，例如以圖2A之形式所繪示。
在一些實施例中，電阻R5 440之第一端子是耦接至輸出節點，而R5之第二端子是耦接至電晶體M5 442之第一(汲極)端子，M5 442之第二(源極)端子是耦接至地，M5之第三(閘極)端子是耦接至如繪示之電壓源VDD或是其他的電壓位準或電源以保持電晶體M5導通。在此圖式中，經由R5 440、M5 442之電性路徑在無論是位元'1'或'0'狀態期間提供驅動器更佳的阻抗匹配，從而提供改善之S11性能，而在位元'1'狀態期間增加功耗成本。如本文所使用之'1'狀態相當於高訊號狀態(或數值)，以及'0'狀態相當於低訊號狀態(或數值)。
比較圖2、圖3之實施例，圖4所繪示之實施例提供額外的自由度以設定驅動器之終端、電壓擺幅及訊號性能。這使得能夠藉由在高狀態中最小化功耗，而於位元'1'狀態(於低頻中更加顯著)中改善匹配性能。舉例來說，為求於位元'1'狀態(或邏輯高位準(logic HIGH))在DC上實現71歐姆之終端阻抗，R2 226、R5 440可分別為250歐姆及100歐姆。在沒有R5 440存在的情況下，R2 226將需要等於71歐姆，從而導致功耗的顯著增加。
圖5A繪示可設定之單端驅動器的實施例的時域性能。圖5A具體繪示以mV(毫伏特)為單位之電壓Y0相對於時間(以ns(納秒)為單位)之曲線510，以表示如圖2、圖3所繪示之驅動器的性能。
圖5B繪示具有寄生電容的可設定之單端驅動器的S11性能。圖5B具體繪示於圖3中所繪示之驅動器的性能550。在此圖式中，S11之量測是假定電流I=4mA(毫安培)，而2pF之寄生電容是在驅動器之輸出節點上接地，其中寄生電容可表示封裝及晶片的寄生效應。在此圖式中，上方的曲線560繪示位元'1'，而下方的曲線570繪示位元'0'。
圖6A、6B繪示可設定之單端驅動器的實施例的眼圖性能。圖6A繪示圖2之驅動器210的眼圖性能，而圖6B繪示圖3之驅動器310的眼圖性能。
比較圖6A和6B則可以推斷低頻匹配是具有較佳眼圖開度(eye opening)之關鍵。由於圖3具有較低之62歐姆的分枝部份電阻(leg resistance)，因此相較於圖2之驅動器電路210之較低之250歐姆的分枝部份電阻而言，對於通道具有較佳的匹配，所以相較於圖6A所繪示之眼圖，圖6B中之眼圖的位元'0'部分具有更多的餘裕(margin)。如果驅動器310之電阻R2 226降低至62歐姆，且對於位元'1'增加相對應之功耗，則對於位元'1'可獲得類似的結果。
圖7繪示包括金屬氧半導體開關及接成二極體型式之電晶體的可設定之單端驅動器電路的實施例。在一些實施例中，低功率驅動器電路包括頂部的P型金屬氧半導體(PMOS)及底部的N型金屬氧半導體(NMOS)以作為開關，且更包括接成二極體型式(diode-connected)之N型金屬氧半導體而附加至電流路徑以產生電流路徑的壓降，並提供低阻抗路徑至VDD。
如圖7所示，單端驅動器710是經由通道250而耦接至接收器260。在繪示之實施例中而與圖3相比較，不同於第二P型金屬氧半導體(PMOS)電晶體214之第一(源極)端子是連接至電壓源(voltage source)VDD，接成二極體型式之N型金屬氧半導體713(標示為Mn)之第一(汲極)端子及閘極是耦接至VDD，而接成二極體型式之電晶體之第二(源極)端子是連接至第二P型金屬氧半導體(PMOS)電晶體214之第一端子。
在此圖式中，橫跨N型金屬氧半導體713之閘極-源極二極體的壓降(Vdrop)在驅動器設計上導入自由度，並在穩態期間允許(R2+1/gm)之驅動器終端保持接近50歐姆，而gm是Mn 713的跨導(transconductance)。在此特定示例中，VDD-Vdrop=0.3V，而R2 726選擇為25歐姆以提供另一個25歐姆。在圖7所繪示之實施例中，類似圖2、圖3之實施例，在上升/下降時間的期間，R1/R2及R3/R4於位元週期之開始最初是並聯，而藉由電容C接著R1/R3變成直流解耦(DC-decoupled)。
圖8繪示包括金屬氧半導體開關以及具有電流源之接成二極體型式之電晶體的可設定之單端驅動器電路的實施例。在一些實施例中，低功率驅動器電路包括頂部的P型金屬氧半導體(PMOS)電晶體及底部的N型金屬氧半導體(NMOS)電晶體以作為開關，並包括接成二極體型式之N型金屬氧半導體713而附加至電流路徑以產生電流路徑的壓降。在圖8所繪示之實施例中，單端驅動器810是經由通道250而耦接至接收器260。如圖8所示，接成二極體型式之N型金屬氧半導體(NMOS)電晶體713(標示為Mn)是耦接至VDD，而接成二極體型式之電晶體之第二(源極)端子是連接第二P型金屬氧半導體(PMOS)電晶體214之第一端子。在一些實施例中，為使接成二極體型式之電晶體713保持在飽和區之邊緣以進行快速切換操作，直流電流源840(例如在50-100微安培uA來源的範圍中)是提供至Mn 713與第二P型金屬氧半導體(PMOS)電晶體214之間的節點。
圖9A繪示可設定之單端驅動器的實施例的時域性能。圖9A具體繪示以mV(毫伏特)為單位之電壓Y0相對於時間(以ns(納秒)為單位)之曲線910，以表示如圖7、圖8所繪示之驅動器的性能。
圖9B繪示具有寄生電容的可設定之單端驅動器的S11性能。圖9B具體繪示例如於圖7、圖8中所繪示之附加如Mn 713之接成二極體型式之電晶體的驅動器的性能950。在此圖式中，S11之量測是假定電流I=4mA(毫安培)，而2pF之寄生電容是在驅動器之輸出節點上接地，其中寄生電容可表示封裝及晶片的寄生效應。在此圖式中，上方的曲線960繪示位元'1'，而下方的曲線970繪示位元'0'。
圖10是依據一實施例之利用可設定之單端驅動器而包括一個或更多介面的設備或系統的示意圖。在此圖式中，某些與本說明沒有密切關係之標準或習知組件則沒有繪示。在一些實施例中，設備或系統1000(本文中通常稱為設備)包括匯流排(bus)或互連(interconnect)或其他通訊裝置，以用於傳輸資料，而本文中通常稱為互連1002。為求簡單起見，互連1002是繪示成單一互連，但亦可表示多個不同之互連或匯流排，且連接至互連的組件亦可變化。圖10所示之互連1002是抽象概念，以表示任何一個或更多的實體匯流排、點對點(point-to-point)連接，或藉由適當橋接器、配接器或控制器連接的實體匯流排及點對點連接。
在一些實施例中，設備包括一個或更多可設定之單端驅動器1010，諸如繪示於於圖2、3、4、7、8中。舉例來說，設備可包括利用可設定之單端驅動器的記憶體。在一些實施例中，設備1000包含隨機存取記憶體(random access memory,RAM)或其他動態儲存裝置或元件，而如主記憶體1012耦接至互連1002，以用於儲存由一個或更多處理器執行之資訊及指令，而主記憶體1012包括一個或更多可設定之驅動器1010。隨機存取記憶體(RAM)可包括動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)。在一些實施例中，設備之記憶體更可包括特定暫存器或其他特殊用途的記憶體。
設備可進一步包括下列內容：在一些實施例中，設備1000可包括處理裝置，例如一個或更多處理器1004以耦接至互連1002而用於處理資訊。處理器1004可包括一個或更多實體處理器以及一個或更多邏輯處理器。
設備1000可包括唯讀記憶體(Read-Only Memory,ROM)1016或其它靜態儲存裝置，以儲存用於處理器1004之靜態資訊及指令。設備1000可包括一個或更多非揮發性記憶體1018元件，例如包括快閃記憶體(flash memory)，硬碟機或固態硬碟(solid-state drive,SSD)。
一個或更多發射器或接收器1020亦可耦接至互連1002。在一些實施例中，接收器或發射器1020可耦接至一個或更多端口(port)1022，而端口可例如包括一個或更多高畫質多媒體介面(High Definition Multimedia Interface,HDMITM)端口，以及一個或更多行動高畫質連結(Mobile High-definition Link,MHLTM)端口。
在一些實施例中，設備1000包括一個或更多輸入裝置1024，而輸入裝置包括一個或更多鍵盤、滑鼠、觸控板、語音命令辨識、手勢辨識或其他裝置以提供輸入至運算系統。
該設備1000亦可經由互連1002而耦接至輸出裝置1026(輸出顯示)。在一些實施例中，顯示1026可包括液晶顯示器(liquid crystal display,LCD)或任何其他顯示技術，以用於對使用者顯示訊息或內容。在某些環境中，顯示1026可包括觸控螢幕(touch-screen)，而其亦可用於作為輸入裝置之至少一部分。在某些環境中，顯示1026可以是或可包括音頻裝置，例如揚聲器以用於提供音頻資訊。
設備1000亦還可包括電源組件1030，其可包含電源供應器、電池、太陽能電池、燃料電池或或其他系統或裝置，以用於提供或產生電源。根據設備1000之元件需求，由電源組件1030所提供之電源可為分散式的。
在上述說明中，為求解釋之目的，闡述許多具體細節以便對本發明提供全面性的理解。然而，可以理解的是，對於本領域之技術人員而言，本發明可在沒有這些具體細節下實施。在其他實例中，習知結構與裝置是以方塊圖形式呈現。可能在所繪示之組件之間存在中間結構。本文所描述或繪示之組件可具有未繪示或未描述之額外輸入或輸出。所繪示之元件或組件也可用不同之配置或順序而配置，包括任何字段的重新排序或者字段尺寸的修改。
本發明可包括各種程序。本發明之程序可藉由硬體組件執行，或可在電腦可讀指令中實施，而其可用於促使通用或專用處理器或者伴隨指令之程式化邏輯電路以執行程序。可替代地，這些程序可藉由硬體及軟體的組合而 執行。
本發明之一部分可提供如電腦程式產品，其可包括於其中儲存電腦程式指令之電腦可讀儲存媒體，而其可用於對電腦(或其他電子裝置)編程以根據本發明執行程序。此電腦可讀儲存媒體可包括，但不限於軟碟機、光碟、唯讀光碟記憶體(CD-ROM)，及磁光碟(magneto-optical disk)、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可編程唯讀記憶體(EPROM)、電子抹除式可複寫唯讀記憶體(EEPROM)、磁卡或光學卡、快閃記憶體(flash memory)，或適於儲存電子指令之其他種類之媒體/電腦可讀媒體。此外，本發明亦可如電腦程式產品而下載，其中此程序可由以遠程電腦移轉至發出請求的電腦。
許多方法是以其最基本的形態進行描述，但在不脫離本發明之基本範圍上，程序可經由任何方法而增加或刪除，且資訊可經由任何描述之訊息而增加或刪減。顯而易見的是，本領域技術人員可進行進一步之修改與調整。具體之實施例並非用於限制本發明，而是用於說明本發明。
如果說元件“A”是耦接至元件“B”或與元件“B”耦接，則元件A可直接耦接至元件B或者例如透過元件C而非直接耦接至元件B。當說明書陳述元件、特徵、結構、程序或特性A“促使”元件、特徵、結構、程序或特性B時，其意味“A”至少是促使“B”之一部份，但亦可存在至少一個其他元件、特徵、結構、程序或特性以協助促使“B”。如果說明書指出元件、特徵、結構、程序或特性“可(may)”、“可能(might)”或“可以(could)”被包括，則此特定元件、特徵、結構、程序或特性並不一定需要被包括。如果說明書指出“一”或“一個”元件，則此並非意指所描述之元件僅存在一個。
實施例是本發明之實施方案或示例。在說明書中所稱“一實施例”、“一個實施例”、“一些實施例”或“其他實施例”是意指特定之特徵、結構或特性，而與包括在至少一些實施例中之所描述之實施例相關連，但並非全部之實施例。“一實施例”、“一個實施例”或“一些實施例”之不同外觀並非一定全部指向相同的實施例。應當理解的是，在之前本發明示例性實施例之描述中，為求簡化說明之目的以及幫助理解一個或多個之各種發明面向，各種特徵有時組合於單個實施例，圖式或描述於其中。
在一些實施例中，設備包括具有通道之介面；以及單端驅動器以在通道上驅動訊號，其中驅動器包括機制以設定驅動器之特性，而機制包括設 定驅動器之終端電阻、設定驅動器之電壓擺幅以及設定驅動器之訊號響應。
在一些實施例中，驅動器並未接收偏壓。
在一些實施例中，驅動器是以用於電路之一單電壓源進行操作。
在一些實施例中，訊號響應之設定主要是在對於驅動器之訊號之上升時間與下降時間的期間影響訊號響應。
在一些實施例中，機制包括具有電晶體與電阻之網路以修改驅動器之特性。在一些實施例中，機制更包括電容以修改驅動器之訊號響應。
在一些實施例中，網路包括多個支路，且這些支路中之一個或更多支路包括並聯之多個子支路，其中這些子支路之每一子支路包括開關元件以啟用或停用子支路。在一些實施例中，開關元件為電晶體。在一些實施例中，支路之子支路之每一子支路包括電阻，而支路之電阻包括並聯之每一啟用子支路之電阻。在一些實施例中，支路之子支路之每一子支路包括電容，而支路之電容包括並聯之每一啟用子支路之電容。
在一些實施例中，啟用或停用一個或更多支路之子支路是操作於設定驅動器之一個或更多終端電阻、驅動訊號之電壓擺幅或是驅動器之訊號響應。
在一些實施例中，機制允許獨立於驅動器之一個或更多其他特性以外，設定驅動器之一個或更多終端電阻、驅動器之電壓擺幅或是驅動器之訊號響應。
在一些實施例中，機制之電晶體是金屬氧半導體(MOS)電晶體。
在一些實施例中，用以於通道上驅動訊號的單端驅動器包括用於設定驅動器之特性之手段、設定驅動器之特性之手段包括：用於設定驅動器之終端電阻之手段；用於設定驅動訊號之電壓擺幅之手段；以及用於設定驅動器之訊號響應之手段。
在一些實施例中，用於設定驅動器之特性之手段包括多個支路，其中這些支路之至少第一支路包括多個子支路，其中每個子支路適於啟用或停用。
在一些實施例中，啟用或停用這些子支路是操作於設定驅動器之一個或更多終端電阻、驅動訊號之電壓擺幅或是驅動器之訊號響應。
在一些實施例中，用於設定該驅動器之特性之手段包括獨立於驅 動器之一個或更多其他特性以外，設定驅動器之一個或更多特性之手段。
在一些實施例中，設備包括具有通道之介面；以及單端驅動器以在通道上驅動訊號，其中驅動器包括：第一部分，以當驅動器在通道上驅動第一訊號值時開啟，第一部分包括第一支路及第二支路；第二部分，以當驅動器在通道上驅動第二訊號值時開啟，第二部分包括第三支路及第四支路，第一支路及第三支路是一起耦接於第一節點，第二支路及第四支路是一起耦接於第二節點，第二節點是輸出節點；以及第三部份，包括電容支路，第三部份之第一端是耦接至第一節點，第三部份之第二端是耦接至第二節點。
在一些實施例中，驅動器之一個或更多支路包括並聯之多個子支路。在一些實施例中，支路之每一子支路包括開關元件，其中每一子支路之開關元件是操作於啟用或停用此子支路。在一些實施例中，啟用或停用一個或更多支路之子支路是操作於設定驅動器之一個或更多特性，驅動器之特性包括驅動器之終端電阻、驅動訊號之電壓擺幅或是驅動器之訊號響應。
在一些實施例中，第一部分之第一支路包括：第一電晶體，包括第一、第二及第三端子，第一電晶體之第一端子是耦接至電壓源；以及第一電阻，第一電阻之第一端子是耦接至第一電晶體之第二端子，且第一電阻之第二端子是耦接至第一節點。
在一些實施例中，第一部分之該第二支路包括：第二電晶體，包括第一、第二及第三端子；以及第二電阻，第二電阻之第一端子是耦接至第二電晶體之第二端子，且第二電阻之第二端子是耦接至第二節點。
在一些實施例中，第一電晶體與第二電晶體是P型金屬氧半導體(PMOS)電晶體，第一電晶體與第二電晶體如開關操作以開啟第一訊號值。在一些實施例中，第一訊號值為高訊號值。
在一些實施例中，第二電晶體之第一端子是耦接至電壓源。
在一些實施例中，設備更包括耦接至輸出節點之第五支路，第五支路包括：電阻，而電阻之第一端子是耦接至輸出節點；以及電晶體，包括第一、第二及第三端子，電晶體之第一端子是耦接至第五支路之電阻之第二端子，電晶體之第二端子是耦接至地，電晶體之第三端子是耦接至電壓源。
在一些實施例中，設備更包括接成二極體型式之電晶體，包括第一、第二及第三端子，其中接成二極體型式之電晶體之第一與第三端子是耦接 至電壓源，且接成二極體型式之電晶體之第二端子是耦接至第二電晶體之第一端子。在一些實施例中，設備更包含電流源，電流源之端子是耦接至接成二極體型式之電晶體之第二端子及第二電晶體之第一端子。
在一些實施例中，設備之第二部分之第三支路包括：第三電阻，而第三電阻之第一端子是耦接至第一節點；以及第三電晶體，包括第一、第二及第三端子，第三電晶體之第一端子是耦接至第三電阻之第二端，且該第三電晶體之第二端子是耦接至地。在一些實施例中，設備之第二部分之第四支路包括：第四電阻，而第四電阻之第一端子是耦接至第二節點；以及第四電晶體，包括第一、第二及第三端子，第四電晶體之第一端子是耦接至第四電阻之第二端，且第四電晶體之第二端子是耦接至地。在一些實施例中，第三電晶體與第四電晶體是N型金屬氧半導體(NMOS)電晶體，第三電晶體與第四電晶體如開關操作以開啟第二訊號值。在一些實施例中，第二訊號值為低訊號值。
在一些實施例中，第三部分包括電容。
210‧‧‧驅動器
212、214、216、218‧‧‧電晶體
222、224、226、228、272‧‧‧電阻
230‧‧‧電容
250‧‧‧通道
260‧‧‧接收器

Claims (22)

  1. 一種電子設備，包含：一介面至一通道；以及一單端驅動器，以在該通道上驅動一訊號，該單端驅動器包括：一個或多個支路，該或該些支路中之每一者是在一電壓源或一接地電壓與一輸出節點之間，該或該些支路中之每一者包括：一第一電晶體，適於由一輸入訊號控制；一接成二極體型式之電晶體，使該單端驅動器之一終端電阻保持在一穩態操作；以及兩個或多個子支路，彼此並聯耦接，各該子支路包括：一阻抗元件，控制該子支路之阻抗；以及一開關元件，設定為啟用或停用該子支路；以及一驅動器控制電路，以在各該子支路中控制各該開關元件之切換，以設定該單端驅動器之多個特性，該些特性包括：該單端驅動器之該終端電阻；驅動的該訊號之一電壓擺幅；以及該單端驅動器之一訊號響應。
  2. 如申請專利範圍第1項所述之電子設備，其中該單端驅動器未接收一偏壓。
  3. 如申請專利範圍第1項所述之電子設備，其中該單端驅動器是以用於電路之一單電壓源進行操作。
  4. 如申請專利範圍第1項所述之電子設備，其中該訊號響應之設定主要是在對於該單端驅動器之該訊號之上升時間與下降時間的期間影響該訊號響應。
  5. 如申請專利範圍第1項所述之電子設備，其中該開關元件包括具有多個第二電晶體與電阻之一網路以修改該單端驅動器之該些特性。
  6. 如申請專利範圍第5項所述之電子設備，其中該開關元件更包括電容以修改該單端驅動器之該訊號響應。
  7. 如申請專利範圍第5項所述之電子設備，其中獨立於該單端驅動器之一或多個其他特性以外，該開關元件設定該單端驅動器之該終端電阻、驅動的該訊號之該電壓擺幅或是該單端驅動器之該訊號響應中之一者或多者。
  8. 如申請專利範圍第5項所述之電子設備，其中該些第二電晶體為金屬氧半導體電晶體。
  9. 如申請專利範圍第1項所述之電子設備，其中該開關元件為電晶體。
  10. 如申請專利範圍第1項所述之電子設備，其中該支路之各該子支路包括電阻，而該支路之電阻是基於並聯且啟用的各該子支路之電阻。
  11. 如申請專利範圍第1項所述之電子設備，其中該支路之各該子支路包括電容，而該支路之電容是基於並聯且啟用的各該子支路之電容。
  12. 一種單端驅動器，以在一通道上驅動一訊號，該單端驅動器包含：一個或多個支路，該或該些支路中之每一者包括：一第一電晶體，耦接於一電壓源或一接地電壓之間；一接成二極體型式之電晶體，使該單端驅動器之一終端電阻保持在一穩態操作；以及兩個或多個子支路，彼此並聯耦接，各該子支路包括：一阻抗元件，控制該子支路之阻抗；以及一開關元件，設定為啟用或停用該子支路；以及一驅動器控制電路，以在各該子支路中控制各該開關元件之切換，以設定該單端驅動器之多個特性，該些特性包括：該單端驅動器之該終端電阻；驅動的該訊號之一電壓擺幅；以及 該單端驅動器之一訊號響應。
  13. 如申請專利範圍第12項所述之單端驅動器，其中獨立於該單端驅動器之一或多個其他特性以外，該開關元件設定該單端驅動器之該或該些特性。
  14. 一種電子設備，包含：一介面，具有一通道；以及一單端驅動器，以在該通道上驅動一訊號，其中該單端驅動器包括：一第一部分，以當該單端驅動器在該通道上驅動一第一訊號值時開啟，該第一部分包括一第一支路及一第二支路；一第二部分，以當該單端驅動器在該通道上驅動一第二訊號值時開啟，該第二部分包括一第三支路及一第四支路，該第一支路及該第三支路是一起耦接於一第一節點，該第二支路及該第四支路是一起耦接於一第二節點，該第二節點是一輸出節點；一第三部份，包括一電容支路，該第三部份之第一端是耦接至該第一節點，該第三部份之第二端是耦接至該第二節點；以及其中該第一支路包括：一第一電晶體，耦接於一電壓源之間；一接成二極體型式之電晶體，使該單端驅動器之一終端電阻保持在一穩態操作；以及兩個或多個第一子支路，彼此並聯耦接；該第二支路包括：一第二電晶體，耦接於該電壓源之間；以及兩個或多個第二子支路，彼此並聯耦接該第三支路包括：一第三電晶體，耦接於一接地電壓之間；以及 兩個或多個第三子支路，彼此並聯耦接該第四支路包括：一第四電晶體，耦接於該接地電壓之間；以及兩個或多個第四子支路，彼此並聯耦接；其中該第一子支路、該第二子支路、該第三子支路以及該第四子支路中之每一者包括：一阻抗元件，控制相對應的該第一子支路、該第二子支路、該第三子支路以及該第四子支路之阻抗；以及一開關元件，設定為啟用或停用相對應的該第一子支路、該第二子支路、該第三子支路以及該第四子支路，以設定該單端驅動器之多個特性；該些特性包括：該單端驅動器之該終端電阻；驅動的該訊號之一電壓擺幅；以及該單端驅動器之一訊號響應。
  15. 如申請專利範圍第14項所述之電子設備，其中該第一子支路、該第二子支路、該第三子支路以及該第四子支路之該開關元件是電晶體。
  16. 如申請專利範圍第14項所述之電子設備，其中該第一電晶體與該第二電晶體是P型金屬氧半導體電晶體，該第一電晶體與該第二電晶體如開關操作以開啟該第一訊號值。
  17. 如申請專利範圍第16項所述之電子設備，其中該第一訊號值為一高訊號值。
  18. 如申請專利範圍第14項所述之電子設備，其中該接成二極體型式之電晶體包括第一、第二及第三端子，其中該接成二極體型式之電晶體之第一與第三端子是耦接至該電壓源，且該接成二極體型式之電晶體之第二端子是耦接至 該第二電晶體之第一端子。
  19. 如申請專利範圍第18項所述之電子設備，更包含一電流源，該電流源之端子是耦接至該接成二極體型式之電晶體之第二端子及該第二電晶體之第一端子。
  20. 如申請專利範圍第14項所述之電子設備，其中該第三電晶體與該第四電晶體是N型金屬氧半導體電晶體，該第三電晶體與該第四電晶體如開關操作以開啟該第二訊號值。
  21. 如申請專利範圍第20項所述之電子設備，其中該第二訊號值為一低訊號值。
  22. 如申請專利範圍第14項所述之電子設備，其中該第三部分包括一電容。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016102696A1 (de) * 2016-02-16 2017-08-17 Infineon Technologies Ag Vorrichtung und Verfahren zur internen Resetsignalerzeugung
US10049729B1 (en) * 2017-09-19 2018-08-14 Qualcomm Incorporated Flexible memory assistance scheme
JP7508874B2 (ja) 2020-06-10 2024-07-02 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
US11984168B2 (en) 2022-06-08 2024-05-14 Sandisk Technologies Llc High speed toggle mode transmitter with capacitive boosting

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930507B2 (en) * 2003-07-10 2005-08-16 International Business Machines Corporation Thevenins receiver
US20060017470A1 (en) * 2004-07-21 2006-01-26 Park Sung K Low power high performance inverter circuit
US7093041B2 (en) * 2001-12-20 2006-08-15 Lsi Logic Corporation Dual purpose PCI-X DDR configurable terminator/driver
US20070252624A1 (en) * 2006-04-28 2007-11-01 Young-Soo Sohn Output driver having pre-emphasis capability
US20080284466A1 (en) * 2007-05-18 2008-11-20 Cranford Jr Hayden Clavie Driver Circuit
US20100097094A1 (en) * 2008-10-21 2010-04-22 Samsung Electronics Co., Ltd. Output circuit having variable output voltage swing level
US20110260756A1 (en) * 2010-04-21 2011-10-27 STMicroelectronis SA Buffer Circuit for a Capacitive Load of High Value
TW201304417A (zh) * 2011-06-30 2013-01-16 Silicon Image Inc 單端可建置式多模式驅動器

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5982210A (en) 1994-09-02 1999-11-09 Sun Microsystems, Inc. PLL system clock generator with instantaneous clock frequency shifting
JP3712476B2 (ja) 1996-10-02 2005-11-02 富士通株式会社 信号伝送システム及び半導体装置
US6870419B1 (en) 1997-08-29 2005-03-22 Rambus Inc. Memory system including a memory device having a controlled output driver characteristic
US6130563A (en) 1997-09-10 2000-10-10 Integrated Device Technology, Inc. Output driver circuit for high speed digital signal transmission
US6377575B1 (en) 1998-08-05 2002-04-23 Vitesse Semiconductor Corporation High speed cross point switch routing circuit with word-synchronous serial back plane
US6718473B1 (en) 2000-09-26 2004-04-06 Sun Microsystems, Inc. Method and apparatus for reducing power consumption
US6748469B1 (en) 2001-01-31 2004-06-08 Lsi Logic Corporation Parallel/serial SCSI with legacy support
US6845420B2 (en) 2001-10-11 2005-01-18 International Business Machines Corporation System for supporting both serial and parallel storage devices on a connector
US7069464B2 (en) 2001-11-21 2006-06-27 Interdigital Technology Corporation Hybrid parallel/serial bus interface
US7036032B2 (en) 2002-01-04 2006-04-25 Ati Technologies, Inc. System for reduced power consumption by phase locked loop and method thereof
US7155617B2 (en) 2002-08-01 2006-12-26 Texas Instruments Incorporated Methods and systems for performing dynamic power management via frequency and voltage scaling
US20040098545A1 (en) 2002-11-15 2004-05-20 Pline Steven L. Transferring data in selectable transfer modes
US7126378B2 (en) 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
US7970003B2 (en) 2003-05-30 2011-06-28 General Dynamics Advanced Information Systems Inc. Low power telemetry system and method
US6924660B2 (en) 2003-09-08 2005-08-02 Rambus Inc. Calibration methods and circuits for optimized on-die termination
US7089444B1 (en) 2003-09-24 2006-08-08 Altera Corporation Clock and data recovery circuits
JP4086757B2 (ja) 2003-10-23 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
US6996749B1 (en) 2003-11-13 2006-02-07 Intel Coporation Method and apparatus for providing debug functionality in a buffered memory channel
JP2005223829A (ja) 2004-02-09 2005-08-18 Nec Electronics Corp 分数分周回路及びこれを用いたデータ伝送装置
US7042258B2 (en) 2004-04-29 2006-05-09 Agere Systems Inc. Signal generator with selectable mode control
US7496774B2 (en) 2004-06-04 2009-02-24 Broadcom Corporation Method and system for generating clocks for standby mode operation in a mobile communication device
US7130226B2 (en) 2005-02-09 2006-10-31 Micron Technology, Inc. Clock generating circuit with multiple modes of operation
JP2006238309A (ja) 2005-02-28 2006-09-07 Kawasaki Microelectronics Kk 半導体集積回路
US7505512B1 (en) 2005-05-05 2009-03-17 Xilinx , Inc. Method and apparatus for combining statistical eye channel compliance methods with linear continuous-time equalization
TWI323080B (en) 2005-11-10 2010-04-01 Via Tech Inc Dual-function driver
US8570881B2 (en) 2006-03-28 2013-10-29 Advanced Micro Devices, Inc. Transmitter voltage and receiver time margining
US7643849B2 (en) 2006-05-30 2010-01-05 Pixart Imaging Inc. Cellular phone data communication system wherein a parallel interfaced baseband module and a serial interfaced multimedia module are coupled to one another using a parallel/serial conversion module
TWI314326B (en) 2006-11-23 2009-09-01 Realtek Semiconductor Corp Output driving circuit
US7949041B2 (en) 2006-12-05 2011-05-24 Rambus Inc. Methods and circuits for asymmetric distribution of channel equalization between devices
WO2008076700A2 (en) 2006-12-13 2008-06-26 Rambus Inc. Interface with variable data rate
WO2008144081A1 (en) 2007-05-24 2008-11-27 Rambus Inc. Method and apparatus for determining a calibration signal
US8275027B2 (en) 2007-06-12 2012-09-25 The Board Of Trustees Of The Leland Stanford Junior University Multi-mode transmitter
KR100892337B1 (ko) * 2007-08-29 2009-04-08 주식회사 하이닉스반도체 출력드라이버
US7619448B2 (en) 2007-12-17 2009-11-17 Omnivision Technologies, Inc. Replica bias circuit for high speed low voltage common mode driver
KR100936445B1 (ko) 2008-01-11 2010-01-13 한국과학기술원 고속 직렬-병렬 변환시스템 및 방법
US8253442B2 (en) 2008-03-31 2012-08-28 Micron Technology, Inc. Apparatus and method for signal transmission over a channel
KR100897302B1 (ko) 2008-04-10 2009-05-14 주식회사 하이닉스반도체 데이터 라인 터미네이션 회로
US20090289668A1 (en) 2008-05-23 2009-11-26 Arm Limited Output driver circuit for an integrated circuit
US7961532B2 (en) 2008-06-27 2011-06-14 Rambus Inc. Bimodal memory controller
KR100937951B1 (ko) 2008-09-05 2010-01-21 주식회사 하이닉스반도체 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치
US7782113B2 (en) 2008-11-24 2010-08-24 United Microelectronics Corp. Level shifter adaptive for use in a power-saving operation mode
US20100157644A1 (en) 2008-12-19 2010-06-24 Unity Semiconductor Corporation Configurable memory interface to provide serial and parallel access to memories
US7919984B2 (en) 2008-12-31 2011-04-05 Intel Corporation System and apparatus of reconfigurable transceiver design for multi-mode signaling
US8253440B2 (en) 2009-08-31 2012-08-28 Intel Corporation Methods and systems to calibrate push-pull drivers
US8222925B2 (en) 2009-09-29 2012-07-17 Ralink Technology Corp. Multimode Ethernet line driver
US8510487B2 (en) 2010-02-11 2013-08-13 Silicon Image, Inc. Hybrid interface for serial and parallel communication

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7093041B2 (en) * 2001-12-20 2006-08-15 Lsi Logic Corporation Dual purpose PCI-X DDR configurable terminator/driver
US6930507B2 (en) * 2003-07-10 2005-08-16 International Business Machines Corporation Thevenins receiver
US20060017470A1 (en) * 2004-07-21 2006-01-26 Park Sung K Low power high performance inverter circuit
US20070252624A1 (en) * 2006-04-28 2007-11-01 Young-Soo Sohn Output driver having pre-emphasis capability
US20080284466A1 (en) * 2007-05-18 2008-11-20 Cranford Jr Hayden Clavie Driver Circuit
US20100097094A1 (en) * 2008-10-21 2010-04-22 Samsung Electronics Co., Ltd. Output circuit having variable output voltage swing level
US20110260756A1 (en) * 2010-04-21 2011-10-27 STMicroelectronis SA Buffer Circuit for a Capacitive Load of High Value
TW201304417A (zh) * 2011-06-30 2013-01-16 Silicon Image Inc 單端可建置式多模式驅動器

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