TW201803272A - 包括緩衝器電路之半導體裝置 - Google Patents

Abstract

本發明揭示一種裝置，其包含：一電力供應線；一輸出端子；一電路，其經組態以對一第一信號及一第二信號執行一邏輯運算以產生一第三信號；第一電晶體；第二電晶體及第三電晶體。該第一電晶體耦合於該電力供應線與該輸出端子之間且包含供應有該第三信號之一控制閘極。該第二電晶體及該第三電晶體串聯耦合於該電力供應線與該輸出端子之間。該第二電晶體包含供應有該第一信號之一控制閘極且該第三電晶體包含供應有不同於該第一信號、該第二信號及該第三信號之各者之一第四信號之一控制閘極。

Description

包括緩衝器電路之半導體裝置

本發明係關於一種半導體裝置，且特定言之，本發明係關於具有包含彼此並聯連接之複數個輸出驅動器之一緩衝器電路之一半導體裝置。

如美國專利第6208168號及美國專利第7961001號中所揭示，用於驅動輸出端子之一緩衝器電路包含彼此並聯連接之複數個輸出驅動器。此組態使得藉由選擇基於一阻抗碼而被啟動之一輸出驅動器來精細調整自一輸出端子輸出之一信號之阻抗成為可能。

一種根據本發明之一實施例之實例性設備可為一裝置，其包含：一電力供應線；一輸出端子；一電路；一第一電晶體，其耦合於該電力供應線與該輸出端子之間；及第二電晶體及第三電晶體，其等串聯耦合於該電力供應線與該輸出端子之間。該電路可對一第一信號及一第二信號執行一邏輯運算來提供一第三信號。該第一電晶體可包含接收該第三信號之一控制閘極。該第二電晶體可包含接收該第一信號之一控制閘極。該第三電晶體可包含接收不同於該第一信號、該第二信號及該第三信號之各者之一第四信號之一控制閘極。 另一種根據本發明之一實施例之實例性設備可為一裝置，其包含：一輸出端子；一校準電路，其可提供一阻抗碼；一電路，其可基於一資料信號及該阻抗碼來提供一控制信號；及一輸出緩衝器。該輸出緩衝器可回應於包含可接收該控制信號之一控制閘極之一第一電晶體而驅動該輸出端子。該輸出緩衝器可回應於包含可接收該資料信號之一控制閘極之一第二電晶體及包含可接收該阻抗碼之一控制閘極之一第三電晶體的一組合而進一步驅動該輸出端子，該第二電晶體及該第三電晶體彼此串聯耦合。 另一種根據本發明之一實施例之實例性設備可為一裝置，其包含：一電力供應線；一輸出端子；第一電晶體、第二電晶體及第三電晶體，其等串聯設置於該電力供應線與該輸出端子之間。該第一電晶體可包含可接收一資料信號之一控制閘極。該第二電晶體可包含可接收一阻抗碼之一控制閘極。該第三電晶體可包含可接收一固定電壓電位之一控制閘極。

相關申請案之交叉參考 本申請案係基於2016年6月1日申請之日本專利申請案第2016-109861號且主張該案之優先權權利，該案之全部內容以引用的方式併入本文中。 將在下文中參考附圖來詳細解釋本發明之各種實施例。下列詳細描述參考藉由圖解說明來展示其中可實踐本發明之特定態樣及實施例的附圖。足夠詳細地描述此等實施例以使熟悉技術者能夠實踐本發明。可利用其他實施例且可在不背離本發明之範疇的情況下作出結構、邏輯及電性變動。本文中所揭示之各種實施例未必相互排斥，此係因為一些所揭示實施例可與一或多個其他所揭示實施例組合以形成新實施例。 圖1係用於解釋一半導體裝置之一輸出電路之組態之一方塊圖。 圖1中所展示之輸出電路係用於驅動充當一輸出端子之一DQ墊4之一電路。一上拉輸出緩衝器3P及一下拉輸出緩衝器3N連接至DQ墊4。如圖2中所展示，上拉輸出緩衝器3P包含彼此並聯連接之複數個上拉單元11、12、13...1n。下拉緩衝器3N包含彼此並聯連接之複數個下拉單元21、22、23...2n。上拉單元11、12、13、...1n彼此並聯連接於一電力供應電位VDDQ供應至其之一電力供應線V2與一DQ墊4之間。下拉單元21、22、23...2n彼此並聯連接與一接地電位VSSQ供應至其之一電力供應線V1與DQ墊4之間。可將上拉單元11、12、13...1n之阻抗設定成互相相同或可加權其至少一部分。依相同方式，可將下拉單元21、22、23...2n之阻抗設定成互相相同或可加權其至少一部分。 如稍後將詳細描述，此等上拉單元11、12、13、...、1n及下拉單元21、22、23...2n之各者具有其中複數個輸出驅動器彼此並聯連接之一組態。該等輸出驅動器之各者由定位於前一級之ZQ選擇器2P及2N啟動。ZQ選擇器2P藉由控制上拉輸出緩衝器3P來調整上拉單元11、12、13...1n之阻抗。ZQ選擇器2N藉由控制下拉輸出緩衝器3N來調整下拉單元21、22、23...2n之阻抗。ZQ選擇器2P基於自一校準電路5供應之一阻抗碼ZQP來進行阻抗調整。由ZQ選擇器2N基於自校準電路5供應之一阻抗碼ZQN來進行阻抗調整。校準電路5 (其連接至一ZQ墊6)回應於一校準命令而藉由參考ZQ墊6之阻抗來產生阻抗碼ZQP及ZQN。 驅動器強度選擇器1P及1N分別設置於ZQ選擇器2P及2N之前級。驅動器強度選擇器1P係用於選擇應啟動上拉單元11、12、13...1n之何者(應啟動多少單元)之一電路。驅動器強度選擇器1N係用於選擇應啟動下拉單元21、22、23...2n之何者(應啟動多少單元)之一電路。基於自一模式暫存器7供應之一模式信號MD來選擇驅動器強度選擇器1P或1N。可藉由一使用者之操作來重新寫入模式暫存器7之設定內容；因此，可藉由一所要驅動器強度來操作上拉輸出緩衝器3P及下拉輸出緩衝器3N。將指示待自DQ墊4輸出之資料之邏輯位準之內部資料DATA供應至驅動器強度選擇器1P及1N。 圖16係用於解釋根據本實施例之一半導體裝置之整個組態之一方塊圖。 如圖16中所展示，除上述DQ墊4及ZQ墊6之外，一半導體裝置100包含作為一外部端子之一CA墊8。CA墊8係一命令位址信號外部輸入至其之外部端子。透過一命令位址輸入區塊101將輸入至CA墊8之命令位址信號供應至一命令位址控制電路102。命令位址控制電路102將命令位址信號之一列位址供應至一列解碼器103，且將命令位址信號之一行位址供應至一行解碼器104。再者，將包含於命令位址信號CA中之一模式信號供應至模式暫存器7。 半導體裝置100包含一記憶體胞陣列105。記憶體胞陣列105包含複數個字線WL及複數個位元線BL，其中記憶體胞MC配置於其等各自交叉點處。由列解碼器103選擇字線WL，且由行解碼器104選擇位元線BL。由列解碼器103及行解碼器104選擇之記憶體胞MC電連接至一輸入/輸出電路區塊106。輸入/輸出電路區塊106包含上述驅動器強度選擇器1P及1N及ZQ選擇器2P及2N，及上拉輸出緩衝器3P及下列輸出緩衝器3N。 接著，下列描述將討論ZQ選擇器2N及下拉單元21之電路組態。 在此情況中，在解釋本實施例之ZQ選擇器2N及下拉單元21之電路組態之前，將解釋根據一先前技術之一ZQ選擇器2N及一下拉單元21之電路組態。 圖3展示根據先前技術之下拉單元21之電路圖。 圖3中之下拉單元21具有其中複數個輸出驅動器30至36彼此並聯連接之一組態。輸出驅動器30至35係依2次冪加權阻抗之輸出驅動器，且分別由自ZQ選擇器2N供應之控制信號D＜0＞至D＜5＞控制。另一方面，無關於控制信號D＜0＞至D＜5＞而打開/關閉輸出驅動器36 (其係用於偏壓一電阻值之一驅動器)。在其中當內部資料DATA於一讀取操作時被設定成一低位準輸出時的情況中，控制信號D＜0＞至D＜5＞之各者之值與阻抗碼ZQN之值重合。 輸出驅動器30包含彼此串聯連接於DQ墊4與電力供應線V1之間的八個N通道類型MOS電晶體N01至N08。將自ZQ選擇器2N供應之控制信號D＜0＞供應至電晶體N01之閘極電極。其他電晶體N02至N08之閘極電極依一固定方式接收相同於在啟動控制信號D＜0＞時所使用之一電位的一電力供應電位以便總是保持「接通」。因此，在啟動時，輸出驅動器30之阻抗變成高達單一電晶體之阻抗的8倍。 輸出驅動器31包含彼此串聯連接於DQ墊4與電力供應線V1之間的四個N通道類型MOS電晶體N11至N14。電晶體N11之閘極電極接收自ZQ選擇器2N供應之控制信號D＜1＞。其他電晶體N12至N14之閘極電極依一固定方式接收相同於在啟動控制信號D＜1＞時所使用之一電位的一電力供應電位以便總是保持「接通」。因此，在啟動時，輸出驅動器31之阻抗變成高達單一電晶體之阻抗的4倍。 輸出驅動器32包含彼此串聯連接於DQ墊4與電力供應線V1之間的兩個N通道類型MOS電晶體N21及N22。電晶體N21之閘極電極接收自ZQ選擇器2N供應之控制信號D＜2＞。另一電晶體N22之閘極電極依一固定方式接收相同於在啟動控制信號D＜2＞時所使用之一電位的一電力供應電位以便總是保持「接通」。因此，在啟動時，輸出驅動器32之阻抗變成高達單一電晶體之阻抗的2倍。 輸出驅動器33包含串聯連接於DQ墊4與電力供應線V1之間的一個N通道類型MOS電晶體N31。電晶體N31之閘極電極接收自ZQ選擇器2N供應之控制信號D＜3＞。因此，在啟動時，輸出驅動器33之阻抗相同於單一電晶體之阻抗。 輸出驅動器34包含彼此並聯連接於DQ墊4與電力供應線V1之間的兩個N通道類型MOS電晶體N41及N42。電晶體N41及N42之閘極電極接收自ZQ選擇器2N供應之控制信號D＜4＞。因此，在啟動時，輸出驅動器34之阻抗變成單一電晶體之阻抗之1/2。 輸出驅動器35包含彼此並聯連接於DQ墊4與電力供應線V1之間的四個N通道類型MOS電晶體N51至N54。電晶體N51至N54之閘極電極接收自ZQ選擇器2N供應之控制信號D＜5＞。因此，在啟動時，輸出驅動器35之阻抗變成單一電晶體之阻抗之1/4。 諸如構成輸出驅動器30至35之此等電晶體之通道長度及通道寬度之電晶體大小互相相同。 輸出驅動器36包含具有一大電晶體大小之一N通道類型MOS電晶體N61，其連接於DQ墊4與電力供應線V1之間。將用於啟動下拉輸出緩衝器3N之一選擇信號X供應至電晶體N61之閘極電極。選擇信號X係當內部資料DATA在一讀取操作時被設定成一低位準輸出時被啟動之一信號。因此，在其中當內部資料DATA被設定成低位準輸出時的情況中，無關於控制信號D＜0＞至D＜5＞而啟動輸出驅動器36。 圖4係展示根據先前技術之一ZQ選擇器2N之一電路圖。 圖4中之ZQ選擇器2N包含：一驅動器76，其用於緩衝下拉資料DATAN；六個傳遞閘極70至75，其等與驅動器76之輸出節點並聯連接；及位準保持電晶體70R至75R，其等連接至傳遞閘極70至75之各自輸出節點且在傳遞閘極70至75之任一者關閉時將其輸出節點之電位固定於一非啟動位準。下拉資料DATAN形成當內部資料DATA在一讀取操作時被設定成一低位準輸出時被啟動之一信號。傳遞閘極70至75之各者係一N通道類型MOS電晶體，且形成阻抗碼ZQN之控制信號DP＜0＞至DP＜5＞被分別供應至各自閘極電極。位準保持電晶體70R至75R分別接受控制信號DP＜0＞至DP＜5＞之反相邏輯信號DPB＜0＞ 至DPB＜5＞。將傳遞閘極70至75之輸出分別用作控制信號D＜0＞至D＜5＞。事實上，將驅動器76之輸出信號用作選擇信號X。 當啟動下拉資料DATAN時，基於構成阻抗碼ZQN之控制信號DP＜0＞至DP＜5＞之值來啟動輸出驅動器30至36之一者或兩者或多者使得DQ墊4被驅動成低位準(VSSQ)。因此，藉由阻抗碼ZQP來精細調整單一下拉單元21之阻抗。 由於圖4中所展示之ZQ選擇器2N簡單使用傳遞閘極70至75，所以驅動器76之扇出受阻抗碼ZQP大幅波動。為此，輸出資料波形之螺旋速率、控制信號DP＜0＞至DP＜5＞之傳播延遲、波形失真度等等取決於阻抗碼而大幅波動。再者，由於幾乎無法忽略傳遞閘極70至75之電阻值，且由於位準保持電晶體70R至75R亦用作電容負載，所以需要增大驅動器76之大小來實現透過傳遞閘極70至75具有一快螺旋速率之一波形，其中結果係：電流消耗非所要地增大。 圖5係展示根據一第二先前技術之一ZQ選擇器2N之一電路圖。 圖5中所展示之ZQ選擇器2N包含用於緩衝下拉資料DATAN之「及」閘電路80至85及一驅動器86。「及」閘電路80至85之各者之輸入節點之一者接收下拉資料DATAN。「及」閘電路80至85之各者之其他輸入節點分別接收形成阻抗碼ZQN之控制信號DP＜0＞至DP＜5＞。將「及」閘電路80至85之輸出分別用作控制信號D＜0＞至D＜5＞。再者，將驅動器86之輸出信號用作選擇信號X。 依相同於使用圖4中所展示之ZQ選擇器2N的情況中之方式，當啟動下拉資料DATAN時，基於構成阻抗碼ZQN之控制信號DP＜0＞至DP＜5＞之值來啟動輸出驅動器30至36之一者或兩者或多者使得DQ墊4被驅動成低位準(VSSQ)。因此，藉由阻抗碼ZQP來精細調整單一下拉單元21之阻抗。 由於圖5中所展示之ZQ選擇器2N具有指派有「及」閘電路80至85之控制信號D＜0＞至D＜5＞，所以此結構允許消除使用圖4中所展示之ZQ選擇器2N之情況中出現之上述問題。明確而言，在圖5所展示之ZQ選擇器2N中，藉由增大「及」閘電路85之驅動能力高達兩倍且藉由使用虛設閘極電容DG0至DG3來使「及」閘電路80至85之扇出彼此重合。 更明確而言，在使用輸出驅動器34作為一參考的情況中，與用於驅動此之「及」閘電路84相比，用於驅動輸出驅動器30至33之「及」閘電路80至83之扇出變小，而相比而言，用於驅動輸出驅動器35之「及」閘電路85之扇出變大。此係因為：形成該參考之輸出驅動器34由兩個電晶體N41及N42之並聯電路構成，使得控制信號D＜4＞被供應至兩個閘極電極，而控制信號D＜0＞至D＜3＞被分別供應至一單一閘極電極，其中控制信號D＜5＞被供應至四個閘極電極。 為了消除此一差異，圖5中所展示之ZQ選擇器2N經設計使得虛設電容DG0至DG3分別連接至「及」閘電路80至83之輸出節點，其中「及」閘85之驅動能力高達「及」閘電路84之驅動能力的兩倍。虛設閘極電容DG0至DG3之各者係MOS電晶體之一閘極電容(MOS電容)，且其電晶體大小相同於構成輸出驅動器30至35之電晶體之各者之電晶體大小。 因此，由於使「及」閘電路80至85之扇出互相重合，所以此允許消除由圖4中所展示之ZQ選擇器2N產生之問題。然而，由於圖5中所展示之ZQ選擇器2N需要用於對準扇出之大量虛設閘極電容，所以結果係：電流消耗增大。此問題隨著構成下拉單元21之輸出驅動器之數目增大而變得顯而易見。因此，需要能夠減小所要虛設閘極電容之數目的一電路組態，同時使扇出彼此重合。 圖6係展示根據一第一實施例之一下拉單元21之一電路圖。 如圖6中所展示，依相同於圖3所展示之下拉單元21中之方式，其下拉單元21具有其中複數個輸出驅動器30至36彼此並聯連接之一組態。輸出驅動器30至35係其中依2次冪加權阻抗之輸出驅動器，且分別由自ZQ選擇器2N供應之控制信號C＜0＞至C＜2＞及D＜3＞至D＜5＞控制。另一方面，無關於控制信號C＜0＞至C＜2＞及D＜3＞至D＜5＞而打開/關閉輸出驅動器36 (其係用於偏壓一電阻值之一驅動器)。 輸出驅動器30包含彼此串聯連接於DQ墊4與電力供應線V1之間的八個N通道類型MOS電晶體N01至N08。電晶體N01之閘極電極接收一選擇信號X。電晶體N02之閘極電極接收自ZQ選擇器2N供應之一控制信號C＜0＞。其他電晶體N03至N08之閘極電極依一固定方式接收相同於在啟動選擇信號X及控制信號C＜0＞時所使用之一電位的一電力供應電位以便總是保持「接通」。因此，在啟動時，輸出驅動器30之阻抗變成高達單一電晶體之阻抗的8倍。 輸出驅動器31包含彼此串聯連接於DQ墊4與電力供應線V1之間的四個N通道類型MOS電晶體N11至N14。電晶體N11之閘極電極接收選擇信號X。電晶體N12之閘極電極接收自ZQ選擇器2N供應之一控制信號C＜1＞。其他電晶體N13及N14之閘極電極依一固定方式接收相同於在啟動選擇信號X及控制信號C＜1＞時所使用之一電位的一電力供應電位以便總是保持「接通」。因此，在啟動時，輸出驅動器31之阻抗變成高達單一電晶體之阻抗的4倍。 輸出驅動器32包含彼此串聯連接於DQ墊4與電力供應線V1之間的兩個N通道類型MOS電晶體N21及N22。電晶體N21之閘極電極接收選擇信號X。電晶體N22之閘極電極接收自ZQ選擇器2N供應之一控制信號C＜2＞。因此，在啟動時，輸出驅動器32之阻抗變成高達單一電晶體之阻抗的2倍。 輸出驅動器33至36之各者之組態相同於圖3中所展示之下拉單元21之組態。因此，在啟動時，將輸出驅動器33至35之阻抗分別設定成等於單一電晶體之阻抗、單一電晶體之阻抗之1/2及單一電晶體之阻抗之1/4。形成輸出驅動器30至35之此等電晶體之電晶體大小互相相同。再者，在當內部資料DATA被設定成低位準輸出時的情況中，無關於控制信號D＜0＞至D＜5＞而啟動輸出驅動器36。 圖7係展示根據第一實施例之一ZQ選擇器2N之一電路圖。 圖7中所展示ZQ選擇器2N包含「及」閘電路83至85及用於緩衝下拉資料DATAN之一驅動器86。即，此對應於其中自圖5中所展示之第二參考實例之ZQ選擇器2N省略「及」閘電路80至82及虛設閘極電容DG0至DG2的一組態。「及」閘電路83至85之各者之輸入節點之一者接收下拉資料DATAN。其他輸入節點分別接收形成阻抗碼ZQN之控制信號DP＜3＞至DP＜5＞。將「及」閘電路83至85之輸出分別用作控制信號D＜3＞至D＜5＞。再者，將驅動器86之輸出信號用作選擇信號X。此外，事實上，將形成阻抗碼ZQN之控制信號DP＜0＞至DP＜2＞分別用作控制信號C＜0＞至C＜2＞。 在啟動控制信號D＜3＞至D＜5＞之各者時依相同於早前所解釋之方式進行下拉單元21之運算。另一方面，在啟動控制信號C＜0＞至C＜2＞之各者時之下拉單元21之運算對應於使用對應輸出驅動器30至32之各者中之選擇信號X之一「及」運算。即，在將控制信號C＜0＞及選擇信號X兩者設定成高位準時啟動輸出驅動器30。在將控制信號C＜1＞及選擇信號X兩者設定成高位準時啟動輸出驅動器31。在將控制信號C＜2＞及選擇信號X兩者設定成高位準時啟動輸出驅動器32。 由於協同選擇信號X啟動控制信號C＜0＞至C＜2＞，所以在其中將控制信號C＜0＞至C＜2＞設定成高位準之週期期間亦總是將選擇信號X設定成高位準。 由於控制信號C＜0＞至C＜2＞輸入至其之電晶體N02、N12及N22與選擇信號輸入至其之電晶體N01、N11及N21分別串聯連接，所以輸出驅動器30至32之操作時序實質上由選擇信號X判定。為此，只要控制信號C＜0＞至C＜2＞之各者之轉變時序比選擇信號X之轉變時序快，則無需使控制信號C＜0＞至C＜2＞之轉變時序與控制信號D＜3＞至D＜5＞之轉變時序重合；因此，事實上，將控制信號DP＜0＞至DP＜2＞用作控制信號C＜0＞至C＜2＞。 因此，在本實施例中，根據圖5中所展示之第二參考實例之ZQ選擇器2N所需之虛設閘極電容DG0至DG2變得不必要。更明確而言，假設形成輸出驅動器36之一電晶體N61之閘極電容係A且構成輸出驅動器30至35之電晶體之各者之閘極電容係B，則根據圖5中所展示之第二參考實例之ZQ選擇器2N需要驅動總共A + 14B之一閘極電容；相比而言，根據圖7中所展示之第一實施例之ZQ選擇器2N僅需要驅動總共A + 11B之一閘極電容。換言之，可減小對應於3閘極之閘極電容。再者，由於構成輸出驅動器30至35之電晶體之大小係互相相同的，所以幾乎不存在由生產偏差或其類似者引起之阻抗之任何偏差。 參考圖8及圖9，一般化且解釋第一實施例之效應。 圖8係展示根據圖3及圖5中所展示之先前技術之電路之一般化電路之一視圖。由於添加虛設閘極電容以藉由將2ⁿ 用作其除數來相對於輸出驅動器之一驅動操作而對準扇出，所以在圖8中，輸出驅動器及虛設閘極電容之閘極電極應具有2^a 之一總和。相對於由縱向堆疊輸出驅動器構成之k個閘極，由於驅動操作由1 (= 2⁰ )個閘極進行，所以將對應於(2^a – 2⁰ )個閘極之虛設閘極連接至1 (= 2⁰ )個閘極。亦相對於單獨定位之1個閘極，由於驅動1 (= 2⁰ )個閘極，所以將對應於(2^a – 2⁰ )個閘極之虛設閘極連接至1 (= 2⁰ )個閘極。在高達一數位之一級中，由於驅動輸出驅動器之2 (= 2¹ )個閘極，所以將對應於(2^a – 2¹ )個閘極之虛設閘極連接至2 (= 2¹ )個閘極。此等數位升高程序總共繼續一次。在當進一步一次進行數位升高程序時的情況中，由於驅動2^a 個閘極，所以結果係：所要虛設閘極變成0。在上一數位中，驅動器之數目依2ⁿ 之除數增大。再者，一電阻值偏壓驅動器驅動電晶體N61。 圖9係展示根據圖6及圖7中所展示之實施例之電路之一般化電路之一視圖。由於添加虛設閘極電容以藉由將2ⁿ 用作其除數來相對於輸出驅動器之一驅動操作而對準扇出，所以在圖9中，輸出驅動器及虛設閘極電容之閘極電極應具有2^a 之一總和。將k個縱向堆疊閘極相容地用作選擇器。輸出驅動器之元件之數目未增大。當自DQ墊4觀看時，接腳電容未增大。相容地使用電阻值偏壓驅動器來驅動對應於資料之信號，且由於可自由地改變驅動器之大小，所以無需虛設閘極電容。隨後程序相同於圖9中所展示之程序，且相對於單獨定位之1個閘極，由於驅動1 (= 2⁰ )個閘極，所以將對應於(2^a – 2⁰ )個閘極之虛設閘極連接至1 (= 2⁰ )閘極。在高達一數位之一級中，由於驅動2 (= 2¹ )個閘極，所以將對應於(2^a – 2¹ )個閘極之虛設閘極連接至2 (= 2¹ )個閘極。此等數位升高程序總共繼續一次。在當進一步一次進行數位升高程序時的情況中，由於驅動2^a 個閘極，所以結果係：所要虛設閘極變成0。在上一數位中，驅動器之數目依2ⁿ 之除數增大。再者，一電阻值偏壓驅動器驅動一(A + k)編號之閘極。 相對於圖8之組態而在圖9之組態中所驅動之閘極之減小數目由k × 2^a – k = k × (2^a – 1)表示。此係本實施例中所有益地保留或減小之閘極之數目。此如圖10中之一接線圖所繪示。由於經縱向堆疊以減小校準調整之粒度之閘極之數字k增大，所以待有益地保留或減小之閘極之數目成比例地增大，且當單元驅動器接收以減小電流之數字a被設定成一較高值時，待有益地保留之閘極之數目與由單元驅動器接收之閘極2^a 之數目成比例地增大。另外，儘管當虛設閘極之數目係0 (a = 0)或待縱向堆疊之閘極之數目係0 (k = 0)時未獲得有益保留之閘極，但考量增大精確度而需要a ≠ 0及k ≠ 0。 圖11係展示根據一第二實施例之一下拉單元21之一電路圖。 與圖6中所展示之下拉單元21相比，圖11中所展示之此下拉單元21在輸出驅動器33之組態中係不同的。由於其他組態相同於圖6中所展示之第一實施例之下拉單元21之組態，所以相同元件由相同元件符號指示，且省略重複解釋。 輸出驅動器33包含由彼此串聯連接於DQ墊4與電力供應線V1之間之兩個N通道類型MOS電晶體N31及N32組成的一子驅動器及由彼此串聯連接於DQ墊4與電力供應線V1之間之兩個N通道類型MOS電晶體N33及N34組成的一子驅動器。電晶體N31及N33之各者之閘極電極接收一選擇信號X。電晶體N32及N34之各者之閘極電極接收自ZQ選擇器2N供應之一控制信號C＜3＞。因此，在啟動時，輸出驅動器33之阻抗實質上與單一電晶體之阻抗重合。 圖12係展示根據第二實施例之一ZQ選擇器2N之一電路圖。 圖12中所展示之ZQ選擇器2N不同於根據圖7中所展示之第一實施例之ZQ選擇器2N，其在於：圖12中所展示之ZQ選擇器2N省略「及」閘電路83及虛設閘極電容DG3。由於其他組態相同於圖7中所展示之ZQ選擇器2N之組態，所以相同元件由相同元件符號指示，且省略重複解釋。 在圖12所展示之ZQ選擇器2N中，事實上，將形成阻抗碼ZQN之控制信號DP＜0＞至DP＜3＞用作控制信號C＜0＞至C＜3＞。依此方式，在本實施例中，無虛設閘極電容用於ZQ選擇器2N中。 在本實施例中，由於具有一單一電晶體之一阻抗之輸出驅動器33由彼此並聯連接之兩個子驅動器構成，且亦相對於輸出驅動器33，所以可依相同於輸出驅動器30至32中之方式使用選擇信號X。即，在將控制信號C＜3＞及選擇信號X兩者設定成高位準時啟動輸出驅動器33。 在本實施例中，根據圖5中所展示之第二參考實例之ZQ選擇器2N所需之全部虛設電容DG0至DG3變得不必要。更明確而言，假設形成輸出驅動器36之一電晶體N61之閘極電容係A且形成輸出驅動器30至35之電晶體之各者之閘極電容係B，則在根據圖5中所展示之第二參考實例之ZQ選擇器2N的情況中，需要驅動總共A + 14B之閘極電容；相比而言，在根據圖12中所展示之第二實施例之ZQ選擇器2N的情況中，僅需要驅動總共A + 11B之閘極電容。即，可減小對應於3個閘極之閘極電容。另外，無待自第一實施例之閘極電容驅動之閘極電容之差異的原因係：儘管藉由省略「及」閘83來減小對應於2B個閘極之負載，但驅動器86之負載增大達對應於2B個閘極之一部分。 參考圖13，一般化且解釋第二實施例之效應。 如圖13中所展示，本實施例旨在改良驅動輸出驅動器之複數個閘極且亦具有虛設閘極之a個驅動器。電阻值偏壓驅動器經允許以替代已驅動輸出驅動器之1 (=2⁰ )個閘極的驅動器來驅動具有一2級縱向堆疊組態之2 (=2 × 2⁰ )個閘極，且經允許以替代已驅動輸出驅動器之2 (=2¹ )個閘極之驅動器來驅動具有一2級縱向堆疊組態之4 (=2 × 2¹ )個閘極。換言之，驅動器替代已驅動輸出驅動器之2^{(a – 1)} 個閘極的驅動器來驅動具有一2級縱向堆疊組態之2 × 2^{(a – 1)} 個閘極使其總共驅動2 × 2^{(a – 1)} 個閘極。由待省略之驅動器驅動之閘極之數目對應於a × 2^a ，且在此部分處所驅動之閘極之減小數目由a × 2^a – 2 × (2^a – 1) = (a – 2) × 2^a + 2表示。此對應於由本實施例最新有益地保留之閘極之數目。此如圖14之接線圖所繪示。直至a = 1，不存在保留閘極；然而，當其變成2或更多時，有益保留之閘極之數目呈指數增大。此意謂：只要用於輸出緩衝器之MOS之遞增、面積之遞增及接腳電容之遞增在可容許範圍內，則可使用少量電流來設計裝置。 圖15係展示根據一第三實施例之一上拉單元11之一電路圖。 如圖15中所展示，根據本實施例之上拉單元11具有其中複數個輸出驅動器40至46彼此並聯連接之一組態。輸出驅動器40至45係其中依2次冪加權阻抗之輸出驅動器，且分別由自一ZQ選擇器2P供應之控制信號C＜0＞至C＜2＞及D＜3＞至D＜5＞控制。另一方面，無關於控制信號C＜0＞至C＜2＞及D＜3＞至D＜5＞而打開/關閉輸出驅動器46 (其係用於偏壓一電阻值之一驅動器)。 輸出驅動器40包含彼此串聯連接於DQ墊4與電力供應線V2之間的兩個N通道類型MOS電晶體N01及N02。電晶體N02之閘極電極接收一選擇信號X。電晶體N01之閘極電極接收自ZQ選擇器2P供應之控制信號C＜0＞。電晶體N01及N02之大小係一基準大小的1/2。因此，在啟動時，輸出驅動器40之阻抗變成高達具有基準大小之單一電晶體之阻抗的4倍。 輸出驅動器41包含彼此串聯連接於DQ墊4與電力供應線V2之間的兩個N通道類型MOS電晶體N11及N12。電晶體N12之閘極電極接收選擇信號X。電晶體N11之閘極電極接收自ZQ選擇器2P供應之控制信號C＜1＞。電晶體N11及N12之大小係基準大小。因此，在啟動時，輸出驅動器41之阻抗變成高達具有基準大小之單一電晶體之阻抗的2倍。 輸出驅動器42包含由彼此串聯連接於DQ墊4與電力供應線V2之間之兩個N通道類型MOS電晶體N21及N22組成的一子驅動器及由彼此串聯連接於DQ墊4與電力供應線V2之間之兩個N通道類型MOS電晶體N23及N24組成的一子驅動器。電晶體N22及N24之各者之閘極電極接收選擇信號X。電晶體N21及N23之各者之閘極電極接收自ZQ選擇器2P供應之一控制信號C＜2＞。電晶體N21及N24之大小係基準大小。因此，在啟動時，輸出驅動器42之阻抗等於具有基準大小之單一電晶體之阻抗。 輸出驅動器43包含連接於DQ墊4與電力供應線V2之間的一N通道類型MOS電晶體N31。電晶體N31之閘極電極接收自ZQ選擇器2P供應之一控制信號D＜3＞。電晶體N31之大小係兩倍基準大小。因此，在啟動時，輸出驅動器43之阻抗係具有基準大小之單一電晶體之阻抗的1/2。 輸出驅動器44包含彼此並聯連接於DQ墊4與電力供應線V2之間的兩個N通道類型MOS電晶體N41及N42。電晶體N41及N42之各者之閘極電極接收自ZQ選擇器2P供應之一控制信號D＜4＞。電晶體N41及N42之大小係兩倍基準大小。因此，在啟動時，輸出驅動器44之阻抗係具有基準大小之單一電晶體之阻抗的1/4。 輸出驅動器45包含彼此並聯連接於DQ墊4與電力供應線V2之間的四個N通道類型MOS電晶體N51至N54。電晶體N51至N54之各者之閘極電極接收自ZQ選擇器2P供應之一控制信號D＜5＞。電晶體N51至N54之大小係兩倍基準大小。因此，在啟動時，輸出驅動器45之阻抗係具有基準大小之單一電晶體之阻抗之1/8。 輸出驅動器46包含具有一大電晶體大小之一N通道類型MOS電晶體N61，其連接於DQ墊4與電力供應線V1之間。將選擇信號X供應至電晶體N61之閘極電極。 ZQ選擇器2P可具有相同於圖7中所展示之ZQ選擇器2N之電路組態的電路組態。因此，可獲得相同於第一實施例之效應的效應，且可減小形成上拉單元11之電晶體之數目。 因此，已描述本發明之較佳實施例；然而，本發明不受限於上述實施例，且毋庸置疑，可在不背離本發明之主旨之一範疇內作出各種修改。 例如，在上述實施例中，下拉單元21具有圖6或圖11中所展示之電路組態，且上拉單元11具有圖15中所展示之電路組態；然而，上拉單元11亦可具有圖6或圖11中所展示之電路組態。在此情況中，上拉單元11可由P通道類型MOS電晶體構成。

1N‧‧‧驅動器強度選擇器
1n‧‧‧上拉單元
1P‧‧‧驅動器強度選擇器
2N‧‧‧ZQ選擇器
2n‧‧‧下拉單元
2P‧‧‧ZQ選擇器
3N‧‧‧下拉輸出緩衝器
3P‧‧‧上拉輸出緩衝器
4‧‧‧DQ墊
5‧‧‧校準電路
6‧‧‧ZQ墊
7‧‧‧模式暫存器
8‧‧‧CA墊
11‧‧‧上拉單元
12‧‧‧上拉單元
13‧‧‧上拉單元
21‧‧‧下拉單元
22‧‧‧下拉單元
23‧‧‧下拉單元
30至36‧‧‧輸出驅動器
40至46‧‧‧輸出驅動器
70至75‧‧‧傳遞閘極
70R至75R‧‧‧位準保持電晶體
76‧‧‧驅動器
80至85‧‧‧「及」閘電路
86‧‧‧驅動器
100‧‧‧半導體裝置
101‧‧‧命令位址輸入區塊
102‧‧‧命令位址控制電路
103‧‧‧列解碼器
104‧‧‧行解碼器
105‧‧‧記憶體胞陣列
106‧‧‧輸入/輸出電路區塊
BL‧‧‧位元線
C＜0＞至C＜3＞‧‧‧控制信號
D＜0＞至D＜5＞‧‧‧控制信號
DATA‧‧‧內部資料
DATAN‧‧‧下拉資料
DG0至DG3‧‧‧虛設閘極電容
DP＜0＞至DP＜5＞‧‧‧控制信號
DPB＜0＞至DPB＜5＞‧‧‧反相邏輯信號
MD‧‧‧模式信號
N01至N08‧‧‧N通道類型MOS電晶體
N11至N14‧‧‧N通道類型MOS電晶體
N21至N22‧‧‧N通道類型MOS電晶體
N31至N34‧‧‧N通道類型MOS電晶體
N41至N42‧‧‧N通道類型MOS電晶體
N51至N54‧‧‧N通道類型MOS電晶體
N61‧‧‧N通道類型MOS電晶體
V1‧‧‧電力供應線
V2‧‧‧電力供應線
VDDQ‧‧‧電力供應電位
VSSQ‧‧‧接地電位
WL‧‧‧字線
X‧‧‧選擇信號
ZQN‧‧‧阻抗碼
ZQP‧‧‧阻抗碼

圖1係用於解釋一半導體裝置之一輸出電路之一組態之一方塊圖。 圖2展示用於上拉之一輸出緩衝器及用於下拉之一輸出緩衝器3N之電路圖。 圖3展示根據一先前技術之一下拉單元之一電路圖。 圖4展示根據一先前技術之一ZQ選擇器之一電路圖。 圖5展示根據一先前技術之一ZQ選擇器之一電路圖。 圖6展示根據一第一實施例之一下拉單元之一電路圖。 圖7展示根據一第一實施例之一ZQ選擇器之一電路圖。 圖8係展示根據圖3及圖5中所展示之先前技術之電路之一般化電路之一視圖。 圖9係展示根據圖6及圖7中所展示之實施例之電路之一般化電路之一視圖。 圖10係用於解釋自第一實施例產生之效應之一接線圖。 圖11展示根據一第二實施例之一下拉單元之一電路圖。 圖12展示根據第二實施例之一ZQ選擇器之一電路圖。 圖13係展示根據圖11及圖12中所展示之實施例之電路之一般化電路之一視圖。 圖14係用於解釋自第二實施例產生之效應之一接線圖。 圖15展示根據一第三實施例之一上拉單元之一電路圖。 圖16係用於解釋半導體裝置之整個組態之一方塊圖。

1N‧‧‧驅動器強度選擇器

1P‧‧‧驅動器強度選擇器

2N‧‧‧ZQ選擇器

2P‧‧‧ZQ選擇器

3N‧‧‧下拉輸出緩衝器

3P‧‧‧上拉輸出緩衝器

4‧‧‧DQ墊

5‧‧‧校準電路

6‧‧‧ZQ墊

7‧‧‧模式暫存器

DATA‧‧‧內部資料

MD‧‧‧模式信號

ZQN‧‧‧阻抗碼

ZQP‧‧‧阻抗碼

Claims (20)

1. 一種裝置，其包括： 一電力供應線； 一輸出端子； 一電路，其經組態以對一第一信號及一第二信號執行一邏輯運算來提供一第三信號； 一第一電晶體，其耦合於該電力供應線與該輸出端子之間，該第一電晶體包括經組態以接收該第三信號之一控制閘極；及 第二電晶體及第三電晶體，其等串聯耦合於該電力供應線與該輸出端子之間，該第二電晶體包括經組態以接收該第一信號之一控制閘極，該第三電晶體包括經組態以接收不同於該第一信號、該第二信號及該第三信號之各者之一第四信號之一控制閘極。
2. 如請求項1之裝置，其進一步包括： 一第四電晶體，其耦合於該電力供應線與該輸出端子之間使得該第二電晶體、該第三電晶體及該第四電晶體彼此串聯耦合， 其中該第四電晶體包括經組態以接收一固定電壓電位之一控制閘極。
3. 如請求項2之裝置，其進一步包括： 一第五電晶體，其耦合於該電力供應線與該輸出端子之間使得該第一電晶體及該第五電晶體彼此並聯耦合， 其中該第五電晶體包括經組態以接收該第三信號之一控制閘極。
4. 如請求項1之裝置，其進一步包括： 第四電晶體及第五電晶體，其等串聯耦合於該電力供應線與該輸出端子之間；及 第六電晶體及第七電晶體，其等串聯耦合於該電力供應線與該輸出端子之間， 其中該第四電晶體及該第六電晶體之各者包括經組態以接收該第一信號之一控制閘極， 其中該第五電晶體及該第七電晶體之各者包括經組態以接收不同於該第一信號至該第四信號之一第五信號之一控制閘極。
5. 如請求項1之裝置， 其中該第一電晶體至該第三電晶體具有實質相同大小。
6. 如請求項1之裝置， 其中該第二信號及該第四信號表示一阻抗碼。
7. 如請求項1之裝置，其進一步包括： 一電容式元件，其設置於邏輯電路與第一輸出驅動器之間之一線上。
8. 一種裝置，其包括： 一輸出端子； 一校準電路，其經組態以提供一阻抗碼； 一電路，其經組態以基於一資料信號及該阻抗碼來提供一控制信號；及 一輸出緩衝器，其經組態以回應於包括經組態以接收該控制信號之一控制閘極之一第一電晶體而驅動該輸出端子，該輸出緩衝器進一步經組態以回應於包括經組態以接收該資料信號之一控制閘極之一第二電晶體及包括經組態以接收該阻抗碼之一控制閘極之一第三電晶體的一組合而驅動該輸出端子，該第二電晶體及該第三電晶體彼此串聯耦合。
9. 如請求項8之裝置，其中該第二電晶體及該第三電晶體串聯設置於該輸出端子與一電力供應線之間。
10. 如請求項9之裝置，該輸出緩衝器進一步包括一組電晶體，其等耦合於該輸出端子與該電力供應線之間使得該第二電晶體及該第三電晶體及該組電晶體彼此串聯設置。
11. 如請求項10之裝置，其中該組電晶體之各電晶體經組態以在其一各自控制閘極處接收一固定電力電位。
12. 如請求項10之裝置，該輸出緩衝器進一步包括一第二組電晶體，其等並聯耦合於該輸出端子與該電力供應線之間，其中該第二組電晶體之各者經組態以接收該控制信號。
13. 如請求項8之裝置，其中該輸出緩衝器進一步包括一群組之電晶體，其等串聯且並聯耦合於該輸出端子與一電力供應線之間， 其中該群組之電晶體之一些電晶體經組態以在其等控制閘極處接收該阻抗碼且該群組之電晶體之其他經組態以在其等控制閘極處接收該資料信號。
14. 如請求項8之裝置， 其中該第一電晶體至該第三電晶體具有實質相同大小。
15. 如請求項8之裝置，其進一步包括： 一電容式元件，其設置於傳送該控制信號之一線上。
16. 一種裝置，其包括： 一電力供應線； 一輸出端子；及 第一電晶體、第二電晶體及第三電晶體，其等串聯設置於該電力供應線與該輸出端子之間，該第一電晶體包含經組態以接收一資料信號之一控制閘極，該第二電晶體包含經組態以接收一阻抗碼之一控制閘極，且該第三電晶體包含經組態以接收一固定電壓電位之一控制閘極。
17. 如請求項16之裝置，其進一步包括： 一第四電晶體，其設置於該電力供應線與該輸出端子之間且與該第一電晶體、該第二電晶體及該第三電晶體並聯，該第四電晶體包含經組態以基於該資料信號及該阻抗碼之一第一部分來接收一控制信號之一控制閘極。
18. 如請求項17之裝置，其進一步包括： 一第五電晶體，其設置於該電力供應線與該輸出端子之間且與該第一電晶體、該第二電晶體、該第三電晶體及該第四電晶體並聯，該第五電晶體包含經組態以接收該資料信號之一控制閘極。
19. 如請求項18之裝置，其進一步包括： 第六電晶體及第七電晶體，其等並聯設置於該電力供應線與該輸出端子之間且與該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體及該第五電晶體並聯，該第六電晶體及該第七電晶體各包含經組態以基於該資料信號及該阻抗碼之一第二部分來接收一第二控制信號之一控制閘極。
20. 如請求項16之裝置，其進一步包括： 第四電晶體及第五電晶體，其等並聯設置於該電力供應線與該輸出端子之間且與該第一電晶體、該第二電晶體及該第三電晶體並聯，該第四電晶體及該第五電晶體各包含經組態以接收該阻抗碼之各自部分之一控制閘極。