JP2013223189A - 半導体装置 - Google Patents

Abstract

【課題】より短時間でキャリブレーション動作を完了する。
【解決手段】プルアップ出力部のレプリカであるプルアップインピーダンスコード発生部１２０と、プルダウン出力部のレプリカであるプルダウンインピーダンスコード発生部１３０とを備え、これらコード発生部１２０，１３０を用いたキャリブレーション動作を並列且つ互いに無関係に実行する。これにより、短時間でキャリブレーション動作を完了することが可能となる。このため、使用するクロック信号の周波数が高い場合や、制御コードのビット数が大きい場合であっても、定められた期間内にキャリブレーション動作を正しく完了させることが可能となる。
【選択図】図２

Description

本発明は半導体装置に関し、特に、出力バッファのインピーダンスを調整するキャリブレーション回路を備えた半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、出力バッファのインピーダンスを調整するキャリブレーション回路が設けられていることがある（特許文献１，２参照）。出力バッファはプルアップ出力部とプルダウン出力部を有しており、これらのインピーダンスは、キャリブレーション回路によって生成されるプルアップインピーダンスコード及びプルダウンインピーダンスコードに基づいてそれぞれ制御される。

特開２００８−２１９８６５号公報 特開２００８−２２８２７６号公報

しかしながら、特許文献１，２に記載された半導体装置では、まずプルアップインピーダンスコードを生成し、次に、プルアップインピーダンスコードを基準としてプルダウンインピーダンスコードを生成しているため、キャリブレーション動作に時間がかかるという問題があった。

特に、キャリブレーション動作に割り当てられる期間がクロック信号のサイクル数によって定義される場合、使用するクロック信号の周波数が高いほどキャリブレーション動作に割り当てられる時間が短くなるため、場合によってはキャリブレーション動作を正しく完了することができないというケースも生じうる。また、より高精度なインピーダンス調整を行うためには、インピーダンスコードのビット数をより大きくする必要があるが、特許文献１，２に記載された半導体装置では、インピーダンスコードのビット数が大きいと定められた期間内にキャリブレーション動作が完了しないおそれもあった。

このような背景から、より短時間でキャリブレーション動作を完了することが可能な半導体装置が望まれている。

本発明の一側面による半導体装置は、データ端子と、第１導電型である複数の第１の出力トランジスタを含む第１の出力部及び第２導電型である複数の第２の出力トランジスタを含む第２の出力部を備え、前記データ端子と接続される出力バッファと、前記出力バッファに含まれる前記第１及び第２の出力部のインピーダンスを其々調整する第１及び第２の制御コードを出力するキャリブレーション回路と、を備え、前記キャリブレーション回路は、第１のリファレンス部のインピーダンスを基準としたキャリブレーション動作によって前記第１の制御コードを生成する第１のコード発生部と、前記第１の制御コードに関わらず第２のリファレンス部のインピーダンスを基準としたキャリブレーション動作によって前記第２の制御コードを生成する第２のコード発生部と、を含み、前記第１のコード発生部において実行される前記キャリブレーション動作の期間及び前記第２のコード発生部において実行される前記キャリブレーション動作の期間は互いに重複することを特徴とする。

本発明の他の側面による半導体装置は、データ端子と、第１及び第２の電源配線と、前記第１の電源配線と前記データ端子との間に接続され、第１の制御コードによってインピーダンスが制御される第１の出力部と、前記第２の電源配線と前記データ端子との間に接続され、第２の制御コードによってインピーダンスが制御される第２の出力部と、前記第１及び第２の制御コードをそれぞれ生成する第１及び第２のコード発生部と、を備え、前記第１のコード発生部は、前記第１の電源配線と前記第２の電源配線との間に直列接続された第１のインピーダンス調整部及び第１のリファレンストランジスタを含み、前記第１のインピーダンス調整部と前記第１のリファレンストランジスタとの接続点の電位が基準電位と一致するよう、前記第１の制御コードによって前記第１のインピーダンス調整部のインピーダンスが調整され、前記第２のコード発生部は、前記第１の電源配線と前記第２の電源配線との間に直列接続された第２のインピーダンス調整部及び第２のリファレンストランジスタを含み、前記第２のインピーダンス調整部と前記第２のリファレンストランジスタとの接続点の電位が前記基準電位と一致するよう、前記第２の制御コードによって前記第２のインピーダンス調整部のインピーダンスが調整されることを特徴とする。

本発明によれば、第１及び第２の制御コードの生成を並列に実行できることから、より短時間でキャリブレーション動作を完了することが可能となる。このため、使用するクロック信号の周波数が高い場合や、制御コードのビット数が大きい場合であっても、定められた期間内にキャリブレーション動作を正しく完了させることが可能となる。

本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 第１の実施形態によるキャリブレーション回路１００のブロック図である。 レプリカ電源発生部１１０の回路図である。 プルアップインピーダンスコード発生部１２０の回路図である。 プルダウンインピーダンスコード発生部１３０の回路図である。 出力バッファ２００の一部を示す回路図である。 キャリブレーション回路１００の動作を説明するためのタイミング図である。 第２の実施形態によるキャリブレーション回路１００のブロック図である。 プルアップインピーダンスコード発生部１６０の回路図である。 プルダウンインピーダンスコード発生部１７０の回路図である。 出力バッファ２００の一部を示す回路図である。 ユニットＵ０の回路図である。

本発明の実施形態について説明する前に、本発明の好ましい実施形態の概要について説明する。

一般的なキャリブレーション回路は、キャリブレーション端子に接続された外部抵抗のインピーダンスを基準としてプルアップインピーダンスコードを生成し、次に、生成されたプルアップインピーダンスコードを基準として、プルダウンインピーダンスコードを生成する。つまり、プルアップインピーダンスコードが確定しなければ、プルダウンインピーダンスコードの生成を行うことはできない。これに対し、本発明の好ましい実施形態においては、プルアップインピーダンスコードの生成と、プルダウンインピーダンスコードの生成を並列かつ互いに無関係に実行する。このため、これらインピーダンスコードの生成を高速に実行することができるとともに、一方のインピーダンスコードが他方のインピーダンスコードに影響を与えないため、より正確なインピーダンスコードを生成することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、外部抵抗Ｒｅが設けられている。外部抵抗Ｒｅは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路１００の基準インピーダンスとして用いられる。キャリブレーション回路１００の詳細については後述する。本実施形態においては外部抵抗Ｒｅに電源電位ＶＤＤが供給されている。

図１に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。また、半導体装置１０には、外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４、電源端子２５及びキャリブレーション端子ＺＱが設けられている。

アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。

コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣＯＭなどがある。

アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。

カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。

したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、ＤＬＬ回路３８によって生成される。

リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路３５によってロウアクセスが行われ、所定のワード線ＷＬが選択される。これにより、選択されたワード線ＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。ワード線ＷＬの選択は、リフレッシュ制御回路３５に含まれる図示しないリフレッシュカウンタによって行われる。

モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。

キャリブレーション信号ＺＱＣＯＭは、コマンド信号ＣＭＤがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーションコマンドは、半導体装置１０の初期化時に発行される他、通常動作時においても定期的に発行される。キャリブレーション信号ＺＱＣＯＭは、キャリブレーション回路１００を活性化させる信号である。キャリブレーション回路１００は、キャリブレーション信号ＺＱＣＯＭに応答してキャリブレーション動作を実行し、これにより入出力回路１６に含まれる出力バッファ２００のインピーダンスを調整する。キャリブレーション回路１００及び出力バッファ２００の詳細については後述する。

クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。タイミングジェネレータ３７によって生成される内部クロックには、更新タイミング信号ＴＺＱが含まれる。更新タイミング信号ＴＺＱは、キャリブレーション回路１００に供給される。また、内部クロック信号ＩＣＬＫはＤＬＬ回路３８にも供給され、上述した内部クロック信号ＬＣＬＫが生成される。

電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３９に供給される。内部電源発生回路３９は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、基準電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。

一方、基準電位ＺＱＶＲＥＦは、キャリブレーション回路１００にて使用される基準電位である。基準電位ＺＱＶＲＥＦは、入出力データＤＱの論理値を判定する基準電位であり、そのレベルは動作モードによって切り替えることができる。例えば、入出力データＤＱの論理値がＶＤＤ／２を基準として判定される場合には、基準電位ＺＱＶＲＥＦのレベルもＶＤＤ／２に設定され、入出力データＤＱの論理値が０．８ＶＤＤを基準として判定される場合には、基準電位ＺＱＶＲＥＦのレベルも０．８ＶＤＤに設定される。

図２は、第１の実施形態によるキャリブレーション回路１００のブロック図である。

図２に示すように、本実施形態によるキャリブレーション回路１００は、レプリカ電源発生部１１０と、プルアップインピーダンスコード発生部１２０と、プルダウンインピーダンスコード発生部１３０とを備えている。レプリカ電源発生部１１０は、基準電位ＺＱＶＲＥＦに基づいて、制御信号であるバイアス電位ＶＮＡ，ＶＰＡを生成する回路である。バイアス電位ＶＮＡはプルアップインピーダンスコード発生部１２０に供給され、バイアス電位ＶＰＡはプルダウンインピーダンスコード発生部１３０に供給される。これらの回路１１０，１２０，１３０はいずれもキャリブレーション信号ＺＱＣＯＭを基準として活性化されるが、バイアス電位ＶＮＡ，ＶＰＡが安定するまでの時間を確保すべく、プルアップインピーダンスコード発生部１２０及びプルダウンインピーダンスコード発生部１３０については、遅延回路１４０によって遅延されたキャリブレーション信号ＤＺＱＣＯＭに応答して活性化される。

図３は、レプリカ電源発生部１１０の回路図である。

図３に示すように、レプリカ電源発生部１１０は、比較回路１１１，１１２を備えている。比較回路１１１は、キャリブレーション端子ＺＱに現れる電位と基準電位ＺＱＶＲＥＦとを比較することによってバイアス電位ＶＮＡを生成する回路である。より具体的に説明すると、比較回路１１１の反転入力ノード（−）には基準電位ＺＱＶＲＥＦが供給され、非反転入力ノード（＋）はキャリブレーション端子ＺＱに接続されている。比較回路１１１の出力ノードは、バイアストランジスタ１１３のゲート電極に接続される。バイアストランジスタ１１３は、接地電位ＶＳＳが供給される電源配線とキャリブレーション端子ＺＱとの間に接続されたＮチャンネル型のＭＯＳトランジスタである。かかる構成により、キャリブレーション端子ＺＱに現れる電位が基準電位ＺＱＶＲＥＦと一致するよう、バイアストランジスタ１１３のインピーダンスが制御される。

また、比較回路１１２は、中間ノードＡに現れる電位と基準電位ＺＱＶＲＥＦとを比較することによってバイアス電位ＶＰＡを生成する回路である。より具体的に説明すると、比較回路１１２の反転入力ノード（−）には基準電位ＺＱＶＲＥＦが供給され、非反転入力ノード（＋）は中間ノードＡに接続されている。比較回路１１２の出力ノードは、バイアストランジスタ１１４のゲート電極に接続される。バイアストランジスタ１１４は、電源電位ＶＤＤが供給される電源配線と中間ノードＡとの間に接続されたＰチャンネル型のＭＯＳトランジスタである。また、中間ノードＡと接地電位ＶＳＳが供給される電源配線との間には、Ｎチャンネル型のＭＯＳトランジスタからなるバイアストランジスタ１１５が接続されており、そのゲート電極にはバイアス電位ＶＮＡが供給される。かかる構成により、中間ノードＡに現れる電位が基準電位ＺＱＶＲＥＦと一致するよう、バイアストランジスタ１１４のインピーダンスが制御される。

これら比較回路１１１，１１２は、いずれもキャリブレーション信号ＺＱＣＯＭに基づいて活性化される。このため、キャリブレーション動作を行わない期間においてはレプリカ電源発生部１１０による消費電流が削減される。

このように、本実施形態においては、互いに独立したバイアス電位ＶＮＡ，ＶＰＡが生成され、これらがそれぞれプルアップインピーダンスコード発生部１２０及びプルダウンインピーダンスコード発生部１３０に供給される。このことは、プルアップインピーダンスコード発生部１２０とプルダウンインピーダンスコード発生部１３０が互いに独立に動作可能であることを意味する。

図４は、プルアップインピーダンスコード発生部１２０の回路図である。

図４に示すように、プルアップインピーダンスコード発生部１２０は、電源電位ＶＤＤが供給される電源配線と接地電位ＶＳＳが供給される電源配線との間に直列接続されたインピーダンス調整部１２１及びリファレンストランジスタ１２２を備える。インピーダンス調整部１２１は、出力バッファ２００に含まれる後述するプルアップ出力部のレプリカ回路であり、並列接続された複数のＰチャンネル型のＭＯＳトランジスタＲＰ０〜ＲＰｎによって構成される。これらトランジスタＲＰ０〜ＲＰｎのゲート電極には、対応するプルアップインピーダンスコードＰＣＯＤＥ０〜ＰＣＯＤＥｎがそれぞれ供給され、これにより個別にオンオフ制御される。本発明においては、プルアップインピーダンスコードＰＣＯＤＥ０〜ＰＣＯＤＥｎを「第１の制御コード」と呼ぶことがある。

一方、リファレンストランジスタ１２２は、バイアストランジスタ１１３と実質的に同じ特性を有するＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極にはバイアス電位ＶＮＡが供給される。リファレンストランジスタ１２２は、接地電位ＶＳＳが供給される電源配線と接続ノードＢとの間のインピーダンスを定義する第１のリファレンス部として機能する。図４に示すように、インピーダンス調整部１２１とリファレンストランジスタ１２２との接続ノードＢの電位は、比較回路１２３によって基準電位ＺＱＶＲＥＦと比較される。比較の結果生成されるアップダウン信号ＰＵＤは、カウンタ回路１２４に供給される。カウンタ回路１２４は、アップダウン信号ＰＵＤに基づいてカウントアップ又はカウントダウンされる回路であり、そのカウント値はプルアップインピーダンスコードＰＣＯＤＥ０〜ＰＣＯＤＥｎとして用いられる。カウント値の更新は、更新タイミング信号ＴＺＱに同期して行われる。

したがって、キャリブレーション信号ＤＺＱＣＯＭに基づいて比較回路１２３が活性化されると、更新タイミング信号ＴＺＱが活性化する度にカウンタ回路１２４のカウント値が更新される。これにより、接続ノードＢの電位が基準電位ＺＱＶＲＥＦと一致するよう、インピーダンス調整部１２１のインピーダンスが制御される。本発明においては、プルアップインピーダンスコード発生部１２０を「第１のコード発生部」と呼ぶことがある。

図５は、プルダウンインピーダンスコード発生部１３０の回路図である。

図５に示すように、プルダウンインピーダンスコード発生部１３０は、接地電位ＶＳＳが供給される電源配線と電源電位ＶＤＤが供給される電源配線との間に直列接続されたインピーダンス調整部１３１及びリファレンストランジスタ１３２を備える。インピーダンス調整部１３１は、出力バッファ２００に含まれる後述するプルダウン出力部のレプリカ回路であり、並列接続された複数のＮチャンネル型のＭＯＳトランジスタＲＮ０〜ＲＮｎによって構成される。これらトランジスタＲＮ０〜ＲＮｎのゲート電極には、対応するプルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｎがそれぞれ供給され、これにより個別にオンオフ制御される。本発明においては、プルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｎを「第２の制御コード」と呼ぶことがある。

一方、リファレンストランジスタ１３２は、バイアストランジスタ１１４と実質的に同じ特性を有するＰチャンネル型のＭＯＳトランジスタからなり、そのゲート電極にはバイアス電位ＶＰＡが供給される。リファレンストランジスタ１３２は、電源電位ＶＤＤが供給される電源配線と接続ノードＣとの間のインピーダンスを定義する第２のリファレンス部として機能する。図５に示すように、インピーダンス調整部１３１とリファレンストランジスタ１３２との接続ノードＣの電位は、比較回路１３３によって基準電位ＺＱＶＲＥＦと比較される。比較の結果生成されるアップダウン信号ＮＵＤは、カウンタ回路１３４に供給される。カウンタ回路１３４は、アップダウン信号ＮＵＤに基づいてカウントアップ又はカウントダウンされる回路であり、そのカウント値はプルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｎとして用いられる。カウント値の更新は、更新タイミング信号ＴＺＱに同期して行われる。

したがって、キャリブレーション信号ＤＺＱＣＯＭに基づいて比較回路１３３が活性化されると、更新タイミング信号ＴＺＱが活性化する度にカウンタ回路１３４のカウント値が更新される。これにより、接続ノードＣの電位が基準電位ＺＱＶＲＥＦと一致するよう、インピーダンス調整部１３１のインピーダンスが制御される。本発明においては、プルダウンインピーダンスコード発生部１３０を「第２のコード発生部」と呼ぶことがある。

図６は、出力バッファ２００の一部を示す回路図である。図６に示す単位バッファは、出力バッファ２００に含まれる複数の単位バッファのうち、入出力データＤＱｋに対応する単位バッファである。したがって、実際には図６に示す単位バッファが少なくともデータ端子２４の数だけ設けられている。

図６に示すように、出力バッファ２００は、電源電位ＶＤＤが供給される電源配線とデータ端子２４との間に接続されたプルアップ出力部２０１と、接地電位ＶＳＳが供給される電源配線とデータ端子２４との間に接続されたプルダウン出力部２０２とを備える。プルアップ出力部２０１は、並列接続された複数のＰチャンネル型のＭＯＳトランジスタＰ０〜Ｐｎからなり、そのゲート電極にはそれぞれ対応するＯＲゲート回路ＧＰ０〜ＧＰｎを介してプルアップインピーダンスコードＰＣＯＤＥ０〜ＰＣＯＤＥｎが供給される。ＯＲゲート回路ＧＰ０〜ＧＰｎは、一方の入力ノードに出力データＰＤＡＴＡが共通に供給され、他方の入力ノードにプルアップインピーダンスコードＰＣＯＤＥ０〜ＰＣＯＤＥｎがそれぞれ供給される。これにより、出力データＰＤＡＴＡがローレベルに活性化している場合、プルアップインピーダンスコードＰＣＯＤＥ０〜ＰＣＯＤＥｎに基づいてトランジスタＰ０〜Ｐｎが個別にオンオフ制御される。本発明においては、これらトランジスタＰ０〜Ｐｎを「第１の出力トランジスタ」と呼ぶことがある。

同様に、プルダウン出力部２０２は、並列接続された複数のＮチャンネル型のＭＯＳトランジスタＮ０〜Ｎｎからなり、そのゲート電極にはそれぞれ対応するＡＮＤゲート回路ＧＮ０〜ＧＮｎを介してプルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｎが供給される。ＡＮＤゲート回路ＧＮ０〜ＧＮｎは、一方の入力ノードに出力データＮＤＡＴＡが共通に供給され、他方の入力ノードにプルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｎがそれぞれ供給される。これにより、出力データＮＤＡＴＡがハイレベルに活性化している場合、プルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｎに基づいてトランジスタＮ０〜Ｎｎが個別にオンオフ制御される。本発明においては、これらトランジスタＮ０〜Ｎｎを「第２の出力トランジスタ」と呼ぶことがある。

出力データＰＤＡＴＡ，ＮＤＡＴＡは、出力すべきリードデータＤＱｋがハイレベルであればいずれもローレベルとなり、出力すべきリードデータＤＱｋがローレベルであればいずれもハイレベルとなる内部信号である。かかる構成により、出力データＰＤＡＴＡ，ＮＤＡＴＡがローレベルになればプルアップ出力部２０１が活性化され、プルアップインピーダンスコードＰＣＯＤＥ０〜ＰＣＯＤＥｎによって指定されるインピーダンスでデータ端子２４がハイレベルに駆動される。一方、出力データＰＤＡＴＡ，ＮＤＡＴＡがハイレベルになればプルダウン出力部２０２が活性化され、プルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｎによって指定されるインピーダンスでデータ端子２４がローレベルに駆動される。

また、ライト動作時においては、データ端子２４に入力されるライトデータＤＱｋが入力バッファ２１０に供給される。入力バッファ２１０は、これに基づいて入力データＤＩＮを生成し、図１に示したＦＩＦＯ回路１５に出力する。

上述の通り、図４に示したインピーダンス調整部１２１はプルアップ出力部２０１のレプリカ回路であり、互いに同じプルアップインピーダンスコードＰＣＯＤＥ０〜ＰＣＯＤＥｎが供給される。このため、プルアップインピーダンスコード発生部１２０によって調整されたプルアップインピーダンスは、プルアップ出力部２０１にそのまま反映される。同様に、図５に示したインピーダンス調整部１３１はプルダウン出力部２０２のレプリカ回路であり、互いに同じプルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｎが供給される。このため、プルダウンインピーダンスコード発生部１３０によって調整されたプルダウンインピーダンスは、プルダウン出力部２０２にそのまま反映される。

図７は、本実施形態によるキャリブレーション回路１００の動作を説明するためのタイミング図である。

図７に示す例では、時刻ｔ１にキャリブレーション信号ＺＱＣＯＭが活性化している。これに応答してレプリカ電源発生部１１０が活性化されるが、バイアス電位ＶＮＡ，ＶＰＡが安定するまでにはある程度の時間が必要であり、図７では時刻ｔ２においてバイアス電位ＶＮＡ，ＶＰＡが安定している。時刻ｔ１から時刻ｔ２までの期間Ｔ１は遅延回路１４０の遅延時間であり、したがって時刻ｔ２にキャリブレーション信号ＤＺＱＣＯＭが活性化する。これに応答してプルアップインピーダンスコード発生部１２０及びプルダウンインピーダンスコード発生部１３０が活性化される。

キャリブレーション信号ＤＺＱＣＯＭが活性化すると、更新タイミング信号ＴＺＱに同期してコード発生部１２０，１３０によるキャリブレーション動作が並列に実行される。図７に示す例では、更新タイミング信号ＴＺＱに同期してカウンタ回路１２４のカウント値がＡ１，Ａ２，Ａ３・・・と更新され、キャリブレーション信号ＺＱＣＯＭが非活性化する時刻ｔ３においてカウント値がＡ６となる。同様に、更新タイミング信号ＴＺＱに同期してカウンタ回路１３４のカウント値がＢ１，Ｂ２，Ｂ３・・・と更新され、時刻ｔ３においてカウント値がＢ６となる。時刻ｔ２から時刻ｔ３までの期間Ｔ２はキャリブレーション期間であり、この期間においてコード発生部１２０，１３０によるキャリブレーション動作を並列に実行していることから、キャリブレーション動作を高速に完了することが可能となる。

つまり、キャリブレーション動作に割り当てられる期間は、多くの場合、外部クロック信号ＣＫ，／ＣＫのサイクル数によって定義されるため、使用する外部クロック信号ＣＫ，／ＣＫの周波数が高いほどキャリブレーション動作に割り当てられる時間が短くなる。しかしながら、本実施形態では、コード発生部１２０，１３０によるキャリブレーション動作を並列に実行していることから、外部クロック信号ＣＫ，／ＣＫの周波数が高い場合であっても、キャリブレーション動作を正しく完了することが可能となる。また、より高精度なインピーダンス調整を行うためには、インピーダンスコードＰＣＯＤＥ０〜ＰＣＯＤＥｎ，ＮＣＯＤＥ０〜ＮＣＯＤＥｎのビット数をより大きくする必要があるが、本実施形態では、インピーダンスコードＰＣＯＤＥ０〜ＰＣＯＤＥｎ，ＮＣＯＤＥ０〜ＮＣＯＤＥｎのビット数が大きい場合であっても、定められた期間内にキャリブレーション動作を正しく完了することが可能となる。しかも、本実施形態では、コード発生部１２０，１３０の一方のキャリブレーション動作が他方のキャリブレーション動作に影響を与えないことから、並列なキャリブレーション動作を正確に実行することが可能となる。

次に、本発明の第２の実施形態について説明する。

図８は、第２の実施形態によるキャリブレーション回路１００のブロック図である。

図８に示すように、本実施形態によるキャリブレーション回路１００は、プルアップインピーダンスコード発生部１６０と、プルダウンインピーダンスコード発生部１７０とを備えている。本実施形態においては、図２に示した遅延回路１４０やレプリカ電源発生部１５０が設けられていない。このため、第１の実施形態によるキャリブレーション回路１００よりも回路規模が小さく、且つ、消費電流も少ないという特長を有している。

図９は、プルアップインピーダンスコード発生部１６０の回路図である。

図９に示すように、プルアップインピーダンスコード発生部１６０は、図４に示したプルアップインピーダンスコード発生部１２０と類似の回路構成を有しており、電源電位ＶＤＤが供給される電源配線とキャリブレーション端子ＺＱとの間に接続されたインピーダンス調整部１６１を備える。本実施形態では、キャリブレーション端子ＺＱが接地電位ＶＳＳに接続されている。図４に示したリファレンストランジスタ１２２は設けられていない。インピーダンス調整部１６１は、出力バッファ２００に含まれるプルアップ出力部２０１のレプリカ回路であり、図４に示したインピーダンス調整部１２１と同様の機能を有する。

図９に示すように、本実施形態では、比較回路１６３によってキャリブレーション端子ＺＱの電位と基準電位ＺＱＶＲＥＦが比較される。比較の結果生成されるアップダウン信号ＰＵＤは、カウンタ回路１６４に供給される。カウンタ回路１６４は、図４に示したカウンタ回路１２４と同様の機能を有する。

図１０は、プルダウンインピーダンスコード発生部１７０の回路図である。

図１０に示すように、プルダウンインピーダンスコード発生部１７０は、図５に示したプルダウンインピーダンスコード発生部１３０と類似の回路構成を有しており、接地電位ＶＳＳが供給される電源配線と電源電位ＶＤＤが供給される電源配線との間に直列接続されたインピーダンス調整部１７１及びリファレンストランジスタ１７２を備える。インピーダンス調整部１７１は、出力バッファ２００に含まれるプルダウン出力部のレプリカ回路ではなく、プルアップ出力部を構成するいずれかのＰチャンネル型のＭＯＳトランジスタのインピーダンスを目標値とする可変インピーダンス回路である。インピーダンス調整部１７１は、並列接続された複数のＮチャンネル型のＭＯＳトランジスタＲＮ０〜ＲＮｍによって構成される。これらトランジスタＲＮ０〜ＲＮｍのゲート電極には、対応するプルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｍがそれぞれ供給され、これにより個別にオンオフ制御される。プルダウンインピーダンスコードのビット数（＝ｍ）は、プルアップインピーダンスコードのビット数（＝ｎ）と一致している必要はない。

リファレンストランジスタ１７２は、プルアップインピーダンスコード発生部１６０内のインピーダンス調整部１６１を構成するいずれかのＰチャンネル型のＭＯＳトランジスタＲＰ０〜ＲＰｎのレプリカである。トランジスタＲＰ０〜ＲＰｎは、プルアップ出力部２０１を構成するＰチャンネル型のＭＯＳトランジスタＰ０〜Ｐｎのレプリカであることから、リファレンストランジスタ１７２についても、プルアップ出力部２０１を構成するいずれかのＰチャンネル型のＭＯＳトランジスタＰ０〜Ｐｎのレプリカであると言える。

リファレンストランジスタ１７２のゲート電極は接地電位ＶＳＳに固定されている。これにより、リファレンストランジスタ１７２は常にオン状態であり、そのインピーダンスはプルアップ出力部２０１を構成するいずれかのＰチャンネル型のＭＯＳトランジスタＰ０〜Ｐｎのインピーダンスと一致する。

図１０に示すように、本実施形態ではインピーダンス調整部１６１とリファレンストランジスタ１７２との接続ノードＤの電位は、比較回路１７３によって基準電位ＺＱＶＲＥＦと比較される。比較の結果生成されるアップダウン信号ＮＵＤは、カウンタ回路１７４に供給される。カウンタ回路１７４は、アップダウン信号ＮＵＤに基づいてカウントアップ又はカウントダウンされる回路であり、そのカウント値はプルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｍとして用いられる。カウント値の更新は、更新タイミング信号ＴＺＱに同期して行われる。

したがって、キャリブレーション信号ＤＺＱＣＯＭに基づいて比較回路１７３が活性化されると、更新タイミング信号ＴＺＱが活性化する度にカウンタ回路１７４のカウント値が更新される。これにより、接続ノードＤの電位が基準電位ＺＱＶＲＥＦと一致するよう、インピーダンス調整部１７１のインピーダンスが制御される。

図１１は、本実施形態による出力バッファ２００の一部を示す回路図である。図１１に示す単位バッファは、図６と同様、出力バッファ２００に含まれる複数の単位バッファのうち、入出力データＤＱｋに対応する単位バッファである。したがって、実際には図１１に示す単位バッファが少なくともデータ端子２４の数だけ設けられている。

図１１に示すように、本実施形態による出力バッファ２００は、プルダウン出力部２０２がプルダウン出力部２０３に置き換えられている点において、図６に示した出力バッファ２００と相違している。プルアップ出力部２０１の回路構成は図６と同じである。プルダウン出力部２０３は、並列接続された複数のユニットＵ０〜Ｕｎからなる。各ユニットＵ０〜Ｕｎは、それぞれ対応するＰチャンネル型のＭＯＳトランジスタＰ０〜Ｐｎのインピーダンスと一致している。したがって、トランジスタＰ０〜Ｐｎのインピーダンスに重み付がされている場合には、ユニットＵ０〜Ｕｎのインピーダンスについても同様の重み付がされる。

図１２は、ユニットＵ０の回路図である。

図１２に示すように、ユニットＵ０は、接地電位ＶＳＳが供給される電源配線とデータ端子２４との間に並列接続されたＮチャンネル型のＭＯＳトランジスタＮ００〜Ｎ０ｍを備え、そのゲート電極にはそれぞれ対応するＡＮＤゲート回路ＧＮ００〜ＧＮ０ｍを介してプルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｍがそれぞれ供給される。ＡＮＤゲート回路ＧＮ００〜ＧＮ０ｍは３入力であり、第１の入力ノードには出力データＮＤＡＴＡが共通に供給され、第２の入力ノードにはプルアップインピーダンスコードＰＣＯＤＥ０の反転信号が共通に供給され、第３の入力ノードにはプルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｍがそれぞれ供給される。これにより、出力データＮＤＡＴＡ及びプルアップインピーダンスコードＰＣＯＤＥ０の反転信号がいずれもハイレベルに活性化している場合、プルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｍに基づいてトランジスタＮ００〜Ｎ０ｍが個別にオンオフ制御される。

他のユニットＵ１〜Ｕｎについても、プルアップインピーダンスコードＰＣＯＤＥ１〜ＰＣＯＤＥｎの反転信号が供給される他は、図１２に示したユニットＵ０と同じ回路構成を有している。かかる回路構成により、出力データＮＤＡＴＡがハイレベルとなった場合、プルアップインピーダンスコードＰＣＯＤＥ１〜ＰＣＯＤＥｎに基づいて活性化するユニットＵ０〜Ｕｎが選択され、活性化されたユニットＵ０〜Ｕｎに含まれるトランジスタＮｉ０〜Ｎｉｍ（ｉ＝０〜ｎ）についてはプルダウンインピーダンスコードＮＣＯＤＥ０〜ＮＣＯＤＥｍに基づいて活性化される。

これにより、プルダウン出力部２０３のインピーダンスは、プルアップ出力部２０１のインピーダンスと一致するため、第１の実施形態と同様の効果を得ることができる。つまり、プルアップインピーダンスコード発生部１６０によるキャリブレーション動作と、プルダウンインピーダンスコード発生部１７０によるキャリブレーション動作と並列且つ互いに無関係に実行することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記の各実施形態においては、プルアップインピーダンスコード発生部１２０，１６０によるキャリブレーション動作と、プルダウンインピーダンスコード発生部１３０，１７０によるキャリブレーション動作を同時に開始し、同時に終了しているが、本発明がこれに限定されるものではなく、これらのキャリブレーション動作の期間が少なくとも一部重複しているだけであっても構わない。

また、第１の実施形態においては、外部抵抗Ｒｅを電源電位ＶＤＤに接続しているが、外部抵抗Ｒｅを接地電位ＶＳＳに接続しても構わない。第１の実施形態において外部抵抗Ｒｅを電源電位ＶＤＤに接続しているのは、外部抵抗Ｒｅを基準としてバイアス電位ＶＮＡを生成し、バイアス電位ＶＮＡを基準としてバイアス電位ＶＰＡを生成しているためである。したがって、これとは逆に、外部抵抗Ｒｅを基準としてバイアス電位ＶＰＡを生成し、バイアス電位ＶＰＡを基準としてバイアス電位ＶＮＡを生成する構成であれば、外部抵抗Ｒｅを接地電位ＶＳＳに接続すればよい。

２ 外部基板
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
１５ ＦＩＦＯ回路
１６ 入出力回路
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ端子
２５ 電源端子
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドデコード回路
３５ リフレッシュ制御回路
３６ クロック入力回路
３７ タイミングジェネレータ
３８ ＤＬＬ回路
３９ 内部電源発生回路
１００ キャリブレーション回路
１１０，１５０ レプリカ電源発生部
１１１，１１２ 比較回路
１１３〜１１５ バイアストランジスタ
１２０，１６０ プルアップインピーダンスコード発生部
１２１，１３１，１６１，１７１ インピーダンス調整部
１２２，１３２，１７２ リファレンストランジスタ
１２３，１３３，１６３，１７３ 比較回路
１２４，１３４，１６４，１７４ カウンタ回路
１３０，１７０ プルダウンインピーダンスコード発生部
１４０ 遅延回路
２００ 出力バッファ
２０１ プルアップ出力部
２０２，２０３ プルダウン出力部
２１０ 入力バッファ
Ａ 中間ノード
Ｂ〜Ｄ 接続ノード
ＮＣＯＤＥ プルダウンインピーダンスコード
ＰＣＯＤＥ プルアップインピーダンスコード
Ｒｅ 外部抵抗
Ｕ０〜Ｕｎ ユニット
ＶＤＤ 電源電位
ＶＮＡ，ＶＰＡ バイアス電位
ＶＳＳ 接地電位
ＺＱ キャリブレーション端子
ＺＱＶＲＥＦ 基準電位

Claims (15)

1. データ端子と、
   第１導電型である複数の第１の出力トランジスタを含む第１の出力部及び第２導電型である複数の第２の出力トランジスタを含む第２の出力部を備え、前記データ端子と接続される出力バッファと、
   前記出力バッファに含まれる前記第１及び第２の出力部のインピーダンスを其々調整する第１及び第２の制御コードを出力するキャリブレーション回路と、を備え、
   前記キャリブレーション回路は、第１のリファレンス部のインピーダンスを基準としたキャリブレーション動作によって前記第１の制御コードを生成する第１のコード発生部と、前記第１の制御コードに関わらず第２のリファレンス部のインピーダンスを基準としたキャリブレーション動作によって前記第２の制御コードを生成する第２のコード発生部と、を含み、
   前記第１のコード発生部において実行される前記キャリブレーション動作の期間及び前記第２のコード発生部において実行される前記キャリブレーション動作の期間は互いに重複することを特徴とする半導体装置。
2. 前記キャリブレーション回路はレプリカ電源発生部をさらに備え、
   前記レプリカ電源発生部は、前記第１のリファレンス部のインピーダンスを決定する第１の制御信号を前記第１のリファレンス部に出力し、前記第２のリファレンス部のインピーダンスを決定する第２の制御信号を前記第２のリファレンス部に出力することを特徴とする請求項１に記載の半導体装置。
3. 前記複数の第１の出力トランジスタのそれぞれは、前記第１の制御コードの対応するビットに基づいて活性化され、
   前記複数の第２の出力トランジスタのそれぞれは、前記第２の制御コードの対応するビットに基づいて活性化されることを特徴とする請求項２に記載の半導体装置。
4. 前記キャリブレーション回路は、前記第１のリファレンス部のインピーダンスを決定する第１の制御信号を前記第１のリファレンス部に出力するレプリカ電源発生部をさらに備え、
   前記第２のリファレンス部は、前記第１の出力トランジスタのレプリカであり前記第２のリファレンス部のインピーダンスを決定するレプリカトランジスタを含むことを特徴とする請求項１に記載の半導体装置。
5. 前記第２の出力部のインピーダンスは、前記第１及び第２の制御コードの両方に基づいて調整されることを特徴とする請求項４に記載の半導体装置。
6. 前記複数の第１の出力トランジスタのそれぞれは、前記第１の制御コードの対応するビットに基づいて活性化され、
   前記複数の第２の出力トランジスタは複数のユニットにグループ化され、前記複数のユニットのそれぞれは前記第１の制御コードの対応するビットに基づいて活性化され、活性化されたユニットに含まれる前記複数の第２の出力トランジスタのそれぞれは、前記第２の制御コードの対応するビットに基づいて活性化されることを特徴とする請求項５に記載の半導体装置。
7. 前記第１及び第２のリファレンス部は、それぞれ第１及び第２のリファレンストランジスタを含み、
   前記第１及び第２のリファレンス部のインピーダンスは、それぞれ前記第１及び第２のリファレンストランジスタのインピーダンスによって定義され、
   前記第１のリファレンストランジスタは前記第２の導電型であり、
   前記第２のリファレンストランジスタは前記第１の導電型であることを特徴とする請求項１に記載の半導体装置。
8. 前記キャリブレーション回路は、第１及び第２のバイアス電位を生成するレプリカ電源発生部をさらに備え、
   前記第１のバイアス電位は、前記第１のリファレンストランジスタの制御電極に供給され、
   前記第２のバイアス電位は、前記第２のリファレンストランジスタの制御電極に供給されることを特徴とする請求項７に記載の半導体装置。
9. キャリブレーション端子をさらに備え、
   前記レプリカ電源発生部は、前記キャリブレーション端子に現れる電位と基準電位とを比較することによって前記第１のバイアス電位を生成する第１の比較回路と、第２の電源配線と前記キャリブレーション端子との間に接続され、制御電極に前記第１のバイアス電位が供給される第１のバイアストランジスタとを含み、
   前記第１のバイアストランジスタは前記第２の導電型であることを特徴とする請求項８に記載の半導体装置。
10. 前記レプリカ電源発生部は、中間ノードに現れる電位と前記基準電位とを比較することによって前記第２のバイアス電位を生成する第２の比較回路と、第１の電源配線と前記中間ノードとの間に接続され、制御電極に前記第２のバイアス電位が供給される第２のバイアストランジスタと、前記第２の電源配線と前記中間ノードとの間に接続され、制御電極に前記第１のバイアス電位が供給される第３のバイアストランジスタとを含み、
    前記第２のバイアストランジスタは前記第１の導電型であり、前記第３のバイアストランジスタは前記第２の導電型であることを特徴とする請求項９に記載の半導体装置。
11. データ端子と、
    第１及び第２の電源配線と、
    前記第１の電源配線と前記データ端子との間に接続され、第１の制御コードによってインピーダンスが制御される第１の出力部と、
    前記第２の電源配線と前記データ端子との間に接続され、第２の制御コードによってインピーダンスが制御される第２の出力部と、
    前記第１及び第２の制御コードをそれぞれ生成する第１及び第２のコード発生部と、を備え、
    前記第１のコード発生部は、前記第１の電源配線と前記第２の電源配線との間に直列接続された第１のインピーダンス調整部及び第１のリファレンストランジスタを含み、前記第１のインピーダンス調整部と前記第１のリファレンストランジスタとの接続点の電位が基準電位と一致するよう、前記第１の制御コードによって前記第１のインピーダンス調整部のインピーダンスが調整され、
    前記第２のコード発生部は、前記第１の電源配線と前記第２の電源配線との間に直列接続された第２のインピーダンス調整部及び第２のリファレンストランジスタを含み、前記第２のインピーダンス調整部と前記第２のリファレンストランジスタとの接続点の電位が前記基準電位と一致するよう、前記第２の制御コードによって前記第２のインピーダンス調整部のインピーダンスが調整されることを特徴とする半導体装置。
12. 第１及び第２のバイアス電位を生成するレプリカ電源発生部をさらに備え、
    前記第１のバイアス電位は、前記第１のリファレンストランジスタの制御電極に供給され、
    前記第２のバイアス電位は、前記第２のリファレンストランジスタの制御電極に供給されることを特徴とする請求項１１に記載の半導体装置。
13. 前記第１の出力部は、前記第１の電源配線と前記データ端子との間に並列接続された複数の第１の出力トランジスタを含み、
    前記第２の出力部は、前記第２の電源配線と前記データ端子との間に並列接続された複数の第２の出力トランジスタを含み、
    前記複数の第１の出力トランジスタのそれぞれは、前記第１の制御コードの対応するビットに基づいて活性化され、
    前記複数の第２の出力トランジスタのそれぞれは、前記第２の制御コードの対応するビットに基づいて活性化されることを特徴とする請求項１２に記載の半導体装置。
14. 前記第１の出力部は、前記第１の電源配線と前記データ端子との間に並列接続された複数の第１の出力トランジスタを含み、
    前記第２の出力部は、前記第２の電源配線と前記データ端子との間に並列接続された複数のユニットを含み、
    前記複数のユニットのそれぞれは、前記第２の電源配線と前記データ端子との間に並列接続された複数の第２の出力トランジスタを含み、
    前記複数の第１の出力トランジスタのそれぞれは、前記第１の制御コードの対応するビットに基づいて活性化され、
    前記複数のユニットのそれぞれは、前記第１の制御コードの対応するビットに基づいて活性化され、
    前記複数の第２の出力トランジスタのそれぞれは、前記第２の制御コードの対応するビットに基づいて活性化されることを特徴とする請求項１１に記載の半導体装置。
15. 前記第１のリファレンストランジスタの制御電極に第１のバイアス電位を供給するレプリカ電源発生部をさらに備え、
    前記第２のリファレンストランジスタは前記第１の出力トランジスタのレプリカであり、その制御電極は前記第２の電源配線に接続されていることを特徴とする請求項１４に記載の半導体装置。

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