KR101558072B1 - 메모리에 대한 회로들 및 방법들 - Google Patents

메모리에 대한 회로들 및 방법들 Download PDF

Info

Publication number
KR101558072B1
KR101558072B1 KR1020137034403A KR20137034403A KR101558072B1 KR 101558072 B1 KR101558072 B1 KR 101558072B1 KR 1020137034403 A KR1020137034403 A KR 1020137034403A KR 20137034403 A KR20137034403 A KR 20137034403A KR 101558072 B1 KR101558072 B1 KR 101558072B1
Authority
KR
South Korea
Prior art keywords
node
transistor
coupled
rwl
data
Prior art date
Application number
KR1020137034403A
Other languages
English (en)
Other versions
KR20140022080A (ko
Inventor
제이딥 피. 쿨카니
디네쉬 소마세카르
제임스 더블유. 츠칸즈
비벡 케이. 드
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20140022080A publication Critical patent/KR20140022080A/ko
Application granted granted Critical
Publication of KR101558072B1 publication Critical patent/KR101558072B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

디바이스 치수들을 증가시킬 필요 없이 더 적은 최소 셀 전원들(Vmin)을 허용할 수 있는 데이터 종속 부스트형(DDB) 비트 셀들에 대한 실시예들을 개시한다.

Description

메모리에 대한 회로들 및 방법들{CIRCUITS AND METHODS FOR MEMORY}
본 발명은 일반적으로 메모리 회로들, 특히, 동적 판독 포트 회로들에 관한 것이다.
최소 동작 전원 전압(Vccmin)은 오늘날의 프로세서들의 중요한 파라미터이다. Vccmin을 감소시키는 것은 프로세서의 전력 소비를 감소시키기 위한 중요한 방법이다. 프로세서 내부의, 흔히 캐시에 사용되는, 레지스터 파일들(RF) 메모리 셀들은 Vccmin을 감소시키는 데에 있어 제한하는 장애물들이다. RF Vccmin은 일반적으로 세 요소들: 기입 Vccmin, 판독 Vccmin, 및 유지 Vccmin 중 최대값이다.
도 1은 비결합된 판독 동작을 위한 별개의 판독 포트를 갖는 종래의, 소위 "8T" 레지스터 파일(RF) 비트 셀을 도시한다. 판독 Vmin은 로컬 비트 라인(LBL) 평가 지연 및/또는 LBL 노이즈에 의해 결정된다. 키퍼(keeper) 디바이스들인 p-타입 트랜지스터들, (K1-K3)은 노이즈 영향을 완화하는 데 사용된다. 판독 포트의 풀 다운(pull-down) 디바이스들(N6, N7)과 키퍼 디바이스들의 것들 사이의 경합으로 인하여, 예를 들어, Vmin이 떨어지면, LBL 지연이 일반적으로 증가하는 것과 같이, LBL 평가 지연은 Vmin에 의해 영향을 받는다.
불행하게도, 도 1의 판독 포트 회로를 가지면, 예를 들어, 주로 폭 양자화(width quantization)로 인한 증가된 키퍼 세기 및 판독 포트 바닥 트랜지스터(N7) 내의 변화들로 인하여, Vmin이 낮아질 수 있는 양은 제한된다. 이에 따라, 새로운 접근 방법들이 요구될 수 있다.
유사한 참조 번호들이 비슷한 요소들을 지칭하는 첨부된 도면들의 그림들에서, 본 발명의 실시예들은, 한정하려는 것이 아니라, 예로서 예시된다.
도 1은 판독 포트를 갖는 종래의 비트 셀 회로를 도시하는 도면.
도 2는 일부 실시예들에 따른 데이터 종속 부스팅(boosting)을 갖는 판독 포트를 갖는 비트 셀 회로를 도시하는 도면.
도 3은 일부 실시예들에 따른 용량성 결합에 대한 데이터 종속 용량을 예시하는 도면.
도 4는 일부 실시예들에 따른 선택 가능하게 결속 가능한(engageable) 데이터 종속 부스팅 회로를 갖는 판독 포트를 갖는 비트 셀 회로를 도시하는 도면.
디바이스 치수들을 반드시 증가시킬 필요없이 더 적은 최소 셀 전원들(Vmin)을 허용할 수 있는 데이터 종속 부스트형(DDB) 비트 셀들에 대한 실시예들이 제공된다. 사실, 일부 실시예들에서, 각 로컬 비트 라인(LBL) 상의 64개까지의, 또는 심지어는 그보다 많은 비트 셀들에 대하여, Vmin은 220에서 260 mV로(예를 들어, 약 0.6 V에 이르기까지) 감소될 수 있다.
일부 실시예들에서, 어써트(assert)된 판독 워드 라인으로부터의 상승 천이를 판독 포트 데이터 트랜지스터의 게이트 상에 용량성으로 결합함으로써, 판독 동작 동안, 판독 포트 데이터 트랜지스터(예를 들어, N7)의 구동 세기는 개선될 수 있다.
도 2는 일부 실시예들에 따른 데이터 종속 부스팅을 갖는 비트 셀 회로를 도시한다. 회로는 p-타입 트랜지스터(P4)로부터 형성되는 결합 커패시터와 함께, N5 및 P3로부터 형성되는 데이터 통과 디바이스를 포함한다. (주어진 프로세스에 대한 이용 가능한 옵션들에 따라, 임의의 유형의 커패시터가 사용될 수 있다. 많은 CMOS 프로세스들에서, 하나의 단자에 함께 연결된 소스와 드레인 및 그외의 단자에 사용되는 게이트를 갖는 PMOS 트랜지스터와 같은 트랜지스터들로부터 커패시터들이 파생될 수 있다. 또한 데이터 통과 디바이스는 준(quasi) 통과 게이트 배열 내의 P 및 N 디바이스들로부터 만들어질 수 있다는 것에 유의한다. 이 실시예에서, N 디바이스는 항상 온(on)이다. 하지만, 임의의 적합한 결합 경로가 사용될 수 있다는 것을 이해해야 한다. 로직 '1들 및 로직 '0들 양쪽 모두의 더 효과적인 결합을 위해 P 및 N 디바이스들 양쪽 모두 바람직할 수 있지만, 예를 들어, N 디바이스, N5는 생략될 수 있다. 사실, 일부 실시예들에서, RWL을 데이터 트랜지스터 게이트에 용량성으로 결합하는 데 사용되는 커패시터(P4)만을 갖고, 전체의 통과 디바이스는 생략될 수 있다.)
도시된 실시예에서, 커패시터(P4)로부터 뿐만이 아니라, 스위치 커패시터(P3)의 게이트-대-소스 용량을 통한 데이터 트랜지스터의 게이트(VX)에의 용량성 결합이 존재한다. 일부 실시예들에서, P3의 게이트-소스 용량이 충분하다면 별개의 커패시터(P4)는 생략될 수 있다. 또한 일부 스킴들에서, RWL 노드는 부스팅될 수 있다는 것에 유의한다.
도 3은 일부 실시예들에 따른 도 2의 회로 내의 용량성 결합에 대한 데이터 종속 용량을 예시한다. 그것은, 용량성으로 구성되는 p-타입 트랜지스터인, P4의 용량이 비트 셀 내의 비트(Bit)의 값에 어떻게 종속되는지를 도시한다. 도시된 그래프에서, x-축 V는 P4(VRWL - VVx)에 걸친 전압을 나타낸다. 저장된 비트 셀 데이터 = '1의 경우, 트랜지스터(P4)는 더 높은 게이트 용량, 및 따라서, P4에 걸친 더 높은 용량을 제공하는 반전 영역(RWL = 0, Vx = 1)에 있다. 한편, 저장된 비트 셀 데이터 = '0의 경우, 트랜지스터(P4)는 P4가 감소된 용량을 가지도록 야기하는 공핍 영역(RWL = 0, Vx = 0)에 있다. 따라서, 데이터 종속 용량은, Vx가 N7을 턴 온할 경우(비트 셀 데이터가 '1)에 더 높고, Vx가 N7을 턴 오프된 채로 충분히 유지할 경우(비트 셀 데이터가 '0)에 더 낮기 때문에, 이 구성에 대해 유익하다.
도 2 및 도 3 양쪽 모두를 참조하여, 이제 동작을 설명할 것이다. '1이 판독되는 경우, 내부 노드(데이터 트랜지스터 게이트 노드 Vx)는 초기에 Vcc에 있다(RWL이 로우(Low)가 되고 P3가 온이기 때문이다). RWL이 어써트되는 경우(하이(High)), RWL 상의 상승 천이는 노드 Vx(데이터 트랜지스터 게이트)에 용량성으로 결합되고, 이는 데이터 트랜지스터(N7)를 더 강하게 구동되게 한다. 따라서, 더 적은 Vmin이 용인될 수 있다.
일부 실시예들에서, 용량성 결합을 사용하는 것에 더하여, RWL 신호는, 어써트될 때, 판독 동작을 위하여 부스팅될 수 있다. Vx가 RWL에 용량성으로 결합하면, 이는 워드 라인 트랜지스터(N6)를 더 강하게 구동되게 할 뿐만 아니라, 또한 데이터 트랜지스터(N7)를 더 강하게 구동되게 한다. 심지어 Vmin이 감소되는 경우에도, 이것은 LBL 평가에 대해 그 이상의 개선을 가져올 수 있다. 일부 실시예들의 경우에, 분석을 통해, RWL 부스팅이 이용되는 경우, 판독 동작을 위해 약 30%를 넘는 Vcc의 레벨로 RWL 전압을 증가시키는 것은, 예를 들어, 데이터 비트가 로직 '1인 경우, 원하는 판독 동작 성능을 달성할 수 있다고 여겨진다. 한편, 데이터 비트가 로직 '0인 경우의 판독 성능에 관해서, 노이즈 관점으로부터 일부 경우들에서 더 낮은 RWL 부스팅이 바람직할 수 있다.
Bit가 '1에 있는 경우에 대해, 트랜지스터(N5)는 클리퍼(clipper)(게이트 = Vcc, 소스 = V(Bit) = Vcc 및 드레인 = Vx = Vcc + (RWL로부터의 용량성 결합 부스트))로서 작동한다. 이는 '1이 판독될 경우, Vx가 Vcc 이하로 방전되는 것을 N5가 억제한다는 것을 의미한다. 디바이스(P3)는, 저장된 데이터가 '1인 경우 Vx가 Vcc에 드라이브(drive)되도록 허용하고, 그것은 판독 워드 라인(RWL)을 Vx에 용량성으로 결합하도록 도와주지만 동시에, Vx = V(RWL) + VT(P3에 대한 문턱 전압)의 최대값을 제한한다.
로직 '0이 판독될 경우(Bit = '0)에 대해, 내부 노드(Vx)는 초기에 Vss에 있고 N7은 턴 오프된다. RWL이 어써트될 때(하이), RWL 로우로부터 하이로의 천이로부터의 용량성 결합으로 인하여 노드(Vx)는 순간적으로 Vss를 넘어 상승한다. 트랜지스터들(N5 및 N2)은 이후 Vx를 Vss로 되돌려, 판독 '0의 경우에 대해 LBL 노이즈 상의 RWL 결합의 영향을 감소시킨다.
비트 셀을 데이터 트랜지스터 게이트 입력(Vx)에 결합시키는 N-타입 트랜지스터(N5)는, 회로의 동작 파라미터들에 따라, 필요할 수도 또는 필요하지 않을 수도 있다. 도시된 실시예에서, 그것은 Bit 노드(Bit가 '0인 경우 Vss)를 데이터 트랜지스터 입력에 결합시키고, 이에 의해, RWL 노드로부터의 Vx에서의 일시적인 부스트가 그것에 용량성으로 결합함에도 불구하고, Bit가 로직 '0인 경우에 평가 동안 데이터 트랜지스터(N7)를 충분히 턴 오프된 채로 유지하는 기능을 하게 된다. 하지만, (RWL = '0, Vx = '0인 경우에 평가에 앞서) P4에 걸친 전압이 0에 있으면, P4에 대한 용량은 최소가 될 것이고 따라서, RWL 상승은 Vx 노드에 충분히 결합되지 않아 N7을 문제가 있게 턴 온할 것이다. P4로부터의 감소된 양의 결합은 Vx에서의 전압을 충분히 작게 유지하도록 적어도 도울 것이고 필요하다면, 그외의 솔루션들이 이용될 수 있다.
일부 실시예들에서, 더 나은 LBL 평가뿐만 아니라, 그외의 이점들이 가능할 수 있다는 것을 이해해야 한다. 예를 들어, 도 2에 설명된 DDB 특징들을 갖는 비트 셀들을 이용하면, 개선된 확산 균형이 야기될 수 있다. 2개의 PMOS 및 6개의 NMOS 디바이스들을 갖는, 도 1의 종래의 셀과는 대조적으로, 도 2의 DDB 셀은 4개의 PMOS 및 7개의 NMOS 디바이스들을 갖는다. 따라서, DDB 셀은 더 균형잡힌 P/N 확산 밀도를 갖는다.
도 4는 하이 및 로우 Vcc 동작 모드들에 대해 선택 가능하게 결속 가능한 DDB 회로를 갖는 도 2의 DDB 비트 셀을 도시한다. 하이 Vcc 전압 모드 동안(예를 들어, 약 1V Vcc에 대해), Vx 전압들은 일반적으로 Vmax(디바이스가 신뢰성 있게 허용할 수 있는 최대의 허용되는 전압)를 초과해서는 안 된다. 따라서, 모드 선택 특징은, Vcc가 더 높은 전압에 있는 경우 RWL 노드로부터 용량성 디바이스(들)를 선택 가능하게 결속 해제하여 적어도 Vx 부스팅을 감소시키도록 제공된다. 모드 선택(Mode Sel.) 신호에 의해 제어되는 스위치(S1)는, 회로가 더 높은 Vcc 모드에 있는 경우 커패시터 결합 노드(Vy)를 Vss에 연결한다. 한편, 더 낮은(예를 들어, Vcc = V min) 모드에 있는 경우 그것은 커패시터 결합 노드를 RWL 노드에 연결한다. 이러한 방법으로, 대다수 필요한 경우에는, DDB는 더 낮은 전원 레벨들에 대해 인에이블(enable)되고, DDB가 그렇게 도움이 되지 않고 실제로 잠재적으로 해로울 수 있는 경우에는, 전원이 더 높을 때 비활성화된다.
본원에 개시된 실시예들에 따라, DDB 셀들은 다양한 상이한 컴퓨팅 플랫폼들에 대한 다양한 상이한 메모리 구조들에서 사용될 수 있다. 예를 들어, 그들은 동적 레지스터 파일 어레이들, 예를 들어, 소위 캐시 메모리 시스템들에 사용될 수 있다. 또한, 모바일 개인 컴퓨터들, PDA들, 휴대폰들, 태블릿들, 서버 컴퓨터들 등과 같은 임의의 유형의 컴퓨팅 시스템들은 본원에서 교시된 바와 같이 DDB를 갖는 메모리 셀들을 이용할 수 있다.
전술한 설명에서, 다수의 특정 상세를 설명하였다. 그러나, 본 발명의 실시예들이 이러한 특정 상세 없이도 실시될 수 있다는 것은 당연하다. 그 외의 예시들에서, 공지된 회로들, 구조들 및 기법들은 본 명세서의 이해를 모호하게 하지 않도록 상세히 도시되지 않을 수 있다. 이를 염두에 두고, "일 실시예", "실시예", "예시의 실시예", "다양한 실시예들" 등에 대한 참조들은 그렇게 설명된 본 발명의 실시예(들)가 특정 특징들, 구조들, 또는 특성들을 포함할 수 있으나, 반드시 모든 실시예들이 특정 특징들, 구조들, 또는 특성들을 포함하지는 않는다는 것을 나타낸다. 또한, 일부 실시예들은 그외의 실시예들에 대해 설명된 특징들 중 일부, 전부를 가질 수 있거나 또는 아무것도 가지지 않을 수 있다.
전술한 설명 및 이하의 특허청구범위에서, 이하의 용어들은 이하와 같이 해석되어야 한다: 그들의 파생어들과 함께 용어들 "결합된" 및 "연결된"이 사용될 수 있다. 이러한 용어들은 서로에 대한 동의어로서 의도되지 않는다는 것은 당연하다. 오히려, 특정 실시예들에서, "연결된"은 둘 이상의 요소들이 서로에 대해 직접적인 물리적 또는 전기적 접촉을 한다는 것을 나타내는 데 사용된다. "결합된"은 둘 이상의 요소들이 서로 협력하거나 또는 상호 작용하지만, 그들은 직접적인 물리적 또는 전기적 접촉을 할 수도 있고 하지 않을 수도 있다는 것을 지시하는 데 사용된다.
용어 "PMOS 트랜지스터"는 P-타입 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 마찬가지로, "NMOS 트랜지스터"는 N-타입 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 용어들: "MOS 트랜지스터", "NMOS 트랜지스터", 또는 "PMOS 트랜지스터"가 사용되는 모든 경우에, 그들의 사용에 있어서 달리 명확히 지시되거나 또는 서술되지 않는 한, 그들은 전형적인 방식으로 사용된다는 것을 이해해야 한다. 아주 조금 거론하자면, 그들은 상이한 VT들, 재료 유형들, 절연체 두께들, 게이트(들) 구성들을 갖는 디바이스들을 포함하는 MOS 디바이스들의 상이한 변형들을 포함한다. 또한, MOS 등으로서 특정하게 지칭되지 않는 한, 용어 트랜지스터는, 예를 들어, 접합형 전계 효과 트랜지스터, 바이폴라 접합 트랜지스터, 금속 반도체 FET들, 및 다양한 유형의 삼차원 트랜지스터들, MOS 또는 다르게는, 오늘날 공지되었거나 또는 아직 개발되지 않은, 그외의 적합한 트랜지스터 유형들을 포함할 수 있다.
본 발명은 설명한 실시예들에 한정되지 않으나, 첨부된 특허청구범위의 기술적 사상과 범위 내에서 변형 및 수정하여 실시될 수 있다. 예를 들어, 본 발명은 모든 유형의 반도체 집적 회로(IC) 칩들의 사용에 적용할 수 있다는 것을 이해해야 한다. 이러한 IC 칩들의 예시들은 프로세서들, 컨트롤러들, 칩 셋 컴포넌트들, 프로그래밍 가능 로직 어레이들(PLA), 메모리 칩들, 네트워크 칩들 등을 포함하나 이에 한정되지 않는다.
도면들 중의 일부에서, 신호 도체 라인들은 선들로 표현된다는 것 또한 이해해야 한다. 일부는, 더 많은 구성 신호 경로들을 표시하기 위해, 더 두꺼울 수 있고, 다수의 구성 신호 경로들을 표시하기 위해, 숫자 표시를 가질 수 있고, 및/또는 주 정보 흐름 방향을 표시하기 위해 하나 이상의 단에서 화살표들을 가질 수 있다. 그러나, 이것을 한정하는 방식으로 해석해서는 안 된다. 오히려, 그러한 부가된 상세는 회로의 더 쉬운 이해를 용이하게 하기 위해 하나 이상의 전형적인 실시예와 함께 사용될 수 있다. 부가적인 정보를 갖거나 또는 그렇지 않은, 임의의 표현된 신호 라인들은, 여러 방향들로 이동할 수 있는 하나 이상의 신호를 실제로 포함할 수 있고 임의의 적합한 유형의 신호 스킴, 예를 들어, 차동쌍으로 구현된 디지털 또는 아날로그 라인들, 광학 섬유 라인들, 및/또는 싱글 엔디드(single-ended) 라인들로 구현될 수 있다.
예시의 크기들/모델들/값들/범위들은 주어질 수 있지만 본 발명은 이에 동일하게 제한되지는 않는다는 것을 이해해야 한다. 시간의 흐름에 따라 제조 기법들(예를 들어, 포토 리소그라피)이 성숙함에 따라, 더 작은 크기의 디바이스들을 제조할 수 있을 것으로 기대한다. 또한, 예시 및 논의의 간결함을 위해, 그리고 본 발명을 모호하게 하지 않기 위해, IC 칩들 및 그외의 컴포넌트들로의 공지된 전력/그라운드 연결들은 개시한 도면들 내에서 도시되거나 또는 도시되지 않을 수 있다. 또한, 본 발명을 모호하게 하지 않기 위해 배열들은 블록도 형식으로 도시될 수 있고, 또한 그러한 블록도 배열들의 구현과 관련된 상세가 본 발명이 구현될 플랫폼에 크게 종속되고, 즉, 그러한 상세는 본 기술분야에 숙련된 자가 이해할 수 있는 범위에 충분히 속해야 한다는 사실에 비추어 도시될 수 있다. 본 발명의 예시의 실시예들을 설명하기 위해 특정 상세(예를 들어, 회로들)를 설명하는 경우에, 본 발명이 이러한 특정 상세 없이도, 또는 변형과 함께, 실시될 수 있어야 한다는 것은 본 기술분야에 숙련된 자에게 명백하다. 따라서 설명은 한정하는 것이 아니라 대신에 예시적인 것으로 간주되어야 한다.

Claims (20)

  1. 메모리 셀의 판독 포트
    를 포함하고,
    상기 판독 포트는,
    판독 워드 라인(RWL) 노드;
    데이터 트랜지스터 제어 노드; 및
    상기 RWL 노드 및 상기 데이터 트랜지스터 제어 노드에 결합되어, 상기 RWL 노드를 상기 데이터 트랜지스터 제어 노드에 용량성으로 결합하거나 또는 상기 RWL 노드를 상기 데이터 트랜지스터 제어 노드로부터 용량성으로 결합해제하는 용량성 디바이스를 포함하는 칩.
  2. 제1항에 있어서,
    상기 용량성 디바이스는 트랜지스터를 포함하는 칩.
  3. 제2항에 있어서,
    상기 트랜지스터는 p-타입 CMOS 트랜지스터인 칩.
  4. 제3항에 있어서,
    상기 트랜지스터는, 함께 결합되고, 상기 데이터 트랜지스터 제어 노드에 결합되는 소스 단자 및 드레인 단자를 갖는 칩.
  5. 제1항에 있어서,
    상기 데이터 트랜지스터 제어 노드와 상기 메모리 셀의 비트 노드 사이에 결합된 n-타입 트랜지스터를 더 포함하는 칩.
  6. 제5항에 있어서,
    상기 데이터 트랜지스터 제어 노드와 상기 비트 노드 사이에 결합되는 p-타입 트랜지스터를 더 포함하고, 상기 p-타입 트랜지스터는 상기 RWL 노드에 결합되는 게이트를 갖는 칩.
  7. 제1항에 있어서,
    상기 용량성 디바이스는 상기 RWL 노드에 선택적으로 결합되고, 제1 동작 모드의 경우에, 상기 용량성 디바이스는 기준 전원(supply reference)에 결합되고, 더 낮은 전원 레벨의 제2 동작 모드의 경우에, 상기 용량성 디바이스는 상기 RWL 노드에 결합되는 칩.
  8. 제1항에 있어서,
    상기 메모리 셀은 동적 레지스터 파일 어레이의 일부인 칩.
  9. 제1항에 있어서,
    상기 메모리 셀은 공통 로컬 비트 라인에 결합된 적어도 64개의 메모리 셀들의 그룹의 일부인 칩.
  10. 비트 노드들을 갖는 복수의 비트 셀을 갖는 비트 라인 및 상기 비트 라인에 결합되는 판독 포트들
    을 포함하고,
    각각의 판독 포트는,
    판독 워드 라인(RWL) 트랜지스터를 제어하기 위한 RWL 노드;
    데이터 트랜지스터를 제어하기 위한 데이터 트랜지스터 노드; 및
    상기 RWL 노드와 상기 데이터 트랜지스터 노드 사이에 결합되어, 상기 RWL 노드를 상기 데이터 트랜지스터 노드에 용량성으로 결합하거나 또는 상기 RWL 노드를 상기 데이터 트랜지스터 노드로부터 용량성으로 결합해제하는 선택 가능하게 결속 가능한 용량성 디바이스를 포함하는 장치.
  11. 제10항에 있어서,
    상기 용량성 디바이스는 트랜지스터를 포함하는 장치.
  12. 제11항에 있어서,
    상기 트랜지스터는 p-타입 CMOS 트랜지스터인 장치.
  13. 제12항에 있어서,
    상기 트랜지스터는, 함께 결합되고, 상기 데이터 트랜지스터 노드에 결합되는 소스 단자 및 드레인 단자를 갖는 장치.
  14. 제10항에 있어서,
    메모리 셀의 비트 노드와 상기 데이터 트랜지스터 노드 사이에 결합되는 n-타입 트랜지스터를 더 포함하는 장치.
  15. 제14항에 있어서,
    상기 데이터 트랜지스터 노드와 상기 비트 노드 사이에 결합되는 p-타입 트랜지스터를 더 포함하고, 상기 p-타입 트랜지스터는 상기 RWL 노드에 결합되는 게이트 단자를 갖는 장치.
  16. 제10항에 있어서,
    상기 비트 라인은 동적 레지스터 파일 어레이의 일부인 장치.
  17. 제10항에 있어서,
    상기 복수의 비트 셀은 적어도 64개의 메모리 셀들을 포함하는 장치.
  18. 판독 워드 라인 트랜지스터를 턴 온하기 위해 판독 워드 라인 노드를, 로우로부터 하이로의 천이로, 어써트하는 단계; 및
    상기 로우로부터 하이로의 천이에서, 상기 판독 워드 라인 노드로부터 데이터 트랜지스터 노드 상으로 상승 천이(rising transition)를 용량성으로 결합하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서,
    상기 데이터 트랜지스터가 로직 '1을 판독하기 위해 턴 온될 때 논리적인 하이 전압 레벨 상에 상기 상승 천이를 부가하는 단계를 포함하는 방법.
  20. 제19항에 있어서,
    상기 로직 '1은 PMOS 트랜지스터를 통해 비트 셀로부터 상기 데이터 트랜지스터 노드에 결합되는 방법.
KR1020137034403A 2011-06-30 2012-04-09 메모리에 대한 회로들 및 방법들 KR101558072B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/174,352 US8488390B2 (en) 2011-06-30 2011-06-30 Circuits and methods for memory
US13/174,352 2011-06-30
PCT/US2012/032688 WO2013002868A2 (en) 2011-06-30 2012-04-09 Circuits and methods for memory

Publications (2)

Publication Number Publication Date
KR20140022080A KR20140022080A (ko) 2014-02-21
KR101558072B1 true KR101558072B1 (ko) 2015-10-06

Family

ID=47390546

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137034403A KR101558072B1 (ko) 2011-06-30 2012-04-09 메모리에 대한 회로들 및 방법들

Country Status (6)

Country Link
US (1) US8488390B2 (ko)
KR (1) KR101558072B1 (ko)
CN (1) CN103650052B (ko)
DE (1) DE112012002672B4 (ko)
TW (1) TWI527054B (ko)
WO (1) WO2013002868A2 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9256441B2 (en) 2012-10-24 2016-02-09 Intel Corporation System and method providing forward compatibility between a driver module and a network interface
CN104882159A (zh) * 2015-05-15 2015-09-02 清华大学 一种近阈值8管静态随机存储器单元
US9947388B2 (en) 2016-03-16 2018-04-17 Intel Corporation Reduced swing bit-line apparatus and method
US10199080B2 (en) 2017-04-11 2019-02-05 Intel Corporation Low swing bitline for sensing arrays
US10590639B2 (en) * 2017-12-22 2020-03-17 Toto Ltd. Toilet seat device and toilet device
US10584469B2 (en) * 2017-12-22 2020-03-10 Toto Ltd. Toilet seat device and toilet device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060215465A1 (en) * 2005-03-25 2006-09-28 Bhavnagarwala Azeez J Circuits and methods for providing low voltage, high performance register files

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06215576A (ja) * 1993-01-18 1994-08-05 Mitsubishi Electric Corp 半導体記憶装置
US5828597A (en) * 1997-04-02 1998-10-27 Texas Instruments Incorporated Low voltage, low power static random access memory cell
US6762951B2 (en) * 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
US7336533B2 (en) * 2006-01-23 2008-02-26 Freescale Semiconductor, Inc. Electronic device and method for operating a memory circuit
US8059451B2 (en) 2007-01-16 2011-11-15 Nanochips, Inc. Multiple valued dynamic random access memory cell and thereof array using single electron transistor
US7920409B1 (en) 2007-06-05 2011-04-05 Arizona Board Of Regents For And On Behalf Of Arizona State University SRAM cell with intrinsically high stability and low leakage
JP4954954B2 (ja) 2008-08-07 2012-06-20 パナソニック株式会社 半導体記憶装置
US8111542B2 (en) 2008-11-19 2012-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. 8T low leakage SRAM cell
US8284593B2 (en) * 2010-04-14 2012-10-09 Freescale Semiconductor, Inc. Multi-port memory having a variable number of used write ports

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060215465A1 (en) * 2005-03-25 2006-09-28 Bhavnagarwala Azeez J Circuits and methods for providing low voltage, high performance register files

Also Published As

Publication number Publication date
CN103650052A (zh) 2014-03-19
DE112012002672T5 (de) 2014-04-03
DE112012002672B4 (de) 2023-04-27
US20130003469A1 (en) 2013-01-03
US8488390B2 (en) 2013-07-16
KR20140022080A (ko) 2014-02-21
CN103650052B (zh) 2016-11-02
TWI527054B (zh) 2016-03-21
TW201312580A (zh) 2013-03-16
WO2013002868A3 (en) 2013-02-28
WO2013002868A2 (en) 2013-01-03

Similar Documents

Publication Publication Date Title
TWI608482B (zh) 半導體裝置
US9361950B1 (en) Semiconductor device with reduced leakage current and method for manufacture of the same
KR101558072B1 (ko) 메모리에 대한 회로들 및 방법들
US9928901B2 (en) SRAM with first and second precharge circuits
TW201514991A (zh) 記憶體及其操作電壓開關電路的方法
US10854281B2 (en) Trigger and access circuitry for RAM to overcome instability of storage status and reduce power consumption
US7511534B1 (en) Circuits, devices, systems, and methods of operation for a linear output driver
JPH0786916A (ja) 半導体集積回路
KR101116069B1 (ko) 칩, 데이터 판독 방법 및 컴퓨터 시스템
US7215178B2 (en) MOS type semiconductor integrated circuit device
US7512908B2 (en) Method and apparatus for improving SRAM cell stability by using boosted word lines
US8681566B2 (en) Apparatus and methods of driving signal for reducing the leakage current
KR20180014170A (ko) 용량성 워드라인 부스팅
JP3567160B2 (ja) 半導体集積回路
US6456559B1 (en) Semiconductor integrated circuit
JP3255159B2 (ja) 半導体集積回路
US8633731B1 (en) Programmable integrated circuit with thin-oxide passgates
JP4469798B2 (ja) 集積回路装置、およびインバータ段の出力で出力信号を駆動するための方法
JP3255158B2 (ja) 半導体集積回路
Goel et al. Area efficient diode and on transistor inter‐changeable power gating scheme with trim options for SRAM design in nano‐complementary metal oxide semiconductor technology
US10535394B2 (en) Memory device including dynamic voltage and frequency scaling switch and method of operating the same
US9704548B1 (en) Semiconductor memory apparatus
JP2003264457A (ja) 電力低減機構を持つ半導体集積回路
KR101337240B1 (ko) 의사 정적 동적 비트 라인 칩 및 방법
JPS59186196A (ja) 横型レシオレスｒｏｍ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180903

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190829

Year of fee payment: 5