TWI608482B

TWI608482B - 半導體裝置

Info

Publication number: TWI608482B
Application number: TW105126228A
Authority: TW
Inventors: 藪內誠
Original assignee: 瑞薩電子股份有限公司
Priority date: 2011-09-22
Filing date: 2012-08-16
Publication date: 2017-12-11
Also published as: TW201327559A; US20160329093A1; US20190147947A1; TWI555020B; US9424910B2; US20180240514A1; TWI632550B; US10199096B2; TW201807708A; CN106601289B; US20130077387A1; US8908418B2; US9984743B2; CN106601289A; US9721648B2; TWI684983B; TW201642260A; US20150070976A1; US10672463B2; KR20130032263A

Description

半導體裝置

本發明係有關半導體裝置，尤其有關適用於具備SRAM等之記憶單元之半導體裝置之有效技術者。

例如，在於專利文獻1，顯示於SRAM之中，在資料寫入時，使單元電源線之電壓位準下降之構成。在於專利文獻2，顯示於SRAM之中，使被選擇之字元線之電壓位準下降之構成。於專利文獻3，顯示於SRAM中，在字元線啟動之時，於字元線驅動器之電源節點，供給記憶格之電源電壓位準，於字元線啟動之後，於字元線驅動器之電源節點，供給較記憶格之電源電壓位準為低之電壓位準的構成。

[先前技術文獻] [專利文獻]

[專利文獻1]

日本特開2007-4960號公報

[專利文獻2]

日本特開2009-252256號公報

[專利文獻3]

日本特開2008-210443號公報

例如，搭載SRAM(Static Random Access Memory)記憶體模組(靜態型記憶體模組)等之半導體裝置中，通常伴隨微細化，從可靠性、消耗電力等之觀點來看，進行有電壓調整技術。惟，進行微細化時，伴隨製造參差等之增大，SRAM記憶格之動作邊界之下降則會成為問題。為此，需要在低電壓下，為確保安定之動作邊界之各種處理。

圖24(a)係做為本發明之前提而檢討之半導體裝置中，顯示該靜態型記憶體模組之主要部之概略構成例及動作例的說明圖，圖24(b)係顯示與圖24(a)不同之概略構成例及動作例的說明圖。圖24(a)、(b)所示靜態型記憶體模組，係具備記憶陣列MARY、和字元驅動器區塊WLD、和寫入補助電路WAST’。於MARY內，包含經由WLD所驅動，延伸向X軸方向之字元線WL、和經由該WL所選擇之記憶格(SRAM記憶格)MC、和經由WAST’所驅動，延伸於Y軸方向，於該MC，供給記憶格電源電壓ARVDD之記憶格電源線。WAST’係於寫入動作之時，具有將選擇之記憶格MC之ARVDD，在特定期間下降之機能。由此，被選擇之MC中，資訊保持能力(閂鎖能力)會下降(換言之，靜態雜訊邊界(SNM)則下降)，就結果而言，可容易進行該MC之改寫(寫入邊界則提升)。

在此，圖24(a)所示MARY係令Y軸方向(記憶格電源線(ARVDD)之延伸方向或未圖示之位元線之延伸方向)為縱方向，令X軸方向(WL之延伸方向)為橫方向，而具備橫長之形狀。另一方面，圖24(b)所示MARY，係與圖24(a)之情形不同，具有縱長之形狀。假定，對於圖24(a)所示MARY，在ARVDD之電壓位準為最佳之條件下，使之下降而設計WAST’之情形。此時，將該WAST’適用於圖24(b)所示MARY時，在圖24(b)之MARY中，相較於圖24(a)，記憶格電源線(ARVDD)之負荷為大之故，有著ARVDD之電壓位準到達期望之位準時需要某些程度之期間之疑慮。於此期間，被選擇之MC，係具有較高資訊保持能力(閂鎖能力)(換言之，大的SNM)之故，就結果而言，會有不容易進行該MC之改寫(寫入邊界下降)之疑慮。

圖25(a)係做為本發明之前提而檢討之半導體裝置中，顯示該靜態型記憶體模組之主要部之概略構成例及動作例的說明圖，圖25(b)係顯示與圖25(a)不同之概略構成例及動作例的說明圖。圖25(a)、(b)所示靜態型記憶體模組，係具備記憶陣列MARY、和字元驅動器區塊WLD、和字元驅動用電源電路區塊VGEN’。於MARY內，包含經由WLD所驅動，延伸向X軸方向之字元線WL、和經由該WL所選擇之記憶格(SRAM記憶格)MC、和經由VGEN’所驅動，延伸於Y軸方向，於WLD內之各字元驅動器，供給字元驅動電源電壓WLVDD之字元驅動電源線。

VGEN’係具有經由WLD，活化特定之WL時，使該WLD(其中之字元驅動器)之電源電壓WLVDD，在特定期間下降之機能。由此，在該WL上，可提升保持資訊之MC之資訊保持能力(閂鎖能力)，可達成述讀邊界之提升等。即，由於SRAM記憶格內之存取用NMOS電晶體之驅動能力等價性下降，SRAM記憶格內之驅動用NMOS電晶體與存取用NMOS電晶體之驅動能力之比率之所謂β比則變大，可達成靜態雜訊邊界(SNM)之提升。

在此，圖25(a)所示MARY係令Y軸方向(字元驅動電源線(WLVDD)之延伸方向或未圖示之位元線之延伸方向)為縱方向，令X軸方向(WL之延伸方向)為橫方向，而具備橫長之形狀。另一方面，圖25(b)所示MARY，係與圖25(a)之情形不同，具有縱長之形狀。圖25(a)之MARY係相較圖25(b)，字元驅動電源線(WLVDD)之負荷為小之故，WLVDD之電壓位準則急遽下降。結果，產生無法充分確保為高速啟動WL所必要之WLVDD之電壓位準。又，圖25(a)之MARY，係相較於圖25(b)，WL之負荷為大之故，難以達成啟動速度之高速化，再經由與前述WLVDD之相乘效果，啟動速度之高速化有更為困難之疑慮。因此，圖25(a)之MARY中，伴隨WL之啟動速度之延遲，會有產生無法充分確保必要之存取時間之情形。

相反，圖25(b)之MARY係相較圖25(a)，字元驅動電源線(WLVDD)之負荷為大之故，有需要WLVDD之電壓位準下降至所期望之位準之某些程度之期間之疑慮。於此期間，被選擇之WL之電壓位準係較高，該WL上之MC係具有較低之靜態雜訊邊界(SNM)之故，就結果而言，會有該MC之讀取邊界下降之疑慮。又，圖25(b)之MARY，係相較於圖25(a)，WL之負荷為小之故，易於使該啟動速度之變快(即經由過沖，WL之電壓易於變高)，經由與前述WLVDD之相乘效果，有使靜態雜訊邊界(SNM)之下降更為快速之疑慮。因此，圖25(b)之MARY中，會有產生無法充分確保讀取邊界之情形。

如此，當在於半導體裝置內，存在縱長形狀或橫長形狀之各種形狀不同之記憶陣列時，會產生對應該形狀之動作邊界(讀取邊界、寫入邊界)之下降或存取時間之延遲。尤其，於SOC(System On a Chip)等之半導體裝置，搭載編成(Compiled)SRAM等之時，有對應來自市場之製品要求，需於SOC上，搭載各種形狀不同之許多之SRAM記憶體模組之情形。如此之時，會發現如前述之動作邊界或存取時間之問題，特別地被明顯化。然而，編成SRAM係例如指定位元線或字元線數等，經由自動設計，自動生成之巨集單元。編成SRAM中，記憶陣列或該周邊電路等係通常將預先規定之各種要素電路(例如字元驅動器等)之佈局，使自動設計工具僅以對應位元線/字元線數之數加以自動配置而構築者。

本發明係有鑑於此而成者，其目的之一係於具備複數之靜態型記憶體模組之半導體裝置中，實現該動作邊界之提升者。本發明之前述以及其他之目的與新穎之特徵係可從本說明書之記載及所附圖面可明白暸解。

本發明所揭示之發明中，簡單說明代表性之實施形態概要之結果，則如下所述。

本實施之形態所成半導體裝置係具備第1記憶體模組和第2記憶體模組。第1記憶體模組係除了複數之第1字元線、複數之第1位元線、及配置此等交點之複數之第1SRAM記憶格之外，具備延伸於與第1位元線相同方向，於複數之第1SRAM記憶格，供給電源之複數之第1記憶格電源線、和第1寫入補助電路。第1寫入補助電路係在寫入動作之時，將對應於寫入對象之第1SRAM記憶格的第1記憶格電源線之電荷，在第1期間放電。同樣地，第2記憶體模組係除了複數之第2字元線、複數之第2位元線、及配置此等交點之複數之第2SRAM記憶格之外，具備延伸於與第2位元線相同方向，於複數之第2SRAM記憶格，供給電源之複數之第2記憶格電源線、和第2寫入補助電路。第2寫入補助電路係在寫入動作之時，將對應於寫入對象之第2SRAM記憶格的第2記憶格電源線之電荷，在第2期間放電。在此，複數之第1字元線之條數較複數之第2字元線之條數為多之時，第1期間設定成較第2期間為長。

使用如此構成時，於寫入動作時，可降低寫入對象之SRAM記憶格之電源電壓之故，可提升寫入邊界。更且，經由第1及第2期間，可控制該電源電壓之下降速度(以及下降寬度)，不會關連於各記憶體模組之字元線條數，可得該寫入邊界提升之效果。

又，本實施之形態所成半導體裝置係如前述第1記憶體模組，具備複數之第1字元驅動器、和第1字元驅動電源線、和第1電源電路區塊；如前述第2記憶體模組，則具備複數之第2字元驅動器、和第2字元驅動電源線、和第2電源電路區塊。複數之第1字元驅動器係驅動複數之第1字元線，第1字元驅動電源線係延伸於與第1位元線相同方向，於複數之第1字元驅動器供給電源。第1電源電路區塊係於讀取動作之時，將第1字元驅動電源線之電壓位準，以第1驅動能力加以下降。同樣地，複數之第2字元驅動器係驅動複數之第2字元線，第2字元驅動電源線係延伸於與第2位元線相同方向，於複數之第2字元驅動器供給電源。第2電源電路區塊係於讀取動作之時，將第2字元驅動電源線之電壓位準，以第2驅動能力加以下降。在此，第1驅動能力及第2驅動能力係字元線之條數愈多，或位元線之條數愈小，設定得更大。即，複數之第1字元線之條數與複數之第2字元線之條數實質上相等，複數之第1位元線之條數較複數之第2位元線之條數為多之時，第1驅動能力則設定成較第2驅動能力為小。又，複數之第1位元線之條數與複數之第2位元線之條數實質上相等，複數之第1字元線之條數較複數之第2字元線之條數為多之時，第1驅動能力則設定成較第2驅動能力為大。

使用如此構成時，於讀取動作時，可降低被選擇之字元線之電壓位準之故，可提升該字元線上之SRAM記憶格之讀取邊界。更且，經由第1驅動能力及第2驅動能力，可控制該電壓位準之下降速度(以及下降寬度)之故，不會關連於各記憶體模組之字元線條數及位元線條數，可在維持特定之存取性能之狀態下，得該讀取邊界提升之效果。

本發明所揭示之發明中，簡單說明代表性之實施形態所得之效果時，於具備複數之靜態型記憶體模組之半導體裝置中，可實現該動作邊界之提升。

A‧‧‧位址信號

ADRCTL‧‧‧位址控制電路

APPU‧‧‧應用單元

ARVDD‧‧‧記憶格電源電壓(記憶格電源線)

BBU‧‧‧基頻單元

BF‧‧‧緩衝電路

BL，ZBL‧‧‧位元線

C‧‧‧電容

CEN‧‧‧時脈許可信號

CLK‧‧‧時脈信號

CPU‧‧‧處理單元

CRSE‧‧‧讀取用列選擇信號

CTLBK‧‧‧控制電路區塊

CWSE‧‧‧寫入用列選擇信號

CWSRC‧‧‧共通電源節點

DBL‧‧‧虛擬位元線

DFP，DFN，N+，P+‧‧‧半導體層(擴散層)

DLY‧‧‧延遲元件

DLYBK‧‧‧延遲電路區塊

Di‧‧‧資料輸入信號

Do‧‧‧資料輸出信號

EN，VDDEN‧‧‧許可信號

GT‧‧‧閘極層

IOB‧‧‧輸出入緩衝電路

IOU‧‧‧輸出入單元

IV‧‧‧反相器電路

MARY‧‧‧記憶陣列

MC‧‧‧記憶格

MEMU‧‧‧記憶單元

MN‧‧‧NMOS電晶體

MP‧‧‧PMOS電晶體

ND‧‧‧NAND演算電路

NW‧‧‧n型井

PW‧‧‧p型井

RWCTL‧‧‧讀取寫入控制電路

SA‧‧‧感測放大器

SE‧‧‧感應放大器許可信號

SEL‧‧‧選擇電路

SRMD‧‧‧靜態型記憶體模組

SW‧‧‧開關

TAP‧‧‧分接領域

TDEC‧‧‧解碼起動信號

TDG‧‧‧寫入補助時間生成電路

TE‧‧‧固定電壓

VDBK‧‧‧動態部

VDDM‧‧‧電源電壓

VG‧‧‧字元驅動用電源電路

VG_AREA‧‧‧字元驅動用電源電路之形成領域

VGEN，VGEN’‧‧‧字元驅動用電源電路區塊

VM‧‧‧電壓位準

VSBK‧‧‧靜態部

VSS‧‧‧接地電源電壓

WAST，WAST’‧‧‧寫入補助電路

WD‧‧‧字元驅動器

WE‧‧‧內部寫入許可信號

WEN‧‧‧寫入許可信號

WL‧‧‧字元線

WLD‧‧‧字元驅動區塊

WLVDD‧‧‧字元驅動電源電壓(字元驅動電源線)

WPT‧‧‧寫入補助脈衝信號

WTD‧‧‧寫入驅動器

WTE‧‧‧寫入補助許可信號

X‧‧‧行選擇信號

XDMY‧‧‧行數虛擬負荷電路

XSET‧‧‧行數資訊

Y‧‧‧列選擇信號

YSW‧‧‧列選擇電路

[圖1]

於本發明之實施形態1所成半導體裝置中，顯示包含於此之靜態型記憶體模組之概略性構成例之方塊圖。

[圖2]

顯示圖1之記憶體模組之各記憶格之構成例之電路圖。

[圖3]

顯示圖1之記憶體模組之概略動作例之波形圖。

[圖4]

顯示本發明之實施形態1所成半導體裝置中，該整體之概略性構成例之方塊圖。

[圖5]

於圖1之記憶體模組中，顯示該寫入補助電路周圍之機能之一例之概略圖。

[圖6]

於圖4之記憶單元中，顯示於該各靜態型記憶體模組，適用圖5之寫入補助電路時之效果之一例之概略圖。

[圖7]

(a)係顯示圖5之寫入補助電路之詳細之構成例之電路圖，(b)係顯示與(a)不同之構成例之電路圖。

[圖8]

顯示圖7(a)、(b)之寫入補助電路之動作例之波形圖。

[圖9]

顯示圖5之寫入補助時間生成電路之詳細之構成例之電路圖。

[圖10]

顯示與圖5有一部分不同之寫入補助電路周圍之機能之一例之概略圖。

[圖11]

於圖4之記憶單元中，顯示於該各靜態型記憶體模組，適用圖10之寫入補助電路時之效果之一例之概略圖。

[圖12]

本發明之實施形態2所成半導體裝置中，顯示與圖5不同之寫入補助時間生成電路周圍之構成例之概略圖。

[圖13]

顯示圖12之行數虛擬負荷電路及寫入補助時間生成電路之詳細之構成例之電路圖。

[圖14]

於本發明之實施形態3所成半導體裝置中，顯示包含於圖4之記憶單元內之各靜態型記憶體模組之字元驅動用電源電路區塊之特徵之一例的概略圖。

[圖15]

(a)~(c)係記憶單元內之各靜態型記憶體模組之陣列構成與圖14不同之時，例示各字元驅動用電源電路區塊之尺寸之關係之概略圖。

[圖16]

於圖14之各靜態型記憶體模組中，顯示該字元驅動用電源電路區塊、字元驅動區塊及記憶陣列之詳細構成例之電路圖。

[圖17]

顯示圖16之字元驅動用電源電路區塊之動作例之波形圖。

[圖18]

於本發明之實施形態4所成半導體裝置中，顯示圖14之各靜態型記憶體模組之字元驅動用電源電路區塊、字元驅動區塊及記憶陣列之詳細構成例之電路圖。

[圖19]

於本發明之實施形態5所成半導體裝置中，顯示圖14之各靜態型記憶體模組之字元驅動用電源電路區塊、字元驅動區塊及記憶陣列之詳細構成例之電路圖。

[圖20]

於本發明之實施形態6所成半導體裝置中，顯示圖14之各靜態型記憶體模組之字元驅動用電源電路區塊、字元驅動區塊及記憶陣列之詳細構成例之電路圖。

[圖21]

(a)、(b)係於本發明之實施形態7所成半導體裝置中，顯示該靜態型記憶體模組之各字元驅動用電源電路之概略性配置例之平面圖。

[圖22]

於圖21(a)之靜態型記憶體模組中，顯示該一部分之領域之模式性佈局構成例之平面圖。

[圖23]

於本發明之實施形態8所成半導體裝置中，顯示包含於此之記憶單元之構成例之概略圖。

[圖24]

(a)係做為本發明之前提而檢討之半導體裝置中，顯示該靜態型記憶體模組之主要部之概略構成例及動作例的說明圖，(b)係顯示與(a)不同之概略構成例及動作例的說明圖。

[圖25]

以下之實施形態中，在方便上有所必要之時，分割成複數之步驟或實施形態做說明，但除了明示之情形下，此等非相互無關連者，一方係另一方之一部分或全部之變形例、詳細、補充說明等之關係。又，以下之實施形態中，言及要素之數等(包含個數、數值、量、範圍等)之時，除了特別明示之時以及限定於原理上明顯特定之數之時等，非限定於該特定之數，可為特定數以上或以下者。

更且，以下之實施形態中，該構成要素(包含要素步驟等)係除了特別明示之情形以及原理上明顯必需之情形等之時之外，當然並不一定是需要的。同樣，在以下之實施形態中，言及該構成要素等之形狀、位置關係等時，除了特別明示之情形以及原理上明顯為非之情形等之時之外，實質上包含近似或類似於該形狀等。此係對於上述數值及範圍亦相同。

又，構成實施形態之各機能方塊之電路元件雖未特別加以限定，經由公知之CMOS(互補型MOS電晶體)等之積體電路技術，形成於如單結晶矽之半導體基板上。然而，實施之形態中，雖做為MISFET(Metal Insulator Semiconductor Field Effect Transistor)(略為MIS電晶體)之一例，使用MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(略為MOS電晶體)，做為閘極絕緣膜，非排除非氧化膜者。圖面中，p通道型MOS電晶體(PMOS電晶體)中，於閘極賦上圓形記號，與n通道型MOS電晶體(NMOS電晶體)區隔。圖面中，MOS電晶體之基板電位之連接雖未特別明記，只要在MOS電晶體可正常動作之範圍，其連接方法則不特別限定。

以下，將本發明之實施形態，根據圖面加以詳細說明。然而，在於說明實施形態之全圖中，同一之構件中，就原則而言，附上同一之符號，省略其重覆之說明。

(實施形態1)《記憶體模組整體之概略構成》圖1乃本發明之實施形態1所成半導體裝置中，顯示包含於此之靜態型記憶體模組之概略性構成例之方塊圖。圖1所示靜態型記憶體模組SRMD係具備控制電路區塊CTLBK、字元驅動區塊WLD、字元驅動用電源電路區塊VGEN、記憶陣列MARY、列選擇電路YSW、寫入驅動器WTD、寫入補助電路WAST、感測放大器SA、寫入補助時間生成電路TDG及輸出入緩衝電路IOB。CTLBK係具備位址控制電路ADRCTL及讀取寫入控制電路RWCTL。

MARY係具備朝向第1方向排列延伸之(m+1)條之字元線WL[0]~WL[m]、和朝向與第1方向交叉之第2方向排列延伸之(n+1)個之位元線對(BL[0]，ZBL[0])~(BL[n]，ZBL[n])、和配置於(m+1)條之字元線與(n+1)個之位元線對之交點之複數之記憶格MC。各位元線對係以傳送互補信號之2條之位元線(例如BL[0]與ZBL[0])加以構成。更且，MARY係具備朝向第2方向排列延伸之(n+1)條之記憶格電源線(記憶格電源電壓)ARVDD[0]~ARVDD[n]，連接於某位元線對(BL[s]，ZBL[s])(s係0~n之整數)之MC，係連接於對應之ARVDD[s]。

位址控制電路ADRCTL係將解碼起動信號TDEC，做為觸發，解碼從SRMD之外部位址端子之位址信號A[0]~A[j](或預解碼)，輸出行選擇信號X[0]~X[k]、列選擇信號Y[0]~Y[i]。字元驅動區塊WLD係對應於X[0]~X[k]，選擇(活性化)(m+1)條之字元線之任一條。列選擇電路YSW係對應Y[0]~Y[i]，選擇(n+1)個位元線對之任一個。字元驅動用電源電路區塊VGEN係對於WLD內之各字元驅動器(未圖示)，供給字元驅動電源電壓WLVDD。

讀取寫入控制電路RWCTL係對應於從SRMD之外部控制端子之各種控制信號(WEN，CLK，CEN)，生成解碼起動信號TDEC、內部寫入許可信號WE、寫入補助許可信號WTE、感應放大器許可信號SE。WEN係識別讀取命令與寫入命令之寫入許可信號，CLK係成為讀取寫入動作之基準之時脈信號，CEN係控制時脈信號之有效、無效之時脈許可信號。輸出入緩衝電路IOB係處理從SRMD之外部資料端子之資料輸入信號Di，傳送至寫入驅動器WTD，又，處理從感測放大器SA之輸出信號，做為資料輸出信號Do，輸出至外部資料端子。

WTD係對應於內部寫入許可信號WE，差動增幅從IOB之資料，介由前述列選擇電路YSW，傳送至特定之位元線對。寫入補助時間生成電路TDG係接受寫入補助許可信號WTE，於寫入補助電路WAST，輸出控制信號。WAST係於寫入動作之時，將選擇之記憶格MC之記憶格電源電壓ARVDD，使用來自TDG之控制信號加以控制。詳細部分雖於後述，但此TDG，WAST之部分則成為本實施之形態1之主要特徵。感測放大器SA係令感應放大器許可信號SE做為觸發，從特定之位元線對，差動增幅介由YSW傳送之信號對，朝向IOB，進行輸出。

圖2係顯示圖1之記憶體模組之各記憶格之構成例之電路圖。圖2所示之記憶格MC，具備4個之NMOS電晶體MN1~MN4、和2個之PMOS電晶體MP1，MP2之SRAM記憶格。MN1，MN2係驅動用電晶體，MN3，MN4係存取用電晶體，MP1，MP2係負荷用電晶體。MN3係閘極連接於字元線WL，源極、汲極之一方則連接於正極側之位元線BL。MN4係閘極連接於WL，源極、汲極之一方則連接於負極側之位元線ZBL。

MN1，MP1和MN2，MP2係各別在記憶格電源電壓ARVDD與接地電源電壓VSS之間，構成CMOS反相器電路。此2個之CMOS反相器電路係一方之輸入經由連接於另一方之輸出，構成閂鎖電路。MN4之源極、汲極之另一方係連接於CMOS反相器電路(MN1，MP1)之輸入(CMOS反相器電路(MN2，MP2)之輸出)，MN3之源極、汲極之另一方係連接於CMOS反相器電路(MN2，MP2)之輸入(CMOS反相器電路(MN1，MP1)之輸出)。

《記憶體模組整體之概略動作》圖3係顯示圖1之記憶體模組之概略動作例之波形圖。圖3之例中，時脈信號CLK啟動之時，於時脈許可信號CEN為‘L’位準且寫入許可信號WEN為‘H’位準之時，執行讀取周期(T0)，CEN為‘L’位準且WEN為L’位準之時，執行寫入周期(T1)。又，CLK啟動之時，CEN為‘H’位準之時，成為無操作周期(T2)，讀取動作或寫入動作皆不執行。

寫入周期(T0)中，首先，讀取寫入控制電路RWCTL則接受時脈信號CLK之啟動，使解碼起動信號TDEC從‘L’位準遷移至‘H’位準。又，RWCTL係做為內部寫入許可信號WE及寫入補助許可信號WTE，輸出‘L’位準。位址控制電路ADRCTL係接受TDEC之向‘H’位準之遷移，生成對應於位址信號A[0]~A[j]之行選擇信號X[0]~X[k]及列選擇信號Y[0]~Y[i](在圖3表示為Y[0])。圖3之例係經由X[0]~X[k]，選擇字元線WL[0]，經由Y[0]~Y[i]選擇位元線對(BL[0]，ZBL[0])。

字元驅動區塊WLD係對應X[0]~X[k]啟動WL[0]，對應於此，連接於WL[0]之各記憶格MC之記憶資料則從對應之位元線對讀取。在此例中，其內之BL[0]，ZBL[0] 之讀取信號則介由列選擇電路YSW，傳送至感測放大器SA。讀取寫入控制電路RWCTL係從TDEC之‘H’位準之遷移經過特定之延遲時間後，將感應放大器許可信號SE遷移至有效狀態(‘H’位準)。SA係將此SE之‘H’位準做為觸發，介由前述YSW，增幅傳送之BL[0]，ZBL[0]之讀取信號。然後，此增幅之信號則介由輸出入緩衝電路IOB，做為資料輸出信號Do，輸出至外部端子。又，被啟動之字元線WL[0]係在此，接受從TDEC之‘H’位準至‘L’位準之遷移，而關閉。

在此，於如此讀取動作之時，字元驅動用電源電路區塊VGEN，係接受解碼起動信號TDEC之‘H’位準，將字元驅動電源電壓WLVDD下降至特定之電壓位準。例如VGEN係將WLVDD之電壓位準，從記憶格電源電壓ARVDD之電壓位準，下降至較其低之電壓位準。被選擇之字元線(WL[0])之電壓位準，係對應此WLVDD之電壓位準而訂定。由此，連接於WL[0]上之各MC中，伴隨驅動用電晶體與存取用電晶體之β比之提升，而提升靜態雜訊邊界(SNM)，達到讀取邊界之提升。之後，VGEN係在此將，接受TDEC之‘L’位準，WLVDD之電壓位準，回復到原來之電壓位準(例如ARVDD之電壓位準)。

接著，寫入周期(T1)中，首先，讀取寫入控制電路RWCTL則接受時脈信號CLK之啟動，使解碼起動信號TDEC從‘L’位準遷移至‘H’位準。又，RWCTL係做為內部寫入許可信號WE及寫入補助許可信號WTE，輸出‘H’位準。位址控制電路ADRCTL係接受TDEC之向‘H’位準之遷移，生成行選擇信號X[0]~X[k]及列選擇信號Y[0]~Y[i]，字元驅動區塊WLD係啟動對應於X[0]~X[k]之字元線(在此為WL[0])。

另一方面，與此並行，從外部端子之資料輸入信號Di則介由輸出入緩衝電路IOB，輸入至寫入驅動器WTD。WTD係接受前述WE之‘H’位準，增幅來自IOB之輸入信號，列選擇電路YSW係將此WTD之輸出，連接於對應於Y[0]~Y[i]之位元線對(在此為BL[0]，ZBL[0])。由此，於選擇之記憶格MC，寫入Di之資訊。之後，被啟動之字元線(WL[0])係在此，接受從TDEC之‘H’位準至‘L’位準之遷移而關閉。由此，於選擇之記憶格MC，保持Di之資訊。

在此，於如此寫入動作之時，寫入補助電路WAST係將寫入補助許可信號WTE之‘H’位準，介著寫入補助時間生成電路TDG加以接受，將寫入對象之記憶格電源電壓(在此係ARVDD[0])，下降至特定之電壓位準。由此，寫入對象之記憶格(在此係WL[0]與BL[0]，ZBL[0]之交點MC)中，伴隨驅動用電晶體之驅動能力之下降，靜態雜訊邊界(SNM)則下降，結果達到寫入邊界之提升。之後，WAST係在此，接受WTE之‘L’位準，將WLVDD之電壓位準，回復到原來之電壓位準(例如ARVDD之電壓位準)。然而，於如此寫入動作之時，字元驅動用電源電路區塊VGEN，係與前述讀取動作之時相同，將字元驅動電源電壓WLVDD下降至特定之電壓位準。由此，選擇之字元線(WL[0])上之非寫入對象之記憶格，係可確實保持為提升SNM(讀取邊界)之記憶資料。

《半導體裝置整體之概略構成》圖4係顯示本發明之實施形態1所成半導體裝置中，該整體之概略性構成例之方塊圖。圖4中，顯示於1個半導體晶片內形成各種邏輯電路與記憶電路之稱為SOC(System On a Chip)等之半導體裝置(LSI)。圖4之半導體裝置係例如攜帶電話用LSI，具備2個處理器單元CPU1，CPU2、和應用單元APPU、和記憶單元MEMU、和基頻單元BBU、輸出入單元IOU。MEMU係具備各別陣列構成(行數(字元線之條數)及列數(位元線對之條數))不同之複數(在此為3個)之靜態型記憶體模組SRMD1~SRMD3，於該各記憶體模組，適用圖1之構成例。

CPU1，CPU2係進行根據程式之特定演算處理，APPU係進行行動電話所必要之特定應用處理，BBU係進行伴隨無線通訊之特定基頻處理，IOU係擔任與外部間之輸出入界面。在此，MEMU內之SRMD1~SRMD3係於如此各種電路區塊之處理時，例如做為快取記憶體各別加以存取。最適切之快取記憶體之構成(線數及位元寬度)係對應於各種電路區塊之構成或處理內容等適切加以改變之故，對應於此，各記憶體模組之陣列構成亦各有不同。由此，於半導體裝置內，如圖4所示，有安裝具有縱長構成(SRMD1)，橫長構成(SRMD2)、略正方形構成(SRMD3)之各種陣列構成的記憶體模組之情形。雖未特別加以限定，各記憶體模組係例如從8~512條之行數與16~512條之列數中，適切訂定最佳之陣列構成。

如此半導體裝置內之各記憶體模組，係例如對於稱之為記憶體編成等之自動設計工具，經由指定行數及列數，可自動加以生成。如此生成之各記憶體模組係如前述，稱之為編成SRAM等。編成SRAM係使用預先規定之各種要素電路(例如字元驅動器等)之佈局加以自動生成之故，於每一各個記憶體模組，難以將對應各種要素電路(例如字元驅動器等)之驅動能力(電晶體尺寸)，對應於陣列構成，各別加以最佳化。於該半導體裝置內，依情況，有安裝超過十個之編成SRAM之情形，每一前述各記憶體模組之最佳化，係尤其在如此情形下，會變得困難。結果，如圖24及圖25所述，對應於陣列構成，會有產生動作邊界(讀取邊界、寫入邊界)之下降或存取時間之延遲之疑慮。

《寫入補助電路(本實施之形態1之主要特徵)之概要》圖5係於圖1之記憶體模組中，顯示該寫入補助電路周圍之機能之一例之概略圖。圖5之靜態型記憶體模組SRMDa中，從圖1之構成例中，代表性顯示字元驅動區塊WLD、控制電路區塊CTLBK、寫入補助時間生成電路TDG1、輸出入緩衝電路IOB、寫入補助電路WAST1[0]~WAST1[q]及複數之記憶格MC。WAST1[0]係控制前述記憶格電源電壓ARVDD[0]，WAST1[q]係控制前述記憶格電源電壓ARVDD[n]。於寫入補助時間生成電路TDG1，預先設定行數資訊XSET。XSET係表示含於該SRMDa之字元線之條數的數位碼，雖未特別加以限定，以預先製作於電路之方式，或暫存器等加以保持，於半導體裝置之初期化時，以從非揮發性記憶體等載入之方式等加以訂定。TDG1係輸出具有以XSET設定之行數愈多而愈寬廣之脈衝寬度之寫入補助脈衝信號WPT。

WAST1[0]係將連接於ARVDD[0]之記憶格MC為對象，於進行寫入動作之時，對應寫入補助許可信號WTE，將開關SWm驅動成開啟，將ARVDD[0]之電壓位準，下降至特定之電壓位準VM1。更且，WAST1[0]係於下降此ARVDD[0]之電壓位準之時，在WPT之脈衝期間，將開關SWs驅動成開啟，暫時將ARVDD[0]之電荷，經由朝向電壓位準VM2(例如VM1以下之電壓位準)放電，控制電壓位準之下降速度。同樣地，WAST1[q]係將連接於ARVDD[n]之記憶格MC為對象，於進行寫入動作之時，對應WTE，將開關SWm驅動成開啟，將ARVDD[n]之電壓位準，下降至VM1。更且，WAST1[q]係於下降此ARVDD[n]之電壓位準之時，在WPT之脈衝期間，將開關SWs驅動成開啟，控制電壓位準之下降速度。

圖6係於圖4之記憶單元中，顯示於該各靜態型記憶體模組，適用圖5之寫入補助電路時之效果之一例之概略圖。圖6所示記憶單元MEMU係將字元線(未圖示)之延伸方向做為橫方向(X軸方向)、將位元線(未圖示)及記憶格電源線ARVDD之延伸方向做為縱方向(Y軸方向)，包含縱長形狀之靜態型記憶體模組SRMD1與橫長形狀之靜態型記憶體模組SRMD2。SRMD1係較SRMD2行數為多(Y軸方向長度為長)之故，於SRMD1之寫入補助電路WAST1_1中，施加脈衝寬度為廣之寫入補助脈衝信號WPT，SRMD2之寫入補助電路WAST1_2，則施加脈衝寬度為窄之WPT。

在此，假使，圖5之開關SWm之驅動能力，設定成對應於記憶體模組所採用之最小行數值之驅動能力，SRMD2之行數則較該最小之行數值略多。於SRMD1，SRMD2中，假使，不具備WPT(圖5之開關SWs)，僅以WTE之控制，使記憶格電源電壓ARVDD下降之時，如圖6之比較例所示，對應於該記憶格電源線之長度(負荷之大小)，變動到達特定之電壓位準之時間。在此，相較於SRMD2之情形，於SRMD1之情形下需要長的時間。如此，使到達特定之電壓位準之時間變長時，如圖24(b)所示，寫入邊界會有下降之疑慮。

因此，於SRMD1之時，使用具有廣脈衝寬度之WPT，助長ARVDD之關閉速度下，大為縮短到達特定電壓位準之時間，於SRMD2之時，使用具有窄脈衝寬度之WPT，略為助長該關閉速度下，略為縮短該時間。由此，無關於記憶體模組之陣列構成，可提升寫入邊界。然而，圖5之開關SWm之驅動能力，例如設定成對應於記憶體模組所採用之最小行數值之驅動能力，或較其低者。前者之時，記憶體模組具備該最小之行數值之時，例如於WPT成為不進行脈衝輸入之設計形式，後者之時，記憶體模組具備該最小之行數值之時，例如於WPT成為進行窄脈衝輸入之設計形式。

又，在此，經由改變WPT之脈衝寬度，雖補償伴隨陣列構成之寫入邊界之變動，但可視情形而定，於圖5之開關SWm或SWs適用可變之電路構成，進行該補償。即，例如可使用由並列連接SWm或SWs之複數之開關所構成，將實際使用之開關數，對應於陣列構成加以選擇之方式。惟，此時，將驅動能力在廣範圍下可變之故，需要許多之開關之故，會生成電路面積之增大等。在此觀點下，使用經由圖5所示WPT之脈衝寬加以調整之方式者為佳。

《寫入補助電路之詳細》圖7(a)係顯示圖5之寫入補助電路之詳細之構成例之電路圖，圖7(b)係顯示與圖7(a)不同之構成例之電路圖。圖8係顯示圖7(a)、(b)之寫入補助電路之動作例之波形圖。首先，圖7(a)所示寫入補助電路WAST1a係具備PMOS電晶體MP10~MP12及NMOS電晶體MN10，MN11所成靜態部VSBK、NMOS電晶體MN12所成動態部VDBK1a。VSBK係於寫入動作時，將記憶格電源電壓從某電壓位準切換至較其為低之特定電壓位準的同時，主要進行該特定之電壓位準之設定或安定供給之電路。另一方面，VDBK1a係僅在電壓位準之切換時動作，控制該切換速度之電路。概念上，VSBK係相當於圖5之開關SWm之部分，VDBK1a係相當於圖5之開關SWs之部分。

於VSBK中，MP10，MP12係於電源電壓VDDM與共通電源節點CWSRC[0]之間，並列連接源極、汲極路徑。MP11，MN11，MN10係在CWSRC[0]與接地電源電壓VSS間，令MP11做為CWSRC[0]側，令MN10做為VSS側，使源極、汲極路徑順序地加以直列連接。MP10，MN10之閘極係經由寫入補助許可信號WTE加以控制，於MP11之閘極則施加固定電壓TE。於MN11之閘極，CWSRC[0]之電壓位準則被回歸，於MP12之閘極，MP11與MN11之共通連接節點之電壓位準則被回歸。另一方面，於VDBK1a中，MN12係於CWSRC[0]與VSS之間，連接源極、汲極路徑，經由寫入補助脈衝信號WPT控制閘極。

又，共通電源節點CWSRC[0]係在此，隔著4個PMOS電晶體之源極、汲極路徑，各別連接於記憶格電源線ARVDD[0]~ARVDD[3]。在此，做為該4個PMOS電晶體之一個，代表性顯示對應於ARVDD[0]之PMOS電晶體MP21。又，於各ARVDD[0]~ARVDD[3]與電源電壓VDDM間，連接PMOS電晶體之源極、汲極路徑。在此，做為代表，顯示對應於ARVDD[0]之PMOS電晶體MP20。

MP20之閘極係經由寫入用列選擇信號CWSE[0]加以控制，於MP21之閘極則經由讀取用列選擇信號CRSE[0] 加以控制。MP20，MP21係相當於圖1之列選擇電路YSW之一部分。又，在此，於圖1之構成例中，於寫入動作時，於4個位元線對，分配1個I/O(即4個位元線對內之1個為對象，進行寫入動作)為前提，圖7(a)之構成例中，對於1個之寫入補助電路，分配4條之記憶格電源線。

在此，例如於連接於ARVDD[0]之記憶格，進行寫入之時，如圖8之寫入周期(T1)所示，寫入補助許可信號WTE與寫入用列選擇信號CWSE[0]則從‘L’位準遷移至‘H’位準，讀取用列選擇信號CRSE[0]則從‘H’位準遷移至‘L’位準。於此時，其他之寫入用列選擇信號(在此例示對應於ARVDD[1]之CWSE[1])係保持‘L’位準，其他之讀取用列選擇信號(在此例示對應於ARVDD[1]之CRSE[1])係保持‘H’位準。由此，MP20控制於關閉的同時，ARVDD[0]則隔著MP21連接於CWSRC[0]，於ARVDD[1]~ARVDD[3]，隔著對應於ARVDD[0]之MP20之PMOS電晶體，施加VDDM。

又，於VSBK之CWSRC[0]，當WTE為‘L’位準之時，隔著MP10，施加VDDM。於此時，MN10，MP12則成為關閉。另一方面，WTE遷移至‘H’位準之時，MP10遷移至關閉，MN10遷移至開啟，結果，MN11成為開啟狀態。MP11之閘極中，使具有適當的開啟阻抗，施加了TE。由此，CWSRC[0]之電荷隔著MP11，MN11，MN10加以放電，CWSRC[0]之電壓位準則下降，MP12成為開啟狀態。在此，CWSRC[0]之電壓位準過於下降時，MP12之開啟變強，MN11之開啟變弱之故，該電壓位準則上昇，相反，電壓位準過於上昇時，MP12之開啟變弱，MN11之開啟變強之故，該電壓位準則下降。結果，CWSRC[0]之電壓位準係收斂在MP12、MP11、MN11、MN10皆為開啟狀態下平衡之時點的開啟阻抗之比率所訂定之特定電壓位準。此CWSRC[0]之電壓位準係隔著MP21，成為ARVDD[0]之電壓位準。

更且，於該寫入周期(T1)之時，向WTE之‘H’位準遷移之同時，於寫入補助脈衝信號WPT，施加H’脈衝。由此，VDBK1a內之MN12成為開啟，於WPT之‘H’脈衝期間，CWSRC[0]之電荷朝向VSS急速放電，CWSRC[0]之電壓位準則急遽下降。因此，經由控制此WPT之‘H’脈衝期間，可控制CWSRC[0](ARVDD[0])之電壓位準之下降速度。之後，該寫入動作終止時，WTE，CWSE[0]則遷移至‘L’位準，CRSE[0]則遷移至‘H’位準。由此，CWSRC[0]及ARVDD[0]一同，使電壓位準回到VDDM。

接著，圖7(b)所示寫入補助電路WAST1b係與圖7(a)之WAST1a比較，動態部之電路構成有所不同。圖7(b)之WAST1b之動態部VDBK1b，係於靜態部VSBK之MP11與MN11之共通連接節點、和共通電源節點CWSRC[0]之間，連接源極、汲極路徑之PMOS電晶體MP13。MP13之閘極係經由寫入補助脈衝信號WPT之反轉信號(/WPT)加以控制。

使用圖7(b)之VDBK1b時，與使用圖7(a)之VDBK1a之時不同，可容易防止CWSRC[0]之電壓位準過於下降之事態。即，CWSRC[0]之電壓位準過於下降時，VSBK內之MN11驅動成關閉之故，可使電壓位準之下降自動停止。結果，寫入補助脈衝信號WPT(/WPT)之時間設計可變得容易。又，經由使用圖7(a)、(b)所示回歸電路型之靜態部VSBK，例如與經由單純阻抗分壓等生成特定之電壓位準之情形比較，可生成更安定之電壓位準。更且，於該寫入周期(T1)之時，VSBK內之各電晶體係主要具有訂定DC之電壓位準之機能之故，電晶體尺寸可變小。另一方面，VDBK1a，VDBK1b內之電晶體，係為高速抽出電荷之故，期望有較大之驅動能力，較VSBK內之各電晶體，電晶體尺寸以大者為佳。

《寫入補助時間生成電路之詳細》圖9係顯示圖5之寫入補助時間生成電路之詳細之構成例之電路圖。圖9所示寫入補助時間生成電路TDG1係具備反相器電路IV1、和複數(在此為3個)之延遲電路區塊DLYBK1~DLYBK3、和NAND演算電路ND1、和緩衝電路BF。於ND1之2輸入之一方，輸入寫入補助許可信號WTE，於ND1之2輸入之另一方，隔著IV1之WTE之反轉信號，則順序隔著DLYBK1~DLYBK3，加以輸入。BF係緩衝ND1之輸出，輸出寫入補助脈衝信號WPT之反轉信號(/WPT)。此WPT之反轉信號(/WPT)，係輸入至具有圖7(b)所示電路構成的寫入補助電路WAST1b([0]，[1]， [2]，...)。

各個DLYBK1~DLYBK3，係具備一端共通連接於延遲電路區塊之輸入節點之2個路徑，和令該2個路徑之另一端做為2輸入，輸出連接於延遲電路區塊之輸出節點的選擇電路SEL。於該2個路徑之一方，插入具有特定之延遲量之延遲元件DLY(例如複數段連接之反相器電路等)。DLYBK1之輸出節點係連接於DLYBK2之輸入節點，DLYBK2之輸出節點係連接於DLYBK3之輸入節點。在此，各別含於DLYBK1~DLYBK3之SEL之選擇(即，是否隔著DLY)，則根據前述行數資訊XSET加以進行。

由此，於ND1之2輸入之一方，輸入WTE之‘H’脈衝，於ND1之2輸入之另一方，輸入將成為該‘H’脈衝之反轉信號之‘L’脈衝，根據XSET延遲之信號。結果，ND1係輸出令根據XSET之延遲時間成為脈衝寬的‘L’脈衝信號。然而，在含於DLYBK1~DLYBK3內之各延遲元件DLY，各別具有加權者為佳。例如將DLYBK1：DLYBK2：DLYBK3內之各DLY之延遲量，各夠設定成1：2：4等，對應於XSET之值，可調整脈衝寬於0~7之範圍。

《寫入補助電路(變形例)之概要》圖10係顯示與圖5一部分不同之寫入補助電路周圍之機能之一例之概略圖。圖10之靜態型記憶體模組SRMDa中，代替圖5所示WAST1[0]~WAST1[q]，具備寫入補助電路WAST2[0]~WAST2[q]。各寫入補助電路WAST2[0]~WAST2[q]係不具備圖5之寫入補助許可信號WTE用之開關SWm之部分，僅具備寫入補助脈衝信號WPT用之開關SWs之構成。具體而言，各WAST2[0]~WAST2[q]，例如於圖7(a)，不具備靜態部VSBK，成為僅具備動態部VDBK1a之構成。

SRAM記憶格通常消耗電流非常小之故，依情形而定，不具備靜態部，以動態部(開關SWs)，將記憶格電源電壓下降至特定電壓位準後，將SWs關閉，使記憶格電源線成為高阻抗狀態時，可將該電壓位準維持在某個程度。因此，可將寫入補助電路以圖10所示構成加以實現，由此，可達成電路面積之減低等。惟，將記憶格電源線成為高阻抗狀態時，例如有外部雜訊之混入等所造成之誤動作等之疑慮之故，由此觀點視之，使用如圖5之構成例者為佳。

圖11係於圖4之記憶單元中，顯示於該各靜態型記憶體模組，適用圖10之寫入補助電路時之效果之一例之概略圖。圖11所示記憶單元MEMU係與圖6之情形相同，包含縱長形狀之靜態型記憶體模組SRMD1與橫長形狀之靜態型記憶體模組SRMD2。SRMD1係較SRMD2行數為多(Y軸方向長度為長)之故，於SRMD1之寫入補助電路WAST2_1中，施加脈衝寬度為廣之寫入補助脈衝信號WPT，SRMD2之寫入補助電路WAST2_2，則施加脈衝寬度為窄之WPT。

於SRMD1，SRMD2中，假使使圖10之開關SWs之驅動能力或WPT之脈衝寬成為相同之時，如圖11之比較例所示，對應於該記憶格電源線之長度(負荷之大小)，下降後之記憶格電源電壓ARVDD之電壓位準則為不同。在此，於SRMD1，產生ARVDD之電壓位準過高之事態，於SRMD2，產生ARVDD之電壓位準過低之事態。ARVDD之電壓位準過高之時，如前所述會有產生寫入邊界下降之疑慮，ARVDD之電壓位準過低之時，例如會產生寫入終止時之閂鎖動作會變得不充分，或連接於該ARVDD之非寫入對象之記憶格中，閂鎖能力不足之事態。在此，如圖11所示，對應記憶格電源線之長度(字元線之條數(行數))，變更WPT之脈衝寬度，可將ARVDD之電壓位準無關於陣列構成而成為一定，可避免如前述之事態。

以上，經由使用本實施之形態1之半導體裝置，代表性地可提升含於此之複數之靜態型記憶體模組之動作邊界。

《其他之變形例》，之前之說明中，顯示經由脈衝寬度之調整，抽取來自記憶格電源線之電荷之方式。惟非脈衝寬度之調整，例如經由圖7之電晶體MN12或MP13之電晶體之尺寸(例如閘極寬度)，加以調整亦可。即，2個之記憶體模組中，字元線之條數多之記憶體模組者較字元線數少之記憶體模組，使電晶體MN12或MP13之電晶體之尺寸變大。然而，電晶體可設置複數個，此等之尺寸(閘極寬度)之和(換言之，驅動能力)係字元線之條數多者為大。由此，可使抽取字元線之條數多之記憶體模組之記憶格電源線之電荷之能力變大。

(實施形態2)《寫入補助時間生成電路(變形例)周圍之概要》圖12係本發明之實施形態2所成半導體裝置中，顯示與圖5不同之寫入補助時間生成電路周圍之構成例之概略圖。圖12之靜態型記憶體模組SRMDb中，與圖5之時相同地，代表性顯示字元驅動區塊WLD、控制電路區塊CTLBK、輸出入緩衝電路IOB、寫入補助電路WAST1[0]~WAST1[q]及複數之記憶格MC。更且，圖12之SRMDb係具備與圖5不同之寫入補助時間生成電路TDG2之同時，新加入行數虛擬負荷電路XDMY。

行數虛擬負荷電路XDMY係具備比例於字元驅動區塊WLD之Y軸方向之尺寸(字元線之條數(行數))的Y軸方向尺寸，具備Y軸方向尺寸愈大，愈產生更大的延遲量的機能。XDMY之Y軸方向之尺寸係代表性，設定成與WLD之Y軸方向之尺寸相等。寫入補助時間生成電路TDG2係與圖5之TDG1不同，不輸入行數資訊XSET，取而代之，藉由XDMY所生成之延遲量，取得行數，輸出具有對應此延遲量之脈衝寬度的寫入補助脈衝信號WPT。各別之WAST1[0]~WAST1[q]係於寫入動作時，與圖5相同地，使用WPT，控制記憶格電源電壓ARVDD[0]~ARVDD[n]之關閉速度。

使用如此構成例時，可令經由XDMY對應於行數之延遲量，容易或高精度地加以生成之故，結果，可容易化或高精度化使用寫入補助電路之記憶格電源電壓之關閉速度之控制。即，例如使用前述圖9之TDG1調整WPT之脈衝寬度之時，脈衝寬度以特定之刻度寬度，數位性地加以控制之故，為將行數高精度反應於WPT之脈衝寬度，伴隨將各延遲元件DLY之延遲量變小的同時，需設置許多之延遲電路區塊(DLYBK)。此時，會有生成電路面積增大或電路複雜化等之疑慮。另一方面，如圖12所示，將該脈衝寬度使用XDMY加以控制之時，XDMY之尺寸(即行數)愈大，利用該寄生成分(寄生電容、寄生阻抗)可產生大的延遲量，可容易實現脈衝寬度之類比性之控制。更且，不需行數資訊XSET之故，可消除伴隨此設定之繁瑣。

《寫入補助時間生成電路(變形例)周圍之詳細》圖13係顯示圖12之行數虛擬負荷電路及寫入補助時間生成電路之詳細之構成例之電路圖。圖13中，行數虛擬負荷電路XDMY係具備反相器電路IV10~IV12、和朝向Y軸方向(位元線(未圖示)、記憶格電源線ARVDD之延伸方向)並排延伸之2條之處擬位元線DBL1，DBL2、和電容C1，C2。IV10係輸入寫入補助許可信號WTE，朝向DBL1之一端，輸出反轉信號。IV11係輸入DBL1之另一端，朝向DBL2之一端，輸出反轉信號。IV12係輸入DBL2之另一端，將反轉信號朝向寫入補助時間生成電路TDG2輸出。在此，DBL1係成為往路配線，DBL2係成為返路配線。

DBL1，DBL2之配線長係如前述，對應於字元驅動區塊WLD之Y軸方向之尺寸加以訂定。電容C1係連接於DBL1與接地電源電壓VSS之間，電容C2係連接於DBL2與VSS之間。C1含有DBL1之寄生電容，C2含有DBL2之寄生電容。由此，C1，C2之電容值係DBL1，DBL2之長度愈長愈大。又，C1，C2中，包含另外形成之電容元件亦可。具體而言，例如可使用對於DBL1，DBL2，於每一定長度，附加電容元件(例如擴散層電容或MOS電容等)之電路構成及佈局構成。此時，C1，C2之電容值係DBL1，DBL2之長度愈長愈大。

XDMY係將從IV10輸入之WTE之‘H’脈衝，主要僅延遲對應DBL1，DBL2之寄生阻抗值與C1，C2之電容值之時間，隔著IV12，輸出‘L’脈衝。另一方面，圖13之寫入補助時間生成電路TDG2係從圖9所示TDG1，刪除反相器電路IV1及含延遲電路區塊DLYBK1~DLYBK3之延遲路徑，取而代之，置換成該路徑隔著XDMY之延遲路徑之構成。

即，於NAND演算電路ND1之2輸入之一方，輸入WTE，於ND1之2輸入之另一方，將WTE，隔著XDMY，輸入延遲以及反轉之信號(IV12之輸出信號)。由此，ND1係與TDG1之時相同，輸出令根據XDMY之延遲時間成為脈衝寬的‘L’脈衝信號。此‘L’脈衝信號係隔著緩衝電路BF，成為寫入補助脈衝信號WPT之反轉信號(/WPT)，寫入補助電路WAST1b([0]，[1]，[2]，...)係使用該信號(/WPT)，控制記憶格電源電壓ARVDD之關閉速度。結果，無關於陣列構成，可實現寫入邊界之提升。然而，圖13之XDMY中，雖經由1往返之配線(DBL1，DBL2)，進行延遲時間之設定，但依情形而定，可設置2往返以上之配線，進行延遲時間之設定。

以上，經由使用本實施之形態2之半導體裝置，代表性地可提升含於此之複數之靜態型記憶體模組之動作邊界。然而，實施形態1、2所示之記憶體模組之行數之差，係通常以2之次方而有所不同。例如，1個之記憶體模組之字元線數(行數)為256(2之8次方)之時，較此為小之時，例如成為128(2之7次方)，較多之時，例如成為512(2之9次方)。

(實施形態3)《字元驅動用電源電路區塊(本實施之形態3之主要特徵)之概要》圖14係於本發明之實施形態3所成半導體裝置中，顯示包含於圖4之記憶單元內之各靜態型記憶體模組之字元驅動用電源電路區塊之特徵之一例的概略圖。圖14所示記憶單元MEMU係將字元線WL之延伸方向做為橫方向(X軸方向)、將位元線(未圖示)及字元驅動電源線WLVDD之延伸方向做為縱方向(Y軸方向)，包含縱長形狀之靜態型記憶體模組SRMD1與橫長形狀之靜態型記憶體模組SRMD2。

SRMD1係具備包含對應於記憶陣列MARY1內之字元線WL之條數之數目的字元驅動器WD之字元驅動器區塊WLD1、和於WLD1內之各WD，隔著WLVDD，供給字元驅動電源電壓之字元驅動用電源電路區塊VGEN1。同樣地，SRMD2係具備包含對應於記憶陣列MARY2內之WL之條數之數目的WD之字元驅動器區塊WLD2、和於WLD2內之各WD，隔著WLVDD，供給字元驅動電源電壓之字元驅動用電源電路區塊VGEN2。

此圖14之構成例中，具備VGEN1較VGEN2為大之尺寸(驅動能力)者為特徵。具體而言，字元驅動用電源電路區塊內之電晶體之閘極寬度為大(圖16之時，電晶體MP30~MP32，MN30之閘極寬度)。VGEN1，VGEN2係如圖3等所示，具有於讀取動作(寫入動作)之時，使字元驅動電源線(字元驅動電源電壓)WLVDD之電壓位準下降之機能。由此，靜態雜訊邊界(SNM)則提升，達到讀取範圍之提升。惟，假使，對於SRMD1，SRMD2，使字元驅動用電源電路區塊之尺寸(驅動能力)為相同之時，會有以下之疑慮。

首先，SRMD1中，字元驅動電源線WLVDD之長度為長(負荷大)之故，如圖14之比較例所示，有將字元驅動電源電壓WLVDD下降至特定之電壓位準需要時間之疑慮。更且，SRMD1中，字元線WL之長度為短(負荷小)之故，如圖14之比較例所示，WL之啟動速度快，會有在於WL之電壓位準，產生過沖之疑慮。結果，SRMD1中，如圖25(b)所示，WL之電壓位準易於過度提高，有無法確保充分之讀取邊界之疑慮。

更且，SRMD2中，WLVDD之長度為短(負荷小)之故，如圖14之比較例所示，WLVDD朝向特定之電壓位準急遽下降，依情形而定，會有產生下沖之疑慮。更且，SRMD2中，WL之長度為長(負荷大)之故，如圖14之比較例所示，對於WL之啟動速度快，會產生延遲。結果，SRMD2中，如圖25(a)所示，WL之啟動速度易於過度延遲，有無法達成存取時間之高速化之疑慮。

在此，本實施之形態3之半導體裝置中，行數(字元線之條數)愈多，更且列數(位元線對之條數)愈少，使字元驅動用電源電路區塊VGEN之尺寸(驅動能力)為大成為主要特徵之一。即，行數愈多之時，使VGEN之驅動能力變大，加快WLVDD之關閉速度，確保讀取邊界。相反地，行數少之時，使VGEN之驅動能力變小，抑制WLVDD之過剩之電壓下降，確保充分之字元線之啟動速度(存取時間)。又，列數少之時，使VGEN之驅動能力變大，加快WLVDD之關閉速度，抑制字元線之電壓位準過度變高，確保讀取邊界。相反地，列數多之時，使VGEN之驅動能力變小，於WLVDD確保必要充分之高電壓位準，抑制字元線之啟動速度(存取時間)的變慢。

圖14之構成例中，行數為多，且列數為少之SRMD1中，VGEN1之驅動能力(尺寸)設定為大，相反，行數為少，且列數為多之SRMD2中，VGEN2之驅動能力(尺寸)設定為小。結果，如圖14所示，字元驅動電源電壓WLVDD以適切之關閉速度，下降至適切之電壓位準，又，字元線WL之啟動速度亦成為適切速度之故，無關於記憶陣列構成，可確保充分讀取邊界、充分之存取時間。

圖15(a)~(c)係記憶單元內之各靜態型記憶體模組之陣列構成與圖14不同之時，例示各字元驅動用電源電路區塊之尺寸之關係之概略圖。首先，圖15(a)中，於記憶單元MEMU內，各別行數雖有所不同，具備擁有同一列數之2個靜態型記憶體模組SRMD4，SRMD5。SRMD4係具有X軸方向之尺寸(列數)同為X4，Y軸方向之尺寸(行數)為Y4之記憶陣列MARY4，SRMD5係具有X軸方向之尺寸(列數)為X4，Y軸方向之尺寸(行數)為Y5之記憶陣列MARY5。在此，Y4>Y5之故，SRMD4之字元驅動用電源電路區塊VGEN4之尺寸(驅動能力)設定成較SRMD5之字元驅動用電源電路區塊VGEN5之尺寸(驅動能力)為大。

接著，圖15(b)中，於MEMU內，各別列數雖有所不同，具備擁有同一行數之2個靜態型記憶體模組SRMD4，SRMD6。SRMD4係如前述，具有X4與Y4之MARY4，SRMD6係具有X軸方向之尺寸(列數)為X6，Y軸方向之尺寸(行數)同為Y4之記憶陣列MARY6。在此，X4>X6之故，SRMD6之字元驅動用電源電路區塊VGEN6之尺寸(驅動能力)設定成較SRMD4之VGEN4之尺寸(驅動能力)為大。接著，圖15(c)中，於MEMU內，各別行數與列數皆有所不同之2個靜態型記憶體模組SRMD4，SRMD7。SRMD4係如前述，具有X4與Y4之MARY4，SRMD7係具有X軸方向之尺寸(列數)為X7，Y軸方向之尺寸(行數)為Y7之記憶陣列MARY7。在此，雖Y4>Y7，但X4>X7之故，視情形而定，SRMD7之字元驅動用電源電路區塊VGEN7之尺寸(驅動能力)與SRMD4之VGEN4之尺寸(驅動能力)可為相等。

然而，在此，於2個靜態型記憶體模組間，尺寸為相等，具體而言，雖記載為行數相等，或列數相等，但可有些微之差異，實質上為相等即可。行數或列數通常係以2之次方加以構成。假使，行數在第1靜態型記憶體模組為512(2之9次方)時，第2靜態型記憶體模組對於512而言，例如有10前後之數目差亦可。於此差中，含有冗長行亦可。對此，在第2靜態型記憶體模組為256(2之8次方)或1024(2之10次方)時，即2之次方不同之時，不在相等之範圍內。

《字元驅動用電源電路區塊周圍之詳細》圖16係圖14之各靜態型記憶體模組中，顯示該字元驅動用電源電路區塊、字元驅動區塊及記憶陣列之詳細構成例之電路圖。圖17係顯示圖16之字元驅動用電源電路區塊之動作例之波形圖。圖16中，字元驅動用電源電路區塊VGENa，係具備PMOS電晶體MP30~MP32、和NMOS電晶體MN30。MP30係於電源電壓VDDM與字元驅動電源線(字元驅動電源電壓)WLVDD之間，連接源極、汲極路徑。MP31，MP32係在WLVDD與MN30之汲極間，並列連接源極、汲極路徑，MN30之源極係連接於接地電源電壓VSS。MP30~MP32之閘極係經由各別許可信號EN1 ~EN3加以控制，MN30之閘極則經由許可信號VDDEN加以控制。

字元驅動區塊WLDa係具備(m+1)個之字元驅動器WD[0]~WD[m]。各別之WD[0]~WD[m]，在此係成為由PMOS電晶體MP40及NMOS電晶體MN40所成CMOS反相器電路。該CMOS反相器電路之電源電壓係隔著來自VGENa之字元驅動電源線WLVDD，共通地加以供給。記憶陣列MARY係具備(m+1)條之字元線WL[0]~WL[m]、和(n+1)個之位元線對(BL[0]，ZBL[0])~(BL[n]，ZBL[n])、和配置於該字元線與該位元線對之交點之複數(在此為(m+1)×(n+1)個)之記憶格MC。WL[0]~WL[m]係經由WLDa內之WD[0]~WD[m]，各別加以驅動。

VGENa係於讀取動作(寫入動作)時，進行如圖17所示之動作。首先，圖1及圖3所示解碼起動信號TDEC為‘L’位準之狀態時，EN1，EN2為‘L’位準，VDDEN為‘L’位準。由此，VGENa內之MP30，MP31則開啟，MN30則關閉，字元驅動電源電壓WLVDD則成為VDDM。之後，伴隨讀取動作(寫入動作)，TDEC遷移至‘H’位準時，對應於此VDDEN則遷移至‘H’位準。結果，WLVDD之電壓位準係由VDDM，下降至MP30，MP31，MN30之開啟阻抗比所訂定之電壓位準。

於此時，EN3則預先設定成‘H’位準，或‘L’位準之任一者。假使，EN3設定成‘L’位準之時，MP32則成為開啟，MP31，MP32之並列電路之開啟阻抗會下降之故，與 EN3設定成‘H’位準之時比較，WLVDD之電壓位準之下降寬度會增大。EN3之設定係例如對應於使用於讀取動作時之電源電壓VDDM(對應於VGENa之電源電壓及記憶格MC之電源電壓)之大小而進行。

例如，靜態型記憶體模組具備通常動作模式與高速動作模式之時，於高速動作模式之時，相較於通常動作模式之時，VDDM之電壓位準設定得較高。此時，由於MC內之各電晶體之臨限值電壓不均之關係，相較於通常動作模式之時，靜態雜訊邊界(SNM)(讀取邊界)有下降之情形。在此，於高速動作模式之時，相較於通常動作模式之時，使WLVDD之電壓位準之下降寬度變大，可補償此讀取邊界之下降量。然而，伴隨此EN3，MP32之機能，當然可加以省略。

另一方面，與如此VGENa之動作並行，WLDa內之選擇對象之字元驅動器WD[s](s係0~m之整數)係如圖17所示，對應於TDEC之‘H’位準之遷移，活化對應之字元線WL[s]。此時之WL[s]之電壓位準，係經由前述WLVDD之電壓位準而訂定。之後，TDEC向‘L’位準遷移時，隔著WD[s]，非活化WL[s]，又，VDDEN回到‘L’位準，對應於此，WLVDD之電壓位準則回到VDDM。

在此，圖16之構成例中，VGENa內之各MOS電晶體(MP30~MP32、MN30)之電晶體尺寸，行數(字元線數)(m+1)愈多，或列數(位元線對數)(n+1)愈少，設定成愈大者為特徵。由此，如圖14所述，無關於記憶陣列構成，可確保充分之讀取邊界、和充分之存取時間。

以上，經由使用本實施之形態3之半導體裝置，代表性地可提升含於此之複數之靜態型記憶體模組之動作邊界。又，可達成複數之靜態型記憶體模組之高速化。

(實施形態4)《字元驅動用電源電路區塊周圍(變形例〔1〕之詳細》圖18係本發明之實施形態4所成半導體裝置中，顯示圖14之各靜態型記憶體模組之字元驅動用電源電路區塊、字元驅動區塊及記憶陣列之詳細構成例之電路圖。示於圖18之構成例與前述圖16之構成例比較，字元驅動用電源電路區塊之內部構成有所不同。有關其他之構成係與圖16相同之故，省略詳細說明。圖18之字元驅動用電源電路區塊VGENb係具備(p+1)個之字元驅動用電源電路VG[0]~VG[p]。

各別VG[0]~VG[p]係與圖16所示VGENa相同，具備PMOS電晶體MP30~MP32、和NMOS電晶體MN30。含於各VG[0]~VG[p]內之MP30~MP32之閘極係經由各別之許可信號EN1~EN3，共通地加以控制。同樣地，含於各VG[0]~VG[p]內之MN30之閘極係經由各別之許可信號VDDEN，共通地加以控制。然後，含於各VG[0]~VG[p]內之MP30之汲極(MP31，MP32之源極)則共通地連接，從該共通連接節點，輸出字元驅動電源電壓WLVDD。

在此，圖18之構成例中，字元驅動用電源電路之數(VG[0]~VG[p]之「p」值)，行數(字元線數)愈多，或列數 (位元線對個數)愈少，則愈多者為特徵。即，含於VG[0]~VG[p]內之各MOS電晶體之尺寸為相同者，於前述圖16之構成例中，對於經由各MOS電晶體本身之尺寸，調整WLVDD之驅動能力而言，圖18之構成例中，則經由字元驅動用電源電路之數，進行驅動能力之調整。對於電路換個角度來看時，於圖16之構成例中，將各MOS電晶體以並列連接構成，經由該並列連接個數，進行驅動能力之調整。由此，如圖14所述，無關於記憶陣列構成，可確保充分之讀取邊界、和充分之存取時間。

又，圖18之方式與圖16之方式比較，更適於編成SRAM之方式。例如，使用圖16之方式時，有需要各別電晶體尺寸不同之複數之佈局單元之準備之情形，但使用圖18之方式時，準備1個佈局單元即可。又，於圖18之構成例中，含於各字元驅動用電源電路之MP31，MP32，係例如可具有與含於記憶格MC內之負荷用電晶體(圖2之MP1，MP2)相同之臨限值電壓特性的構成。此時，MC之MP1，MP2之臨限值電壓之不均亦反映於各字元驅動用電源電路之MP31，MP32，可對應於MP1，MP2之臨限值電壓之不均，補正WLVDD之電壓位準。

以上，經由使用本實施之形態4之半導體裝置，代表性地，與實施形態3相同地，可提升含於此之複數之靜態型記憶體模組之動作邊界。又，可達成複數之靜態型記憶體模組之高速化。

(實施形態5)《字元驅動用電源電路區塊周圍(變形例〔2〕之詳細》圖19係本發明之實施形態5所成半導體裝置中，顯示圖14之各靜態型記憶體模組之字元驅動用電源電路區塊、字元驅動區塊及記憶陣列之詳細構成例之電路圖。示於圖19之構成例與前述圖18之構成例比較，主要在字元驅動用電源電路區塊內之各字元驅動用電源電路之輸出目的地有所不同。在此，著眼於此不同點進行說明。圖19之字元驅動用電源電路區塊VGENb’係與圖18之VGENb相同，具備許可信號EN1~EN3，經由VDDEN共通控制之(p+1)個之字元驅動用電源電路VG[0]~VG[p]。

又，圖19所示字元驅動區塊WLDa’中，朝向位元線對之延伸方向，順序配置(m+1)個之字元驅動區塊WD([0]，...，[d]，[d+1]，...[2d+1]，...，...，[m-d]，...，[m])。於(m+1)個之WD，經由延伸於位元線對之延伸方向之1條之字元驅動電源線WLVDD，供給電源。在此，於WLVDD上，於每一(d+1)個之WD，存在連接節點，字元驅動用電源電路VG[0]~VG[p]，係對於該連接節點中之各別不同之節點，進行輸出。即，VG[0]係對於WD[0]附近之連接節點，進行輸出，VG[1]係對於WD[d+1]附近之連接節點，進行輸出，以後同樣地，VG[p]係對於WD[m-d]附近之連接節點，進行輸出。

如此，於字元驅動電源線WLVDD，經由在於以特定間隔分散之節點，字元驅動用電源電路VG[0]~VG[p]各別進行電源供給，相較於例如僅從WLVDD之一端進行電源供給之情形，可減低WLVDD上之所謂之遠近端差。即，例如，於讀取動作時，使用字元驅動用電源電路，使WLVDD之電壓位準下降之時，該電壓位準之到達時間，則在於配置於字元驅動用電源電路之附近之字元驅動器與遠離配置之字元驅動器上有所不同。此時，在記憶陣列MARY內之各記憶格MC，於讀取邊界等會有產生差分之疑慮。在此，如前所述，於分散之節點，進行電源供給，可減低如此之差分。

然而，VG[0]~VG[p]內之各電晶體尺寸Wp[0](Wn[0])~Wp[p](Wn[p])係可各別為相同時，但依情形而定，可有若干之不同之值。即，如此，分散VG[0]~VG[p]之輸出目的地時，有經由各字元驅動用電源電路之電晶體尺寸與各字元驅動器之電晶體尺寸之負荷平衡等，在WLVDD上，產生與前述遠近端差相同之差分之情形。在此，經由適切調整VG[0]~VG[p]內之各電晶體尺寸，可更減低如此之差分。

以上，經由使用本實施之形態5之半導體裝置，代表性地，與實施形態3相同地，可提升含於此之複數之靜態型記憶體模組之動作邊界。又，可達成複數之靜態型記憶體模組之高速化。

(實施形態6)《字元驅動用電源電路區塊周圍(變形例〔3〕之詳細》圖20係本發明之實施形態6所成半導體裝置中，顯示圖14之各靜態型記憶體模組之字元驅動用電源電路區塊、字元驅動區塊及記憶陣列之詳細構成例之電路圖。示於圖20之構成例係與前述圖19之構成例比較，字元驅動電源線WLVDD分割成(p+1)個之字元驅動電源線WLVDD[0]~WLVDD[p]之部分有所不同。有關其他之構成係與圖19相同之故，省略詳細說明。

WLVDD[0]係連接於字元驅動用電源電路區塊VGENb’內之字元驅動用電源電路VG[0]之輸出，WLVDD[1]係連接於VGENb’內之VG[1]之輸出，以後同樣地，WLVDD[p]係連接於VGENb’內之VG[p]之輸出。字元驅動區塊WLDb中，與圖19之情形相同，配置(m+1)個之字元驅動區塊WD([0]，...，[d]，[d+1]，...[2d+1]，...，...，[m-d]，...，[m])。惟，與圖19之情形不同，於每一(d+1)個之字元驅動區塊，隔著各別不同之字元驅動電源線，供給電源。即，WD[0]~WD[d]係隔著WLVDD[0]，供給電源，WD[d+1]~WD[2d+1]係隔著WLVDD[1]，供給電源，以後同樣地，WD[m-d]~WD[m]係隔著WLVDD[p]，供給電源。使用如此構成例，亦可得與圖19之情形相同的效果。惟，每一VG[0]~VG[p]，會有產生特性不均之疑慮之故，由此觀點來看，平均化特性不均之圖19之構成例者為佳。

以上，經由使用本實施之形態6之半導體裝置，代表性地，與實施形態3相同地，可提升含於此之複數之靜態型記憶體模組之動作邊界。又，可達成複數之靜態型記憶體模組之高速化。

(實施形態7)《字元驅動用電源電路之配置例》圖 21(a)、(b)係於本發明之實施形態7所成半導體裝置中，顯示該靜態型記憶體模組之各字元驅動用電源電路之概略性配置例之平面圖。圖21(a)、(b)中，顯示靜態型記憶體模組SRMD之記憶陣列MARY、和字元驅動器區塊WLD、和字元驅動用電源電路VG之配置關係例。圖21(a)中，行數為多之故，Y軸方向(位元線(未圖示)之延伸方向)中，記憶陣列MARY則分割成複數個(在此為3個記憶陣列MARY[0]~MARY[2])加以配置。

在此，於Y軸方向，於各記憶陣列之兩側，具備分接領域TAP[0]~TAP[3]。在此，於TAP[0]與TAP[1]間，配置MARY[0]，於TAP[1]與TAP[2]之間，配置MARY[1]、於TAP[2]與TAP[3]之間，配置MARY[2]。在此，分接領域係在含於各記憶陣列內之p型井及n型井，為各別進行供電之領域。假使，配置行數為多之1個之記憶陣列，於該Y軸方向之兩側，配置分接領域，進行供電之時，有在該記憶陣列之Y軸方向之中間無法進行充分供電之疑慮。在此，如圖21(a)，分割配置記憶陣列，於各分割記憶陣列之間，配置分接領域為有利的。

又，於X軸方向(字元線(未圖示)之延伸方向)，在MARY[0]之近鄰，配置字元驅動區塊WLD[0]。同樣，MARY[1]之近鄰，配置字元驅動區塊WLD[1]，MARY[2]之近鄰，配置字元驅動區塊WLD[2]。於Y軸方向，MARY[0]~MARY[2]之各別尺寸、和WLD[0]~WLD[2]之各別尺寸為相同的。又，於X軸方向，MARY[0]~ MARY[2]之各別尺寸、和TAP[0]~TAP[3]之各別尺寸為相同的。因此，於X軸方向，與分接領域鄰接，於Y軸方向，可在挾於2個字元驅動區塊之領域，確保空白領域。在此，利用此空白領域，分散字元驅動用電源電路VG[0]~VG[3]，加以配置。VG[0]~VG[3]係於X軸方向，鄰接於各別TAP[0]~TAP[3]加以配置。

另一方面，圖21(b)中，行數為少之故，Y軸方向(位元線(未圖示)之延伸方向)中，配置1個記憶陣列MARY[0]。與圖21(a)之時相同，於Y軸方向，在MARY[0]之兩側，配置分接領域TAP[0]，TAP[1]。又，於X軸方向，於MARY[0]之近鄰，配置字元驅動區塊WLD[0]，TAP[0]，TAP[1]之近鄰，配置字元驅動用電源電路VG[0]，VG[1]。

使用如此配置例時，可有效實現行數愈多增加字元驅動用電源電路之數之方式(即前述圖19及圖20之構成例)。具體而言，首先，以佈局面積之觀點來看，可利用空白領域之故，變得有效率。又，於設計工具自動生成編成SRAM之佈局之時，可由圖21(a)得知，例如以WLD[0]、MARY[0]、VG[0]及TAP[0]之領域為單位，進行對應行數之規則性配置即可之故，可達成處理之效率化。然而，如前所述，於字元驅動用電源電路，雖亦需反映列數之影響，但此反映係例如可以適切調整圖21(a)之各VG[0]~VG[3]之各電晶體尺寸(即如圖16之方式)等加以進行。

圖22係圖21(a)之靜態型記憶體模組中，顯示該一部分之領域之模式性佈局構成例之平面圖。於圖22中，例如顯示圖21(a)之VG[1]、TAP[1]周圍之詳細佈局構成例。圖22中，n型井NW1~NW3與p型井PW1~PW3，於X軸方向，以NW1，PW1，NW2，PW2，NW3，PW3之順序，交互配置。然而，實際上，於PW3之鄰近，雖更配置對應於列數之數目之n型井與p型井，在此則加以省略。於NW1，PW1，形成字元驅動區塊WLD，於PW1，NW2，PW2，NW3，PW3、...，形成記憶陣列MARY。

於WLD，在NW1及PW1之上部(Z軸方向)中，並列於X軸方向延伸之複數之閘極層GT，隔著閘極絕緣膜加以配置。於NW1內，在複數之GT之兩側(Y軸方向)，形成p型之半導體層(擴散層)DFP，由此，安裝複數之PMOS電晶體。於PW1內，在複數之GT之兩側，形成n型之半導體層(擴散層)DFN，由此，安裝複數之NMOS電晶體。又，於NW1內，形成延伸於X軸方向之n⁺型之半導體層(擴散層)N+，於PW1內，形成延伸於X軸方向之p⁺型之半導體層(擴散層)P+。N+係成為NW1之供電層、P+係成為PW1之供電層。n⁺型係設定較n型不純物濃度為高，p⁺型係設定較p型不純物濃度為高。

更且，於NW1及PW1，具備前述字元驅動用電源電路之形成領域VG_AREA。例如，令圖22之VG_AREA成為圖21(a)之VG[1]之時，於令圖22之VG_AREA於Y軸方向挾持之一方側，形成圖21(a)之WLD[0]，於另一方側，形成圖21(a)之WLD[1]。圖22中，雖省略VG_AREA內之佈局構成例，與前述字元驅動器WLD之情形相同，安裝PMOS電晶體及NMOS電晶體，由此，形成特定之電路。

MARY中，在此經由2個p型井(例如PW1與PW2)和此間之1個n型井(例如NW2)，形成1個記憶格MC。於MC中，於PW1上，配置並排於X軸方向延伸之2條之閘極層GT，於PW2上，亦配置並排於X軸方向延伸之2條之閘極層GT。於NW2上，PW1上之2條GT中之1條、與PW2上之2條GT中之1條，則朝向X軸方向連續延伸，加以配置2條之閘極層GT。各GT係實際上，隔著閘極絕緣膜加以配置。

於PW1內，在2條之GT之兩側，形成n型之半導體層(擴散層)DFN，由此，安裝將源極、汲極之一端以DFN共有的一方之存取用電晶體(MN3)及驅動用電晶體(MN1)。於PW2內，在2條之GT之兩側，形成DFN，由此，安裝將源極、汲極之一端以DFN共有的另一方之存取用電晶體(MN4)及驅動用電晶體(MN2)。於NW2內，在2條之GT之兩側，形成p型之半導體層(擴散層)DFP，由此，安裝共有MN1與GT的一方之負荷用電晶體(MP1)及共有MN2與GT的另一方之負荷用電晶體(MP2)。同樣地，MARY中，於X軸方向，使用PW2與PW3與其間之NW3，形成MC，於Y軸方向，亦順序配置閘極層GT及半導體層(擴散層)DFN，DFP，順序形成MC。

更且，於MARY，具備前述分接領域TAP。例如，令圖22之TAP成為圖21(a)之TAP[1]之時，於令圖22之TAP於Y軸方向挾持之一方側，形成圖21(a)之MARY[0]，於另一方側，形成圖21(a)之MARY[1]。圖22之TAP係具備於PW1，PW2，PW3，...內，順序形成之p⁺型之半導體層(擴散層)P+、和於NW2，NW3，...內，順序形成之n⁺型之半導體層(擴散層)N+。各井係隔著對應之N+，P+，進行供電。

以上，經由使用本實施之形態7之半導體裝置，代表性地，與實施形態3相同地，可提升含於此之複數之靜態型記憶體模組之動作邊界。又，可達成複數之靜態型記憶體模組之高速化。更且，經由前述佈局構成之處理，可得更有效率之如此效果。

(實施形態8)《記憶單元之概要》圖23乃顯示本發明之實施形態8所成半導體裝置中，包含於此之記憶單元之構成例之概略圖。示於圖23之記憶單元，係兼具圖6等所示寫入補助電路之特徵、和圖14等所示字元驅動用電源電路區塊之特徵的構成。圖23所示記憶單元係與圖6及圖14之情形相同，具備縱長形狀之靜態型記憶體模組SRMD1與橫長形狀之靜態型記憶體模組SRMD2。

SRMD1，SRMD2係各別具備圖6等所述寫入補助電路WAST1_1，WAST1_2。SRMD1係相較於SRMD2行數為多(記憶格電源線ARVDD為長)之故，於WAST1_1，施加較WAST1_2脈衝寬度為廣之寫入補助脈衝信號WPT。WAST1_1，WAST1_2係於寫入動作之時，使用此WPT，控制ARVDD之電壓位準之下降速度。由此，無關於陣列構成，可達成寫入邊界之提升。

更且，SRMD1，SRMD2係各別具備圖14等所述字元驅動用電源電路區塊VGEN1，VGEN2。SRMD1係相較於SRMD2行數為多(字元驅動電源線WLVDD為長)，列數為少(字元線WL為短)故，VGEN1設定成較VGEN2尺寸(驅動能力)為大。VGEN1，VGEN2係於讀取動作(寫入動作)時，下降WLVDD之電壓位準。於此時，使WLVDD之電壓位準下降時之驅動能力對應陣列構成適切化之故，無關於陣列構成，可達成讀取邊界之提升，或存取時間之縮短。

於寫入補助電路WAST1_1，WAST1_2，適用例如具備圖7(a)、(b)所示靜態部(VSBK)、和動態部(VDBK)之電路構成例。另一方面，字元驅動用電源電路區塊VGEN1，VGEN2中，適用如圖16所示，僅具備所謂靜態部之電路構成例。靜態部係具有將輸出電壓，從某電壓位準切換成較其為低之特定之電壓位準的同時，主要安定供給此特定之電壓位準之機能，動態部係具有僅在此電壓位準之切換時動作，控制該切換速度之機能。

在此，寫入補助電路與字元驅動用電源電路區塊係概念上，進行使電壓位準下降，控制該下降速度之幾近類似之動作之故，就情形而定，與寫入補助電路同樣地，可於字元驅動用電源電路區塊，適用動態部。或與字元驅動用電源電路區塊相同地，可令寫入補助電路僅以靜態部加以構成。惟，適用此等之構成之下，在寫入補助電路與字元驅動用電源電路區塊中，本質上會產生以下之不同點。

首先，字元驅動用電源電路區塊係雖在讀取動作(寫入動作)之期間，連續性加以供給電源者為佳，寫入補助電路則如圖7所示，在寫入動作之期間，沒有必要將電源連線性地供給。又，寫入補助電路係具備對於CMOS閂鎖型之記憶格，為保持資訊所需之最小電力之充分為低之電源供給能力(拉升能力)即可。另一方面，字元驅動用電源電路區塊係於驅動MOS電晶體之閘極層之字元驅動器，進行電源供給的同時，該拉升能力亦相關於存取時間之故，需具備某個程度高之拉升能力。

結果，字元驅動用電源電路區塊係需具備具有充分高之拉升能力之靜態部之故，不適用於如寫入補助電路，固定化靜態部之拉升能力(以及電源抽取能力(下拉能力))，將下拉能力以動態部加以補強之方式。即，假使固定化靜態部之下拉能力之時，雖固定於高側，例如如圖16之電路構成時，就結果而言，增大下拉能力之故，無需動態部。

又，由於電路方式，在動態部具備充分拉升能力與某程度為低之下拉能力之前提下，可將下拉能力以動態部加以補強。惟，於動態部中，需較具有原本為大之電晶體的靜態部更大尺寸之電晶體之故，會產生面積效率之下降等之問題。由此，字元驅動用電源電路區塊係僅以靜態部構成，將該驅動能力(拉升及下拉能力)整體性加以調整，就結果而言，使用控制電壓位準之關閉速度之方式者為佳。

另一方面，寫入補助電路係如前述，不太要求拉升能力之故，無關於陣列構成，可適用具有固定之能力之靜態部。因此，如字元驅動用電源電路區塊，調整靜態部之拉升能力(及下拉能力)之方式，係雖可被適用，但從面積或佈局設計等之觀點來看，難稱有效率。如此，於寫入補助電路，雖可設置具有固定拉升能力(及下拉能力)之靜態部，但另一方面，所需之下拉能力係如前所述，可對應於陣列構成而改變。在此，寫入補助電路中，除了靜態部之外，可適用設置將下拉能力對應於陣列構成加以補強之動態部之方式。

以上，經由使用本實施之形態8之半導體裝置，代表性地可提升含於此之複數之靜態型記憶體模組之動作邊界(寫入邊界、讀取邊界)。又，可達成複數之靜態型記憶體模組之高速化。

以上，雖對於本發明人所成發明根據實施形態做了具體說明，但本發明非限定於上述實施形態，在不超脫該要點之範圍內，可進行種種之變更。

例如，在此，雖對於搭載於SOC或微電腦等之半導體裝置之內藏SRAM進行了說明，但並非限定於此，依情形而定，可對於汎用之單體之SRAM製品(半導體裝置)加以適用。又，在此，雖顯示單埠SRAM，當然亦可為雙埠 SRAM等。又，本實施之形態之半導體裝置係尤其，使用顧慮到動作邊界之下降之先端製程之同時，雖有利於使用編成SRAM之時情形，但是當然非限定於此，對於使用各種製程，安裝複數之SRAM記憶陣列之半導體裝置亦可適用。

ARVDD‧‧‧記憶格電源電壓(記憶格電源線)

CTLBK‧‧‧控制電路區塊

IOB‧‧‧輸出入緩衝電路

MC‧‧‧記憶格

SWm，SWs‧‧‧開關

SRMDa‧‧‧靜態型記憶體模組

TDG1‧‧‧寫入補助時間生成電路

VM1，VM2‧‧‧電壓位準

WAST1[0]~WAST1[q]‧‧‧寫入補助電路