JP2004103143A - 冗長構成を有するメモリ回路 - Google Patents
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Abstract
【課題】冗長判定に伴うアクセス速度の低下を抑制した冗長構成付きメモリ回路を提供する
【解決手段】複数のレギュラーセクタとスペアセクタを有するブロックを複数有するメモリ回路において、各セクタは複数のメモリセルを有し、第１のブロック内のレギュラーセクタが不良を有する場合、当該不良レギュラーセクタが第２のブロック内のスペアセクタに置き換えられることを特徴とする。そして、供給されるアドレスに応答して、第１の期間、第１のブロック内の選択アドレスに対応するレギュラーセクタと共に第２のブロック内のスペアセクタが同時に選択され、第１の期間の後、供給アドレスが冗長アドレスと一致するか否かの冗長判定結果に応じて、レギュラーセクタまたはスペアセクタのいずれか一方の選択が維持される。
【選択図】図４
【解決手段】複数のレギュラーセクタとスペアセクタを有するブロックを複数有するメモリ回路において、各セクタは複数のメモリセルを有し、第１のブロック内のレギュラーセクタが不良を有する場合、当該不良レギュラーセクタが第２のブロック内のスペアセクタに置き換えられることを特徴とする。そして、供給されるアドレスに応答して、第１の期間、第１のブロック内の選択アドレスに対応するレギュラーセクタと共に第２のブロック内のスペアセクタが同時に選択され、第１の期間の後、供給アドレスが冗長アドレスと一致するか否かの冗長判定結果に応じて、レギュラーセクタまたはスペアセクタのいずれか一方の選択が維持される。
【選択図】図４
Description
【０００１】
【発明の属する技術分野】
本発明は、冗長構成を有するメモリ回路に関し、特に、冗長判定によるアクセス速度の低下を防止したメモリ回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、大容量化に伴う微細化などの原因により発生する不良セルを救済するために冗長構成を有する。ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＥＥＰＲＯＭ（フラッシュメモリ）などの半導体メモリには、様々な冗長構成が採用されている。そのなかで、フラッシュメモリは、不良セルの救済方法として、ビット線の冗長構成を利用する。即ち、不良セルが属するビット線を、冗長セル側のビット線に置き換えて読み出す構成である。このようなメモリは、後述する特許文献１に記載されている。
【０００３】
一方で、フラッシュメモリは、大容量化に伴って、ワード線や消去単位であるセクタの不良が歩留まり低下の大きな原因になりつつある。そこで、大容量のフラッシュメモリでは、ワード線の冗長構成やセクタの冗長構成が提案されている。フラッシュメモリは、あるメモリブロック内に複数のセクタを有する。かかる構成では、救済用のスペアセクタがメモリブロック内に設けられる。そして、供給アドレスと不良セクタのアドレス（以下冗長アドレス）とが一致するときは、通常セクタ（又はレギュラーセクタ）に代わってスペアセクタが選択される。
【０００４】
【特許文献１】
特開２０００−２３１７９５号公報（２０００年８月２２日公開）
【０００５】
【発明が解決しようとする課題】
かかる冗長構成のメモリにおいて、アクセス速度の低下が問題になる。即ち、供給されるアドレスと冗長アドレスとを比較し、不一致であればレギュラーセクタのデータをそのまま読み出せば良いが、一致すればスペアセクタ側を選択してデータを読み出す必要がある。従って、冗長アドレスとの比較判定に要する時間だけ、スペアセクタ側の選択開始タイミングが遅れることになる。特に、冗長アドレスの判定が確定してから、スペアセクタ側のワード線を駆動する場合は、ビット線冗長構成に比較して、アクセス速度の低下が著しい。
【０００６】
更に、不良救済用のスペアセクタを設けることに伴い、出荷試験において、スペアセクタの動作試験の必要がある。スペアセクタは、冗長アドレスを冗長メモリに書き込むことでアクセス可能になるが、冗長メモリへの書き込み前にスペアセクタの動作試験を行うことが望ましい。また、冗長アドレスを書き込んでスペアセクタに置き換えた後において、不良モード検証のために、救済されたレギュラーセクタの動作試験を行うことが必要になる。そのような場合、冗長アドレスを書き込んだ後であっても、置き換えられたレギュラーセクタの動作試験を行うことが必要になる。
【０００７】
そこで、本発明の目的は、冗長判定によるアクセス速度の低下を防止したメモリ回路を提供することにある。
【０００８】
また、本発明の別の目的は、冗長アドレスにかかわらず、スペアセクタ及び救済されたレギュラーセクタの動作試験を可能にするメモリ回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、複数のレギュラーセクタとスペアセクタを有するブロックを複数有するメモリ回路において、各セクタは複数のメモリセルを有し、第１のブロック内のレギュラーセクタが不良を有する場合、当該不良レギュラーセクタが第２のブロック内のスペアセクタに置き換えられることを特徴とする。そして、供給されるアドレスに応答して、第１の期間、第１のブロック内の選択アドレスに対応するレギュラーセクタと共に第２のブロック内のスペアセクタが同時に選択され、第１の期間の後、供給アドレスが冗長アドレスと一致するか否かの冗長判定結果に応じて、レギュラーセクタまたはスペアセクタのいずれか一方の選択が維持される。
【００１０】
上記の発明の側面によれば、供給アドレスが不良セクタを示す冗長アドレスと一致するか否かの冗長判定結果にかかわらず、アクセス動作が開始される第１の期間、第１のブロック内のレギュラーセクタとそれと対になる第２のブロック内のスペアセクタとを同時選択状態にするので、冗長判定動作に伴うアクセス速度の低下を抑えることができる。
【００１１】
上記の発明の側面において、より好ましい実施例では、各セクタは複数のワード線をそれぞれ有し、供給アドレスに応答して、第１のブロック内のレギュラーセクタと第２のブロック内のスペアセクタが同時に選択される時に、当該レギュラーセクタとスペアセクタ内のワード線が選択されることを特徴とする。
【００１２】
更に、上記の発明の側面において、好ましい実施例では、第１の期間において、同時選択されたワード線は電源電圧レベルまで駆動され、第１の期間終了後において、冗長判定結果に応じて選択されるワード線が、電源電圧より高い昇圧電源電圧レベルまで駆動される。また、非選択となったワード線は、グランドレベルに低下する。
【００１３】
更に、上記の発明の側面において、好ましい実施例では、各セクタにはセクタ内のワード線を選択するワード線デコーダが設けられ、前記ワード線デコーダの入力信号が、第１及び第２のブロックに供給されることを特徴とする。即ち、供給アドレスで選択される第１のブロックと、その第１のブロックと対を構成する第２のブロックにもワード線デコーダの入力信号が供給される。これにより、同時選択されるレギュラーセクタ内のワード線デコーダによるワード線選択と、スペアセクタ内のワード線デコーダによるワード線選択とが可能になる。
【００１４】
更に、好ましい実施例では、各ブロックにはブロック内のビット線を選択するＹゲート回路が設けられ、冗長判定結果が不一致の時は第１のブロックのビット線が選択され、冗長判定結果が一致の時は第２のブロックのビット線が選択されることを特徴とする。そして、好ましくは、第１の期間中にレギュラーセクタとスペアセクタとが同時選択されている間は、上記両ビット線が同時に選択されることはない。こうすることで、両ビット線が共通のデータバス線を介して競合することが防止される。
【００１５】
上記の実施例において、好ましくは、Ｙゲート回路に供給されるＹゲート選択信号が、前記第１の期間が終了する前に冗長判定結果に従って駆動開始される。冗長判定回路による冗長判定結果のタイミングにバラツキがあることに伴い第１の期間を設けてレギュラーセクタとそのスペアセクタの同時選択を行っている。それに伴って、Ｙゲートの選択は、第１または第２のブロックのいずれか一方で行われる。従って、冗長判定結果によっては、Ｙゲートの選択が切り替わることになる。このＹゲートの選択の切り替わりによりＹゲート選択信号に電源を共有する昇圧電源レベルが低下する。好ましい実施例では、Ｙゲート選択信号を第１の期間が終了する前から駆動することにより、Ｙゲート選択信号の電源を供給しているコラム昇圧電源の回復が遅れるのを防止することができる。
【００１６】
上記の発明の側面において、スペアセクタへの置き換えが行われていない場合は、複数のブロック内のセクタが同時に消去動作対象となり、当該複数のブロック内のスペアセクタへの置き換えが行われている場合は、当該同時消去動作が禁止されることを特徴とする。スペアセクタへの置き換えが行われている場合は、同じブロック内にレギュラーセクタと、他のブロック内の不良レギュラーセクタに置き換えられるスペアセクタとが消去動作対象になるので、その場合は同時消去動作を禁止する。
【００１７】
上記の目的を達成するために、本発明の別の側面によれば、複数のレギュラーセクタとスペアセクタを有するメモリ回路において、不良を有するレギュラーセクタのアドレスを記憶する冗長メモリと、供給されたアドレスと冗長メモリ内のアドレスとを比較する冗長判定回路とを有し、冗長判定回路が生成する冗長判定信号に応じて、レギュラーセクタまたはそれに置き換えられたスペアセクタのいずれかが選択される。そして、冗長判定回路は、第１の信号に応答して、冗長メモリ内のアドレスにかかわらず、冗長判定信号を一致状態にしてスペアセクタへのアクセスを可能にすることを特徴とする。
【００１８】
更に、上記の目的を達成するために、本発明の別の側面によれば、複数のレギュラーセクタとスペアセクタを有するメモリ回路において、不良を有するレギュラーセクタのアドレスを記憶する冗長メモリと、供給されたアドレスと冗長メモリ内のアドレスとを比較する冗長判定回路とを有し、冗長判定回路が生成する冗長判定信号に応じて、レギュラーセクタまたはそれに置き換えられたスペアセクタのいずれかが選択される。そして、冗長判定回路は、第２の信号に応答して、冗長メモリ内のアドレスにかかわらず、冗長判定信号を不一致状態にして、スペアセクタに置き換えられたレギュラーセクタへのアクセスを可能にすることを特徴とする。
【００１９】
上記２つの側面によれば、冗長メモリに冗長アドレスを書き込む前であっても、スペアセクタへのアクセスが可能になり、スペアセクタの試験を行うことができる。更に、冗長メモリに冗長アドレスを書き込んだ後であっても、スペアセクタに置き換えられたレギュラーセクタへのアクセスが可能になり、不良と判定されたレギュラーセクタの試験を行うことができる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。尚、本発明は必ずしもフラッシュメモリに限定されるものではないが、以下の実施の形態では、フラッシュメモリを例にして説明する。
【００２１】
図１は、本実施の形態におけるフラッシュメモリの全体構成図である。このフラッシュメモリには、アドレスＡ０−Ａ２３が供給され、そのうちアドレスＡ０−Ａ６がコラム選択アドレス、アドレスＡ７−Ａ１４がワード線選択アドレス、アドレスＡ１５−Ａ２３がセクタ選択アドレスとなる。各アドレスは、それぞれのアドレスバッファ１０，１１，１２に入力され、それぞれコラム選択アドレスＹＡＤ（６：０）、ワード線選択アドレスＸＡＤ（１４：７）、セクタ選択アドレスＺＡＤ（２３：１５）として、内部回路に供給される。
【００２２】
尚、各信号において、ｑはクワッド単位の信号を、ｖはバーティカルブロック単位の信号をそれぞれ示す。また、Ｑはクワッド関連の信号を、Ｖはバーティカルブロック関連の信号を、ＸはＸデコーダ関連の信号をそれぞれ示す。そして、明細書内ではしばしばｑ、ｖは省略して表記することもある。
【００２３】
メモリセルアレイは、セクタ単位に分割されている。そして、複数のレギュラーセクタと不良救済用のスペアセクタとを有するバーティカルブロックＶｂｌｏｃｋ０−３に分けられている。更に、メモリセルアレイは、それぞれ４つのバーティカルブロックを有する４つのクワッドブロックＱｕａｄ０−３に分けられている。本例では、バーティカルブロック内には、図示されていないが、３２個のレギュラーセクタと１個のスペアセクタが設けられ、セクタ内のセルアレイは、２５６本のワード線と１２８本のビット線とが設けられ、その交差位置にメモリセルトランジスタが設けられる。各セクタは２５６本のワード線を有し、バーティカルブロック内の各セクタは、１２８本のメインビット線を共通に有する。
【００２４】
レギュラーセクタ及びそのレギュラーセクタ内のワード線は、バーティカルブロックの左右に配置されるＸデコーダＸｄｅｃ０−４により選択され、スペアセクタ及びそのスペアセクタ内のワード線は、同じく左右に配置されるスペア用ＸデコーダＸｄｅｃにより選択される。そのために、ローカルＸデコーダが、セクタ選択用及びワード線選択用のプリデコード信号を必要なＸデコーダに供給する。また、各バーティカルブロックＶｂｌｏｃｋ０−３内のビット線は、各バーティカルブロックに設けられたＹゲートＹ−Ｇａｔｅにより選択される。それに伴い、ＹデコーダＹ−ＤｅｃがＹゲートの選択信号をＹゲートＹ−Ｇａｔｅに供給する。
【００２５】
各ＹゲートＹ−Ｇａｔｅは、データバスＤＡＴＡＢｎを介して、センスアンプ１８に接続され、更に、データ出力バッファ１７を介して、入出力端子Ｉ／Ｏｎに接続される。また、入出力端子Ｉ／Ｏｎは、データ入力バッファ１５及びレベルシフト回路１６を介して、データバスＤＡＴＡＢｎに接続される。
【００２６】
セクタ選択アドレスＺＡＤ（２３：１５）から、４つのクワッド選択信号ＱＳＥＬと、４つのバーティカルブロック選択信号ＶＳＥＬとが、それぞれの選択信号生成回路ｖｓｅｌ、ｑｓｅｌにより生成される。また、バーティカルブロックの両側に設けられる５つのＸデコーダＸ−ｄｅｃ０−４を選択する５つのＸデコーダ選択信号ＸＳＥＬも、セクタ選択アドレスにもとづいて選択信号生成回路ｘｓｅｌにより生成される。４つのクワッド選択信号ＱＳＥＬは各クワッドブロックＱｕａｄ０−３に供給される。また、バーティカルブロック選択信号ＶＳＥＬとＸデコーダ選択信号ＸＳＥＬは、各クワッド内に設けられた対応するバッファ回路ｖｓｅｌ−ｂｕｆｆｅｒ、ｘｓｅｌ−ｂｕｆｆｅｒにて、クワッド選択信号ＱＳＥＬにもとづいてデコードされ、各クワッド内にて４つのバーティカルブロック選択信号ＶＳＥＬｑｖと５つのＸデコーダ選択信号ＸＳＥＬｑｘになる。これらの選択信号ＶＳＥＬｑｖ、ＸＳＥＬｑｘを利用して、Ｘデコーダ回路へのプリデコード信号等の分配が行われる。これについては、後に詳述する。
【００２７】
メモリ回路は、ワード線昇圧電源ＶＢＯＯＳＴ−ＷＬＧとコラム昇圧電源ＶＢＯＯＳＴ−ＣＳＧとを生成する昇圧回路１３を有する。これらの昇圧電源は、各クワッド内のワード線昇圧電源分配回路ｖｗｌ−ｍｕｘと、コラム昇圧電源分配回路ｖｃｓ−ｍｕｘとにおいて、クワッド選択信号ＱＳＥＬにより選択される。そして、それらの選択された昇圧電源ＶＢＯＯＳＴ−ＷＬｑ、ＶＢＯＯＳＴ−ＣＳｑは、各Ｘデコーダ回路毎に設けられている昇圧電源分配回路ｖｐｘ−ｍｕｘにより、Ｘデコーダ選択信号ＸＳＥＬｑｘに応じて、対応するＸデコーダに分配される。更に、コラム昇圧電源ＶＢＯＯＳＴ−ＣＳｑは、ＹデコーダＹ−ｄｅｃにも供給され、Ｙゲートの選択信号の昇圧に利用される。また、メモリ回路は、消去時に利用されるワード線降圧電源ＮＥＰＧＰを生成する降圧回路１４を有する。
【００２８】
更に、メモリ回路は、バーティカルブロック内の不良を有するレギュラーセクタを、スペアセクタに置き換えて救済する機能を有する。その為に、不良レギュラーセクタのアドレス（以下冗長アドレスと称する。）を記憶し、供給されたセクタアドレスＺＡＤ（２３：１５）と比較する冗長判定回路ＲＥＤＸを有する。この冗長判定回路ＲＥＤＸは、冗長判定信号ＲＥＤＸＦＢと、バーティカルブロック冗長判定信号ＲＥＤＸ（１：０）とを生成し、Ｘデコード選択信号生成回路ｘｓｅｌやローカルＸデコーダＬｏｃａｌ−Ｘ−ｄｅｃなどに供給する。
【００２９】
図２は、バーティカルブロックと左右のＸデコーダの詳細回路図である。図２には、バーティカルブロックＶＢｌｏｃｋ０と左右のＸデコーダＸ−ｄｅｃ０，１が示され、更に、それらＸデコーダに供給されるプリデコード信号と昇圧電源配線が示される。また、バーティカルブロック内には、１つのレギュラーセクタＲ−ｓｅｃと、１つのスペアセクタＳ−ｓｅｃとが示され、それらのセクタ内には、レギュラー内ワード線ＷＬｍＬ，ＷＬｍＲ、スペア内ワード線ＷＬＲｋＬ，ＷＬＲｋＲと、メインビット線ＭＢＬｑｖにセレクトトランジスタを介して接続されたレギュラーセクタ内のサブビット線ＤＢＬｍ、スペアセクタ内のサブビット線ＤＢＬｋＲと、それらの交差位置に配置されたセルトランジスタとが含まれる。メインビット線ＭＢＬｑｖは、バーティカルブロック内を縦断するように配置され、ＹゲートＹ−Ｇａｔｅに接続されている。
【００３０】
バーティカルブロックの両側にＸデコーダが設けられ、レギュラーセクタＲ−ｓｅｃの両側にはレギュラー用Ｘデコーダｘｄｅｃが、スペアセクタＳ−ｓｅｃの両側にはセクタ用Ｘデコーダｓｐａｒｅ−ｘｄｅｃがそれぞれ設けられている。左側のレギュラー用Ｘデコーダｘｄｅｃは、ワード線デコーダ２０と、セレクトトランジスタを選択するセクタセレクトデコーダ２１と、セクタを選択するセクタデコーダ２２と、ワード線昇圧電源を転送する昇圧電源スイッチ回路ＶＰＸ−ＳＷＩＴＣＨとを有する。左側のスペア用Ｘデコーダも同じである。また、右側のレギュラー用Ｘデコーダは、ワード線デコーダ２０と、セクタデコーダ２２と、昇圧電源スイッチ回路ＶＰＸ−ＳＷＩＴＣＨとを有し、セクタセレクトデコーダはない。右側のスペア用Ｘデコーダも同じである。
【００３１】
レギュラーセクタ側のセクタデコーダ２２は、セクタデコード信号Ｚ１，Ｚ２とレギュラーセクタディセーブル信号ＤＩＳＺＢを入力し、レギュラーセクタディセーブル信号ＤＩＳＺＢがディセーブル状態の時に、プリデコード信号Ｚ１，Ｚ２をデコードし、そのセクタが選択されれば、対応するワード線デコーダ２０、セクタセレクトデコーダ２１、昇圧電源スイッチ回路ＶＰＸ−ＳＷＩＴＣＨをイネーブル状態（活性化状態）にし、セクタが非選択であれば、それらをディセーブル状態（非活性化状態）にする。一方、スペアセクタ側のセクタデコーダ２２は、スペアセクタイネーブル信号ＺＲＥＤがイネーブル状態の時に、スペアセクタ選択状態となり、対応するワード線デコーダ２０、セクタセレクトデコーダ２１、昇圧電源スイッチ回路ＶＰＸ−ＳＷＩＴＣＨをイネーブル状態にする。
【００３２】
また、セクタセレクトデコーダ２１は、４組のセレクトスイッチ選択信号ＳＥＬＲを選択して、４組のサブビット線ＤＢＬをメインビット線ＭＢＬに接続する。セクタセレクトデコーダ２１には、セレクト用デコード信号ＳＥＬＧと昇圧電源ＶＰＳＧとが供給される。更に、ワードデコーダ２０は、ワード線デコード信号ＸＴ，ＺＯ，ＶＸＴと、昇圧電源ＶＰＸＧとが供給される。
【００３３】
一方、ＹゲートＹ−Ｇａｔｅは、コラムスイッチ信号ＣＳｑにより制御されるコラムスイッチ群２４と、メインビット線ＭＢＬをグランド電位か、プリチャージバス線ＤＡＴＡＰｑか、データバス線ＤＡＴＡＢｎかに接続するスイッチ群２５，２６，２７とを有する。このスイッチ群は、コラムスイッチ群２４により選択される３本のメインビット線ＭＢＬを上記３つの状態に接続するために、３組設けられる。
【００３４】
従って、選択されたセルトランジスタは、一方のサブビット線がグランド電位になり、他方のサブビット線が、メインビット線を介してデータバス線ＤＡＴＡＢｎに接続される。データバス線は、図１に示したとおり、センスアンプと入出力回路に接続される。また、選択セルトランジスタに隣接する隣接セルトランジスタのサブビット線は、プリチャージレベルに維持され、センスアンプに選択されたメインビット線にその隣接セルトランジスタがセル電流を供給しないようにしている。即ち、セルトランジスタの両側にビット線が設けられたバーチャルビット線方式のセルアレイになっている。
【００３５】
尚、セルトランジスタは、フローティングゲートまたはトラップゲートを有し、電荷を注入することにより、閾値電圧が変化することを利用して、データの記憶を行う。また、ワード線を負電位にし、ビット線を正電位にして、その電荷を消失させてデータの消去を行う。
【００３６】
図３は、１つのバーティカルブロックとその両側のＸデコーダを示すブロック図である。図３には、各デコーダとそれに供給されるプリデコード信号とが示される。つまり、図３によれば、Ｘデコーダ内のワード線デコーダ２０と、セクタセレクトデコーダ２１と、セクタデコーダ２２にどのようなプリデコード信号や昇圧電源が供給されるかが理解される。また、図３には、Ｙゲートへの選択信号を供給するＹデコーダＹ−ｄｅｃとそれに供給されるプリデコード信号が示される。また、セクタセレクトデコーダ２１へのデコード信号ＳＥＬＧが、Ｙデコーダから供給されることが理解される。
【００３７】
さて、Ｘデコーダに供給される各種プリデコード信号は、省電力化の要請から、必要なＸデコーダにしか供給されない。また、昇圧回路の能力を抑えるために、昇圧電源も必要なＸデコーダやＹデコーダにしか供給されない。そのために、これらのプリデコード信号は、クワッド選択信号ＱＳＥＬ、バーティカルブロック選択信号ＶＳＥＬ、Ｘデコーダ選択信号ＸＳＥＬなどに従って、ローカルＸデコーダ、Ｙデコーダや昇圧電源分配回路ｖｐｘ−ｍｕｘなどで分配される。それらの分配については、後述する。そして、バーティカルブロック内では、セクタデコーダ２２により選択されたセクタにおいて、ワード線デコーダ２０によりセクタ内のワード線が選択され、セクタセレクトデコーダ２１によりセレクト選択信号が生成される。ワード線は両側のワード線デコーダ２０により選択される。それに伴い、セクタデコーダ２２も両側に配置される。
【００３８】
図４，５，６は、本実施の形態における第１の特徴であるセクタ選択動作を模式的に示す図である。これらの図に沿ってセクタ選択動作の概略を説明する。その後、その具体的な実施例を詳細に説明する。図４，５，６には、１対のバーティカルブロックＶｂｌｏｃｋ０，１とその両側のデコーダ群とＹゲートなどが示される。そして、活性化若しくはイネーブルされるデコーダ回路などを太線の枠で示している。アドレスが供給された直後の第１の期間の動作が図４に示され、第１の期間後の動作が図５，６に示される。
【００３９】
第１に、図４に示されるように、バーティカルブロックＶｂｌｏｃｋ１内の不良セルを有するレギュラーセクタは、そのバーティカルブロックＶｂｌｏｃｋ１と対の関係にある隣接バーティカルブロックＶｂｌｏｃｋ０内のスペアセクタに置き換えられる。逆に、図示しないが、バーティカルブロックＶｂｌｏｃｋ０内の不良レギュラーセクタは、隣接するバーティカルブロックＶｂｌｏｃｋ１内のスペアセクタに置き換えられる。
【００４０】
第２に、このようなスペアセクタへの置き換えを行った結果、リード動作では、アドレスの応答して、一定の期間だけ、選択されるレギュラーセクタと、それに置き換えられる可能性のあるスペアセクタとを同時選択することができる。この状態が図４に示される。その後、冗長判定結果に応じて、いずれかのセクタの選択を維持または終了する。この状態が図５，６に示される。これにより、冗長判定動作に伴うリードアクセス速度が遅くなることは回避される。
【００４１】
まず、図４に示されるように、新たなアドレスが供給されると、一定期間の間、供給アドレスで選択されるバーティカルブロックＶｂｌｏｃｋ１内のレギュラーセクタのワード線ＷＬｍＬと、そのセクタのバーティカルブロックと対の関係にある隣接するバーティカルブロックＶｂｌｏｃｋ０内のスペアセクタのワード線ＷＬＲｋＬとが同時に駆動される。そのために、バーティカルブロックＶｂｌｏｃｋ１では、セクタデコーダ２２がイネーブル状態にあり、対応するレギュラーセクタを選択し、それに伴い選択されたセクタのセクタセレクトデコーダ２１とワード線デコーダ２０とがイネーブル状態になる。また、バーティカルブロックＶｂｌｏｃｋ０では、スペア側のセクタデコーダがイネーブル状態になりスペアセクタを選択し、それに伴い対応するセクタセレクトデコーダとワード線デコーダとがイネーブル状態になる。
【００４２】
この一定期間の間で、いずれかのＹゲートが選択状態になる。図４の例では、レギュラー側のＹゲートが選択状態になっている。
【００４３】
次に、上記一定期間を経過すると、冗長判定結果に応じて、レギュラーセクタかスペアセクタかの一方のセクタでのワード線選択状態が維持され、他方のセクタでのワード線選択状態は終了する。図５は、冗長判定結果が一致の場合を示し、スペアセクタ側のワード線ＷＬＲｋＬの選択状態が維持され、スペアセクタ内のメモリセルＳ−ＭＣが、メインビット線ＭＢＬとＹゲートＹ−Ｇａｔｅを介して、センスアンプに接続される。その時、レギュラーセクタ側のワード線の選択状態は終了する。また、バーティカルブロックＶｂｌｏｃｋ０側のＹゲートが、冗長判定結果により選択状態になっている。
【００４４】
また、図６は、冗長判定結果が不一致の場合を示し、レギュラーセクタ側のワード線ＷＬｍＬの選択状態が維持され、そのメモリセルＲ−ＭＣがメインビット線ＭＢＬとＹゲートＹ−Ｇａｔｅを介して、センスアンプに接続される。その時、スペアセクタ側のワード線の選択状態は終了する。
【００４５】
従来の動作では、供給アドレスに応答して、レギュラーセクタ側のワード線駆動し、冗長判定で一致状態が検出された後に同じバーチャルブロック内のスペアセクタを選択して、レギュラーセクタをディセーブルする。これに対して、上記の同時選択動作を可能にするために、本実施の形態では、第１にワード線デコーダ信号とセクタセレクトゲートのプリデコード信号を、供給アドレスに対応する第１のバーチャルブロックＶｂｌｏｃｋ１のＸデコーダに加えて、それと対をなす第２のバーチャルブロックＶｂｌｏｃｋ０のＸデコーダにも供給する必要がある。第２に、対をなす第２のバーチャルブロックＶｂｌｏｃｋ０のスペアセクタイネーブル信号ＺＲＥＤを一時的にイネーブル状態にする必要がある。そして、冗長判定で一致状態が判定されると、選択対象ブロックを第１のバーチャルブロックＶｂｌｏｃｋ１から第２のバーチャルブロックＶｂｌｏｃｋ０に変更する必要がある。この選択バーチャルブロックを変更することにより、必要な昇圧電源の供給を切り換えることができ、従来の動作のままでそこのスペアセクタを選択することができる。上記の変更点を考慮して、具体的な構成について説明する。
【００４６】
図７は、バーティカルブロック選択信号バッファ回路を示す図である。クワッド選択信号生成回路ｑｓｅｌは、セクタ選択アドレスＺＡＤ（２２：２３）から、４本のクワッド選択信号ＱＳＥＬを生成し、バーティカルブロック選択信号生成回路ｖｓｅｌは、セクタ選択アドレスＺＡＤ（１５：１６）から４本のバーティカルブロック選択信号ＶＳＥＬを生成する。そして、各クワッドブロック内に設けられたバーティカルブロック選択信号バッファ回路ｖｓｅｌ−ｂｕｆｆｅｒは、それらの選択信号ＱＳＥＬ，ＶＳＥＬの組合せから、４本のバーティカルブロック選択信号ＶＳＥＬｑｖを生成する。
【００４７】
但し、このバッファ回路には、後述する冗長判定信号ＲＥＤＸＦＢが供給され、冗長判定結果が一致状態になったとき、１対のバーティカルブロックの選択を入れ替える。例えば、図４−６の例で言えば、アドレスで選択されたバーティカルブロックＶｂｌｏｃｋ０の選択状態を、それと対をなす第２のバーティカルブロックＶｂｌｏｃｋ１の選択状態に変更する。従って、バーティカルブロック選択信号ＶＳＥＬｑｖは、冗長判定結果を反映した選択信号である。この選択信号ＶＳＥＬｑｖを利用することにより、スペアセクタへの切換に必要な動作を可能にすることができる。具体的には後述するとおりである。
【００４８】
また、バーティカルブロック選択回路ｖｓｅｌは、フラッシュメモリのステートマシンから生成される同時消去モード信号ＦＣＥＲＢに応答して、アドレスＺＡＤ（１５：１６）が（１，１）の時に、４つのバーティカルブロック選択信号ＶＳＥＬを全て選択状態にする。これにより、４つのバーティカルブロックのセクタを同時に消去可能にできる。図１の例でいえば、横方向に並ぶ４つのセクタ０−３が同時に選択されて、４セクタ同時消去を行うことができる。アドレスＺＡＤ（１５：１６）は、（１，１）から（０，０）までを順に変化するので、（１，１）の時に４セクタが同時消去され、（１，０）〜（０，０）では単純にベリファイをパスするだけで終了する。それにより、消去時間を短縮することができる。
【００４９】
但し、本実施の形態では、レギュラーセクタに不良があると、隣のバーティカルブロック内のスペアセクタに置き換えられる。従って、横方向に並ぶ４つのセクタへの同時消去はできなくなる。従って、４つのバーティカルブロックのいずれかで冗長アドレスが一致した場合は、上記の４セクタ同時消去モードを禁止する必要がある。そのために、後述する冗長回路から生成される同時消去モードディセーブル信号ＤＩＳＦＣＥＲＢが、選択信号生成回路ｖｓｅｌに供給される。
【００５０】
図８は、アドレス遷移検出回路とその動作タイミングチャートを示す図である。アドレス遷移検出回路ＡＴＤ−ｇｅｎは、アドレスＸＡＤ，ＹＡＤ，ＺＡＤの変化を検出して、所定パルス幅のアドレス遷移検出信号ＡＴＤを生成する。このアドレス遷移検出信号ＡＴＤがＬレベルになった時点で、ワード線昇圧電源ＶＢＯＯＳＴ−ＷＬＧとコラム昇圧電源ＶＢＯＯＳＴ−ＣＳＧを電源電圧Ｖｃｃより高い電圧に昇圧（ブースト）する。また、アドレス遷移検出回路ＡＴＤ−ｇｅｎは、アドレス遷移検出信号ＡＴＤよりパルス幅が短い第２のアドレス遷移検出信号ＡＴＤＰＲＥも生成する。この第２のアドレス遷移検出信号は、図８に記載されるとおり、そのＨレベルの期間中、冗長判定信号ＲＥＤＸＦＢを強制的に一致状態（Ｌレベル）にし、そのＨレベル期間が終了した後は、冗長判定信号を本来の判定結果に従う状態にする。これにより、Ｈレベル期間中のスペアセクタの選択を可能にする。この動作は、後述する冗長判定回路でより明白になる。
【００５１】
図９は、冗長判定回路を示す図である。冗長メモリ及び比較回路３０は、各バーティカルブロックの不良セクタアドレスを記憶する冗長メモリと、その不良セクタアドレスが有効か否かを示すメモリと、記憶されている不良セクタアドレスと供給されるセクタ選択アドレスとを比較する比較回路とを有する。冗長メモリは、メモリセルと同じ不揮発性メモリが使用される。
【００５２】
冗長判定回路ＲＥＤＸは、選択されたバーティカルブロックの不良セクタアドレスと供給されたセクタアドレスＺＡＤとが一致した時に生成される冗長判定信号ＲＥＸＦＢ（一致でＬレベル）と、バーティカルブロックＶｂｌｏｃｋ０，２の不良セクタアドレスと供給セクタアドレスとが一致した時に生成されるバーティカルブロック冗長判定信号ＲＥＤＸ（０）（一致でＨレベル）と、バーティカルブロックＶｂｌｏｃｋ１，３の不良セクタアドレスと供給セクタアドレスとが一致した時に生成されるバーティカルブロック冗長判定信号ＲＥＤＸ（１）（一致でＨレベル）と、いずれかのバーティカルブロックで不良セクタアドレスと供給セクタアドレスとが一致した時に生成される同時消去モードディセーブル信号ＤＩＳＦＣＥＲＢ（一致でＬレベル）とを生成する。
【００５３】
更に、冗長判定信号ＲＥＤＸＦＢとＲＥＤＸ（０）（１）とが、ＮＯＲゲート３１，３２を介して、第２のアドレス遷移検出信号ＡＴＤＰＲＥ（＝Ｈレベル）により、強制的にＲＥＤＸＦＢ＝Ｌ（一致状態）及びＲＥＤＸ（０）（１）＝Ｌ（不一致状態）にされる。つまり、アドレス遷移が発生した時に、冗長判定信号ＲＥＤＸＦＢは一致状態に偽装されるのである。これを利用して、後述するとおり、隣接する第２のバーティカルブロック内のスペアセクタをイネーブルすることができる。
【００５４】
図１０は、ローカルＸデコーダの構成図、図１１は、昇圧電源分配回路の構成図である。これらの回路により、Ｘデコーダに供給するプリデコード信号やイネーブル信号、そして、昇圧電源が必要な位置に分配されて、ワード線の同時選択と、冗長判定が一致状態の時のバーティカルブロックの選択切換を可能にしている。
【００５５】
ローカルＸデコーダ１９（１）は、ワード線デコーダへ供給されるプリデコード信号Ｚ０，ＸＴ，ＶＸＴを分配する回路であり、図中Ｘプリデコーダ機能も含めて示されている。つまり、ワード線選択アドレスＸＡＤ（１４：８）のプリデコード信号は、クワッドブロック内の４つのバーティカルブロックの左側２つのブロックＶｂｌｏｃｋ０，１と右側２つのブロックＶｂｌｏｃｋ２，３とを区別するアドレスＡＤ（１６）により、左側２つのブロックＶｂｌｏｃｋ０，１のＸデコーダに分配される信号群と、右側２つのブロックＶｂｌｏｃｋ２，３のＸデコーダに分配される信号群とに分けられ、選択されたバーティカルブロック側の信号群が分配される。アドレスＡＤ（７）は、ワード線を選択するワード線デコーダがブロックの左側か右側かを区別する信号であり、一部のプリデコード信号ＶＸＴの分配に利用される。上記の分配は、バーティカルブロック選択信号ＶＳＥＬを利用して行うこともできるし、後述するＸデコーダ選択信号ＸＳＥＬを利用して行うこともできる。
【００５６】
ローカルＸデコーダ１９（２）は、セクタアドレスＺＡＤ（２１：１７）をプリデコードして、バーティカルブロック選択信号ＶＳＥＬによって、アドレスで選択されたバーティカルブロックのＸデコーダにのみ、プリデコード信号Ｚ１，Ｚ２を分配する。バーティカルブロック選択信号ＶＳＥＬは、冗長判定結果に影響されない選択信号であり、セクタデコーダ２２に供給されるプリデコーダＺ１，Ｚ２は、供給アドレスで選択されたバーティカルブロックにのみ供給され、それと対をなすバーティカルブロックのスペアセクタには供給されない。
【００５７】
ローカルＸデコーダ１９（３）は、クワッド選択信号ＱＳＥＬとバーティカルブロック選択信号ＶＳＥＬｑｖとで選択されるバーティカルブロックに、冗長判定信号ＲＥＤＸＦＢが一致状態になったときにスペアセクタ選択信号ＺＲＥＤｑを生成する。但し、バーティカルブロック選択信号ＶＳＥＬｑｖは、冗長判定結果信号ＲＥＤＸＦＢに影響されて切り換えられる信号である。従って、アドレス遷移検出信号ＡＴＤＰＲＥが出力される期間では、冗長判定結果信号ＲＥＤＸＦＢが強制的にＬレベル（一致状態）にされているので、バーティカルブロック選択信号ＶＳＥＬｑｖは、供給アドレスが選択するバーティカルブロックと対になっている隣接バーティカルブロックを選択している。つまり、図４の例では、バーティカルブロック選択信号ＶＳＥＬｑｖはバーティカルブロックＶｂｌｏｃｋ０を選択している。従って、第２のアドレス遷移検出信号ＡＴＤＰＲＥがＨレベルの期間は、隣接するバーティカルブロック内のスペアセクタ選択信号ＺＲＥＤｑが選択状態になり、ワード線の同時選択を可能にする。
【００５８】
ローカルＸデコーダ１９（４）は、クワッド選択信号ＱＳＥＬとバーティカルブロック選択信号ＶＳＥＬとで選択されるバーティカルブロックに、冗長判定が一致状態になったときに、セクタディセーブル信号ＤＳＺＢｑを生成する。つまり、冗長判定結果が一致状態の時は、供給アドレスで選択されるレギュラーセクタが非選択状態にされ、スペアセクタが選択状態にされる。つまり、図４の例では、最初は、バーティカルブロック選択信号ＶＳＥＬにより、選択されたブロックＶｂｌｏｃｋ１のセクタディセーブル信号ＤＳＺＢｑはイネーブル状態になるが、冗長一致結果により、その後ディセーブル状態になる。
【００５９】
次に、図１１の昇圧電源分配回路について説明する。図１１には、昇圧電源分配回路ｖｐｘ−ｍｕｘ（１）の前段の、Ｘデコーダ選択信号生成回路ｘｓｅｌとそのバッファ回路ｘｓｅｌ−ｂｕｆｆｅｒとが示される。Ｘデコーダ選択信号生成回路ｘｓｅｌは、４つのバーティカルブロック選択信号ＶＳＥＬから、アドレス信号ＡＤ（７）を利用して、５つのＸデコーダ選択信号を生成する。各クワッドブロック内に設けられるバッファ回路ｘｓｅｌ−ｂｕｆｆｅｒでは、クワッド選択信号ＱＳＥＬと論理積が取られて、５つのＸデコーダ選択信号ＸＳＥＬｑが生成され、分配回路ｖｐｘ−ｍｕｘ（１）によりワード線昇圧電源ＶＰＸＧが分配される。つまり、５つのＸデコーダのうち１つにのみ、昇圧電源ＶＰＸＧが供給される。
【００６０】
但し、冗長判定信号ＲＥＤＸ（０）（１）に応じて、冗長判定結果が一致状態になったとき、バーティカルブロックの位置に応じて、ワード線昇圧電源ＶＰＸＧの供給先がスペアセクタ側のブロックのＸデコーダに変更される。図４、図５、図６の例によれば、アドレス遷移検出後の一定期間は、バーティカルブロックＶｂｌｏｃｋ１の左側のＸデコーダにワード線昇圧電源ＶＰＸＧが供給されるが、冗長判定結果が一致なら、バーティカルブロックＶｂｌｏｃｋ０の左側のＸデコーダに変更され、不一致なら変更されない。
【００６１】
もう一つの昇圧電源分配回路ｖｐｘ−ｍｕｘ（２）は、セクタセレクトゲート選択信号の昇圧電源ＶＰＳＧを、バーティカルブロック選択信号ＶＳＥＬｑｖに応じて、Ｘデコーダに供給する。冗長判定結果の影響を受けるバーティカルブロック選択信号ＶＳＥＬｑｖで分配しているので、図４、図５、図６の例によれば、アドレス遷移検出後の一定期間は、バーティカルブロックＶｂｌｏｃｋ０の左側のＸデコーダに昇圧電源ＶＰＳＧが供給されるが、その期間後は、冗長判定結果が一致ならそのまま維持されるが、不一致ならバーティカルブロックＶｂｌｏｃｋ１おの左側のＸデコーダに変更される。
【００６２】
上記のワード線やセクタセレクト選択信号は、アドレス遷移検出信号が生成されている一定期間は、電源Ｖｃｃレベルまで駆動され、その後昇圧電源によって昇圧レベルに駆動される。従って、アドレス遷移検出信号の一定期間は、昇圧電源がどちらに供給されていてもよく、その一定期間後において、冗長判定結果に応じて、必要なＸデコーダにその昇圧電源が供給されれば良い。従って、上記の例では、いずれの昇圧電源も、冗長判定結果に応じて必要なＸデコーダに供給される。
【００６３】
更に、図３に戻り、ＹデコーダＹ−ｄｅｃでは、バーティカルブロック選択信号ＶＳＥＬにより、選択されたバーティカルブロックのＹゲートを選択する選択信号ＢＳＤが駆動される。また、バーティカルブロック選択信号ＶＳＥＬを利用して、セクタセレクトデコーダのプリデコード信号ＳＥＬＧも１対のバーティカルブロックに供給される。そして、冗長判定回路からの冗長判定信号ＲＥＤＨＩＴに応答して、一致状態であれば、対となる隣接するバーティカルブロック側に、Ｙゲート選択信号ＢＳＤが切り換えられて供給される。不一致状態であれば、選択されたバーティカルブロック側への供給が維持される。尚、プリデコード信号ＳＥＬＧは１対のバーティカルブロックに供給されたままでも良く、セクタデコーダによりセクタセレクトデコーダが制御される。
【００６４】
また、ＹデコーダＹ−ｄｅｃが生成するＹゲート選択信号ＢＳＤは、図１中のクワッドＹデコーダｑｕａｄ−Ｙ−ｄｅｃにてコラム昇圧電源ＶＢＯＯＳＴ−ＣＳにより昇圧され、ＹデコーダＹ−ｄｅｃにて、冗長判定信号ＲＥＤＸＨＩＴに応じて、１対のバーティカルブロックの一方のブロックのＹゲートにのみ供給される。
【００６５】
以上で、本実施の形態でのレギュラーセクタとスペアセクタの同時選択と、その後の冗長判定結果に応じた選択動作が理解される。そこで、タイミングチャートを参照して、上記の選択動作について説明する。
【００６６】
図１２は、本実施の形態における動作タイミングチャート図である。図中には、アドレス遷移が検出されてスペアセクタ側に救済（リペア）された場合（図中ｄｏ ｒｅｐａｉｒ）と、救済されない場合（図中ｄｏｎ’ｔ ｒｅｐａｉｒ）の両方が示される。また、例として、図４，５，６のように、供給アドレスはバーティカルブロックＶｂｌｏｃｋ１を選択し、同時にペアのバーティカルブロックＶｂｌｏｃ０のスペアセクタが選択される場合について説明する。
【００６７】
まず、冗長判定が一致状態になりスペアセクタ側に切り換えられる場合について説明する。最初に、アドレス遷移が検出されるとアドレス遷移検出信号ＡＴＤ、ＡＴＤＰＲＥが一定期間Ｈレベルになる。それに応答して、冗長判定回路ＲＥＤＸでは、冗長判定信号ＲＥＤＸＦＢが強制的に一致状態のＬレベルに制御される。また、供給アドレスはバーティカルブロックＶｂｌｏｃｋ１を選択しているので、バーティカルブロック選択信号ＶＳＥＬはブロック１を選択する。但し、冗長判定に影響されるもう一つのバーティカルブロック選択信号ＶＳＥＬｑｖはブロック０を選択する。また、Ｘデコーダ選択信号ＸＳＥＬｑは、やはりブロックＶｂｌｏｃｋ１を選択している。
【００６８】
アドレス遷移検出後の一定期間では、ワード線デコーダへのプリデコード信号Ｚ０，ＸＴ，ＶＸＴ及びセクタセレクトデコーダへのプリデコード信号ＳＥＬＧｑ０、ＳＥＬＧｑ１は、バーティカルブロックＶｂｌｏｃｋ０，１の両方に供給される。そして、セクタデコーダへのプリデコード信号Ｚ１，Ｚ２により、バーティカルブロックＶｂｌｏｃｋ１側のレギュラーセクタが選択されて、レギュラーセクタ内のワード線ＷＬ（ｍ＋１）Ｌ（０）とセクタセレクト選択信号ＳＥＬ（ｍ＋１）とが電源Ｖｃｃレベルまで駆動される。同時に、バーティカルブロックＶｂｌｏｃｋ０側のスペアセクタイネーブル信号ＺＲＥＤｑ（０）がイネーブル状態になっていて、スペアセクタ内のワード線ＷＬＲｋＬ（０）及びセクタセレクト選択信号ＳＥＬＸＲｋも電源Ｖｃｃまで駆動される。これが同時選択状態である。
【００６９】
アドレス遷移検出信号ＡＴＤがＨレベルの間は、冗長判定動作が完了して検出信号ＡＴＤＰＲＥがＬレベルになっても、冗長判定信号ＲＥＤＸＦＢは、一致状態（Ｌレベル）を維持する。バーティカルブロックＶｂｌｏｃｋ１で冗長判定が一致したことに伴って、冗長判定信号ＲＥＤＸ（１）がＨレベルになり、これに応答して、セクタディセーブル信号ＤＳＺＢｑ（１）がＬレベルになり、バーティカルブロックＶｂｌｏｃｋ１側の全てのセクタデコーダをディセーブルにし、レギュラーセクタ内のワード線ＷＬ（ｍ＋１）Ｌ（０）とセクタセレクト選択信号ＳＥＬ（ｍ＋１）とがグランドレベルに下がる。つまり、選択状態が終了する。
【００７０】
一方、冗長判定信号ＲＥＤＸＦＢが一致状態になっているので、バーティカルブロック選択信号ＶＳＥＬｑｖはブロックＶｂｌｏｃｋ０の選択状態を維持する。また、Ｘデコーダ選択信号ＸＳＥＬｑは、ブロックＶｂｌｏｃｋ１からブロックＶｂｌｏｃｋ０の選択状態に切り替わる。より厳密には、５つのＸデコーダ位置のうち、それらブロックに対応するＸデコーダに切り替わる。そして、バーティカルブロックＶｂｌｏｃｋ０側では、昇圧電源が供給されるので、スペアセクタ内のワード線ＷＬＲｋＬ（０）とセクタセレクト信号ＳＥＬＲｋとが昇圧電源レベルまで駆動される。同様に、Ｙゲート選択信号ＢＳＤｑ０も電源Ｖｃｃレベルから昇圧電圧レベルまで駆動される。これにより、スペアセクタ側のセル電流が、メインビット線、Ｙゲート、データバス線を介してセンスアンプに供給される。
【００７１】
次に、冗長判定結果が不一致となり、レギュラーセクタ側の選択が維持される場合について説明する。アドレス遷移検出信号ＡＴＤＰＲＥがＨレベルの間は、前述と同じである。そして、冗長判定結果が不一致となると、冗長判定信号ＲＥＤＸＦＢがＨレベルになるので、バーティカルブロック選択信号ＶＳＥＬｑｖは、供給アドレスで選択されているバーティカルブロックＶｂｌｏｃｋ１側に切り替わる。それに伴い、スペアセクタイネーブル信号ＺＲＥＤｑ（０）がＬレベルに下がり、バーティカルブロックＶｂｌｏｃｋ０側のスペアセクタ内のワード線ＷＬＲｋＬ（０）、セクタセレクト選択信号ＳＥＬＲｋ、Ｙゲート選択信号ＢＳＤｑ（０）が全てグランドレベルに下がる。
【００７２】
一方、バーティカルブロックＶｂｌｏｃｋ１側では、ワード線ＷＬ（ｍ＋１）Ｌ（０）とセクタセレクト選択信号ＳＥＬ（ｍ＋１）、及びＹゲート選択信号ＢＳＤｑ１が、電源Ｖｃｃレベルから昇圧電源レベルまで駆動される。
【００７３】
以上の通り、アドレス遷移に応答して、一旦、レギュラーセクタとスペアセクタとを同時に選択状態にして、両セクタ内のワード線を一旦電源Ｖｃｃレベルまで駆動するので、冗長判定動作により、アクセスが遅くなることは回避される。
［コラム昇圧電源の低下防止］
図２に示したＹゲートＹ−Ｇａｔｅに供給される、Ｙゲート選択信号ＢＳＤ、コラム選択信号ＣＳ、プリチャージ選択信号ＢＳＰは、アドレス遷移後の一定期間は電源Ｖｃｃに駆動されるが、冗長判定後に、コラム昇圧電源ＶＢＯＯＳＴ−ＣＳにより昇圧レベルに駆動される。同様に、セクタセレクト選択信号ＳＥＬも同様に駆動される。
【００７４】
クワッドアドレスＺＡＤ（２３：２２）が変化すると、クワッド選択信号ＱＳＥＬが変化し、クワッドブロックの選択が切り替わる。この時、上記Ｙゲートに供給される選択信号ＣＳ、ＢＳＰ、ＢＳＤ、ＳＥＬが切り替わる。これらの電源は、昇圧回路１３で生成されるコラム昇圧電源ＶＢＯＯＳＴ−ＣＳであるが、上記の同時切り替わりによって、この電源が大きくドロップすることが問題になる。
【００７５】
図１３は、コラム昇圧電源の低下を説明するタイミングチャート図である。図１３（Ｂ）に示されるとおり、アドレス遷移に伴って、コラム昇圧電源ＶＢＯＯＳＴ−ＣＳは大きく低下する（図中Ｄｒｏｐ１）。更に、Ｙゲート選択信号ＢＳＤは、冗長判定信号によってＹデコーダでその切り替わりが制御されるので、他の選択信号ＣＳ、ＢＳＰ、ＳＥＬよりも遅いタイミングで変化する。これに伴い、コラム昇圧電源ＶＢＯＯＳＴ−ＣＳは、Ｙゲート選択信号ＢＳＤの変化により再度低下する（図中Ｄｒｏｐ２）。この２番目の昇圧電源の低下により、アドレス遷移検出信号ＡＴＤがＨレベルの期間中に、コラム昇圧電源ＶＢＯＯＳＴ−ＣＳが電源Ｖｃｃレベルまで回復できなくなるという問題がある。回復できないとその後の昇圧電源レベルへの駆動に支障を招くことになる。十分に回復させるためには、アドレス遷移検出信号ＡＴＤのパルス幅を長くすればよいが、そのようにすると、アクセス速度の低下を招き好ましくない。
【００７６】
そこで、本実施の形態では、冗長判定信号ＲＥＤＸＦＢよりも早いタイミングで冗長判定結果を伝える信号ＲＥＤＸＨＩＴを冗長判定回路ＲＥＤＸから取りだして、ＹデコーダＹ−ｄｅｃに供給している。つまり、図９に示されるとおり、早期冗長判定信号ＲＥＤＸＨＩＴは、アドレス遷移検出信号ＡＴＤＰＲＥにより論理をとるまえのタイミングの早い信号である。従って、アドレス遷移検出信号ＡＴＤＰＲＥがＬレベルになる前に、この早期冗長判定信号ＲＥＤＸＨＩＴは、冗長判定結果を伝えることができる。そして、Ｙデコーダでは、図３に示されるとおり、この早期冗長判定信号ＲＥＤＸＨＩＴを使って、Ｙゲート選択信号ＢＳＤの切替を行うようにする。つまり、ＹデコーダＹ−ｄｅｃ内では、バーティカルブロック選択信号ＶＳＥＬと早期冗長判定信号ＲＥＳＸＨＩＴとにより、Ｙゲートの選択が切り換えられる。
【００７７】
ＹデコーダＹ−ｄｅｃの動作では、アドレス遷移後の一定期間は、一律Ｙゲート選択信号ＢＳＤはレギュラーセクタ側のブロックを選択し、その後、早期冗長判定信号ＲＥＤＸＨＩＴに応じて切り替えられる。
【００７８】
図１３（Ａ）に示されるとおり、バーティカルブロックＶｂｌｏｃｋ１が選択状態であれば、冗長不一致であれば早期冗長判定信号ＲＥＤＸＨＩＴが不一致状態（Ｌレベル）になり、ブロックの入れ替わりはなく、バーティカルブロックＶｂｌｏｃｋ１のＹゲート選択信号ＢＳＤｑ１がアドレス遷移検出信号ＡＴＤＰＲＥが立ち下がる前にイネーブル状態になり、一方で、冗長一致であれば信号ＲＥＤＸＨＩＴが一致状態（Ｈレベル）になり、ブロックは入れ替わり、バーティカルブロックＶｂｌｏｃｋ０のＹゲート選択信号ＢＳＤｑ０がアドレス遷移検出信号ＡＴＤＰＲＥが立ち下がる前にイネーブル状態になる。いずれにしても、Ｙゲート選択信号ＢＳＤの切り替わりタイミングが早められる。その結果、コラム昇圧電源ＶＢＯＯＳＴ−ＣＳの２番目の降下タイミングが早められ、アドレス遷移検出信号ＡＴＤがＬレベルになるまでに、十分電源Ｖｃｃレベルまで回復することができる。従って、アクセス時間の遅れはない。
［４セクタ同時消去モードの禁止動作］
本実施の形態では、セクタ消去の時に、図１の横方向に並ぶ４つのセクタを同時に消去する同時消去モードを有する。しかし、不良レギュラーセクタを救済するスペアセクタを、隣接する対となるバーティカルブロック内のスペアセクタにしている。従って、スペアセクタへの置き換えを行った場合は、上記の同時消去モードは不可能になる。なぜなら、同じバーティカルブロック内に消去対象のレギュラーセクタとスペアセクタとが併存し、ビット線電流の供給が不十分になるからである。
【００７９】
図１４は、本実施の形態でのバーティカルブロック選択信号生成回路の図である。図７に示したバーティカルブロック選択信号生成回路ｖｓｅｌの詳細が、図１４に示される。ＡＮＤゲート４０〜４３と、反転ゲート４４，４５により、アドレスＺＡＤ（１５）、ＺＡＤ（１６）のデコードが行われて、４つのバーティカルブロック選択信号ＶＳＥＬ（０）〜（３）が生成される。そして、インバータ４７とＮＡＮＤゲート４６を介して、メモリのステートマシンから４セクタ同時消去モード信号ＦＣＥＲＢ（Ｌレベル）が供給されると、ＮＡＮＤゲート４４，４５の反転動作が停止して、４つのバーティカルブロック選択信号ＶＳＥＬ（０）〜（３）が全て選択状態（Ｈレベル）になる。これが、同時消去モード状態である。
【００８０】
一方、このバーティカルブロック選択信号生成回路ｖｓｅｌに、いずれかのバーティカルブロックで冗長アドレスと供給アドレスとが一致したことを示す同時消去ディセーブル信号ＤＩＳＦＣＥＲＢが供給される。この信号は、図９の冗長判定回路ＲＥＤＸにより生成される。この同時消去ディセーブル信号ＤＩＳＦＣＥＲＢがディセーブル状態（Ｌレベル）になると、同時消去モード信号ＦＣＥＲＢにかかわらず、ＮＡＮＤゲート４４，４５を反転ゲートにするので、通常のデコード動作が行われ、同時選択が禁止される。
【００８１】
これに伴い、アドレスＺＡＤ（１６：１５）が（１，１），（１，０），（０，１），（０，０）と順番に切り換えられ、各セクタが１つずつ順番に消去される。但し、リペアセクタによる救済がされている場合は、冗長判定信号ＲＥＤＸＦＢが一致状態（Ｌレベル）になり、バーティカルブロックを切り換えるので、そのリペアセクタが消去される。
［第２の実施の形態］
次に、第２の実施の形態について説明する。本実施の形態のメモリ回路も、図１，２，３などに示されるとおり、複数のレギュラーセクタとスペアセクタをし、図９に示すように冗長判定回路ＲＥＤＸを有する。そして、冗長判定回路は、第１の信号であるテスト信号ＴＥＳＴに応答して、冗長メモリ内のアドレスにかかわらず、冗長判定信号ＲＥＤＸＦＢを一致状態にしてスペアセクタへのアクセスを可能にする。そのために、ＡＮＤゲート３４、３６，３８が設けられる。従って、別の判定信号ＲＥＤＸ（０）（１）も強制的に一致状態にされ、また、同時消去モードディセーブル信号ＤＩＳＦＣＥＲＢも強制的に一致状態（ディセーブル状態）にされる。
【００８２】
更に、冗長判定回路ＲＥＤＸは、第２の信号である冗長ディセーブル信号ＤＩＳＲＥＤに応答して、冗長メモリ内のアドレスにかかわらず、冗長判定信号ＲＥＤＸＦＢを不一致状態にして、スペアセクタに置き換えられたレギュラーセクタへのアクセスを可能にする。そのために、ＮＯＲゲート３３，３５，３７は設けられる。それに伴い、別の判定信号ＲＥＤＸ（０）（１）も強制的に不一致状態にされ、また、同時消去モードディセーブル信号ＤＩＳＦＣＥＲＢも強制的に不一致状態（イネーブル状態）にされる。
【００８３】
この実施例によれば、冗長メモリに冗長アドレスを書き込む前であっても、スペアセクタへのアクセスが可能になり、スペアセクタの試験を行うことができる。更に、冗長メモリに冗長アドレスを書き込んだ後であっても、スペアセクタに置き換えられたレギュラーセクタへのアクセスが可能になり、不良と判定されたレギュラーセクタの試験を行うことができる。
【００８４】
以上の実施の形態では、フラッシュメモリを例にして説明した。しかしながら、他の半導体メモリであって、冗長セルアレイを有するメモリにも、レギュラーセルアレイとスペアセルアレイを一時的に同時選択する本実施の形態の方式を採用することができる。特に、ワード線の冗長構成のメモリ回路では、冗長判定が一致状態になるとスペアセルアレイ側のワード線の選択からやり直す必要があり、一時的な同時選択が有効になる。また、ワード線やＹゲート選択信号を昇圧電源レベルに駆動する場合は、冗長判定が終了した後に昇圧レベルへの駆動を行うことが有効であり、そのためには、冗長判定によって、昇圧電源の供給を決定することが有効である。
【００８５】
以上、実施の形態例をまとめると以下の付記の通りである。
【００８６】
（付記１）複数のメモリセルを有するセクタを有するメモリ回路において、
複数のレギュラーセクタとスペアセクタとをそれぞれ有する複数のブロックを有し、
前記複数のブロックのうち、第１のブロック内のレギュラーセクタが不良を有する場合、当該不良レギュラーセクタが第２のブロック内のスペアセクタに置き換えられ、
供給されるアドレスに応答して、第１の期間、前記第１のブロック内の供給アドレスに対応するレギュラーセクタと共に第２のブロック内のスペアセクタが同時に選択され、前記第１の期間の後、供給アドレスが冗長アドレスと一致するか否かの冗長判定結果に応じて、前記同時選択されたレギュラーセクタまたはスペアセクタのいずれか一方の選択が維持され、他方の選択が終了することを特徴とするメモリ回路。
【００８７】
（付記２）付記１において、
前記各セクタは複数のワード線をそれぞれ有し、前記供給アドレスに応答して、前記第１のブロック内のレギュラーセクタと第２のブロック内のスペアセクタが同時に選択される時に、当該レギュラーセクタとスペアセクタ内のワード線が同時に選択されることを特徴とするメモリ回路。
【００８８】
（付記３）付記２において、
前記各セクタにはセクタ内のワード線を選択するワード線デコーダが設けられ、
当該ワード線デコーダの入力信号が、少なくとも前記第１の期間において、第１及び第２のブロックに供給され、前記同時選択されるレギュラーセクタ内のワード線選択と、スペアセクタ内のワード線選択とが行われることを特徴とするメモリ回路。
【００８９】
（付記４）付記２において、
前記第１の期間において、前記同時選択されたワード線は、第１の電圧まで駆動され、前記第１の期間後において、選択が維持されたワード線は、前記第１の電圧より高い第２の電圧に駆動されることを特徴とするメモリ回路。
【００９０】
（付記５）付記４において、
更に、電源電圧より高い昇圧電源を生成する昇圧回路を有し、
前記第１の電圧は電源電圧レベルであり、前記第２の電圧は昇圧電源電圧レベルであり、
前記昇圧回路が生成する昇圧電源が、前記第１の期間後において、選択が維持される第１または第２のブロックに供給されることを特徴とするメモリ回路。
【００９１】
（付記６）付記１において、
更に、前記複数のブロックを選択するブロック選択信号を生成するブロック選択信号生成回路を有し、
前記ブロック選択信号は、前記第１の期間後において、前記冗長判定が一致状態の時に、第１のブロックから第２のブロックに切り換えられることを特徴とするメモリ回路。
【００９２】
（付記７）付記１において、
前記複数のブロックが複数のブロック対に分けられ、
当該ブロック対の一方が前記第１のブロック、他方が前記第２のブロックであることを特徴とするメモリ回路。
【００９３】
（付記８）付記１において、
前記各ブロックには、冗長判定が一致した時に前記スペアセクタを選択するスペアセクタイネーブル信号と、前記レギュラーセクタの選択を禁止するセクタディセーブル信号とが供給され、
前記第１の期間において、前記第２のブロックに供給されるスペアセクタイネーブル信号がイネーブル状態にされて前記スペアセクタが選択されることを特徴とするメモリ回路。
【００９４】
（付記９）付記１において、
前記各ブロックには、ブロック内のビット線を選択するＹゲート回路が設けられ、
前記Ｙゲートは、前記冗長判定結果が不一致の時は、第１のブロックのビット線を選択し、前記冗長判定結果が一致の時は、第２のブロックのビット線を選択することを特徴とするメモリ回路。
【００９５】
（付記１０）付記９において、
前記Ｙゲート回路に供給されるＹゲート選択信号が、前記第１の期間中に電源電圧レベルに駆動され、前記第１の期間後に前記電源電圧レベルより高い昇圧電源電圧レベルまで駆動され、
前記第１の期間が終了する前に冗長判定結果に従って、前記Ｙゲート選択信号の駆動が開始されることを特徴とするメモリ回路。
【００９６】
（付記１１）付記１において、
複数のブロック内のセクタを同時に選択する同時選択モードを有し、
前記冗長判定が一致状態の場合は、当該同時選択モードがディセーブルにされることを特徴とするメモリ回路。
【００９７】
（付記１２）付記１において、
複数のブロック内のセクタを同時に選択して消去する同時消去モードを有し、前記冗長判定が一致状態の場合は、当該同時消去モードがディセーブルにされることを特徴とするメモリ回路。
【００９８】
（付記１３）複数のメモリセルを有するメモリ回路において、
複数のレギュラーメモリセル領域とスペアメモリセル領域とをそれぞれ有する複数のブロックを有し、
前記複数のブロックのうち、第１のブロック内のレギュラーメモリセル領域が不良を有する場合、当該不良レギュラーメモリセル領域が第２のブロック内のスペアメモリセル領域に置き換えられ、
供給されるアドレスに応答して、第１の期間、前記第１のブロック内の供給アドレスに対応するレギュラーメモリセル領域と共に第２のブロック内のスペアメモリセル領域が同時に選択され、前記第１の期間の後、供給アドレスが冗長アドレスと一致するか否かの冗長判定結果に応じて、前記同時選択されたレギュラーメモリセル領域またはスペアメモリセル領域のいずれか一方の選択が維持され、他方の選択が終了することを特徴とするメモリ回路。
【００９９】
（付記１４）付記１３において、
前記各メモリセル領域は複数のワード線をそれぞれ有し、前記供給アドレスに応答して、前記第１のブロック内のレギュラーメモリセル領域と第２のブロック内のスペアメモリセル領域が同時に選択される時に、当該レギュラーメモリセル領域とスペアメモリセル領域内のワード線が同時に選択されることを特徴とするメモリ回路。
【０１００】
（付記１５）付記１４において、
前記選択されたワード線は、前記第１の期間の間、電源電圧レベルまで駆動され、前記第１の期間後に、前記電源電圧より高い昇圧電源レベルまで駆動され、前記第１の期間後において、前記冗長判定結果に応じて選択が維持されるワード線に、前記昇圧電源が供給されることを特徴とするメモリ回路。
【０１０１】
（付記１６）付記１３において、
前記メモリセル領域は複数のビット線をそれぞれ有し、
更に、前記ブロック毎に設けられ、前記ビット線を選択するＹゲートと、
前記ＹゲートにＹゲート選択信号を供給するＹデコーダとを有し、
前記Ｙゲート選択信号は、前記第１の期間の間、電源電圧レベルまで駆動され、前記第１の期間後に、前記電源電圧より高い昇圧電源レベルまで駆動され、
前記第１の期間後において、前記冗長判定結果に応じて選択が維持されるブロックに対応するＹゲート選択線に、前記昇圧電源が供給されることを特徴とするメモリ回路。
【０１０２】
（付記１７）複数のレギュラーセクタとスペアセクタを有するメモリ回路において、
不良を有するレギュラーセクタのアドレスを記憶する冗長メモリと、
供給されたアドレスと前記冗長メモリ内のアドレスとを比較する冗長判定回路とを有し、
前記冗長判定回路が生成する冗長判定信号に応じて、前記レギュラーセクタまたはそれに置き換えられた前記スペアセクタのいずれかが選択され、
前記冗長判定回路は、第１の信号に応答して、前記冗長メモリ内のアドレスにかかわらず、前記冗長判定信号を一致状態にして前記スペアセクタへのアクセスを可能にすることを特徴とするメモリ回路。
【０１０３】
（付記１８）複数のレギュラーセクタとスペアセクタを有するメモリ回路において、
不良を有するレギュラーセクタのアドレスを記憶する冗長メモリと、
供給されたアドレスと前記冗長メモリ内のアドレスとを比較する冗長判定回路とを有し、
前記冗長判定回路が生成する冗長判定信号に応じて、前記レギュラーセクタまたはそれに置き換えられた前記スペアセクタのいずれかが選択され、
前記冗長判定回路は、第２の信号に応答して、前記冗長メモリ内のアドレスにかかわらず、前記冗長判定信号を不一致状態にして、前記スペアセクタに置き換えられたレギュラーセクタへのアクセスを可能にすることを特徴とするメモリ回路。
【０１０４】
【発明の効果】
以上、本発明によれば、冗長判定に伴うアクセス速度の低下を抑制した冗長構成付きメモリ回路を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態におけるフラッシュメモリの全体構成図である。
【図２】バーティカルブロックと左右のＸデコーダの詳細回路図である。
【図３】１つのバーティカルブロックとその両側のＸデコーダを示すブロック図である。
【図４】本実施の形態における第１の特徴であるセクタ選択動作を模式的に示す図である。
【図５】本実施の形態における第１の特徴であるセクタ選択動作を模式的に示す図である。
【図６】本実施の形態における第１の特徴であるセクタ選択動作を模式的に示す図である。
【図７】バーティカルブロック選択信号バッファ回路を示す図である。
【図８】アドレス遷移検出回路とその動作タイミングチャートを示す図である。
【図９】冗長判定回路を示す図である。
【図１０】ローカルＸデコーダの構成図である。
【図１１】昇圧電源分配回路の構成図である。
【図１２】本実施の形態における動作タイミングチャート図である。
【図１３】コラム昇圧電源の低下を説明するタイミングチャート図である。
【図１４】本実施の形態でのバーティカルブロック選択信号生成回路の図である。
【符号の説明】
Ｖｂｌｏｃｋ ブロック、バーティカルブロック
ｓｅｃｔｅｒ セクタ
Ｒ−ＭＣ レギュラーメモリセル
Ｓ−ＭＣ スペアメモリセル
Ｙ−ｇａｔｅ Ｙゲート
２０ レギュラーワードデコーダ
２２ セクタデコーダ
【発明の属する技術分野】
本発明は、冗長構成を有するメモリ回路に関し、特に、冗長判定によるアクセス速度の低下を防止したメモリ回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、大容量化に伴う微細化などの原因により発生する不良セルを救済するために冗長構成を有する。ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＥＥＰＲＯＭ（フラッシュメモリ）などの半導体メモリには、様々な冗長構成が採用されている。そのなかで、フラッシュメモリは、不良セルの救済方法として、ビット線の冗長構成を利用する。即ち、不良セルが属するビット線を、冗長セル側のビット線に置き換えて読み出す構成である。このようなメモリは、後述する特許文献１に記載されている。
【０００３】
一方で、フラッシュメモリは、大容量化に伴って、ワード線や消去単位であるセクタの不良が歩留まり低下の大きな原因になりつつある。そこで、大容量のフラッシュメモリでは、ワード線の冗長構成やセクタの冗長構成が提案されている。フラッシュメモリは、あるメモリブロック内に複数のセクタを有する。かかる構成では、救済用のスペアセクタがメモリブロック内に設けられる。そして、供給アドレスと不良セクタのアドレス（以下冗長アドレス）とが一致するときは、通常セクタ（又はレギュラーセクタ）に代わってスペアセクタが選択される。
【０００４】
【特許文献１】
特開２０００−２３１７９５号公報（２０００年８月２２日公開）
【０００５】
【発明が解決しようとする課題】
かかる冗長構成のメモリにおいて、アクセス速度の低下が問題になる。即ち、供給されるアドレスと冗長アドレスとを比較し、不一致であればレギュラーセクタのデータをそのまま読み出せば良いが、一致すればスペアセクタ側を選択してデータを読み出す必要がある。従って、冗長アドレスとの比較判定に要する時間だけ、スペアセクタ側の選択開始タイミングが遅れることになる。特に、冗長アドレスの判定が確定してから、スペアセクタ側のワード線を駆動する場合は、ビット線冗長構成に比較して、アクセス速度の低下が著しい。
【０００６】
更に、不良救済用のスペアセクタを設けることに伴い、出荷試験において、スペアセクタの動作試験の必要がある。スペアセクタは、冗長アドレスを冗長メモリに書き込むことでアクセス可能になるが、冗長メモリへの書き込み前にスペアセクタの動作試験を行うことが望ましい。また、冗長アドレスを書き込んでスペアセクタに置き換えた後において、不良モード検証のために、救済されたレギュラーセクタの動作試験を行うことが必要になる。そのような場合、冗長アドレスを書き込んだ後であっても、置き換えられたレギュラーセクタの動作試験を行うことが必要になる。
【０００７】
そこで、本発明の目的は、冗長判定によるアクセス速度の低下を防止したメモリ回路を提供することにある。
【０００８】
また、本発明の別の目的は、冗長アドレスにかかわらず、スペアセクタ及び救済されたレギュラーセクタの動作試験を可能にするメモリ回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、複数のレギュラーセクタとスペアセクタを有するブロックを複数有するメモリ回路において、各セクタは複数のメモリセルを有し、第１のブロック内のレギュラーセクタが不良を有する場合、当該不良レギュラーセクタが第２のブロック内のスペアセクタに置き換えられることを特徴とする。そして、供給されるアドレスに応答して、第１の期間、第１のブロック内の選択アドレスに対応するレギュラーセクタと共に第２のブロック内のスペアセクタが同時に選択され、第１の期間の後、供給アドレスが冗長アドレスと一致するか否かの冗長判定結果に応じて、レギュラーセクタまたはスペアセクタのいずれか一方の選択が維持される。
【００１０】
上記の発明の側面によれば、供給アドレスが不良セクタを示す冗長アドレスと一致するか否かの冗長判定結果にかかわらず、アクセス動作が開始される第１の期間、第１のブロック内のレギュラーセクタとそれと対になる第２のブロック内のスペアセクタとを同時選択状態にするので、冗長判定動作に伴うアクセス速度の低下を抑えることができる。
【００１１】
上記の発明の側面において、より好ましい実施例では、各セクタは複数のワード線をそれぞれ有し、供給アドレスに応答して、第１のブロック内のレギュラーセクタと第２のブロック内のスペアセクタが同時に選択される時に、当該レギュラーセクタとスペアセクタ内のワード線が選択されることを特徴とする。
【００１２】
更に、上記の発明の側面において、好ましい実施例では、第１の期間において、同時選択されたワード線は電源電圧レベルまで駆動され、第１の期間終了後において、冗長判定結果に応じて選択されるワード線が、電源電圧より高い昇圧電源電圧レベルまで駆動される。また、非選択となったワード線は、グランドレベルに低下する。
【００１３】
更に、上記の発明の側面において、好ましい実施例では、各セクタにはセクタ内のワード線を選択するワード線デコーダが設けられ、前記ワード線デコーダの入力信号が、第１及び第２のブロックに供給されることを特徴とする。即ち、供給アドレスで選択される第１のブロックと、その第１のブロックと対を構成する第２のブロックにもワード線デコーダの入力信号が供給される。これにより、同時選択されるレギュラーセクタ内のワード線デコーダによるワード線選択と、スペアセクタ内のワード線デコーダによるワード線選択とが可能になる。
【００１４】
更に、好ましい実施例では、各ブロックにはブロック内のビット線を選択するＹゲート回路が設けられ、冗長判定結果が不一致の時は第１のブロックのビット線が選択され、冗長判定結果が一致の時は第２のブロックのビット線が選択されることを特徴とする。そして、好ましくは、第１の期間中にレギュラーセクタとスペアセクタとが同時選択されている間は、上記両ビット線が同時に選択されることはない。こうすることで、両ビット線が共通のデータバス線を介して競合することが防止される。
【００１５】
上記の実施例において、好ましくは、Ｙゲート回路に供給されるＹゲート選択信号が、前記第１の期間が終了する前に冗長判定結果に従って駆動開始される。冗長判定回路による冗長判定結果のタイミングにバラツキがあることに伴い第１の期間を設けてレギュラーセクタとそのスペアセクタの同時選択を行っている。それに伴って、Ｙゲートの選択は、第１または第２のブロックのいずれか一方で行われる。従って、冗長判定結果によっては、Ｙゲートの選択が切り替わることになる。このＹゲートの選択の切り替わりによりＹゲート選択信号に電源を共有する昇圧電源レベルが低下する。好ましい実施例では、Ｙゲート選択信号を第１の期間が終了する前から駆動することにより、Ｙゲート選択信号の電源を供給しているコラム昇圧電源の回復が遅れるのを防止することができる。
【００１６】
上記の発明の側面において、スペアセクタへの置き換えが行われていない場合は、複数のブロック内のセクタが同時に消去動作対象となり、当該複数のブロック内のスペアセクタへの置き換えが行われている場合は、当該同時消去動作が禁止されることを特徴とする。スペアセクタへの置き換えが行われている場合は、同じブロック内にレギュラーセクタと、他のブロック内の不良レギュラーセクタに置き換えられるスペアセクタとが消去動作対象になるので、その場合は同時消去動作を禁止する。
【００１７】
上記の目的を達成するために、本発明の別の側面によれば、複数のレギュラーセクタとスペアセクタを有するメモリ回路において、不良を有するレギュラーセクタのアドレスを記憶する冗長メモリと、供給されたアドレスと冗長メモリ内のアドレスとを比較する冗長判定回路とを有し、冗長判定回路が生成する冗長判定信号に応じて、レギュラーセクタまたはそれに置き換えられたスペアセクタのいずれかが選択される。そして、冗長判定回路は、第１の信号に応答して、冗長メモリ内のアドレスにかかわらず、冗長判定信号を一致状態にしてスペアセクタへのアクセスを可能にすることを特徴とする。
【００１８】
更に、上記の目的を達成するために、本発明の別の側面によれば、複数のレギュラーセクタとスペアセクタを有するメモリ回路において、不良を有するレギュラーセクタのアドレスを記憶する冗長メモリと、供給されたアドレスと冗長メモリ内のアドレスとを比較する冗長判定回路とを有し、冗長判定回路が生成する冗長判定信号に応じて、レギュラーセクタまたはそれに置き換えられたスペアセクタのいずれかが選択される。そして、冗長判定回路は、第２の信号に応答して、冗長メモリ内のアドレスにかかわらず、冗長判定信号を不一致状態にして、スペアセクタに置き換えられたレギュラーセクタへのアクセスを可能にすることを特徴とする。
【００１９】
上記２つの側面によれば、冗長メモリに冗長アドレスを書き込む前であっても、スペアセクタへのアクセスが可能になり、スペアセクタの試験を行うことができる。更に、冗長メモリに冗長アドレスを書き込んだ後であっても、スペアセクタに置き換えられたレギュラーセクタへのアクセスが可能になり、不良と判定されたレギュラーセクタの試験を行うことができる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。尚、本発明は必ずしもフラッシュメモリに限定されるものではないが、以下の実施の形態では、フラッシュメモリを例にして説明する。
【００２１】
図１は、本実施の形態におけるフラッシュメモリの全体構成図である。このフラッシュメモリには、アドレスＡ０−Ａ２３が供給され、そのうちアドレスＡ０−Ａ６がコラム選択アドレス、アドレスＡ７−Ａ１４がワード線選択アドレス、アドレスＡ１５−Ａ２３がセクタ選択アドレスとなる。各アドレスは、それぞれのアドレスバッファ１０，１１，１２に入力され、それぞれコラム選択アドレスＹＡＤ（６：０）、ワード線選択アドレスＸＡＤ（１４：７）、セクタ選択アドレスＺＡＤ（２３：１５）として、内部回路に供給される。
【００２２】
尚、各信号において、ｑはクワッド単位の信号を、ｖはバーティカルブロック単位の信号をそれぞれ示す。また、Ｑはクワッド関連の信号を、Ｖはバーティカルブロック関連の信号を、ＸはＸデコーダ関連の信号をそれぞれ示す。そして、明細書内ではしばしばｑ、ｖは省略して表記することもある。
【００２３】
メモリセルアレイは、セクタ単位に分割されている。そして、複数のレギュラーセクタと不良救済用のスペアセクタとを有するバーティカルブロックＶｂｌｏｃｋ０−３に分けられている。更に、メモリセルアレイは、それぞれ４つのバーティカルブロックを有する４つのクワッドブロックＱｕａｄ０−３に分けられている。本例では、バーティカルブロック内には、図示されていないが、３２個のレギュラーセクタと１個のスペアセクタが設けられ、セクタ内のセルアレイは、２５６本のワード線と１２８本のビット線とが設けられ、その交差位置にメモリセルトランジスタが設けられる。各セクタは２５６本のワード線を有し、バーティカルブロック内の各セクタは、１２８本のメインビット線を共通に有する。
【００２４】
レギュラーセクタ及びそのレギュラーセクタ内のワード線は、バーティカルブロックの左右に配置されるＸデコーダＸｄｅｃ０−４により選択され、スペアセクタ及びそのスペアセクタ内のワード線は、同じく左右に配置されるスペア用ＸデコーダＸｄｅｃにより選択される。そのために、ローカルＸデコーダが、セクタ選択用及びワード線選択用のプリデコード信号を必要なＸデコーダに供給する。また、各バーティカルブロックＶｂｌｏｃｋ０−３内のビット線は、各バーティカルブロックに設けられたＹゲートＹ−Ｇａｔｅにより選択される。それに伴い、ＹデコーダＹ−ＤｅｃがＹゲートの選択信号をＹゲートＹ−Ｇａｔｅに供給する。
【００２５】
各ＹゲートＹ−Ｇａｔｅは、データバスＤＡＴＡＢｎを介して、センスアンプ１８に接続され、更に、データ出力バッファ１７を介して、入出力端子Ｉ／Ｏｎに接続される。また、入出力端子Ｉ／Ｏｎは、データ入力バッファ１５及びレベルシフト回路１６を介して、データバスＤＡＴＡＢｎに接続される。
【００２６】
セクタ選択アドレスＺＡＤ（２３：１５）から、４つのクワッド選択信号ＱＳＥＬと、４つのバーティカルブロック選択信号ＶＳＥＬとが、それぞれの選択信号生成回路ｖｓｅｌ、ｑｓｅｌにより生成される。また、バーティカルブロックの両側に設けられる５つのＸデコーダＸ−ｄｅｃ０−４を選択する５つのＸデコーダ選択信号ＸＳＥＬも、セクタ選択アドレスにもとづいて選択信号生成回路ｘｓｅｌにより生成される。４つのクワッド選択信号ＱＳＥＬは各クワッドブロックＱｕａｄ０−３に供給される。また、バーティカルブロック選択信号ＶＳＥＬとＸデコーダ選択信号ＸＳＥＬは、各クワッド内に設けられた対応するバッファ回路ｖｓｅｌ−ｂｕｆｆｅｒ、ｘｓｅｌ−ｂｕｆｆｅｒにて、クワッド選択信号ＱＳＥＬにもとづいてデコードされ、各クワッド内にて４つのバーティカルブロック選択信号ＶＳＥＬｑｖと５つのＸデコーダ選択信号ＸＳＥＬｑｘになる。これらの選択信号ＶＳＥＬｑｖ、ＸＳＥＬｑｘを利用して、Ｘデコーダ回路へのプリデコード信号等の分配が行われる。これについては、後に詳述する。
【００２７】
メモリ回路は、ワード線昇圧電源ＶＢＯＯＳＴ−ＷＬＧとコラム昇圧電源ＶＢＯＯＳＴ−ＣＳＧとを生成する昇圧回路１３を有する。これらの昇圧電源は、各クワッド内のワード線昇圧電源分配回路ｖｗｌ−ｍｕｘと、コラム昇圧電源分配回路ｖｃｓ−ｍｕｘとにおいて、クワッド選択信号ＱＳＥＬにより選択される。そして、それらの選択された昇圧電源ＶＢＯＯＳＴ−ＷＬｑ、ＶＢＯＯＳＴ−ＣＳｑは、各Ｘデコーダ回路毎に設けられている昇圧電源分配回路ｖｐｘ−ｍｕｘにより、Ｘデコーダ選択信号ＸＳＥＬｑｘに応じて、対応するＸデコーダに分配される。更に、コラム昇圧電源ＶＢＯＯＳＴ−ＣＳｑは、ＹデコーダＹ−ｄｅｃにも供給され、Ｙゲートの選択信号の昇圧に利用される。また、メモリ回路は、消去時に利用されるワード線降圧電源ＮＥＰＧＰを生成する降圧回路１４を有する。
【００２８】
更に、メモリ回路は、バーティカルブロック内の不良を有するレギュラーセクタを、スペアセクタに置き換えて救済する機能を有する。その為に、不良レギュラーセクタのアドレス（以下冗長アドレスと称する。）を記憶し、供給されたセクタアドレスＺＡＤ（２３：１５）と比較する冗長判定回路ＲＥＤＸを有する。この冗長判定回路ＲＥＤＸは、冗長判定信号ＲＥＤＸＦＢと、バーティカルブロック冗長判定信号ＲＥＤＸ（１：０）とを生成し、Ｘデコード選択信号生成回路ｘｓｅｌやローカルＸデコーダＬｏｃａｌ−Ｘ−ｄｅｃなどに供給する。
【００２９】
図２は、バーティカルブロックと左右のＸデコーダの詳細回路図である。図２には、バーティカルブロックＶＢｌｏｃｋ０と左右のＸデコーダＸ−ｄｅｃ０，１が示され、更に、それらＸデコーダに供給されるプリデコード信号と昇圧電源配線が示される。また、バーティカルブロック内には、１つのレギュラーセクタＲ−ｓｅｃと、１つのスペアセクタＳ−ｓｅｃとが示され、それらのセクタ内には、レギュラー内ワード線ＷＬｍＬ，ＷＬｍＲ、スペア内ワード線ＷＬＲｋＬ，ＷＬＲｋＲと、メインビット線ＭＢＬｑｖにセレクトトランジスタを介して接続されたレギュラーセクタ内のサブビット線ＤＢＬｍ、スペアセクタ内のサブビット線ＤＢＬｋＲと、それらの交差位置に配置されたセルトランジスタとが含まれる。メインビット線ＭＢＬｑｖは、バーティカルブロック内を縦断するように配置され、ＹゲートＹ−Ｇａｔｅに接続されている。
【００３０】
バーティカルブロックの両側にＸデコーダが設けられ、レギュラーセクタＲ−ｓｅｃの両側にはレギュラー用Ｘデコーダｘｄｅｃが、スペアセクタＳ−ｓｅｃの両側にはセクタ用Ｘデコーダｓｐａｒｅ−ｘｄｅｃがそれぞれ設けられている。左側のレギュラー用Ｘデコーダｘｄｅｃは、ワード線デコーダ２０と、セレクトトランジスタを選択するセクタセレクトデコーダ２１と、セクタを選択するセクタデコーダ２２と、ワード線昇圧電源を転送する昇圧電源スイッチ回路ＶＰＸ−ＳＷＩＴＣＨとを有する。左側のスペア用Ｘデコーダも同じである。また、右側のレギュラー用Ｘデコーダは、ワード線デコーダ２０と、セクタデコーダ２２と、昇圧電源スイッチ回路ＶＰＸ−ＳＷＩＴＣＨとを有し、セクタセレクトデコーダはない。右側のスペア用Ｘデコーダも同じである。
【００３１】
レギュラーセクタ側のセクタデコーダ２２は、セクタデコード信号Ｚ１，Ｚ２とレギュラーセクタディセーブル信号ＤＩＳＺＢを入力し、レギュラーセクタディセーブル信号ＤＩＳＺＢがディセーブル状態の時に、プリデコード信号Ｚ１，Ｚ２をデコードし、そのセクタが選択されれば、対応するワード線デコーダ２０、セクタセレクトデコーダ２１、昇圧電源スイッチ回路ＶＰＸ−ＳＷＩＴＣＨをイネーブル状態（活性化状態）にし、セクタが非選択であれば、それらをディセーブル状態（非活性化状態）にする。一方、スペアセクタ側のセクタデコーダ２２は、スペアセクタイネーブル信号ＺＲＥＤがイネーブル状態の時に、スペアセクタ選択状態となり、対応するワード線デコーダ２０、セクタセレクトデコーダ２１、昇圧電源スイッチ回路ＶＰＸ−ＳＷＩＴＣＨをイネーブル状態にする。
【００３２】
また、セクタセレクトデコーダ２１は、４組のセレクトスイッチ選択信号ＳＥＬＲを選択して、４組のサブビット線ＤＢＬをメインビット線ＭＢＬに接続する。セクタセレクトデコーダ２１には、セレクト用デコード信号ＳＥＬＧと昇圧電源ＶＰＳＧとが供給される。更に、ワードデコーダ２０は、ワード線デコード信号ＸＴ，ＺＯ，ＶＸＴと、昇圧電源ＶＰＸＧとが供給される。
【００３３】
一方、ＹゲートＹ−Ｇａｔｅは、コラムスイッチ信号ＣＳｑにより制御されるコラムスイッチ群２４と、メインビット線ＭＢＬをグランド電位か、プリチャージバス線ＤＡＴＡＰｑか、データバス線ＤＡＴＡＢｎかに接続するスイッチ群２５，２６，２７とを有する。このスイッチ群は、コラムスイッチ群２４により選択される３本のメインビット線ＭＢＬを上記３つの状態に接続するために、３組設けられる。
【００３４】
従って、選択されたセルトランジスタは、一方のサブビット線がグランド電位になり、他方のサブビット線が、メインビット線を介してデータバス線ＤＡＴＡＢｎに接続される。データバス線は、図１に示したとおり、センスアンプと入出力回路に接続される。また、選択セルトランジスタに隣接する隣接セルトランジスタのサブビット線は、プリチャージレベルに維持され、センスアンプに選択されたメインビット線にその隣接セルトランジスタがセル電流を供給しないようにしている。即ち、セルトランジスタの両側にビット線が設けられたバーチャルビット線方式のセルアレイになっている。
【００３５】
尚、セルトランジスタは、フローティングゲートまたはトラップゲートを有し、電荷を注入することにより、閾値電圧が変化することを利用して、データの記憶を行う。また、ワード線を負電位にし、ビット線を正電位にして、その電荷を消失させてデータの消去を行う。
【００３６】
図３は、１つのバーティカルブロックとその両側のＸデコーダを示すブロック図である。図３には、各デコーダとそれに供給されるプリデコード信号とが示される。つまり、図３によれば、Ｘデコーダ内のワード線デコーダ２０と、セクタセレクトデコーダ２１と、セクタデコーダ２２にどのようなプリデコード信号や昇圧電源が供給されるかが理解される。また、図３には、Ｙゲートへの選択信号を供給するＹデコーダＹ−ｄｅｃとそれに供給されるプリデコード信号が示される。また、セクタセレクトデコーダ２１へのデコード信号ＳＥＬＧが、Ｙデコーダから供給されることが理解される。
【００３７】
さて、Ｘデコーダに供給される各種プリデコード信号は、省電力化の要請から、必要なＸデコーダにしか供給されない。また、昇圧回路の能力を抑えるために、昇圧電源も必要なＸデコーダやＹデコーダにしか供給されない。そのために、これらのプリデコード信号は、クワッド選択信号ＱＳＥＬ、バーティカルブロック選択信号ＶＳＥＬ、Ｘデコーダ選択信号ＸＳＥＬなどに従って、ローカルＸデコーダ、Ｙデコーダや昇圧電源分配回路ｖｐｘ−ｍｕｘなどで分配される。それらの分配については、後述する。そして、バーティカルブロック内では、セクタデコーダ２２により選択されたセクタにおいて、ワード線デコーダ２０によりセクタ内のワード線が選択され、セクタセレクトデコーダ２１によりセレクト選択信号が生成される。ワード線は両側のワード線デコーダ２０により選択される。それに伴い、セクタデコーダ２２も両側に配置される。
【００３８】
図４，５，６は、本実施の形態における第１の特徴であるセクタ選択動作を模式的に示す図である。これらの図に沿ってセクタ選択動作の概略を説明する。その後、その具体的な実施例を詳細に説明する。図４，５，６には、１対のバーティカルブロックＶｂｌｏｃｋ０，１とその両側のデコーダ群とＹゲートなどが示される。そして、活性化若しくはイネーブルされるデコーダ回路などを太線の枠で示している。アドレスが供給された直後の第１の期間の動作が図４に示され、第１の期間後の動作が図５，６に示される。
【００３９】
第１に、図４に示されるように、バーティカルブロックＶｂｌｏｃｋ１内の不良セルを有するレギュラーセクタは、そのバーティカルブロックＶｂｌｏｃｋ１と対の関係にある隣接バーティカルブロックＶｂｌｏｃｋ０内のスペアセクタに置き換えられる。逆に、図示しないが、バーティカルブロックＶｂｌｏｃｋ０内の不良レギュラーセクタは、隣接するバーティカルブロックＶｂｌｏｃｋ１内のスペアセクタに置き換えられる。
【００４０】
第２に、このようなスペアセクタへの置き換えを行った結果、リード動作では、アドレスの応答して、一定の期間だけ、選択されるレギュラーセクタと、それに置き換えられる可能性のあるスペアセクタとを同時選択することができる。この状態が図４に示される。その後、冗長判定結果に応じて、いずれかのセクタの選択を維持または終了する。この状態が図５，６に示される。これにより、冗長判定動作に伴うリードアクセス速度が遅くなることは回避される。
【００４１】
まず、図４に示されるように、新たなアドレスが供給されると、一定期間の間、供給アドレスで選択されるバーティカルブロックＶｂｌｏｃｋ１内のレギュラーセクタのワード線ＷＬｍＬと、そのセクタのバーティカルブロックと対の関係にある隣接するバーティカルブロックＶｂｌｏｃｋ０内のスペアセクタのワード線ＷＬＲｋＬとが同時に駆動される。そのために、バーティカルブロックＶｂｌｏｃｋ１では、セクタデコーダ２２がイネーブル状態にあり、対応するレギュラーセクタを選択し、それに伴い選択されたセクタのセクタセレクトデコーダ２１とワード線デコーダ２０とがイネーブル状態になる。また、バーティカルブロックＶｂｌｏｃｋ０では、スペア側のセクタデコーダがイネーブル状態になりスペアセクタを選択し、それに伴い対応するセクタセレクトデコーダとワード線デコーダとがイネーブル状態になる。
【００４２】
この一定期間の間で、いずれかのＹゲートが選択状態になる。図４の例では、レギュラー側のＹゲートが選択状態になっている。
【００４３】
次に、上記一定期間を経過すると、冗長判定結果に応じて、レギュラーセクタかスペアセクタかの一方のセクタでのワード線選択状態が維持され、他方のセクタでのワード線選択状態は終了する。図５は、冗長判定結果が一致の場合を示し、スペアセクタ側のワード線ＷＬＲｋＬの選択状態が維持され、スペアセクタ内のメモリセルＳ−ＭＣが、メインビット線ＭＢＬとＹゲートＹ−Ｇａｔｅを介して、センスアンプに接続される。その時、レギュラーセクタ側のワード線の選択状態は終了する。また、バーティカルブロックＶｂｌｏｃｋ０側のＹゲートが、冗長判定結果により選択状態になっている。
【００４４】
また、図６は、冗長判定結果が不一致の場合を示し、レギュラーセクタ側のワード線ＷＬｍＬの選択状態が維持され、そのメモリセルＲ−ＭＣがメインビット線ＭＢＬとＹゲートＹ−Ｇａｔｅを介して、センスアンプに接続される。その時、スペアセクタ側のワード線の選択状態は終了する。
【００４５】
従来の動作では、供給アドレスに応答して、レギュラーセクタ側のワード線駆動し、冗長判定で一致状態が検出された後に同じバーチャルブロック内のスペアセクタを選択して、レギュラーセクタをディセーブルする。これに対して、上記の同時選択動作を可能にするために、本実施の形態では、第１にワード線デコーダ信号とセクタセレクトゲートのプリデコード信号を、供給アドレスに対応する第１のバーチャルブロックＶｂｌｏｃｋ１のＸデコーダに加えて、それと対をなす第２のバーチャルブロックＶｂｌｏｃｋ０のＸデコーダにも供給する必要がある。第２に、対をなす第２のバーチャルブロックＶｂｌｏｃｋ０のスペアセクタイネーブル信号ＺＲＥＤを一時的にイネーブル状態にする必要がある。そして、冗長判定で一致状態が判定されると、選択対象ブロックを第１のバーチャルブロックＶｂｌｏｃｋ１から第２のバーチャルブロックＶｂｌｏｃｋ０に変更する必要がある。この選択バーチャルブロックを変更することにより、必要な昇圧電源の供給を切り換えることができ、従来の動作のままでそこのスペアセクタを選択することができる。上記の変更点を考慮して、具体的な構成について説明する。
【００４６】
図７は、バーティカルブロック選択信号バッファ回路を示す図である。クワッド選択信号生成回路ｑｓｅｌは、セクタ選択アドレスＺＡＤ（２２：２３）から、４本のクワッド選択信号ＱＳＥＬを生成し、バーティカルブロック選択信号生成回路ｖｓｅｌは、セクタ選択アドレスＺＡＤ（１５：１６）から４本のバーティカルブロック選択信号ＶＳＥＬを生成する。そして、各クワッドブロック内に設けられたバーティカルブロック選択信号バッファ回路ｖｓｅｌ−ｂｕｆｆｅｒは、それらの選択信号ＱＳＥＬ，ＶＳＥＬの組合せから、４本のバーティカルブロック選択信号ＶＳＥＬｑｖを生成する。
【００４７】
但し、このバッファ回路には、後述する冗長判定信号ＲＥＤＸＦＢが供給され、冗長判定結果が一致状態になったとき、１対のバーティカルブロックの選択を入れ替える。例えば、図４−６の例で言えば、アドレスで選択されたバーティカルブロックＶｂｌｏｃｋ０の選択状態を、それと対をなす第２のバーティカルブロックＶｂｌｏｃｋ１の選択状態に変更する。従って、バーティカルブロック選択信号ＶＳＥＬｑｖは、冗長判定結果を反映した選択信号である。この選択信号ＶＳＥＬｑｖを利用することにより、スペアセクタへの切換に必要な動作を可能にすることができる。具体的には後述するとおりである。
【００４８】
また、バーティカルブロック選択回路ｖｓｅｌは、フラッシュメモリのステートマシンから生成される同時消去モード信号ＦＣＥＲＢに応答して、アドレスＺＡＤ（１５：１６）が（１，１）の時に、４つのバーティカルブロック選択信号ＶＳＥＬを全て選択状態にする。これにより、４つのバーティカルブロックのセクタを同時に消去可能にできる。図１の例でいえば、横方向に並ぶ４つのセクタ０−３が同時に選択されて、４セクタ同時消去を行うことができる。アドレスＺＡＤ（１５：１６）は、（１，１）から（０，０）までを順に変化するので、（１，１）の時に４セクタが同時消去され、（１，０）〜（０，０）では単純にベリファイをパスするだけで終了する。それにより、消去時間を短縮することができる。
【００４９】
但し、本実施の形態では、レギュラーセクタに不良があると、隣のバーティカルブロック内のスペアセクタに置き換えられる。従って、横方向に並ぶ４つのセクタへの同時消去はできなくなる。従って、４つのバーティカルブロックのいずれかで冗長アドレスが一致した場合は、上記の４セクタ同時消去モードを禁止する必要がある。そのために、後述する冗長回路から生成される同時消去モードディセーブル信号ＤＩＳＦＣＥＲＢが、選択信号生成回路ｖｓｅｌに供給される。
【００５０】
図８は、アドレス遷移検出回路とその動作タイミングチャートを示す図である。アドレス遷移検出回路ＡＴＤ−ｇｅｎは、アドレスＸＡＤ，ＹＡＤ，ＺＡＤの変化を検出して、所定パルス幅のアドレス遷移検出信号ＡＴＤを生成する。このアドレス遷移検出信号ＡＴＤがＬレベルになった時点で、ワード線昇圧電源ＶＢＯＯＳＴ−ＷＬＧとコラム昇圧電源ＶＢＯＯＳＴ−ＣＳＧを電源電圧Ｖｃｃより高い電圧に昇圧（ブースト）する。また、アドレス遷移検出回路ＡＴＤ−ｇｅｎは、アドレス遷移検出信号ＡＴＤよりパルス幅が短い第２のアドレス遷移検出信号ＡＴＤＰＲＥも生成する。この第２のアドレス遷移検出信号は、図８に記載されるとおり、そのＨレベルの期間中、冗長判定信号ＲＥＤＸＦＢを強制的に一致状態（Ｌレベル）にし、そのＨレベル期間が終了した後は、冗長判定信号を本来の判定結果に従う状態にする。これにより、Ｈレベル期間中のスペアセクタの選択を可能にする。この動作は、後述する冗長判定回路でより明白になる。
【００５１】
図９は、冗長判定回路を示す図である。冗長メモリ及び比較回路３０は、各バーティカルブロックの不良セクタアドレスを記憶する冗長メモリと、その不良セクタアドレスが有効か否かを示すメモリと、記憶されている不良セクタアドレスと供給されるセクタ選択アドレスとを比較する比較回路とを有する。冗長メモリは、メモリセルと同じ不揮発性メモリが使用される。
【００５２】
冗長判定回路ＲＥＤＸは、選択されたバーティカルブロックの不良セクタアドレスと供給されたセクタアドレスＺＡＤとが一致した時に生成される冗長判定信号ＲＥＸＦＢ（一致でＬレベル）と、バーティカルブロックＶｂｌｏｃｋ０，２の不良セクタアドレスと供給セクタアドレスとが一致した時に生成されるバーティカルブロック冗長判定信号ＲＥＤＸ（０）（一致でＨレベル）と、バーティカルブロックＶｂｌｏｃｋ１，３の不良セクタアドレスと供給セクタアドレスとが一致した時に生成されるバーティカルブロック冗長判定信号ＲＥＤＸ（１）（一致でＨレベル）と、いずれかのバーティカルブロックで不良セクタアドレスと供給セクタアドレスとが一致した時に生成される同時消去モードディセーブル信号ＤＩＳＦＣＥＲＢ（一致でＬレベル）とを生成する。
【００５３】
更に、冗長判定信号ＲＥＤＸＦＢとＲＥＤＸ（０）（１）とが、ＮＯＲゲート３１，３２を介して、第２のアドレス遷移検出信号ＡＴＤＰＲＥ（＝Ｈレベル）により、強制的にＲＥＤＸＦＢ＝Ｌ（一致状態）及びＲＥＤＸ（０）（１）＝Ｌ（不一致状態）にされる。つまり、アドレス遷移が発生した時に、冗長判定信号ＲＥＤＸＦＢは一致状態に偽装されるのである。これを利用して、後述するとおり、隣接する第２のバーティカルブロック内のスペアセクタをイネーブルすることができる。
【００５４】
図１０は、ローカルＸデコーダの構成図、図１１は、昇圧電源分配回路の構成図である。これらの回路により、Ｘデコーダに供給するプリデコード信号やイネーブル信号、そして、昇圧電源が必要な位置に分配されて、ワード線の同時選択と、冗長判定が一致状態の時のバーティカルブロックの選択切換を可能にしている。
【００５５】
ローカルＸデコーダ１９（１）は、ワード線デコーダへ供給されるプリデコード信号Ｚ０，ＸＴ，ＶＸＴを分配する回路であり、図中Ｘプリデコーダ機能も含めて示されている。つまり、ワード線選択アドレスＸＡＤ（１４：８）のプリデコード信号は、クワッドブロック内の４つのバーティカルブロックの左側２つのブロックＶｂｌｏｃｋ０，１と右側２つのブロックＶｂｌｏｃｋ２，３とを区別するアドレスＡＤ（１６）により、左側２つのブロックＶｂｌｏｃｋ０，１のＸデコーダに分配される信号群と、右側２つのブロックＶｂｌｏｃｋ２，３のＸデコーダに分配される信号群とに分けられ、選択されたバーティカルブロック側の信号群が分配される。アドレスＡＤ（７）は、ワード線を選択するワード線デコーダがブロックの左側か右側かを区別する信号であり、一部のプリデコード信号ＶＸＴの分配に利用される。上記の分配は、バーティカルブロック選択信号ＶＳＥＬを利用して行うこともできるし、後述するＸデコーダ選択信号ＸＳＥＬを利用して行うこともできる。
【００５６】
ローカルＸデコーダ１９（２）は、セクタアドレスＺＡＤ（２１：１７）をプリデコードして、バーティカルブロック選択信号ＶＳＥＬによって、アドレスで選択されたバーティカルブロックのＸデコーダにのみ、プリデコード信号Ｚ１，Ｚ２を分配する。バーティカルブロック選択信号ＶＳＥＬは、冗長判定結果に影響されない選択信号であり、セクタデコーダ２２に供給されるプリデコーダＺ１，Ｚ２は、供給アドレスで選択されたバーティカルブロックにのみ供給され、それと対をなすバーティカルブロックのスペアセクタには供給されない。
【００５７】
ローカルＸデコーダ１９（３）は、クワッド選択信号ＱＳＥＬとバーティカルブロック選択信号ＶＳＥＬｑｖとで選択されるバーティカルブロックに、冗長判定信号ＲＥＤＸＦＢが一致状態になったときにスペアセクタ選択信号ＺＲＥＤｑを生成する。但し、バーティカルブロック選択信号ＶＳＥＬｑｖは、冗長判定結果信号ＲＥＤＸＦＢに影響されて切り換えられる信号である。従って、アドレス遷移検出信号ＡＴＤＰＲＥが出力される期間では、冗長判定結果信号ＲＥＤＸＦＢが強制的にＬレベル（一致状態）にされているので、バーティカルブロック選択信号ＶＳＥＬｑｖは、供給アドレスが選択するバーティカルブロックと対になっている隣接バーティカルブロックを選択している。つまり、図４の例では、バーティカルブロック選択信号ＶＳＥＬｑｖはバーティカルブロックＶｂｌｏｃｋ０を選択している。従って、第２のアドレス遷移検出信号ＡＴＤＰＲＥがＨレベルの期間は、隣接するバーティカルブロック内のスペアセクタ選択信号ＺＲＥＤｑが選択状態になり、ワード線の同時選択を可能にする。
【００５８】
ローカルＸデコーダ１９（４）は、クワッド選択信号ＱＳＥＬとバーティカルブロック選択信号ＶＳＥＬとで選択されるバーティカルブロックに、冗長判定が一致状態になったときに、セクタディセーブル信号ＤＳＺＢｑを生成する。つまり、冗長判定結果が一致状態の時は、供給アドレスで選択されるレギュラーセクタが非選択状態にされ、スペアセクタが選択状態にされる。つまり、図４の例では、最初は、バーティカルブロック選択信号ＶＳＥＬにより、選択されたブロックＶｂｌｏｃｋ１のセクタディセーブル信号ＤＳＺＢｑはイネーブル状態になるが、冗長一致結果により、その後ディセーブル状態になる。
【００５９】
次に、図１１の昇圧電源分配回路について説明する。図１１には、昇圧電源分配回路ｖｐｘ−ｍｕｘ（１）の前段の、Ｘデコーダ選択信号生成回路ｘｓｅｌとそのバッファ回路ｘｓｅｌ−ｂｕｆｆｅｒとが示される。Ｘデコーダ選択信号生成回路ｘｓｅｌは、４つのバーティカルブロック選択信号ＶＳＥＬから、アドレス信号ＡＤ（７）を利用して、５つのＸデコーダ選択信号を生成する。各クワッドブロック内に設けられるバッファ回路ｘｓｅｌ−ｂｕｆｆｅｒでは、クワッド選択信号ＱＳＥＬと論理積が取られて、５つのＸデコーダ選択信号ＸＳＥＬｑが生成され、分配回路ｖｐｘ−ｍｕｘ（１）によりワード線昇圧電源ＶＰＸＧが分配される。つまり、５つのＸデコーダのうち１つにのみ、昇圧電源ＶＰＸＧが供給される。
【００６０】
但し、冗長判定信号ＲＥＤＸ（０）（１）に応じて、冗長判定結果が一致状態になったとき、バーティカルブロックの位置に応じて、ワード線昇圧電源ＶＰＸＧの供給先がスペアセクタ側のブロックのＸデコーダに変更される。図４、図５、図６の例によれば、アドレス遷移検出後の一定期間は、バーティカルブロックＶｂｌｏｃｋ１の左側のＸデコーダにワード線昇圧電源ＶＰＸＧが供給されるが、冗長判定結果が一致なら、バーティカルブロックＶｂｌｏｃｋ０の左側のＸデコーダに変更され、不一致なら変更されない。
【００６１】
もう一つの昇圧電源分配回路ｖｐｘ−ｍｕｘ（２）は、セクタセレクトゲート選択信号の昇圧電源ＶＰＳＧを、バーティカルブロック選択信号ＶＳＥＬｑｖに応じて、Ｘデコーダに供給する。冗長判定結果の影響を受けるバーティカルブロック選択信号ＶＳＥＬｑｖで分配しているので、図４、図５、図６の例によれば、アドレス遷移検出後の一定期間は、バーティカルブロックＶｂｌｏｃｋ０の左側のＸデコーダに昇圧電源ＶＰＳＧが供給されるが、その期間後は、冗長判定結果が一致ならそのまま維持されるが、不一致ならバーティカルブロックＶｂｌｏｃｋ１おの左側のＸデコーダに変更される。
【００６２】
上記のワード線やセクタセレクト選択信号は、アドレス遷移検出信号が生成されている一定期間は、電源Ｖｃｃレベルまで駆動され、その後昇圧電源によって昇圧レベルに駆動される。従って、アドレス遷移検出信号の一定期間は、昇圧電源がどちらに供給されていてもよく、その一定期間後において、冗長判定結果に応じて、必要なＸデコーダにその昇圧電源が供給されれば良い。従って、上記の例では、いずれの昇圧電源も、冗長判定結果に応じて必要なＸデコーダに供給される。
【００６３】
更に、図３に戻り、ＹデコーダＹ−ｄｅｃでは、バーティカルブロック選択信号ＶＳＥＬにより、選択されたバーティカルブロックのＹゲートを選択する選択信号ＢＳＤが駆動される。また、バーティカルブロック選択信号ＶＳＥＬを利用して、セクタセレクトデコーダのプリデコード信号ＳＥＬＧも１対のバーティカルブロックに供給される。そして、冗長判定回路からの冗長判定信号ＲＥＤＨＩＴに応答して、一致状態であれば、対となる隣接するバーティカルブロック側に、Ｙゲート選択信号ＢＳＤが切り換えられて供給される。不一致状態であれば、選択されたバーティカルブロック側への供給が維持される。尚、プリデコード信号ＳＥＬＧは１対のバーティカルブロックに供給されたままでも良く、セクタデコーダによりセクタセレクトデコーダが制御される。
【００６４】
また、ＹデコーダＹ−ｄｅｃが生成するＹゲート選択信号ＢＳＤは、図１中のクワッドＹデコーダｑｕａｄ−Ｙ−ｄｅｃにてコラム昇圧電源ＶＢＯＯＳＴ−ＣＳにより昇圧され、ＹデコーダＹ−ｄｅｃにて、冗長判定信号ＲＥＤＸＨＩＴに応じて、１対のバーティカルブロックの一方のブロックのＹゲートにのみ供給される。
【００６５】
以上で、本実施の形態でのレギュラーセクタとスペアセクタの同時選択と、その後の冗長判定結果に応じた選択動作が理解される。そこで、タイミングチャートを参照して、上記の選択動作について説明する。
【００６６】
図１２は、本実施の形態における動作タイミングチャート図である。図中には、アドレス遷移が検出されてスペアセクタ側に救済（リペア）された場合（図中ｄｏ ｒｅｐａｉｒ）と、救済されない場合（図中ｄｏｎ’ｔ ｒｅｐａｉｒ）の両方が示される。また、例として、図４，５，６のように、供給アドレスはバーティカルブロックＶｂｌｏｃｋ１を選択し、同時にペアのバーティカルブロックＶｂｌｏｃ０のスペアセクタが選択される場合について説明する。
【００６７】
まず、冗長判定が一致状態になりスペアセクタ側に切り換えられる場合について説明する。最初に、アドレス遷移が検出されるとアドレス遷移検出信号ＡＴＤ、ＡＴＤＰＲＥが一定期間Ｈレベルになる。それに応答して、冗長判定回路ＲＥＤＸでは、冗長判定信号ＲＥＤＸＦＢが強制的に一致状態のＬレベルに制御される。また、供給アドレスはバーティカルブロックＶｂｌｏｃｋ１を選択しているので、バーティカルブロック選択信号ＶＳＥＬはブロック１を選択する。但し、冗長判定に影響されるもう一つのバーティカルブロック選択信号ＶＳＥＬｑｖはブロック０を選択する。また、Ｘデコーダ選択信号ＸＳＥＬｑは、やはりブロックＶｂｌｏｃｋ１を選択している。
【００６８】
アドレス遷移検出後の一定期間では、ワード線デコーダへのプリデコード信号Ｚ０，ＸＴ，ＶＸＴ及びセクタセレクトデコーダへのプリデコード信号ＳＥＬＧｑ０、ＳＥＬＧｑ１は、バーティカルブロックＶｂｌｏｃｋ０，１の両方に供給される。そして、セクタデコーダへのプリデコード信号Ｚ１，Ｚ２により、バーティカルブロックＶｂｌｏｃｋ１側のレギュラーセクタが選択されて、レギュラーセクタ内のワード線ＷＬ（ｍ＋１）Ｌ（０）とセクタセレクト選択信号ＳＥＬ（ｍ＋１）とが電源Ｖｃｃレベルまで駆動される。同時に、バーティカルブロックＶｂｌｏｃｋ０側のスペアセクタイネーブル信号ＺＲＥＤｑ（０）がイネーブル状態になっていて、スペアセクタ内のワード線ＷＬＲｋＬ（０）及びセクタセレクト選択信号ＳＥＬＸＲｋも電源Ｖｃｃまで駆動される。これが同時選択状態である。
【００６９】
アドレス遷移検出信号ＡＴＤがＨレベルの間は、冗長判定動作が完了して検出信号ＡＴＤＰＲＥがＬレベルになっても、冗長判定信号ＲＥＤＸＦＢは、一致状態（Ｌレベル）を維持する。バーティカルブロックＶｂｌｏｃｋ１で冗長判定が一致したことに伴って、冗長判定信号ＲＥＤＸ（１）がＨレベルになり、これに応答して、セクタディセーブル信号ＤＳＺＢｑ（１）がＬレベルになり、バーティカルブロックＶｂｌｏｃｋ１側の全てのセクタデコーダをディセーブルにし、レギュラーセクタ内のワード線ＷＬ（ｍ＋１）Ｌ（０）とセクタセレクト選択信号ＳＥＬ（ｍ＋１）とがグランドレベルに下がる。つまり、選択状態が終了する。
【００７０】
一方、冗長判定信号ＲＥＤＸＦＢが一致状態になっているので、バーティカルブロック選択信号ＶＳＥＬｑｖはブロックＶｂｌｏｃｋ０の選択状態を維持する。また、Ｘデコーダ選択信号ＸＳＥＬｑは、ブロックＶｂｌｏｃｋ１からブロックＶｂｌｏｃｋ０の選択状態に切り替わる。より厳密には、５つのＸデコーダ位置のうち、それらブロックに対応するＸデコーダに切り替わる。そして、バーティカルブロックＶｂｌｏｃｋ０側では、昇圧電源が供給されるので、スペアセクタ内のワード線ＷＬＲｋＬ（０）とセクタセレクト信号ＳＥＬＲｋとが昇圧電源レベルまで駆動される。同様に、Ｙゲート選択信号ＢＳＤｑ０も電源Ｖｃｃレベルから昇圧電圧レベルまで駆動される。これにより、スペアセクタ側のセル電流が、メインビット線、Ｙゲート、データバス線を介してセンスアンプに供給される。
【００７１】
次に、冗長判定結果が不一致となり、レギュラーセクタ側の選択が維持される場合について説明する。アドレス遷移検出信号ＡＴＤＰＲＥがＨレベルの間は、前述と同じである。そして、冗長判定結果が不一致となると、冗長判定信号ＲＥＤＸＦＢがＨレベルになるので、バーティカルブロック選択信号ＶＳＥＬｑｖは、供給アドレスで選択されているバーティカルブロックＶｂｌｏｃｋ１側に切り替わる。それに伴い、スペアセクタイネーブル信号ＺＲＥＤｑ（０）がＬレベルに下がり、バーティカルブロックＶｂｌｏｃｋ０側のスペアセクタ内のワード線ＷＬＲｋＬ（０）、セクタセレクト選択信号ＳＥＬＲｋ、Ｙゲート選択信号ＢＳＤｑ（０）が全てグランドレベルに下がる。
【００７２】
一方、バーティカルブロックＶｂｌｏｃｋ１側では、ワード線ＷＬ（ｍ＋１）Ｌ（０）とセクタセレクト選択信号ＳＥＬ（ｍ＋１）、及びＹゲート選択信号ＢＳＤｑ１が、電源Ｖｃｃレベルから昇圧電源レベルまで駆動される。
【００７３】
以上の通り、アドレス遷移に応答して、一旦、レギュラーセクタとスペアセクタとを同時に選択状態にして、両セクタ内のワード線を一旦電源Ｖｃｃレベルまで駆動するので、冗長判定動作により、アクセスが遅くなることは回避される。
［コラム昇圧電源の低下防止］
図２に示したＹゲートＹ−Ｇａｔｅに供給される、Ｙゲート選択信号ＢＳＤ、コラム選択信号ＣＳ、プリチャージ選択信号ＢＳＰは、アドレス遷移後の一定期間は電源Ｖｃｃに駆動されるが、冗長判定後に、コラム昇圧電源ＶＢＯＯＳＴ−ＣＳにより昇圧レベルに駆動される。同様に、セクタセレクト選択信号ＳＥＬも同様に駆動される。
【００７４】
クワッドアドレスＺＡＤ（２３：２２）が変化すると、クワッド選択信号ＱＳＥＬが変化し、クワッドブロックの選択が切り替わる。この時、上記Ｙゲートに供給される選択信号ＣＳ、ＢＳＰ、ＢＳＤ、ＳＥＬが切り替わる。これらの電源は、昇圧回路１３で生成されるコラム昇圧電源ＶＢＯＯＳＴ−ＣＳであるが、上記の同時切り替わりによって、この電源が大きくドロップすることが問題になる。
【００７５】
図１３は、コラム昇圧電源の低下を説明するタイミングチャート図である。図１３（Ｂ）に示されるとおり、アドレス遷移に伴って、コラム昇圧電源ＶＢＯＯＳＴ−ＣＳは大きく低下する（図中Ｄｒｏｐ１）。更に、Ｙゲート選択信号ＢＳＤは、冗長判定信号によってＹデコーダでその切り替わりが制御されるので、他の選択信号ＣＳ、ＢＳＰ、ＳＥＬよりも遅いタイミングで変化する。これに伴い、コラム昇圧電源ＶＢＯＯＳＴ−ＣＳは、Ｙゲート選択信号ＢＳＤの変化により再度低下する（図中Ｄｒｏｐ２）。この２番目の昇圧電源の低下により、アドレス遷移検出信号ＡＴＤがＨレベルの期間中に、コラム昇圧電源ＶＢＯＯＳＴ−ＣＳが電源Ｖｃｃレベルまで回復できなくなるという問題がある。回復できないとその後の昇圧電源レベルへの駆動に支障を招くことになる。十分に回復させるためには、アドレス遷移検出信号ＡＴＤのパルス幅を長くすればよいが、そのようにすると、アクセス速度の低下を招き好ましくない。
【００７６】
そこで、本実施の形態では、冗長判定信号ＲＥＤＸＦＢよりも早いタイミングで冗長判定結果を伝える信号ＲＥＤＸＨＩＴを冗長判定回路ＲＥＤＸから取りだして、ＹデコーダＹ−ｄｅｃに供給している。つまり、図９に示されるとおり、早期冗長判定信号ＲＥＤＸＨＩＴは、アドレス遷移検出信号ＡＴＤＰＲＥにより論理をとるまえのタイミングの早い信号である。従って、アドレス遷移検出信号ＡＴＤＰＲＥがＬレベルになる前に、この早期冗長判定信号ＲＥＤＸＨＩＴは、冗長判定結果を伝えることができる。そして、Ｙデコーダでは、図３に示されるとおり、この早期冗長判定信号ＲＥＤＸＨＩＴを使って、Ｙゲート選択信号ＢＳＤの切替を行うようにする。つまり、ＹデコーダＹ−ｄｅｃ内では、バーティカルブロック選択信号ＶＳＥＬと早期冗長判定信号ＲＥＳＸＨＩＴとにより、Ｙゲートの選択が切り換えられる。
【００７７】
ＹデコーダＹ−ｄｅｃの動作では、アドレス遷移後の一定期間は、一律Ｙゲート選択信号ＢＳＤはレギュラーセクタ側のブロックを選択し、その後、早期冗長判定信号ＲＥＤＸＨＩＴに応じて切り替えられる。
【００７８】
図１３（Ａ）に示されるとおり、バーティカルブロックＶｂｌｏｃｋ１が選択状態であれば、冗長不一致であれば早期冗長判定信号ＲＥＤＸＨＩＴが不一致状態（Ｌレベル）になり、ブロックの入れ替わりはなく、バーティカルブロックＶｂｌｏｃｋ１のＹゲート選択信号ＢＳＤｑ１がアドレス遷移検出信号ＡＴＤＰＲＥが立ち下がる前にイネーブル状態になり、一方で、冗長一致であれば信号ＲＥＤＸＨＩＴが一致状態（Ｈレベル）になり、ブロックは入れ替わり、バーティカルブロックＶｂｌｏｃｋ０のＹゲート選択信号ＢＳＤｑ０がアドレス遷移検出信号ＡＴＤＰＲＥが立ち下がる前にイネーブル状態になる。いずれにしても、Ｙゲート選択信号ＢＳＤの切り替わりタイミングが早められる。その結果、コラム昇圧電源ＶＢＯＯＳＴ−ＣＳの２番目の降下タイミングが早められ、アドレス遷移検出信号ＡＴＤがＬレベルになるまでに、十分電源Ｖｃｃレベルまで回復することができる。従って、アクセス時間の遅れはない。
［４セクタ同時消去モードの禁止動作］
本実施の形態では、セクタ消去の時に、図１の横方向に並ぶ４つのセクタを同時に消去する同時消去モードを有する。しかし、不良レギュラーセクタを救済するスペアセクタを、隣接する対となるバーティカルブロック内のスペアセクタにしている。従って、スペアセクタへの置き換えを行った場合は、上記の同時消去モードは不可能になる。なぜなら、同じバーティカルブロック内に消去対象のレギュラーセクタとスペアセクタとが併存し、ビット線電流の供給が不十分になるからである。
【００７９】
図１４は、本実施の形態でのバーティカルブロック選択信号生成回路の図である。図７に示したバーティカルブロック選択信号生成回路ｖｓｅｌの詳細が、図１４に示される。ＡＮＤゲート４０〜４３と、反転ゲート４４，４５により、アドレスＺＡＤ（１５）、ＺＡＤ（１６）のデコードが行われて、４つのバーティカルブロック選択信号ＶＳＥＬ（０）〜（３）が生成される。そして、インバータ４７とＮＡＮＤゲート４６を介して、メモリのステートマシンから４セクタ同時消去モード信号ＦＣＥＲＢ（Ｌレベル）が供給されると、ＮＡＮＤゲート４４，４５の反転動作が停止して、４つのバーティカルブロック選択信号ＶＳＥＬ（０）〜（３）が全て選択状態（Ｈレベル）になる。これが、同時消去モード状態である。
【００８０】
一方、このバーティカルブロック選択信号生成回路ｖｓｅｌに、いずれかのバーティカルブロックで冗長アドレスと供給アドレスとが一致したことを示す同時消去ディセーブル信号ＤＩＳＦＣＥＲＢが供給される。この信号は、図９の冗長判定回路ＲＥＤＸにより生成される。この同時消去ディセーブル信号ＤＩＳＦＣＥＲＢがディセーブル状態（Ｌレベル）になると、同時消去モード信号ＦＣＥＲＢにかかわらず、ＮＡＮＤゲート４４，４５を反転ゲートにするので、通常のデコード動作が行われ、同時選択が禁止される。
【００８１】
これに伴い、アドレスＺＡＤ（１６：１５）が（１，１），（１，０），（０，１），（０，０）と順番に切り換えられ、各セクタが１つずつ順番に消去される。但し、リペアセクタによる救済がされている場合は、冗長判定信号ＲＥＤＸＦＢが一致状態（Ｌレベル）になり、バーティカルブロックを切り換えるので、そのリペアセクタが消去される。
［第２の実施の形態］
次に、第２の実施の形態について説明する。本実施の形態のメモリ回路も、図１，２，３などに示されるとおり、複数のレギュラーセクタとスペアセクタをし、図９に示すように冗長判定回路ＲＥＤＸを有する。そして、冗長判定回路は、第１の信号であるテスト信号ＴＥＳＴに応答して、冗長メモリ内のアドレスにかかわらず、冗長判定信号ＲＥＤＸＦＢを一致状態にしてスペアセクタへのアクセスを可能にする。そのために、ＡＮＤゲート３４、３６，３８が設けられる。従って、別の判定信号ＲＥＤＸ（０）（１）も強制的に一致状態にされ、また、同時消去モードディセーブル信号ＤＩＳＦＣＥＲＢも強制的に一致状態（ディセーブル状態）にされる。
【００８２】
更に、冗長判定回路ＲＥＤＸは、第２の信号である冗長ディセーブル信号ＤＩＳＲＥＤに応答して、冗長メモリ内のアドレスにかかわらず、冗長判定信号ＲＥＤＸＦＢを不一致状態にして、スペアセクタに置き換えられたレギュラーセクタへのアクセスを可能にする。そのために、ＮＯＲゲート３３，３５，３７は設けられる。それに伴い、別の判定信号ＲＥＤＸ（０）（１）も強制的に不一致状態にされ、また、同時消去モードディセーブル信号ＤＩＳＦＣＥＲＢも強制的に不一致状態（イネーブル状態）にされる。
【００８３】
この実施例によれば、冗長メモリに冗長アドレスを書き込む前であっても、スペアセクタへのアクセスが可能になり、スペアセクタの試験を行うことができる。更に、冗長メモリに冗長アドレスを書き込んだ後であっても、スペアセクタに置き換えられたレギュラーセクタへのアクセスが可能になり、不良と判定されたレギュラーセクタの試験を行うことができる。
【００８４】
以上の実施の形態では、フラッシュメモリを例にして説明した。しかしながら、他の半導体メモリであって、冗長セルアレイを有するメモリにも、レギュラーセルアレイとスペアセルアレイを一時的に同時選択する本実施の形態の方式を採用することができる。特に、ワード線の冗長構成のメモリ回路では、冗長判定が一致状態になるとスペアセルアレイ側のワード線の選択からやり直す必要があり、一時的な同時選択が有効になる。また、ワード線やＹゲート選択信号を昇圧電源レベルに駆動する場合は、冗長判定が終了した後に昇圧レベルへの駆動を行うことが有効であり、そのためには、冗長判定によって、昇圧電源の供給を決定することが有効である。
【００８５】
以上、実施の形態例をまとめると以下の付記の通りである。
【００８６】
（付記１）複数のメモリセルを有するセクタを有するメモリ回路において、
複数のレギュラーセクタとスペアセクタとをそれぞれ有する複数のブロックを有し、
前記複数のブロックのうち、第１のブロック内のレギュラーセクタが不良を有する場合、当該不良レギュラーセクタが第２のブロック内のスペアセクタに置き換えられ、
供給されるアドレスに応答して、第１の期間、前記第１のブロック内の供給アドレスに対応するレギュラーセクタと共に第２のブロック内のスペアセクタが同時に選択され、前記第１の期間の後、供給アドレスが冗長アドレスと一致するか否かの冗長判定結果に応じて、前記同時選択されたレギュラーセクタまたはスペアセクタのいずれか一方の選択が維持され、他方の選択が終了することを特徴とするメモリ回路。
【００８７】
（付記２）付記１において、
前記各セクタは複数のワード線をそれぞれ有し、前記供給アドレスに応答して、前記第１のブロック内のレギュラーセクタと第２のブロック内のスペアセクタが同時に選択される時に、当該レギュラーセクタとスペアセクタ内のワード線が同時に選択されることを特徴とするメモリ回路。
【００８８】
（付記３）付記２において、
前記各セクタにはセクタ内のワード線を選択するワード線デコーダが設けられ、
当該ワード線デコーダの入力信号が、少なくとも前記第１の期間において、第１及び第２のブロックに供給され、前記同時選択されるレギュラーセクタ内のワード線選択と、スペアセクタ内のワード線選択とが行われることを特徴とするメモリ回路。
【００８９】
（付記４）付記２において、
前記第１の期間において、前記同時選択されたワード線は、第１の電圧まで駆動され、前記第１の期間後において、選択が維持されたワード線は、前記第１の電圧より高い第２の電圧に駆動されることを特徴とするメモリ回路。
【００９０】
（付記５）付記４において、
更に、電源電圧より高い昇圧電源を生成する昇圧回路を有し、
前記第１の電圧は電源電圧レベルであり、前記第２の電圧は昇圧電源電圧レベルであり、
前記昇圧回路が生成する昇圧電源が、前記第１の期間後において、選択が維持される第１または第２のブロックに供給されることを特徴とするメモリ回路。
【００９１】
（付記６）付記１において、
更に、前記複数のブロックを選択するブロック選択信号を生成するブロック選択信号生成回路を有し、
前記ブロック選択信号は、前記第１の期間後において、前記冗長判定が一致状態の時に、第１のブロックから第２のブロックに切り換えられることを特徴とするメモリ回路。
【００９２】
（付記７）付記１において、
前記複数のブロックが複数のブロック対に分けられ、
当該ブロック対の一方が前記第１のブロック、他方が前記第２のブロックであることを特徴とするメモリ回路。
【００９３】
（付記８）付記１において、
前記各ブロックには、冗長判定が一致した時に前記スペアセクタを選択するスペアセクタイネーブル信号と、前記レギュラーセクタの選択を禁止するセクタディセーブル信号とが供給され、
前記第１の期間において、前記第２のブロックに供給されるスペアセクタイネーブル信号がイネーブル状態にされて前記スペアセクタが選択されることを特徴とするメモリ回路。
【００９４】
（付記９）付記１において、
前記各ブロックには、ブロック内のビット線を選択するＹゲート回路が設けられ、
前記Ｙゲートは、前記冗長判定結果が不一致の時は、第１のブロックのビット線を選択し、前記冗長判定結果が一致の時は、第２のブロックのビット線を選択することを特徴とするメモリ回路。
【００９５】
（付記１０）付記９において、
前記Ｙゲート回路に供給されるＹゲート選択信号が、前記第１の期間中に電源電圧レベルに駆動され、前記第１の期間後に前記電源電圧レベルより高い昇圧電源電圧レベルまで駆動され、
前記第１の期間が終了する前に冗長判定結果に従って、前記Ｙゲート選択信号の駆動が開始されることを特徴とするメモリ回路。
【００９６】
（付記１１）付記１において、
複数のブロック内のセクタを同時に選択する同時選択モードを有し、
前記冗長判定が一致状態の場合は、当該同時選択モードがディセーブルにされることを特徴とするメモリ回路。
【００９７】
（付記１２）付記１において、
複数のブロック内のセクタを同時に選択して消去する同時消去モードを有し、前記冗長判定が一致状態の場合は、当該同時消去モードがディセーブルにされることを特徴とするメモリ回路。
【００９８】
（付記１３）複数のメモリセルを有するメモリ回路において、
複数のレギュラーメモリセル領域とスペアメモリセル領域とをそれぞれ有する複数のブロックを有し、
前記複数のブロックのうち、第１のブロック内のレギュラーメモリセル領域が不良を有する場合、当該不良レギュラーメモリセル領域が第２のブロック内のスペアメモリセル領域に置き換えられ、
供給されるアドレスに応答して、第１の期間、前記第１のブロック内の供給アドレスに対応するレギュラーメモリセル領域と共に第２のブロック内のスペアメモリセル領域が同時に選択され、前記第１の期間の後、供給アドレスが冗長アドレスと一致するか否かの冗長判定結果に応じて、前記同時選択されたレギュラーメモリセル領域またはスペアメモリセル領域のいずれか一方の選択が維持され、他方の選択が終了することを特徴とするメモリ回路。
【００９９】
（付記１４）付記１３において、
前記各メモリセル領域は複数のワード線をそれぞれ有し、前記供給アドレスに応答して、前記第１のブロック内のレギュラーメモリセル領域と第２のブロック内のスペアメモリセル領域が同時に選択される時に、当該レギュラーメモリセル領域とスペアメモリセル領域内のワード線が同時に選択されることを特徴とするメモリ回路。
【０１００】
（付記１５）付記１４において、
前記選択されたワード線は、前記第１の期間の間、電源電圧レベルまで駆動され、前記第１の期間後に、前記電源電圧より高い昇圧電源レベルまで駆動され、前記第１の期間後において、前記冗長判定結果に応じて選択が維持されるワード線に、前記昇圧電源が供給されることを特徴とするメモリ回路。
【０１０１】
（付記１６）付記１３において、
前記メモリセル領域は複数のビット線をそれぞれ有し、
更に、前記ブロック毎に設けられ、前記ビット線を選択するＹゲートと、
前記ＹゲートにＹゲート選択信号を供給するＹデコーダとを有し、
前記Ｙゲート選択信号は、前記第１の期間の間、電源電圧レベルまで駆動され、前記第１の期間後に、前記電源電圧より高い昇圧電源レベルまで駆動され、
前記第１の期間後において、前記冗長判定結果に応じて選択が維持されるブロックに対応するＹゲート選択線に、前記昇圧電源が供給されることを特徴とするメモリ回路。
【０１０２】
（付記１７）複数のレギュラーセクタとスペアセクタを有するメモリ回路において、
不良を有するレギュラーセクタのアドレスを記憶する冗長メモリと、
供給されたアドレスと前記冗長メモリ内のアドレスとを比較する冗長判定回路とを有し、
前記冗長判定回路が生成する冗長判定信号に応じて、前記レギュラーセクタまたはそれに置き換えられた前記スペアセクタのいずれかが選択され、
前記冗長判定回路は、第１の信号に応答して、前記冗長メモリ内のアドレスにかかわらず、前記冗長判定信号を一致状態にして前記スペアセクタへのアクセスを可能にすることを特徴とするメモリ回路。
【０１０３】
（付記１８）複数のレギュラーセクタとスペアセクタを有するメモリ回路において、
不良を有するレギュラーセクタのアドレスを記憶する冗長メモリと、
供給されたアドレスと前記冗長メモリ内のアドレスとを比較する冗長判定回路とを有し、
前記冗長判定回路が生成する冗長判定信号に応じて、前記レギュラーセクタまたはそれに置き換えられた前記スペアセクタのいずれかが選択され、
前記冗長判定回路は、第２の信号に応答して、前記冗長メモリ内のアドレスにかかわらず、前記冗長判定信号を不一致状態にして、前記スペアセクタに置き換えられたレギュラーセクタへのアクセスを可能にすることを特徴とするメモリ回路。
【０１０４】
【発明の効果】
以上、本発明によれば、冗長判定に伴うアクセス速度の低下を抑制した冗長構成付きメモリ回路を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態におけるフラッシュメモリの全体構成図である。
【図２】バーティカルブロックと左右のＸデコーダの詳細回路図である。
【図３】１つのバーティカルブロックとその両側のＸデコーダを示すブロック図である。
【図４】本実施の形態における第１の特徴であるセクタ選択動作を模式的に示す図である。
【図５】本実施の形態における第１の特徴であるセクタ選択動作を模式的に示す図である。
【図６】本実施の形態における第１の特徴であるセクタ選択動作を模式的に示す図である。
【図７】バーティカルブロック選択信号バッファ回路を示す図である。
【図８】アドレス遷移検出回路とその動作タイミングチャートを示す図である。
【図９】冗長判定回路を示す図である。
【図１０】ローカルＸデコーダの構成図である。
【図１１】昇圧電源分配回路の構成図である。
【図１２】本実施の形態における動作タイミングチャート図である。
【図１３】コラム昇圧電源の低下を説明するタイミングチャート図である。
【図１４】本実施の形態でのバーティカルブロック選択信号生成回路の図である。
【符号の説明】
Ｖｂｌｏｃｋ ブロック、バーティカルブロック
ｓｅｃｔｅｒ セクタ
Ｒ−ＭＣ レギュラーメモリセル
Ｓ−ＭＣ スペアメモリセル
Ｙ−ｇａｔｅ Ｙゲート
２０ レギュラーワードデコーダ
２２ セクタデコーダ
Claims (10)
- 複数のメモリセルを有するセクタを有するメモリ回路において、
複数のレギュラーセクタとスペアセクタとをそれぞれ有する複数のブロックを有し、
前記複数のブロックのうち、第１のブロック内のレギュラーセクタが不良を有する場合、当該不良レギュラーセクタが第２のブロック内のスペアセクタに置き換えられ、
供給されるアドレスに応答して、第１の期間、前記第１のブロック内の供給アドレスに対応するレギュラーセクタと共に第２のブロック内のスペアセクタが同時に選択され、前記第１の期間の後、供給アドレスが冗長アドレスと一致するか否かの冗長判定結果に応じて、前記同時選択されたレギュラーセクタまたはスペアセクタのいずれか一方の選択が維持され、他方の選択が終了することを特徴とするメモリ回路。 - 請求項１において、
前記各セクタは複数のワード線をそれぞれ有し、前記供給アドレスに応答して、前記第１のブロック内のレギュラーセクタと第２のブロック内のスペアセクタが同時に選択される時に、当該レギュラーセクタとスペアセクタ内のワード線が同時に選択されることを特徴とするメモリ回路。 - 請求項２において、
前記各セクタにはセクタ内のワード線を選択するワード線デコーダが設けられ、
当該ワード線デコーダの入力信号が、少なくとも前記第１の期間において、第１及び第２のブロックに供給され、前記同時選択されるレギュラーセクタ内のワード線選択と、スペアセクタ内のワード線選択とが行われることを特徴とするメモリ回路。 - 請求項２において、
前記第１の期間において、前記同時選択されたワード線は、第１の電圧まで駆動され、前記第１の期間後において、選択が維持されたワード線は、前記第１の電圧より高い第２の電圧に駆動されることを特徴とするメモリ回路。 - 請求項１において、
前記各ブロックには、ブロック内のビット線を選択するＹゲート回路が設けられ、
前記Ｙゲートは、前記冗長判定結果が不一致の時は、第１のブロックのビット線を選択し、前記冗長判定結果が一致の時は、第２のブロックのビット線を選択することを特徴とするメモリ回路。 - 請求項５において、
前記Ｙゲート回路に供給されるＹゲート選択信号が、前記第１の期間中に電源電圧レベルに駆動され、前記第１の期間後に前記電源電圧レベルより高い昇圧電源電圧レベルまで駆動され、
前記第１の期間が終了する前に冗長判定結果に従って、前記Ｙゲート選択信号の駆動が開始されることを特徴とするメモリ回路。 - 請求項１において、
複数のブロック内のセクタを同時に選択する同時選択モードを有し、
前記冗長判定が一致状態の場合は、当該同時選択モードがディセーブルにされることを特徴とするメモリ回路。 - 複数のメモリセルを有するメモリ回路において、
複数のレギュラーメモリセル領域とスペアメモリセル領域とをそれぞれ有する複数のブロックを有し、
前記複数のブロックのうち、第１のブロック内のレギュラーメモリセル領域が不良を有する場合、当該不良レギュラーメモリセル領域が第２のブロック内のスペアメモリセル領域に置き換えられ、
供給されるアドレスに応答して、第１の期間、前記第１のブロック内の供給アドレスに対応するレギュラーメモリセル領域と共に第２のブロック内のスペアメモリセル領域が同時に選択され、前記第１の期間の後、供給アドレスが冗長アドレスと一致するか否かの冗長判定結果に応じて、前記同時選択されたレギュラーメモリセル領域またはスペアメモリセル領域のいずれか一方の選択が維持され、他方の選択が終了することを特徴とするメモリ回路。 - 複数のレギュラーセクタとスペアセクタを有するメモリ回路において、
不良を有するレギュラーセクタのアドレスを記憶する冗長メモリと、
供給されたアドレスと前記冗長メモリ内のアドレスとを比較する冗長判定回路とを有し、
前記冗長判定回路が生成する冗長判定信号に応じて、前記レギュラーセクタまたはそれに置き換えられた前記スペアセクタのいずれかが選択され、
前記冗長判定回路は、第１の信号に応答して、前記冗長メモリ内のアドレスにかかわらず、前記冗長判定信号を一致状態にして前記スペアセクタへのアクセスを可能にすることを特徴とするメモリ回路。 - 複数のレギュラーセクタとスペアセクタを有するメモリ回路において、
不良を有するレギュラーセクタのアドレスを記憶する冗長メモリと、
供給されたアドレスと前記冗長メモリ内のアドレスとを比較する冗長判定回路とを有し、
前記冗長判定回路が生成する冗長判定信号に応じて、前記レギュラーセクタまたはそれに置き換えられた前記スペアセクタのいずれかが選択され、
前記冗長判定回路は、第２の信号に応答して、前記冗長メモリ内のアドレスにかかわらず、前記冗長判定信号を不一致状態にして、前記スペアセクタに置き換えられたレギュラーセクタへのアクセスを可能にすることを特徴とするメモリ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002265065A JP2004103143A (ja) | 2002-09-11 | 2002-09-11 | 冗長構成を有するメモリ回路 |
| TW092123938A TWI239009B (en) | 2002-09-11 | 2003-08-29 | Memory circuit with redundant configuration |
| US10/652,035 US6865133B2 (en) | 2002-09-11 | 2003-09-02 | Memory circuit with redundant configuration |
| KR1020030062934A KR20040023763A (ko) | 2002-09-11 | 2003-09-09 | 용장 구성을 갖는 메모리 회로 |
| CNB031568939A CN100409366C (zh) | 2002-09-11 | 2003-09-11 | 具有冗余结构的存储器电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002265065A JP2004103143A (ja) | 2002-09-11 | 2002-09-11 | 冗長構成を有するメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004103143A true JP2004103143A (ja) | 2004-04-02 |
Family
ID=32264301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002265065A Pending JP2004103143A (ja) | 2002-09-11 | 2002-09-11 | 冗長構成を有するメモリ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6865133B2 (ja) |
| JP (1) | JP2004103143A (ja) |
| KR (1) | KR20040023763A (ja) |
| CN (1) | CN100409366C (ja) |
| TW (1) | TWI239009B (ja) |
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| US7352638B2 (en) | 2005-02-23 | 2008-04-01 | Spansion Llc | Method and apparatus for testing a memory device |
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- 2002-09-11 JP JP2002265065A patent/JP2004103143A/ja active Pending
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- 2003-08-29 TW TW092123938A patent/TWI239009B/zh not_active IP Right Cessation
- 2003-09-02 US US10/652,035 patent/US6865133B2/en not_active Expired - Lifetime
- 2003-09-09 KR KR1020030062934A patent/KR20040023763A/ko not_active Application Discontinuation
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| Publication number | Publication date |
|---|---|
| KR20040023763A (ko) | 2004-03-18 |
| TW200406770A (en) | 2004-05-01 |
| US6865133B2 (en) | 2005-03-08 |
| CN1494085A (zh) | 2004-05-05 |
| CN100409366C (zh) | 2008-08-06 |
| TWI239009B (en) | 2005-09-01 |
| US20040109371A1 (en) | 2004-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060522 |
|
| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080318 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081028 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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