JPWO2006025099A1 - 不揮発性記憶装置、およびその制御方法 - Google Patents

Abstract

消去動作時、消去対象セクタの下位デコーダ群２０（ｉ）、２１（ｉ）（ｉ＝１〜ｍ）には、低電圧電源端子ＶＬにスイッチ（Ｂ）５０、５１を介して、第１負電圧供給線ＶＭが接続され、ローカルワード線への負バイアスが供給される。第１負電圧供給線ＶＭはレベルシフト回路４に接続されており、第２負電圧供給線ＶＭＰを介して負電圧発生回路３から出力される第２負電圧ＶＭＰに比して高電圧にレベルシフトされている。上位デコーダ群１０には、低圧電源端子ＶＬにスイッチ（Ａ）５を介して第２負電圧供給線ＶＭＰが接続される。上位デコーダ群１０に入力されるローレベルのアクティブ信号ＡＣＴＢ０（ｉ）により、全てのグローバルワード線ＧＷＬ０（ｉ）（ｉ＝０〜ｍ）は第２負電圧ＶＭＰにバイアスされ、ローカルワード線へのバイアス電圧である第１負電圧ＶＭより低い電圧レベルにバイアスされる。

Description

本発明は、不揮発性記憶装置におけるバイアス電圧の印加に関するものであり、特に、内部で生成された負のバイアス電圧を効率的に印加する技術に関するものである。

特許文献１では、図１０に示すように、駆動器２８０によりワードラインＸｉを駆動するところ、不図示の前置デコーダは駆動器２８０へデコードされた前置デコード信号ＶＡを出力する。駆動器２８０は多重化信号ＭＵＸｉとアースとの間につながれた２つのＰチャネルトランジスタ７８０と８００を備えている。Ｐチャネルトランジスタ７８０のゲートはＶＡへつながれ、Ｐチャネルトランジスタ８００のゲートは固定された電圧ＶＮへつながれている。ノード８１０は、駆動器２８０に付随する、ワードラインＸｉと負チャージポンプ回路３２０へつながれている。ワードラインＸｉに負バイアスが印加される場合には、ＶＡを高レベルにして、Ｐチャネルトランジスタ７８０を介して負バイアスがリークすることを防いでいる。

特開平７−３７３９６号公報

しかしながら、大容量化の進展に伴い、ワードラインＸｉが、長大配線となると共に多数のメモリセルが接続されるようになると、ワードラインＸｉは多大な配線容量を有することとなる。ワードラインＸｉへの高電圧の印加を高速に行うには、Ｐチャネルトランジスタ７８０として十分な電流供給能力を有することが必要となり、トランジスタサイズを大きくせざるを得ない。大容量化と相俟って要求される不揮発性記憶装置の高集積化の要求に反してしまい問題である。また、トランジスタサイズの増大に伴う寄生容量等の増大により、高速応答が妨げられる要因ともなり問題である。

また、大サイズのＰチャネルトランジスタ７８０は、ゲート容量も大きなものとなり、これらのゲートを駆動する前置デコーダ（不図示）のドライバ能力も大きくならざるを得ない。同様に、大容量化と相俟って要求される不揮発性記憶装置の高集積化の要求に反してしまい問題である。また高速応答を妨げる要因ともなり問題である。

上記の問題点を回避するために、Ｐチャネルトランジスタ７８０、８００に代えて、より電流駆動能力の高いＮチャネルトランジスタを備える構成とすることが考えられる。図１１にその構成を示す。図１１には、ワード線ＷＬに負バイアスが印加される消去動作時のバイアス関係を合せて示している。特許文献１におけるＰチャネル７８０、８００に代えて、ＮチャネルトランジスタＴ１、Ｔ２が備えられている。

ワード線ＷＬへの負バイアス（例えば、−９Ｖ）の印加は、ゲート信号ＧＷＬＢをローレベル（例えば、０Ｖ）とした上で、ソース端子ＸＤＳに負バイアス（例えば、−９Ｖ）を供給することにより行われる。このとき、ＮチャネルトランジスタＴ１のゲート信号ＧＷＬには、ワード線ＷＬと同電位の負バイアス（例えば、−９Ｖ）が印加される。この場合、ドレイン信号ＶＷＬはローレベル（例えば、０Ｖ）となっている。ＮチャネルトランジスタＴ１はゲート・ソース間電圧（ＶＧＳ）をゼロボルトとして非導通状態にバイアスされる。

大容量化に伴い、また高速なアクセス動作を実現するため、ワード線ＷＬへの電圧供給能力は十分に確保されなければならないところ、集積度を向上させるべき要請からはトランジスタサイズは制限される。そこで、ＮチャネルトランジスタＴ１を使用して、微細化と低閾値電圧化により駆動能力を確保している。このため、ＶＧＳ＝０Ｖの状態であっても、リーク電流が流れる場合がある。いわゆるテーリング電流である。消去動作は、メモリセルアレイ内の所定ブロックであるセクタあるいはセクタ群ごとに行われるところ、大容量化に伴い、セクタ内のワード線数は増大することが考えられる。個々のＮチャネルトランジスタＴ１に流れるテーリング電流は微小であるとしても、多数のＮチャネルトランジスタＴ１にテーリング電流が流れることにより、ワード線ＷＬの負バイアスは上昇してしまうおそれがある。電源電圧等の正の電圧源からチャージポンプ動作により生成される負バイアスの供給能力は、チャージポンプ回路の性能に依存しているため、流入電流によっては所定の負電圧を維持することができなくなるおそれがある。所定の負バイアスが印加されることを条件として消去動作が行われる不揮発性記憶装置のメモリセルは、負バイアスの電圧値の上昇に伴い消去動作が完了しないおそれがある。正常なデータ記憶が確保されない場合も考えられ問題である。また、テーリング電流を吸収することができる能力を確保するためには、チャージポンプ回路を大規模な回路構成にせざるを得ず問題である。

特に、多数のセクタを同時に一括消去する機能である、ＦＣＥＲ（Fast Chip Erase）モード、またはアクセラレータモード（ＡＣＣモード）が備えられている場合、負バイアスが印加されるワード線ＷＬの本数は更に増加し、更に多数のＮチャネルトランジスタＴ１においてテーリング電流が流れることとなる。負バイアスを所定電圧に維持することが益々困難になり問題である。

本発明は前記従来技術の少なくとも１つの問題点を解消するためになされたものであり、不揮発性記憶装置の内部で生成される負のバイアス電圧を印加する際、リーク電流を低減することにより、または／およびバイアス電圧の供給能力を必要に応じて向上させることにより、バイアス電圧を効率よく確実に供給することが可能な、不揮発性記憶装置、およびその制御方法を提供することを目的とする。

前記目的を達成するためになされた第１の発明に係る不揮発性記憶装置は、第1端子とワード線との間に備えられ、第１端子に供給される正電圧を、導通によりワード線に供給する第１Ｎ型トランジスタと、第１Ｎ型トランジスタを非導通としてワード線に第１負電圧を供給する際、第１Ｎ型トランジスタの制御端子に、第1負電圧に比して更に低電圧の第２負電圧を供給する負電圧発生部とを備えることを特徴とする。

また、第１の発明に係る不揮発性記憶装置の制御方法は、第1端子とワード線との間に備えられ、第１端子よりワード線に対して正電圧を供給する際に導通する第１Ｎ型トランジスタを備える不揮発性記憶装置の制御方法であって、ワード線に第１負電圧を供給するステップと、ワード線に第１負電圧を供給する際、第１Ｎ型トランジスタの制御端子に、第1負電圧に比して更に低電圧の第２負電圧を供給するステップとを有することを特徴とする。

第１の発明の不揮発性記憶装置、およびその制御方法では、第1端子とワード線との間に備えられ、第１端子よりワード線に対して正電圧を供給する際に導通する第１Ｎ型トランジスタを備えるところ、ワード線に第１負電圧を供給する際、第１Ｎ型トランジスタの制御端子には、第１負電圧に比して更に低電圧の第２負電圧が供給される。

また、第２の発明に係る不揮発性記憶装置は、ワード線に負電圧を供給する負電圧発生部と、負電圧発生部への供給電源を、負電圧発生部における増大する所定負荷条件に応じて、より高い電圧レベルである高電圧電源に切り替える電源切替部とを備えることを特徴とする。

また、第３の発明に係る不揮発性記憶装置は、チャージポンプ回路を備えて、ワード線に負電圧を供給する負電圧発生部と、負電圧発生部における所定負荷条件に応じて、チャージポンプ動作における動作周波数を、より高い周波数に切り替える周波数切替部とを備えることを特徴とする。

また、第４の発明に係る不揮発性記憶装置は、ワード線に負電圧を供給する負電圧発生部と、負電圧発生部における所定負荷条件に応じて、負電圧発生部に代えて、または負電圧発生部に加えて、動作を開始する補助負電圧発生部とを備えることを特徴とする。

また、第２の発明に係る不揮発性記憶装置の制御方法は、ワード線を選択するステップと、選択されたワード線に負電圧を供給するステップと、選択されたワード線数が所定数以上の場合に、負電圧の供給能力を増大させるステップとを有することを特徴とする。

第２の発明の不揮発性記憶装置では、負電圧発生部によりワード線に負電圧を供給する際、電源切替部により、負電圧発生部の負荷が増大する所定負荷条件に応じて、負電圧発生部への供給電源を通常電源に比して高電圧電源に切り替える。

第３の発明の不揮発性記憶装置では、負電圧発生部によりワード線に負電圧を供給する際、周波数切替部により、負電圧発生部の負荷が増大する所定負荷条件に応じて、負電圧発生部に備えられているチャージポンプ回路の動作周波数を通常周波数に比して高周波数に切り替える。

第４の発明の不揮発性記憶装置では、負電圧発生部によりワード線に負電圧を供給する際、負電圧発生部の負荷が増大する所定負荷条件に応じて、負電圧発生部に代えて、または負電圧発生部に加えて、補助負電圧発生部を活性化する。

第２の発明の不揮発性記憶装置の制御方法では、ワード線が選択されて負電圧が供給される際、選択されるワード線数が所定数以上であることに応じて、負電圧の供給能力を増大する。

上記第１の発明の不揮発性記憶装置、およびその制御方法によれば、第１Ｎ型トランジスタの制御端子には、ワード線に供給される第１負電圧より低電圧の第２負電圧が供給される。他端子に比して高い電圧レベルが制御端子に供給される場合に導通する第１Ｎ型トランジスタにおいて、ワード線が接続されている端子に対して制御端子の電圧が定電圧となり逆バイアスが印加されて、第１Ｎ型トランジスタは確実にオフ状態となる。これにより、第１Ｎ型トランジスタが低閾値電圧であり、他端子と制御端子との電圧差がない場合にテーリング電流等のリーク電流が流れてしまう場合であっても、第１Ｎ型トランジスタは確実にオフ状態とされリーク電流の低減を図ることができる。ワード線への第１負電圧の供給を確実に行うことができる。

また、第２乃至第４の発明の不揮発性記憶装置によれば、負荷が増大する所定負荷条件に応じて、負電圧発生部への供給電源を高電圧とし、負電圧発生部に備えられるチャージポンプ回路の動作周波数を高周波数とし、または補助負電圧発生部を活性化することにより、負電圧の供給能力を高めることができる。テーリング電流等のリーク電流が増大する状態を所定負荷条件として設定しておけば、リーク電流の増大に応じて負電圧の供給能力を高めることができ、リーク電流の増大にも関わらずワード線への負電圧の供給を確実に行うことができる。

また、第２の発明の不揮発性記憶装置の制御方法によれば、負電圧が供給されるために選択されるワード線数が所定数以上である場合に、負電圧の供給能力を高めることができる。ワード線ごとにリーク電流が存在するところ、選択されるワード線数が所定数以上となりリーク電流の総和が増大する場合に、負電圧の供給能力を高めることができ、リーク電流の増大にも関わらずワード線への負電圧の供給を確実に行うことができる。

これにより本発明によれば、ワード線への第１負電圧または負電圧の供給を確実に行うことができ、ワード線への負電圧の供給が行われるイレーズ動作等の回路動作を確実に行うことができる。

ワード線に負電圧が供給された場合のリーク電流が低減することにより、負電圧発生部の負電圧供給能力を必要最小限とすることができ、回路規模の縮小を図ることができる。また、必要に応じて負電圧供給能力を高めることができるので、不要な電圧供給能力を備える必要がなく、回路の消費電流を低減することができると共に、回路規模の縮小を図ることができる。

不揮発性記憶装置のセクタ、およびロウ方向のデコーダ配置を示す図である。 第１実施形態のロウ方向のデコーダ群と、その制御回路とを示す回路ブロック図である。 上位／下位デコーダを示す回路図である。 不揮発性記憶装置における電圧バイアス条件を示す図である。 第１および第２負電圧を発生する回路ブロック図である。 第２実施形態の第１具体例を示す回路ブロック図である。 第２実施形態の第２具体例を示す回路ブロック図である。 第３実施形態の第１具体例を示す回路ブロック図である。 第３実施形態の第２具体例を示す回路ブロック図である。 背景技術における行方向のデコーダを示す回路図である。 他の背景技術における行方向のデコーダを示す回路図である。

符号の説明

３ 負電圧発生回路
４ レベルシフト回路
５ スイッチ（Ａ）
６ プリデコーダ（Ａ）
７ レギュレータ回路
１０、１１ 上位デコーダ群
１０（ｉ）、１１（ｉ）（ｉ＝１〜ｍ） 上位デコーダ
２０（ｉ）、２１（ｉ）、２２（ｉ）（ｉ＝１〜ｍ） 下位デコーダ群
２０（ｉ）（ｘ）、２１（ｉ）（ｘ）、２２（ｉ）（ｘ）（ｉ＝１〜ｍ）（ｘ＝１〜ｎ）
下位デコーダ
３１ 補助負電圧発生回路
５０、５１ スイッチ（Ｂ）
６０、６１ プリデコーダ（Ｂ）
８１ ＡＣＣ電源端子
８２ ＶＣＣ電源端子
ＧＷＬ０（ｉ）／ＧＷＬＢ０（ｉ）、ＧＷＬ１（ｉ）／ＧＷＬＢ１（ｉ）（ｉ＝１〜 ｍ） グローバルワード線
ＮＥＧＰ 低側電圧供給線
ＰＰＳ 接地電圧供給線
Ｓ００乃至Ｓ１０ セクタ
ＶＭ 第１負電圧供給線
ＶＭＰ 第２負電圧供給線
ＶＰＸ 正電圧供給線
ＶＷＬ０（ｘ）、ＶＷＬ１（ｘ）（ｘ＝１〜ｎ） プリデコード線
ＸＤＳ０、ＸＤＳ１ 低側電圧供給線
ＡＣＣ ＡＣＣ制御信号
ＡＣＴＢ０（ｉ）（ｉ＝１〜ｍ） アクティブ信号
ＡＤＤ＿Ｈ ロウ方向アドレス
ＡＤＤ＿Ｖ カラム方向アドレス
ＥＲ イレーズ信号
ＥＲＢ 反転イレーズ信号

以下、本発明の不揮発性記憶装置、およびその制御方法について具体化した実施形態を図１乃至図９に基づき図面を参照しつつ詳細に説明する。

図１には、不揮発性記憶装置のメモリセルアレイにおいて、アクセス制御単位ごとに纏められ、複数のメモリセルが所定数ごとにワード線に接続されたメモリセル領域であるセクタＳ００乃至Ｓ１０と、セクタごとにロウ方向アドレスをデコードするデコーダ群との配置を示す。

デコーダ群は、同一ロウ方向のセクタ列ごとに備えられる上位デコーダ群１０、１１と、セクタＳ００、Ｓ０１、Ｓ１０ごとに、ｍ組備えられる下位デコーダ群２０（１）乃至２０（ｍ）、２１（１）乃至２１（ｍ）、２２（１）乃至２２（ｍ）とで構成されている。

上位デコーダ群１０、１１は、各々、上位デコーダ１０（１）乃至１０（ｍ）、１１（１）乃至１１（ｍ）を備え、各上位デコーダは、ｍ組のグローバルワード線ＧＷＬ０（１）／ＧＷＬＢ０（１）乃至ＧＷＬ０（ｍ）／ＧＷＬＢ０（ｍ）、グローバルワード線ＧＷＬ１（１）／ＧＷＬＢ１（１）乃至ＧＷＬ１（ｍ）／ＧＷＬＢ１（ｍ）を選択する。

ここで、二本で一組となっているグローバルワード線ＧＷＬとＧＷＬＢは、消去動作以外の、プログラム動作および読み出し動作において相補のデコード信号として出力される信号である。

下位デコーダ群２０（１）乃至２０（ｍ）、２１（１）乃至２１（ｍ）、２２（１）乃至２２（ｍ）は、同一ロウ方向に配置されている上位デコーダ群１０、１１のグローバルワード線を受けて、更にデコードを行う。すなわち、下位デコーダ群２０（１）乃至２０（ｍ）、２１（１）乃至２１（ｍ）は、グローバルワード線ＧＷＬ０（１）／ＧＷＬＢ０（１）乃至ＧＷＬ０（ｍ）／ＧＷＬＢ０（ｍ）が接続されている。下位デコーダ群２２（１）乃至２２（ｍ）は、グローバルワード線ＧＷＬ１（１）／ＧＷＬＢ１（１）乃至ＧＷＬ１（ｍ）／ＧＷＬＢ１（ｍ）が接続されている。

各下位デコーダ群２０（１）乃至２０（ｍ）、２１（１）乃至２１（ｍ）、２２（１）乃至２２（ｍ）は、各々、ｎ個の下位デコーダ２０（１）（１）〜２０（１）（ｎ）乃至２０（ｍ）（１）〜２０（ｍ）（ｎ）、２１（１）（１）〜２１（１）（ｎ）乃至２１（ｍ）（１）〜２１（ｍ）（ｎ）、２２（１）（１）〜２２（１）（ｎ）乃至２２（ｍ）（１）〜２２（ｍ）（ｎ）が備えられ、各下位デコーダは、同一カラム方向に配置されているセクタ列ごとに、ｎ本の第1端子であるプリデコード線ＶＷＬ０（１）〜ＶＷＬ０（ｎ）、ＶＷＬ１（１）〜ＶＷＬ１（ｎ）により選択される。下位デコーダには、セクタ内のメモリセルの制御ゲート端子を駆動するローカルワード線が接続されており（不図示）、グローバルワード線ＧＷＬ０（１）／ＧＷＬＢ０（１）乃至ＧＷＬ０（ｍ）／ＧＷＬＢ０（ｍ）、ＧＷＬ１（１）／ＧＷＬＢ１（１）乃至ＧＷＬ１（ｍ）／ＧＷＬＢ１（ｍ）とプリデコード線ＶＷＬ０（ｘ）、ＶＷＬ１（ｘ）（ｘ＝１乃至ｎ）との組み合わせにより、所定のローカルワード線が選択されてバイアスが供給される。

図２では、第１実施形態を、図１におけるセクタＳ００、Ｓ０１に対するデコード群を例にとり説明する。各セクタＳ００、Ｓ０１には、下位デコーダ群２０（ｉ）、２１（ｉ）（ｉ＝１〜ｍ）が備えられている。下位デコーダ群各々の高電圧電源端子ＶＨ、および低電圧電源端子ＶＬは、プリデコード線ＶＷＬ０（ｘ）、ＶＷＬ１（ｘ）（ｘ＝１〜ｎ）、および第２端子である低側電圧供給線ＸＤＳ０、ＸＤＳ１を介して、各々、プリデコーダ（Ｂ）６０、６１、およびスイッチ（Ｂ）５０、５１に接続されている。また、対応する下位デコーダ群２０（ｉ）、２１（ｉ）（ｉ＝１〜ｍ）には、各々、グローバルワード線ＧＷＬ０（ｉ）／ＧＷＬＢ０（ｉ）（ｉ＝１〜ｍ）が接続されている。

プリデコーダ（Ｂ）６０、６１は、カラム方向アドレスＡＤＤ＿Ｖおよびイレーズ信号ＥＲが入力され、正電圧供給線ＶＰＸあるいは接地電圧供給線ＰＰＳの何れか一方を選択して、プリデコード線ＶＷＬ０（ｘ）、ＶＷＬ１（ｘ）（ｘ＝１〜ｎ）に接続する。同様に、スイッチ（Ｂ）５０、５１は、カラム方向アドレスＡＤＤ＿Ｖおよびイレーズ信号ＥＲが入力され、第１負電圧供給線ＶＭあるいは接地電圧供給線ＰＰＳの何れか一方を選択して、低側電圧供給線ＸＤＳ０、ＸＤＳ１に接続する。第１負電圧供給線ＶＭはレベルシフト回路４に接続されており、第２負電圧供給線ＶＭＰを介して負電圧発生回路３から出力される第２負電圧ＶＭＰがレベルシフトされて供給される。

グローバルワード線ＧＷＬ０（ｉ）／ＧＷＬＢ０（ｉ）（ｉ＝１〜ｍ）は、上位デコーダ群１０により選択される。上位デコーダ群１０の高圧電源端子ＶＨには正電圧供給線ＶＰＸが接続され、低圧電源端子ＶＬは、第３端子である低側電圧供給線ＮＥＧＰを介してスイッチ（Ａ）５に接続されている。スイッチ（Ａ）５は、イレーズ信号ＥＲが入力され、第２負電圧供給線ＶＭＰあるいは接地電圧供給線ＰＰＳの何れか一方を選択して低側電圧供給線ＮＥＧＰに接続する。

上位デコード群１０には、プリデコーダ（Ａ）６から上位デコーダ群１０を構成する上位デコーダ１０（ｉ）（ｉ＝１〜ｍ）ごとに出力される、アクティブ信号ＡＣＴＢ０（ｉ）（ｉ＝１〜ｍ）と、イレーズ信号ＥＲの反転信号である反転イレーズ信号ＥＲＢが入力される。プリデコーダ（Ａ）６は、ロウ方向アドレスＡＤＤ＿Ｈおよびイレーズ信号ＥＲが入力される。

イレーズ信号ＥＲがローレベルであり非消去状態の場合には、ロウ方向アドレスＡＤＤ＿Ｈに応じて選択される何れか一つのアクティブ信号ＡＣＴＢ０（ｉ）がローレベルとなり、ハイレベルの反転イレーズ信号ＥＲＢと合せて、対応するグローバルワード線ＧＷＬ０（ｉ）をハイレベルに、グローバルワード線ＧＷＬＢ０（ｉ）をローレベルにする。

このとき、プリデコーダ（Ｂ）６０、６１、スイッチ（Ｂ）５０、５１に対して、イレーズ信号ＥＲがローレベルであるところは、カラム方向アドレスＡＤＤ＿Ｖに関係なく、セクタＳ００、Ｓ０１の、プリデコーダ（Ｂ）６０、６１およびスイッチ（Ｂ）５０、５１が非選択状態である。非選択のスイッチ（Ｂ）を介して、低側電圧供給線が接地電圧供給線ＰＰＳと接続され、対応する下位デコーダ群に接地電位を供給する。また、選択されるプリデコーダ（Ｂ）を介して、何れかのプリデコード線が正電圧供給線ＶＰＸと接続され、対応する下位デコーダ群に正バイアス電圧を供給する。

カラム方向アドレスＡＤＤ＿Ｖと、ＥＲ信号により選択されて、正バイアス電圧および接地電位が供給されている下位デコード群に対して、ロウ方向アドレスＡＤＤ＿Ｈにより選択されて、ハイ／ローレベルとなったグローバルワード線ＧＷＬ０（ｉ）／ＧＷＬＢ０（ｉ）が入力されることにより、正バイアス電圧が不図示のローカルワード線に供給されてロウ方向のメモリセルが選択される。こうして、プログラム動作あるいはデータ読出し動作における、ロウ方向の選択が行われる。選択終了に際しては、アクティブ信号ＡＣＴＢ０（ｉ）がハイレベルに反転することにより、グローバルワード線ＧＷＬ０（ｉ）がローレベルに、グローバルワード線ＧＷＬＢ０（ｉ）がハイレベルに反転して、正電圧に充電されているローカルワード線の電圧バイアスを、低側電圧供給線を介して、接地電圧供給線ＰＰＳに供給されている接地電位に放電することにより行う。

尚、この場合、同一のロウ方向アドレスＡＤＤ＿Ｈであって、カラム方向アドレスＡＤＤ＿Ｖが非選択である場合は、プリデコーダ（Ｂ）６０、６１を介して、プリデコード線ＶＷＬ（ｘ）が接地電圧供給線ＰＰＳに接続されるため、ローカルワード線は接地電位に維持される。また、ロウ方向アドレスＡＤＤ＿Ｈが異なる場合には、グローバルワード線が非選択状態であり、スイッチ（Ｂ）５０、５１を介して、低側電圧供給線が接地電圧供給線ＰＰＳに接続されるため、ローカルワード線は接地電位に維持される。

イレーズ信号ＥＲがハイレベルであり消去状態の場合には、負電圧発生回路３が活性化され、第２負電圧供給線ＶＭＰに第２負電圧ＶＭＰを供給する。第２負電圧ＶＭＰはレベルシフト回路４を介して第１不電圧ＶＭにレベルシフトされる。第２負電圧ＶＭＰは、スイッチ（Ａ）５において、活性化されたイレーズ信号ＥＲ、および消去対象のセクタと同一のロウ方向アドレスＡＤＤ＿Ｈにより選択されて、上位デコーダ群１０に供給される。同時に、第１負電圧ＶＭは、同一ロウ方向の全てのセクタＳ００、Ｓ０１にあるスイッチ（Ｂ）５０、５１において、活性化されたイレーズ信号ＥＲにより選択されて、あるいはカラム方向アドレスＡＤＤ＿Ｖに応じて選択される消去対象のセクタＳ００、Ｓ０１にあるスイッチ（Ｂ）５０、５１により選択されて、下位デコーダ群２０（ｉ）、２１（ｉ）（ｉ＝１〜ｍ）に供給される。ここで、レベルシフト回路４において、第１負電圧ＶＭは第２負電圧ＶＭＰに比して高い電圧レベルを有するようにレベルシフトが行われる。

また、プリデコーダ（Ａ）６は、活性化されたイレーズ信号ＥＲにより、全てのアクティブ信号ＡＣＴＢ０（ｉ）（ｉ＝０〜ｍ）をローレベルとする。これにより、上位デコーダ群１０から出力されている全てのグローバルワード線ＧＷＬ０（ｉ）（ｉ＝０〜ｍ）が低側電圧供給線ＮＥＧＰに接続される。これにより、グローバルワード線ＧＷＬ０（ｉ）（ｉ＝０〜ｍ）は第２負電圧ＶＭＰにバイアスされる。一方、グローバルワード線ＧＷＬＢ０（ｉ）（ｉ＝０〜ｍ）は接地電位に維持される。

更に、プリデコーダ（Ｂ）６０、６１は、活性化されたイレーズ信号ＥＲにより、同一ロウ方向にある全てのセクタＳ００、Ｓ０１に対して、あるいはカラム方向アドレスＡＤＤ＿Ｖに応じて選択される消去対象のセクタＳ００、Ｓ０１に対して、プリデコード線ＶＷＬ０（ｘ）、ＶＷＬ１（ｘ）（ｘ＝１〜ｎ）を接地電圧供給線ＰＰＳに接続する。

ここで、プリデコーダ（Ｂ）６０、６１とスイッチ（Ｂ）５０、５１とは、同様に制御が行われる。すなわち、スイッチ（Ｂ）５０、５１において第１負電圧供給線ＶＭが選択されるセクタに対して、プリデコーダ（Ｂ）６０、６１において接地電圧供給線ＰＰＳが選択される。この接続状態にあるセクタに対して一括消去が行なわれる。消去対象となるセクタあるいは複数のセクタに配置されている下位デコーダ群の低電圧電源端子ＶＬに、共通に第１負電圧ＶＭが供給されると共に、これらの下位デコーダ群に接続されているグローバルワード線ＧＷＬ０（ｉ）（ｉ＝０〜ｍ）に、共通に第１負電圧ＶＭに比して低電圧である第２負電圧ＶＭＰが供給される。

図３は、図２のデコーダ群に関し、上位デコーダ群１０を構成する上位デコーダ１０（ｉ）（ｉ＝１〜ｍ）、および下位デコーダ群２０（１）を構成する下位デコーダ２０（１）（ｘ）（ｘ＝１〜ｎ）の回路構成例である。上位デコーダ１０（ｉ）（ｉ＝１〜ｍ）は、上位デコーダ群１０にｍセット備えられており、各上位デコーダ１０（ｉ）（ｉ＝１〜ｍ）は、図３に示す回路と同様の構成を有している。各上位デコーダ１０（ｉ）（ｉ＝１〜ｍ）は、非消去動作において、アクティブ信号ＡＣＴＢ０（ｉ）（ｉ＝１〜ｍ）により各別に選択制御されるところ、消去動作においては、全てのアクティブ信号ＡＣＴＢ０（ｉ）（ｉ＝１〜ｍ）が同時にローレベルに活性化されることにより、同時に選択される。各上位デコーダ１０（ｉ）（ｉ＝１〜ｍ）は、ｎセットの下位デコーダ２０（ｉ）（ｘ）（ｉ＝１〜ｍ）（ｘ＝１〜ｎ）に対して備えられている。このうち、グローバルワード線ＧＷＬ０（ｉ）／ＧＷＬＢ０（ｉ）（ｉ＝１〜ｍ）は、下位デコーダ２０（ｉ）（ｘ）（ｉ＝１〜ｍ）（ｘ＝１〜ｎ）に共通に接続されている。

上位デコーダ１０（ｉ）は、ソース端子が正電圧供給線ＶＰＸに接続され、ドレイン端子とゲート端子が相互に接続されたＰＭＯＳトランジスタＴＰ１、ＴＰ２を備えている。ＰＭＯＳトランジスタＴＰ１のドレイン端子は、ＮＭＯＳトランジスタＴＮ１を介してアクティブ信号ＡＣＴＢ０（ｉ）の入力端子に接続されている。ＰＭＯＳトランジスタＴＰ２のドレイン端子は、第３Ｎ型トランジスタであるＮＭＯＳトランジスタＴＮ２を介して低側電圧供給線ＮＥＧＰに接続されている。ＮＭＯＳトランジスタＴＮ１のゲート端子は電源電圧ＶＣＣに接続され、ＮＭＯＳトランジスタＴＮ２のゲート端子はアクティブ信号ＡＣＴＢ０（ｉ）の入力端子に接続されている。ＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２との接続点からグローバルワード線ＧＷＬ０（ｉ）が出力される。また、アクティブ信号ＡＣＴＢ０（ｉ）およびイレーズ信号ＥＲは、ナンドゲートＮＡ１に入力され、ナンドゲートＮＡ１の出力信号はインバータゲートＩ１を介してグローバルワード線ＧＷＬＢ０（ｉ）として出力される。ここで、ＮＭＯＳトランジスタＴＮ１は、アクティブ信号ＡＣＴＢ０（ｉ）の入力端子に印加されるバイアス電圧を電源電圧ＶＣＣ以下に制限する機能を奏する。プログラム動作等の場合に、正電圧供給線ＶＰＸに電源電圧ＶＣＣ以上の昇圧電圧が印加されても、ＮＭＯＳトランジスタＴＮ１によりアクティブ信号ＡＣＴＢ０（ｉ）の入力端子に印加される電圧は、電源電圧ＶＣＣ以下に制限される。

下位デコーダ２０（ｉ）（ｘ）は、ゲート端子にグローバルワード線ＧＷＬ０（ｉ）が接続され、プリデコード線ＶＷＬ０（ｘ）とローカルワード線ＷＬ（ｉ）（ｘ）とを接続する第１Ｎ型トランジスタであるＮＭＯＳトランジスタＴＮ３、およびゲート端子にグローバルワード線ＧＷＬＢ０（ｉ）が接続され、低側電圧供給線ＸＤＳ０とローカルワード線ＷＬ（ｉ）（ｘ）とを接続する第２Ｎ型トランジスタであるＮＭＯＳトランジスタＴＮ４を備えて構成されている。

ここで、プリデコード線ＶＷＬ０（ｘ）には、動作状態に応じて接地電位から正電圧までの電圧値が供給される。消去動作においては、電源電圧ＶＣＣあるいは接地電位が供給されると共に、読出し動作において電源電圧ＶＣＣが供給され、プログラム動作においては昇圧電圧が供給される。低側電圧供給線ＮＥＧＰ、ＸＤＳ０には、動作状態に応じて負電圧あるいは接地電位の何れかが供給される。読出し動作やプログラム動作においては接地電位が供給されるところ、消去動作においては負電圧が供給される。具体的には、低側電圧供給線ＮＥＧＰには、第２負電圧ＶＭＰが供給され、低側電圧供給線ＸＤＳ０には、第２負電圧ＶＭＰに比して電圧レベルの高い第１負電圧ＶＭが供給される。

図２、図３の回路動作を、図４に基づき説明する。図４では、非消去動作の場合としてプログラム動作を例示している。また、各信号線については、サフィックスを省略して記載している。

プログラム動作の場合、先ず、反転イレーズ信号ＥＲＢはハイレベルである。電源電圧として、例えば１．８Ｖの電圧レベルである。スイッチ（Ａ）、スイッチ（Ｂ）（図２）により、低側電圧供給線ＮＥＧＰ、ＸＤＳは接地電位である。また、正電圧供給線ＶＰＸについては、不図示の回路に応じて、プログラム対象のメモリセルを有するセクタＳ００をデコードする上位デコーダに対しては、昇圧電圧として、例えば９Ｖが供給される。セクタＳ１０等のプログラム対象ではないセクタに対する上位デコーダについては、電源電圧ＶＣＣとして、例えば１．８Ｖが供給されている。

アクティブ信号ＡＣＴＢは、プログラム対象のメモリセルを有するセクタＳ００をデコードする上位デコーダにおいては、何れか一つのアクティブ信号ＡＣＴＢがローレベル（例えば、接地電位）に活性化され、他はハイレベル（例えば、電源電圧ＶＣＣとして１．８Ｖ）に維持される。プログラム対象のメモリセルを有しないセクタＳ１０をデコードする上位デコーダについては、全てのアクティブ信号ＡＣＴＢがハイレベル（例えば、１．８Ｖ）に維持される。

図３に示すように、上位デコーダ１０（ｉ）において、ローレベルのアクティブ信号ＡＣＴＢ０（ｉ）に対して、ＮＭＯＳトランジスタＴＮ１を介してＰＭＯＳトランジスタＴＰ２のゲート端子がローレベルになり導通すると共に、ＮＭＯＳトランジスタＴＮ２が非導通となる。グローバルワード線ＧＷＬ０（ｉ）が正電圧供給線ＶＰＸの電圧レベル（例えば、９Ｖ）に活性化される。このとき、ＰＭＯＳトランジスタＴＰ１は非導通となり、この状態が維持される。ここで、反転イレーズ信号ＥＲＢはハイレベルであるため、ローレベルのアクティブ信号ＡＣＴＢ０（ｉ）に対応するグローバルワード線ＧＷＬＢ０（ｉ）はローレベル（例えば、接地電位）となる。これに対し、ハイレベルのアクティブ信号ＡＣＴＢに対しては、グローバルワード線ＧＷＬ／ＧＷＬＢの論理レベルは反転する。

一方、下位デコーダにおいては、カラム方向アドレスＡＤＤ＿Ｖに応じて選択されるプリデコード線ＶＷＬがハイレベルに選択される。このときの電圧レベルは、不図示の昇圧回路により、例えば９Ｖである。プリデコード線ＶＷＬは、カラム方向に配線されているので、同一カラム方向のセクタＳ００、Ｓ１０についてハイレベルが供給される。カラム方向アドレスＡＤＤ＿Ｖにより非選択となる、セクタＳ００、Ｓ０１のその他のプリデコード線ＶＷＬ，およびセクタＳ０１のプリデコード線ＶＷＬはローレベルを維持する。

ハイ／ローレベルに活性化されたグローバルワード線ＧＷＬ／ＧＷＬＢは、同一ロウ方向のセクタＳ００、Ｓ０１にある下位デコーダに接続されている。図３に示すように、下位デコーダ２０（ｉ）（ｘ）のＮＭＯＳトランジスタＴＮ３を導通し、ＮＭＯＳトランジスタＴＮ４を非導通とする。これにより、プリデコード線ＶＷＬ０（ｘ）は、ローカルワード線に接続される。一方、ハイレベルに活性化されたプリデコード線ＶＷＬ０（ｘ）は、同一カラム方向のセクタＳ００、Ｓ１０にある下位デコーダ２０（ｉ）（ｘ）に接続されている。これにより、セクタＳ００において選択されるローカルワード線ＷＬが、ハイレベルのプリデコード線ＶＷＬ０（ｘ）に接続されて、プログラム動作に対応する正電圧にバイアスされる。

消去動作の場合、先ず、反転イレーズ信号ＥＲＢはローレベルである。また、セクタ内のカラム方向アドレスＡＤＤ＿Ｖは識別されることはなく、プリデコード線ＢＶＷＬはローレベルに維持される。スイッチ（Ａ）（図２）により、消去対象のセクタＳ００と同一ロウ方向にある低側電圧供給線ＮＥＧＰには、第２負電圧供給線ＶＭＰが接続される。第２負電圧供給線ＶＭＰには、負電圧発生回路３より第２負電圧ＶＭＰが供給されている。例えば−１０Ｖである。なお、消去対象のセクタＳ００とは異なるロウ方向にある低側電圧供給線ＮＥＧＰには、接地電圧供給線ＰＰＳが接続される。

セクタごとに備えられているスイッチ（Ｂ）（図２）のうち、消去対象のセクタＳ００を示すカラム方向アドレスＡＤＤ＿Ｖに応じて選択されたスイッチ（Ｂ）により、第１負電圧供給線ＶＭが選択されて低側電圧供給線ＸＤＳに接続される。レベルシフト回路４で第２負電圧ＶＭＰからレベルシフトされた第１負電圧ＶＭ（例えば、−９Ｖ）が消去対象のセクタＳ００にある下位デコーダに供給される。消去対象ではないセクタＳ１０、Ｓ０１については、接地電圧供給線ＰＰＳが接続される。

また、正電圧供給線ＶＰＸについては、消去対象のセクタＳ００をデコードする上位デコーダに対しては接地電位が供給される。消去対象ではないセクタがあるロウ方向に配置されている上位デコーダに対しては、電源電圧ＶＣＣとして、例えば１．８Ｖが供給されている。

アクティブ信号ＡＣＴＢは、消去対象のセクタＳ００をデコードする上位デコーダにおいては、全てのアクティブ信号ＡＣＴＢがローレベルに活性化される。消去対象のセクタＳ００とは異なるロウ方向の上位デコーダについては、全てのアクティブ信号ＡＣＴＢが電源電圧ＶＣＣ（例えば、１．８Ｖ）のハイレベルに維持される。

消去対象のセクタをデコードする上位デコーダ１０（ｉ）については、図３に示すように、低側電圧供給線ＮＥＧＰに第２負電圧（例えば、−１０Ｖ）が供給されるため、正電圧供給線ＶＰＸやアクティブ信号ＡＣＴＢ０（ｉ）に、接地電位やローレベルを供給して、ＰＭＯＳトランジスタＴＰ１、ＴＰ２、ＮＭＯＳトランジスタＴＮ２に高い差電圧が印加されないことが好ましい。

消去対象のセクタＳ００をデコードする上位デコーダ１０（ｉ）において、アクティブ信号ＡＣＴＢがローレベル(例えば、接地電位)であるところ、低側電圧供給線ＮＥＧＰには第２負電圧（例えば、−１０Ｖ）が供給されるため、ＮＭＯＳトランジスタＴＮ２は導通して、グローバルワード線ＧＷＬ０（ｉ）が第２負電圧（例えば、−１０Ｖ）に活性化される。ＰＭＯＳトランジスタＴＰ１は導通して、ＰＭＯＳトランジスタＴＰ２のゲート端子を接地電位とする。ＰＭＯＳトランジスタＴＰ２は非導通に維持される。ここで、反転イレーズ信号ＥＲＢはローレベルであるためグローバルワード線ＧＷＬＢ０（ｉ）はローレベルとなる。これに対し、消去対象のセクタＳ００とは異なるロウ方向にある上位デコーダでは、ハイレベルのアクティブ信号ＡＣＴＢに対して、ＮＭＯＳトランジスタＴＮ２が導通するところ、低側電圧供給線ＮＥＧＰが接地電位であり、グローバルワード線ＧＷＬは接地電位とされる。また、反転イレーズ信号がローレベルであることより、グローバルワード線ＧＷＬＢはローレベルに維持されている。

消去対象のセクタＳ００については、低側電圧供給線ＸＤＳに第１負電圧（例えば、−９Ｖ）が供給されており、グローバルワード線ＧＷＬＢの電圧レベルが接地電位であることから、図３に示す回路図より、下位デコーダ２０（ｉ）（ｘ）のＮＭＯＳトランジスタＴＮ４は導通して、ローカルワード線ＷＬ（ｉ）（ｘ）に第１負電圧ＶＭ（例えば、−９Ｖ）を供給する。このとき、グローバルワード線ＧＷＬ０（ｉ）には第２負電圧ＶＭＰ（例えば、−１０Ｖ）が供給されているので、ＮＭＯＳトランジスタＴＮ３は、ドレイン端子に比してゲート端子が負電圧にバイアスされた逆バイアス状態である。ＮＭＯＳトランジスタＴＮ３として低閾値電圧のＭＯＳトランジスタを使用する場合においても、充分な逆バイアスが印加されることにより、テーリング電流等のリーク電流を充分に低減することができる。

尚、消去対象ではないセクタＳ１０、Ｓ０１のうち、消去対象のセクタＳ００と同じロウ方向にあるセクタＳ０１については、グローバルワード線ＧＷＬが第２負電圧（例えば、−１０Ｖ）であり、下位デコーダにおいて、ＮＭＯＳトランジスタＴＮ３が導通するところ、このときワード線ＷＬに接続されるプリデコード線ＶＷＬには接地電位が供給されている。従って、ワード線は接地電位に維持される。また、消去対象のセクタＳ００とは異なるロウ方向にあるセクタＳ１０については、グローバルワード線ＧＷＬ／ＧＷＬＢは共に接地電位である。ＮＭＯＳトランジスタＴＮ３、ＴＮ４は共に非導通となり、ローカルワード線ＷＬはフローティング状態となる。フローティング状態のローカルワード線ＷＬは、例えば、９Ｖ等の高電圧レベルに昇圧されるウェル電位により、容量結合や電流リーク等の影響を受けることで電圧レベルが規定される結果、ウェル電位に近い電位に維持される。このワード線については、消去動作は行われない。

図５には第２負電圧ＶＭＰと第１負電圧ＶＭを生成する回路部分を示す。イレーズ信号ＥＲにより活性化される負電圧発生回路３からは、第２負電圧供給線ＶＭＰに第２負電圧ＶＭＰが出力される。第２負電圧供給線ＶＭＰはレベルシフト回路４に接続され、レベルシフト回路４からは、第１負電圧供給線ＶＭに第１負電圧ＶＭが出力される。第１負電圧供給線ＶＭには、レギュレータ回路７が接続されている。

負電圧発生回路３は、例えば、チャージポンプ回路である。第２負電圧供給線ＶＭＰからチャージポンプ動作により電荷を引き抜いて、第２負電圧供給線ＶＭＰに負電圧を生成する。

レベルシフト回路４は、例えば、ダイオード素子等で構成される。第１負電圧供給線ＶＭにアノード端子が接続され、第２負電圧供給線ＶＭＰにカノード端子が接続される構成である。チャージポンプ回路により構成されている負電圧発生回路３が電荷を引き抜くことに応じて、ダイオード素子の順方向に電流が流れ順方向電圧の電圧降下が発生することにより、第２負電圧ＶＭＰから第１負電圧ＶＭへの電圧レベルシフトが行われる。この場合、ダイオード素子の順方向電圧は、流れる電流値に依存するが、略１Ｖ程度のレベルシフトとなる。

レギュレータ回路７は、フィードバックノードＦＢと参照電圧ＶＲＦとが接続された比較器ＣＭＰと、比較器ＣＭＰの出力信号によりオン／オフ制御され、第１負電圧供給線ＶＭの電圧レベルに比して高電圧の電圧源ＶＨ１に一端が接続されたスイッチ回路ＳＷと、スイッチ部ＳＷの他端と第１負電圧供給線ＶＭとの間に接続されている抵抗素子Ｒとを備えている。更に、フィードバックノードＦＢは、接地電位との間にキャパシタＣ１、および第１負電圧供給線ＶＭとの間にキャパシタＣ２が接続されると共に、所定電圧レベルの電圧源ＶＨ２との間にＰＭＯＳトランジスタＴＰ３が接続されている。ＰＭＯＳトランジスタＴＰ３のゲート端子には、消去動作に先立ち、ローパルスのリセット信号ＲＳＴが供給される。

ローパルスのリセット信号ＲＳＴが出力されることによりフィードバックノードＦＢが初期化された後、消去動作が開始される。イレーズ信号ＥＲがハイレベルとなり負電圧発生回路３が活性化されると、チャージポンプ動作が行われ、第２負電圧供給線ＶＭＰ、およびレベルシフト回路４を介して第１負電圧供給線ＶＭの電荷が引き抜かれる。これにより、第１および第２負電圧供給線ＶＭ、ＶＭＰの電位が降下する。キャパシタＣ２による容量結合に応じてフィードバックノードＦＢの電位も降下する。第１および第２負電圧供給線ＶＭ、ＶＭＰの電位降下が継続し、フィードバックノードＦＢの電位が参照電圧ＶＦＢを下回ることに応じて、スイッチ部ＳＷが導通して第１負電圧供給線ＶＭに電流が流れ込み、第１および第２負電圧ＶＭ、ＶＭＰの電位を上昇させる。これに応じてフィードバックノードＦＢの電位も上昇する。フィードバックノードＦＢの電位が参照電圧ＶＦＢとバランスするようにフィードバック制御が行われ、第１および第２負電圧ＶＭ、ＶＭＰが所定の負電圧にレギュレートされる。例えば、第１負電圧ＶＭとして−９Ｖ、第２負電圧ＶＭＰとして−１０Ｖである。ここで、第１負電圧ＶＭにおける−９Ｖは、消去動作におけるローカルワード線の電圧バイアス仕様に基づいた電圧値であり、第２負電圧ＶＭＰにおける−１０Ｖは、レベルシフト回路４を構成するダイオード素子の順方向電圧の電圧降下を加えた電圧値である。

第１負電圧供給線ＶＭの負電圧をモニタしておき、所定の電圧より低下した場合に電流が供給される。供給された電流は、レベルシフト回路４を構成するダイオード素子を介して負電圧発生回路３を構成するチャージポンプ回路から引き抜かれる。チャージポンプ回路の電流引き抜き能力の範囲内で、レギュレータ回路７による電流供給が制御されることにより、第１負電圧ＶＭおよび第２負電圧ＶＭＰが所定電圧レベルに維持される。

図６、図７は、第２実施形態の回路ブロック図である。第２実施形態では、ＦＣＥＲモード（またはＡＣＣモード）により消去動作を行う際、負電圧発生回路３への供給電源を通常時の電源電圧ＶＣＣに比して高電圧の電圧源とすることにより、負電圧発生回路３の駆動能力を高め、増大するリーク電流を吸収する方法である。

図６は第１具体例である。ＦＣＥＲモード（またはＡＣＣモード）であることを示すＡＣＣ制御信号ＡＣＣに応じて、電源切替部８において供給電源を切り替える。例えば、非ＡＣＣモードにおいて、ウェルへの正バイアス電圧（例えば、９Ｖ）は、不揮発性記憶装置の内部にある昇圧回路を使用して充分に供給できても、ＡＣＣモードでは、消去範囲の増大に伴い、内部昇圧回路では賄いきれなくなる。そこで、専用の電源端子であるＡＣＣ電源端子８１を備えておき、ＡＣＣモードへのエントリーに伴い、ＡＣＣ電源端子８１からウェルに対して、直接に正バイアス電圧を供給することが一般的に行われている。第１具体例では、ＡＣＣ電源端子８１から供給される正バイアス電圧を、電源切替部８により負電圧発生回路３に供給する。例えば、通常の電源電圧ＶＣＣが１．８Ｖであるところ、正バイアス電源として９Ｖが電源供給されれば、負電圧発生回路３としてチャージポンプ回路を使用している場合、一回のポンプ動作において、電圧振幅を大幅に増大させることができ、少ないポンピング回数で所望の負電圧を生成することができる。負電圧発生回路３の回路構成を簡略化することができると共に、消費電流の低減を図ることができる。
尚、ＡＣＣ電源端子８１は、ＦＣＥＲモード時に使用しない制御端子やアドレス端子などと兼用する事もでき、パッケージの端子数を削減する事も可能である。

図７は第２具体例である。第１具体例において、ＡＣＣ電源端子８１から入力される正バイアス電圧を直接電源電圧として扱う場合に、負電圧発生回路３の素子耐圧を、正バイアス電圧に合せて設計する必要があるところ、通常動作時の電源電圧ＶＣＣに対しては過剰な素子耐圧を備えていることとなり、回路構成上の無駄が多い。そこで、ＡＣＣモード時に電源を切り替える際、ＡＣＣ電源端子８１から入力される正バイアス電圧をそのまま使用するのではなく、内部に降圧回路を備えることにより、負負電圧発生回路３の素子耐圧を確保しながら、充分な駆動能力をＡＣＣモードに関わらず実現することが可能な具体例である。

ＡＣＣ電源端子８１から供給される正バイアス電圧は、抵抗素子Ｒ２およびＲ３により分圧され、分圧された分圧バイアス電圧（例えば、５Ｖ）は、バッファ回路ＢＵＦを介して電流供給能力が確保された上で、電源切替部８に入力される。これにより、例えば、９Ｖといった高電圧の正バイアス電圧が直接負電圧発生回路３に印加されることはない。負電圧発生回路３を高耐圧素子により構成する必要がなく、しかも、ＡＣＣモードに関わらず、常に充分な駆動能力を有した負電圧発生回路３とすることができる。

図８、図９は、第３実施形態の回路ブロック図である。非ＡＣＣモードでの消去動作において、ＶＣＣ電源端子８２より電源電圧ＶＣＣ（例えば、１．８Ｖ）が給電されて使用される負電圧発生回路３に代えて（図８）、または負電圧発生回路３に加えて（図９）、ＡＣＣ電源端子８１より電源電圧ＶＣＣ（例えば、１．８Ｖ）に比して高電圧の正バイアス電圧（例えば、９Ｖ）が給電される補助負電圧発生回路３１が活性化される。電源電圧ＶＣＣより高電圧の正バイアス電圧により活性化される補助負電圧発生回路３１は、負電圧発生回路３に比して高駆動能力であり、より多くのセクタにおいて一括消去が行なわれリーク電流が増大する、ＡＣＣモードにおいても、第２負電圧供給線ＶＭＰに所定の第２負電圧ＶＭＰを供給することができる。

図８では、負電圧発生回路３、補助負電圧発生回路３１のイネーブル端子（ＥＮ）は、アンドゲートＡ１、Ａ２で制御される。アンドゲートＡ１には、イレーズ信号ＥＲとＡＣＣ制御信号ＡＣＣの反転信号とが入力される。消去動作時を示すハイレベルのイレーズ信号ＥＲと、非ＡＣＣモード状態を示すローレベルのＡＣＣ制御信号ＡＣＣとに応じて、負電圧発生回路３が活性化される。アンドゲートＡ２には、イレーズ信号ＥＲとＡＣＣ制御信号ＡＣＣとが入力される。消去動作時を示すハイレベルのイレーズ信号ＥＲと、ＡＣＣモード状態を示すハイレベルのＡＣＣ制御信号ＡＣＣとに応じて、補助負電圧発生回路３１が活性化される。すなわち、ＡＣＣモード、非ＡＣＣモードの各々に対して、負電圧発生回路３、補助負電圧発生回路３１が活性化されて、第２負電圧供給線ＶＭＰに第２負電圧ＶＭＰを供給する。

図９では、負電圧発生回路３、補助負電圧発生回路３１のイネーブル端子（ＥＮ）は、イレーズ信号ＥＲ、アンドゲートＡ３で制御される。アンドゲートＡ３には、イレーズ信号ＥＲとＡＣＣ制御信号ＡＣＣとが入力される。負電圧発生回路３は常時活性化されているところ、消去動作時においてはＡＣＣモード状態を示すハイレベルのＡＣＣ制御信号ＡＣＣに応じて、補助負電圧発生回路３１が更に活性化される。ＡＣＣモードに入ることに応じて、負電圧発生回路３に加えて補助負電圧発生回路３１が活性化されて、第２負電圧供給線ＶＭＰに第２負電圧ＶＭＰが供給される。

更に、チャージポンプ回路を備えて負電圧発生回路３が構成されている場合に、ＡＣＣモードにおいては、非ＡＣＣモードの場合に比して、チャージポンプ動作を行う動作周波数を高周波数化することが考えられる。チャージポンプ動作の動作周波数を高めることにより、負電圧の供給能力を高めることができる。

制御回路については図８の制御部分をそのまま利用することができる。チャージポンプ回路において、動作周波数を決定する発振器の回路構成については公知である。動作周波数の高周波数化についても公知の技術を適用することができる。例えば、リングオシレータを使用している場合には、リングオシレータを構成する各ゲート回路への給電能力を高めることにより、高周波数化することができる。ここで、給電能力とは、供給電流や供給電圧により決定される。供給される電流を増大することにより、または供給電圧を高電圧化することにより、給電能力を高めることができる。また、分周回路を備えている場合には、分周比を減らすことにより高周波数化することができる。更に、容量成分への充放電等のアナログ回路により構成されている場合には、容量値を減らすことや、充放電電流値を増大させること等のアナログ量の変更による各ゲート回路の時定数の調整により、高周波数化を実現することができる。これらの設定変更を行うことによりアンドゲートＡ２の出力信号に応じて周波数の切り替えを行う周波数切替部を備えることができる。ＡＣＣモードにおいてチャージポンプ動作における動作周波数を高周波数化することができる。

以上の説明から明らかなように、第１実施形態によれば、図２乃至図４に例示するように、下位デコーダ２０（ｉ）（ｘ）（ｉ＝１〜ｍ）（ｘ＝１〜ｎ）において、第１Ｎ型トランジスタの一例であるＮＭＯＳトランジスタＴＮ３の制御端子、すなわちゲート端子には、ＮＭＯＳトランジスタＴＮ４からローカルワード線ＷＬ（ｉ）（ｘ）に供給される第１負電圧ＶＭより低電圧の第２負電圧ＶＭＰが供給される。ＮＭＯＳトランジスタＴＮ３は逆バイアスに印加され、確実にオフ状態となる。低閾値電圧であり、ゲート・ソース間電圧がゼロボルトである場合にもテーリング電流等のリーク電流が流れてしまう場合であっても、ゲート・ソース間に逆バイアスが印加されるため、リーク電流を確実に低減することができる。ローカルワード線ＷＬ（ｉ）（ｘ）への第１負電圧ＶＭの供給を確実に行うことができる。

また、第２または第３実施形態によれば、例えば、ＡＣＣモード等により、一括消去されるセクタ数が増大することにより、または負電圧にバイアスされるローカルワード線数が増大する。リーク電流が増大し、負電圧発生回路の負荷が増大する所定負荷条件に応じて、負電圧の供給能力を増大させる。

すなわち、第２実施形態では、負電圧発生回路３への供給電源を、通常の電源電圧ＶＣＣ（例えば、１．８Ｖ）から、ＡＣＣ電源端子８１に供給される高電圧の正バイアス電圧（例えば、９Ｖ）とし（図６）、あるいは正バイアス電圧から内部回路により分圧された分圧バイアス電圧（例えば、５Ｖ）とする（図７）。

また、第３実施形態では、ＡＣＣモードにおいては、非ＡＣＣモードにおいて通常の電源電圧ＶＣＣが給電されて活性化されている負電圧発生回路３に代えて、ＡＣＣ電源端子８１から供給される高電圧が給電される補助負電圧発生回路３１に切り替えることにより（図８）、あるいは負電圧発生回路３に加えて、補助負電圧発生回路３１を活性化することにより（図９）、第２負電圧ＶＭＰの供給能力を高める。

更に、負電圧発生回路がチャージポンプ回路を備えて構成されている場合には、チャージポンプ動作における動作周波数を高周波数化することで、負電圧の供給能力を高めることができる。

これにより、ローカルワード線への第１負電圧ＶＭの供給を確実に行うことができ、ローカルワード線への負電圧の供給が行われるイレーズ動作等の回路動作を確実に行うことができる。

また、リーク電流が低減されるので、負電圧発生回路の負電圧供給能力を必要最小限とすることができ、回路規模の縮小を図ることができる。

また、必要に応じて負電圧供給能力を高めることができるので、不要な電圧供給動作を排除して、開路の消費電流を低減することができると共に、回路規模の縮小を図ることができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１実施形態では、図１乃至図３に示す、上位デコーダと下位デコーダとの構成を例にとり説明したが、デコーダの構成方法はこれに限定されるものではない。他の構成においても、同様の作用・効果を奏することはいうまでもない。
また、本実施形態においては、ワード線の構成として、グローバルワード線とローカルワード線との階層のワード線構造を備える場合を例に説明したが、本発明はこれに限定されるものではない。ワード線構造が一階層の場合や、三階層以上の多階層の場合にも同様に適用することができる。
また、図５において、レベルシフト回路４はダイオード素子により構成されているものとして説明したが、本発明はこれに限定されるものではない。略一定の電圧遷移を有して電流を流すことができる負電圧の降圧手段の構成であれば適用することができる。
また、図５において、レギュレート回路７により、第２負電圧ＶＭＰをレギュレートする構成とすることも可能である。

Claims (18)

1. 第1端子とワード線との間に備えられ、前記第１端子に供給される正電圧を、導通により前記ワード線に供給する第１Ｎ型トランジスタと、
   前記第１Ｎ型トランジスタを非導通として前記ワード線に第１負電圧を供給する際、前記第１Ｎ型トランジスタの制御端子に、前記第1負電圧に比して更に低電圧の第２負電圧を供給する負電圧発生部とを備えることを特徴とする不揮発性記憶装置。
2. 前記ワード線に供給される前記第１負電圧に応じて、前記ワード線に接続されている記憶セルに対する消去動作が行なわれることを特徴とする請求項１に記載の不揮発性記憶装置。
3. 前記第２負電圧をレベルシフトして前記第１負電圧を生成するレベルシフト部を備えることを特徴とする請求項１に記載の不揮発性記憶装置。
4. 第２端子と前記ワード線との間に備えられ、前記ワード線に供給された前記正電圧を、導通により放電する第２Ｎ型トランジスタを備え、
   前記ワード線への前記第１負電圧の供給は、前記第２Ｎ型トランジスタが導通すると共に、前記第２端子に前記第１負電圧が供給されることにより行われることを特徴とする請求項１に記載の不揮発性記憶装置。
5. 第３端子と前記第１Ｎ型トランジスタの制御端子との間に備えられ、該制御端子に供給されたバイアス電圧を、導通により放電する第３Ｎ型トランジスタを備え、
   前記制御端子への前記第２負電圧の供給は、前記第３Ｎ型トランジスタが導通すると共に、前記第３端子に前記第２負電圧が供給されることにより行われることを特徴とする請求項４に記載の不揮発性記憶装置。
6. ワード線に負電圧を供給する負電圧発生部と、
   前記負電圧発生部における所定負荷条件に応じて、前記負電圧発生部への供給電源を、より高い電圧レベルである高電圧電源に切り替える電源切替部とを備えることを特徴とする不揮発性記憶装置。
7. 前記負電圧は、前記ワード線に接続されている記憶セルに対して消去動作が行なわれる際に、前記ワード線に供給され、
   前記所定負荷条件とは、所定数以上の前記記憶セルが同時に消去される場合であることを特徴とする請求項６に記載の不揮発性記憶装置。
8. 前記高電圧電源は、前記所定負荷条件に応じて、外部より供給される電源であることを特徴とする請求項６に記載の不揮発性記憶装置。
9. 前記所定負荷条件とは、複数セクタを同時に一括消去する動作モードであるＦＣＥＲ（Ｆｉｒｓｔ Ｃｈｉｐ Ｅｒａｓｅ）モードであり、
   前記外部より供給される電源とは、前記ＦＣＥＲモード用の電源端子から入力される電源であることを特徴とする請求項８に記載の不揮発性記憶装置。
10. 前記高電圧電源は、前記所定負荷条件に応じて、外部より供給される電源に基づいて生成されることを特徴とする請求項６に記載の不揮発性記憶装置。
11. チャージポンプ回路を備えて、ワード線に負電圧を供給する負電圧発生部と、
    該負電圧発生部における所定負荷条件に応じて、チャージポンプ動作における動作周波数を、より高い周波数に切り替える周波数切替部とを備えることを特徴とする不揮発性記憶装置。
12. ワード線に負電圧を供給する負電圧発生部と、
    該負電圧発生部における所定負荷条件に応じて、前記負電圧発生部に代えて、または前記負電圧発生部に加えて、動作を開始する補助負電圧発生部とを備えることを特徴とする不揮発性記憶装置。
13. 前記補助負電圧発生部への供給電源は、前記負電圧発生部への供給電源に比して高電圧であることを特徴とする請求項１２に記載の不揮発性記憶装置。
14. 前記負電圧発生部および前記補助負電圧発生部はチャージポンプ回路を備え、前記負電圧発生部のチャージポンプ回路における動作周波数に比して、前記補助負電圧発生部のチャージポンプ回路における動作周波数は、高周波数であることを特徴とする請求項１２に記載の不揮発性記憶装置。
15. 第1端子とワード線との間に備えられ、前記第１端子より前記ワード線に対して正電圧を供給する際に導通する第１Ｎ型トランジスタを備える不揮発性記憶装置の制御方法であって、
    前記ワード線に第１負電圧を供給するステップと、
    前記ワード線に前記第１負電圧を供給する際、前記第１Ｎ型トランジスタの制御端子に、前記第1負電圧に比して更に低電圧の第２負電圧を供給するステップとを有することを特徴とする不揮発性記憶装置の制御方法。
16. ワード線を選択するステップと、
    選択された前記ワード線に負電圧を供給するステップと、
    選択された前記ワード線数が所定数以上の場合に、前記負電圧の供給能力を増大させるステップとを有することを特徴とする不揮発性記憶装置の制御方法。
17. 前記負電圧の供給能力の増大は、供給電源を、通常供給電源にして高電圧とすることにより行なわれることを特徴とする請求項１６に記載の不揮発性記憶装置の制御方法。
18. 前記負電圧の供給能力の増大は、前記負電圧を供給する、チャージポンプ動作における動作周波数を、通常周波数に比して高い周波数とすることにより行なわれることを特徴とする請求項１６に記載の不揮発性記憶装置の制御方法。

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