KR20230143807A - 비트라인 센스 앰프 - Google Patents

비트라인 센스 앰프 Download PDF

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KR20230143807A
KR20230143807A KR1020220042890A KR20220042890A KR20230143807A KR 20230143807 A KR20230143807 A KR 20230143807A KR 1020220042890 A KR1020220042890 A KR 1020220042890A KR 20220042890 A KR20220042890 A KR 20220042890A KR 20230143807 A KR20230143807 A KR 20230143807A
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이명진
김동영
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전남대학교산학협력단
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Abstract

본 발명은 비트라인의 전압을 센싱하고 증폭하기 위한 비트라인 센스 앰프에 관한 것으로서, 정비트라인(BLT)이 입력단에 연결되고 부비트라인(BLB)이 출력단에 연결되는 제1인버터(I21); 부비트라인(BLB)이 입력단에 연결되고 정비트라인(BLT)이 출력단에 연결되는 제2인버터(I22); 상기 제1 인버터(I21)에 전압을 공급하기 위한 제1 전압 공급부; 및 상기 제2 인버터(I22)에 전압을 공급하기 위한 제2 전압 공급부를 포함하되, 상기 제1 전압 공급부(210)와 상기 제2 전압 공급부(220)의 작동 시점을 다르게 하는 것을 특징으로 한다.

Description

비트라인 센스 앰프{Bitline Sense Amplifier}
본 발명은 비트라인 센스 앰프에 관한 것으로서, 더 자세하게는 반도체 메모리 소자에서 비트라인 신호를 감지하고 증폭하는데 사용될 수 있는 비트라인 센스 앰프에 관한 것이다.
메모리 장치에 저장된 값을 읽기위해 비트라인 센스 앰프가 사용된다. 비트라인 센스앰프는 비트라인의 작은 전압 변화를 감지하여 값을 판단한다. 이상적으로는 비트라인의 전압변화가 매우 작아도 비트라인 센스앰프는 값을 정확하게 판단할 수 있다. 그러나 반도체 공정의 미세화가 진행되면서, 비트라인 센스앰프를 구성하는 트랜지스터들 사이의 성능 미스매치가 증가하였고, 이에 따라 비트라인 센스 앰프의 감지 능력이 크게 악화되었다. 이러한 상황은 반도체 메모리의 미세화와 더불어, 메모리 소자의 저전력화가 더해져 미스매치에 의한 메모리 소자의 신뢰성 악화는 더 심해질 수 있다.
도 1은 종래의 메모리 소자에서 사용되는 비트라인 센스 앰프의 구성도이다. 비트라인 센스 앰프(100)의 비트라인 쌍(BLT, BLB)은 감지증폭 동작 이전에 동일한 전압으로 프리차지 되어있을 수 있다. 워드라인이 활성화 되어 WL0라인의 전압이 상승하면 메모리 셀(CELL11)의 셀 트랜지스터(T11)가 동작하여 셀 캐패시터(C11)와 정비트라인(BLT)간에 차지쉐어링(charge sharing)이 일어난다. 차지쉐어링에 의해 정비트라인(BLT) 전압은 저장된 데이터 값에 따라 약간 상승하거나 약간 하강한다. 비트라인 센스앰프(100)의 풀업신호(UP)과 풀다운신호(DN)가 활성화 되면 풀업구동부(110)와 풀다운 구동부(120)가 동작하여 감지증폭동작이 수행된다. 정비트라인(BLT)와 부비트라인(BLB) 전압의 차이를 감지하여 값에 따라 정비트라인(BLT)를 풀업전압(VCORE) 혹은 풀다운전압(VSS)으로 증폭하고, 부비트라인(BLB)를 풀다운전압(VSS) 혹은 풀업전압(VCORE)으로 증폭할 수 있다. 이상적으로는 정비트라인(BLT)와 부비트라인(BLB)의 전압차이가 0을 기준으로 큰 경우 ‘1’, 작은 경우 ‘0’으로 정확히 값을 감지증폭 할 수 있으나, 트랜지스터 간의 성능 미스매치로 인해 기준이 0이 아닌 다른 값으로 형성 되어 비대칭적인 감지증폭 성능을 가질 수 있다. 이 때의 형성된 값과 0과의 차이를 오프셋이라고 하고, 위 오프셋의 존재로 인하여 비트라인 신호의 정확한 센싱에 실패하는 경우가 발생할 수 있다.
공개특허공보 제10-2020-0024555호 (공개일: 2020.03.09.) 공개특허공보 제10-2010-0099884호 (공개일: 2010.09.15.) 등록특허공보 제10-0761381호 (공고일: 2007.09.27.)
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 메모리 반도체의 미세화 및 저전력화에 따른 비트라인 센스 앰프의 감지 성능 저하, 즉 오프셋의 발생으로 인한 비트라인 전압의 센싱 실패를 최소화할 수 있는 비트라인 센스 앰프를 제공하는 것을 목적으로 한다.
본 발명은 비트라인의 전압을 센싱하고 증폭하기 위한 비트라인 센스 앰프에 관한 것으로서, 정비트라인(BLT)이 입력단에 연결되고 부비트라인(BLB)이 출력단에 연결되는 제1인버터(I21); 부비트라인(BLB)이 입력단에 연결되고 정비트라인(BLT)이 출력단에 연결되는 제2인버터(I22); 상기 제1 인버터(I21)에 전압을 공급하기 위한 제1 전압 공급부; 및 상기 제2 인버터(I22)에 전압을 공급하기 위한 제2 전압 공급부를 포함하되, 상기 제1 전압 공급부(210)와 상기 제2 전압 공급부(220)의 작동 시점을 다르게 하는 것을 특징으로 한다.
상기 제1 전압 공급부는 상기 제1 인버터(I21)의 일측에 연결된 제1 풀업 전압 공급부(211) 및 상기 제1 인버터(I21)의 타측에 연결된 제1 풀다운 전압 공급부(221)를 포함하고, 상기 제2 전압 공급부는 상기 제2 인버터(I22)의 일측에 연결된 제2 풀업 전압 공급부(212) 및 상기 제2 인버터(I22)의 타측에 연결된 제2 풀다운 전압 공급부(222)를 포함할 수 있다.
상기 제1 풀업 전압 공급부(211)는 제1 풀업 전압 공급 신호(UP1)에 응답하여 풀업 전원(VCORE)으로부터 공급되는 전압을 상기 제1 인버터(I21)로 공급하며, 상기 제1 풀다운 전압 공급부(221)는 제1 풀다운 전압 공급 신호(DN1)에 응답하여 풀다운 전원(VSS)으로부터 공급되는 전압을 상기 제1 인버터(I21)로 공급하며, 상기 제2 풀업 전압 공급부(212)는 제2 풀업 전압 공급 신호(UP2)에 응답하여 풀업 전원(VCORE)으로부터 공급되는 전압을 상기 제2 인버터(I22)로 공급하며, 상기 제2 풀다운 전압 공급부(222)는 제2 풀다운 전압 공급 신호(DN2)에 응답하여 풀다운 전원(VSS)으로부터 공급되는 전압을 상기 제2 인버터(I22)로 공급하는 것을 특징으로 한다.
상기 제1 풀업 전압 공급 신호(UP1), 상기 제1 풀다운 전압 공급 신호(DN1), 상기 제2 풀업 전압 공급 신호(UP2) 및 상기 제2 풀다운 전압 공급 신호(DN2)의 발생 시점이 서로 다르게 조절 가능하다.
상기 제2 전압 공급부가 상기 제2 인버터(I22)에 전압을 공급하는 시점은 상기 제1 전압 공급부가 상기 제1 인버터(I21)에 전압을 공급하는 시점과 갭이 있을 수 있다. 그리고, 상기 제1 풀다운 전압 공급 신호(DN1)가 발생하는 시점은 상기 상기 제1 풀업 전압 공급 신호(U1)가 발생하는 시점과 갭이 있을 수 있다.
그리고, 상기 제1 풀업 전압 공급부(211) 및 제2 풀업 전압 공급부(212)는 PMOS 트랜지스터를 포함하고, 상기 제1 풀다운 전압 공급부(221) 및 제2 풀다운 전압 공급부(222)는 NMOS 트랜지스터를 포함할 수 있다.
본 발명에 따른 비트라인 센스 앰프는 제1 인버터에 전압을 공급하는 제1 전압 공급부와 제2 인버터에 전압을 공급하는 제2 전압 공급부의 작동 시점에 차이를 두는 것으로 인하여, 비트라인 센스 앰프의 센싱 실패율을 감소시킬 수 있다. 더 나아가, 제1 전압 공급부의 제1 풀업 전압 공급부와 제1 풀다운 전압 공급부의 작동 시점에 차이를 두는 것으로 인하여 비트라인 센스 앰프의 센싱 실패율을 한층 더 감소시킬 수 있게 된다.
도 1은 종래 기술에 따른 비트라인 센스 앰프의 회로를 도시한 것이다.
도 2는 본 발명에 따른 비트라인 센스 앰프의 회로를 도시한 것이다.
도 3은 제1 실시예에 따라 비트라인 센스 앰프를 작동시키기 위한 신호의 타이밍도이다.
도 4는 도 3의 타이밍도에 따라 회로가 작동하였을 때 시점별 정비트라인(BLT)과 부비트라인(BLB)의 전압 변화를 나타낸 것이다.
도 5는 제2 실시예에 따라 비트라인 센스 앰프를 작동시키기 위한 신호의 타이밍도이다.
도 6는 도 5의 타이밍도에 따라 회로가 작동하였을 때 시점별 정비트라인(BLT)과 부비트라인(BLB)의 전압 변화를 나타낸 것이다.
도 7은 제3 실시예에 따라 비트라인 센스 앰프를 작동시키기 위한 신호의 타이밍도이다.
도 8는 도 7의 타이밍도에 따라 회로가 작동하였을 때 시점별 정비트라인(BLT)과 부비트라인(BLB)의 전압 변화를 나타낸 것이다.
본 발명의 구체적 특징 및 이점들은 첨부된 도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 구체적인 설명을 생략하였음에 유의해야 할 것이다. 이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 센스앰프(200)의 회로도이다. 비트라인 센스 앰프(200)는, 제1 인버터(I21)와 제2 인버터(I22), 제1 풀업 전압 공급부(211), 제2 풀업 전압 공급부(212), 제1 풀다운 전압 공급부(221), 제2 풀다운 전압 공급부(222)를 포함할 수 있다. 설명의 편의를 위해 정비트라인(BLT) 측의 메모리 셀(CELL21)과 부비트라인(BLB) 측의 메모리 셀(CELL22)을 비트라인 센스 앰프(200)와 같이 도시했다. 제1 인버터(I21)는 제1 PMOS 트랜지스터(P21) 및 제1 NMOS 트랜지스터(N21)를 포함하고, 제2 인버터(I22)는 제2 PMOS 트랜지스터(P22) 및 제2 NMOS 트랜지스터(N22)를 포함할 수 있다. 제1 인버터(I21)는 입력단이 정비트라인(BLT)에 연결되고, 출력단이 부비트라인(BLB)에 연결되며, 제2 인버터(I22)는 입력단이 부비트라인(BLB) 라인에 연결되고, 출력단이 정비트라인(BLT)에 연결된다. 위에서 비트라인(BLB,BLT), 제1 인버터(I21) 및 제2 인버터(I22)의 결합 관계 자체는 종래기술과 차이가 없으므로 구체적인 설명은 생략하도록 한다.
제1 풀업 전압 공급부(211)는 제1 풀업 전압 공급 신호(UP1)에 응답해 제1 인버터(I21)에 풀업 전압(VCORE)을 공급 할 수 있다. 제2 풀업 전압 공급부(212)는 제2 풀업 전압 공급 신호(UP2)에 응답해 제2 인버터(I22)에 풀업 전압 (VCORE)을 공급할 수 있다. 제1 풀다운 전압 공급부(221)는 제1 풀다운 전압 공급 신호(DN1)에 응답해 제1 인버터(I21)에 풀다운 전압(VSS)을 공급할 수 있다. 제2 풀다운 전압 공급부(222)는 제2 풀다운 전압 공급 신호(DN2)에 응답해 제2 인버터(I22)에 풀다운 전압을 공급할 수 있다. 풀업 전압 공급부들(211, 212) 각각은 PMOS 트랜지스터를 포함할 수 있고, 풀다운 전압 공급부들(221, 222) 각 각은 NMOS 트랜지스터를 포함할 수 있다. 제1 인버터(I21)는 제1풀업 전압 공급부(211)와 제1 풀다운 전압 공급부 (221)에 의해 전원을 공급받고, 제2인버터(I22)는 제2 풀업 전압 공급부(212)와 제2 풀다운 전압 공급부(222)에 의해 전원을 공급받으므로, 제1 인버터(I21)와 제2 인버터(I22)에 독립적으로 전원을 공급할 수 있다. 즉, 제1 인버터(I21)와 제2 인버터(I22)의 독립적인 활성화가 가능할 수 있다. 여기서는 풀업 전압 공급부들(211, 212) 각각이 PMOS 트랜지스터인 것으로 예시했지만, 이들 각각이 NMOS 트랜지스터일 수도 있다. 이하 설명의 편의를 위하여 제1 풀업 전압 공급부(211)와 제1 풀다운 전압 공급부(212)를 합쳐서 제1 전압 공급부(210)로, 제2 풀업 전압 공급부(212)와 제2 풀다운 전압 공급부(222)를 합쳐서 제2 전압 공급부(220)로 부르기로 한다.
도 3은 본 발명의 제1 실시예에 따라 비트라인 센스 앰프(200)가 구동되는 신호 레벨 변화를 표시한 타이밍도이며, 도 4는 도 3의 타이밍도에 따라 비트라인 센스 앰프가 구동되었을 때 정비트라인(BLT)과 부비트라인(BLB)의 전압 변화를 나타낸 도면이다.
워드라인 활성화 시점(T1)에 워드라인신호(WL0)가 활성화되어 정비트라인(BLT)과 셀 캐패시터(C21)간 차지쉐어링(charge sharing)에 의해 정비트라인(BLT)의 전압레벨이 약간 변화할 수 있다.
제1 풀업 전압 공급 신호(UP1) 활성화 시점(T2)에 제1 풀업 전압 공급 신호(UP1)의 전압 레벨이 ‘하이’에서 ‘로우’로 변하고, 제1 풀다운 전압 공급 신호(DN1) 활성화 시점(T3)에 제1 풀다운 전압 공급 신호(DN1)의 전압 레벨이 ‘로우’에서 ‘하이’로 변하여 제1 풀업 전압 공급부(211)와 제1 풀다운 전압 공급부(221)가 활성화 될 수 있다. 제1 실시예에서는 제1 풀업 전압 공급 신호(UP1) 활성화 시점(T2)과 제1 풀다운 전압 공급 신호(DN1) 활성화 시점(T3)이 시간 차가 없이 동일하다. 제1 인버터(I21)는 정비트라인(BLT)의 전압레벨에 따라 부비트라인(BLB)을 반전 증폭 할 수 있다. 그 결과 정비트라인(BLT)과 부비트라인(BLB)의 전위차는 차지쉐어링 동작 직후에 비해 더 증가할 수 있다.
제1 풀업 전압 공급 신호(UP1) 활성화 시점(T2) 이후인 제2 풀업 전압 공급 신호(UP2) 활성화 시점(T4)에 제2 풀업 전압 공급 신호(UP2)의 전압 레벨이 ‘하이’에서 ‘로우’로 변하고, 제2 풀다운 전압 공급 신호(DN2) 활성화 시점(T5)에 제2풀다운 전압 공급 신호(DN2)의 전압레벨이 ‘로우’에서 ‘하이’로 변하여 제2풀업 전압 공급부(212)와 제2풀다운 전압 공급부(222)가 활성화 될 수 있다. 여기에서, 제2 풀업 전압 공급 신호(UP2) 활성화 시점(T4)과 제2 풀다운 전압 공급 신호(DN2) 활성화 시점(T5)은 동일하다. 정궤환(positive feedback) 작용에 의해 정비트라인(BLB)이 풀업전압(VCORE) 혹은 풀다운전압(VSS)으로 증폭하고, 부비트라인(BLB)을 풀다운전압(VSS) 혹은 풀업전압(VCORE)으로 증폭 할 수 있다.
워드라인 비활성화 시점(T6)에 워드라인신호(WL0)와 풀업 및 풀다운 신호(UP1, UP2, DN1, DN2)가 비활성화 되고, 정비트라인(BLT)과 부비트라인(BLB)의 전압이 동일한 전압으로 프리차지 될 수 있다.
종래의 비트라인 센스앰프(100)는 트랜지스터 4개(P11, N11, P12, N12)가 증폭의 초기시점에 동시에 활성화 되는데 비해, 본 발명의 제 1실시예에 따른 비트라인 센스 앰프(200)는 증폭의 초기시점에 트랜지스터 2개(P21,N21)만 동작하므로 트랜지스터 성능 미스매치로 인한 오프셋을 감소 시킬 수 있다.
제1 실시예에 따라 제1 전압 공급부(210)와 제2 전압 공급부(220)의 전압 공급 시점에 갭을 둠으로 인하여, 오프셋이 감소하는 효과는 몬테카를로 시뮬레이션(Monte Carlo Simultaion) 방법에 의하여 확인할 수 있었다. 제1 PMOS 트랜지스터(P21), 제1 NMOS 트랜지스터(N21), 제2 PMOS 트랜지스터(P22), 제2 NMOS 트랜지스터(N22)의 문턱전압(Vth) 값을 하나의 세트로 하여 10000개의 샘플을 가우시안 분포로 추출한 뒤 시뮬레이션 하여 감지 실패율을 조사하였다. 제1 인버터 및 제2 인버터에 사용되는 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 폭(gate width) 비율을 2:2로 고정하고, 제2 전압 공급부(220)의 작동 시점(T4,T5)를 제1 전압 공급부(210)의 작동 시점(T2,T3)보다 0.5 ns 지연시켰을 때 지연이 없는 경우(종래기술)와 비교하여 센싱 실패율이 0.73%에서 0.08%로 감소함을 확인할 수 있었다.
제1 전압 공급부(210)의 작동 시점(T2,T3)과 제2 전압 공급부(220)의 작동 시점(T4,T5) 사이의 시간 갭이 클수록 오프셋 전압 감소 효과가 커지게 된다(센싱 실패가 감소하게 된다). 특히 시간 갭이 0.5 ns가 될 때까지는 오프셋 전압 감소 효과는 급격히 커졌다가 그 이후에는 오프셋 전압 감소 효과가 줄어드는(포화되는) 경향을 확인하였다. 그러므로 바람직하게는 제1 전압 공급부(210)와 제2 전압 공급부(220) 작동 시간 갭은 0.5 ns 이상으로 하는 것이 바람직하다.
다만, 시간 갭이 커질 수록 센싱 타임이 증가하게 되는데, 센싱 타임의 증가에 의하여 메모리 읽기 및 쓰기 동작 시간 제약(Timing Constraint)을 충족하지 못하게 되면 오히려 전체적인 센싱 실패율이 상승하게 되는 결과가 야기될 수도 있다. 그러므로 시간 갭은 오프셋 전압 효과 감소라는 기술적 효과와 센싱 타임 증가라는 기술적 약점 사이에서 적절히 범위를 설정할 필요가 있다고 할 것이다. 이러한 점을 고려할 때, 시간 갭은 0.3 ~0.7 ns, 바람직하게는 0.4 ~ 0.6 ns 범위 내에서 결정될 수 있을 것이다.
상기 제 1실시예에서는 제1 인버터(I21)의 스위칭문턱전압(Vs: switching threshold voltage)에 따라 비대칭적인 감지 증폭 성능을 갖는 문제가 발생할 수 있다. 이는 스위칭문턱전압(Vs)에 따라 제1풀업 전압 공급 신호(UP1)와 제1 풀다운 전압 공급 신호(DN1)의 활성화 시점을 다르게 설정하여 해소할 수 있다.
도 5는 본 발명의 제2 실시예에 따라 비트라인 센스 앰프(200)가 구동되는 신호 레벨 변화를 표시한 타이밍도이며, 도 6은 도 5의 타이밍도에 따라 비트라인 센스 앰프가 구동되었을 때 정비트라인(BLT)과 부비트라인(BLB)의 전압 변화를 나타낸 도면이다.
제1인버터(I21)의 스위칭문턱전압(Vs)이 프리차지전압보다 작은 경우 저장된 데이터가 ‘0’일 때의 센싱마진이 데이터가 ‘1’일 때 보다 작을 수 있다. 상기 제1실시예에 따라 제1풀업 전압 공급 신호(UP1), 제1풀다운 공급신호(DN1)을 동시에 동작 시켰을 때, 제1인버터(I21)의 제1 NMOS트랜지스터(N21)가 제1 PMOS트랜지스터(P21)보다 전류구동능력이 우수하기 때문에 부비트라인(BLB) 전압이 하강할 수 있다. ‘0’을 증폭하기 위해 부비트라인(BLB)의 전압은 상승해야 하므로 비트라인 센스 앰프(200)의 감지 증폭 능력이 감소했다고 할 수 있다.
전술한 기술적 문제를 해결하기 위하여, 본 발명의 제2실시예에서는 제1 풀업 전압 공급 신호(UP1) 활성화 시점(T2)에 제1풀업 전압 공급 신호(UP1)을 먼저 활성화하여 부비트라인(BLB) 전압을 일정기간 상승시키고, 소정 시간이 지난 후 제1 풀다운 전압 공급 신호(DN1) 활성화 시점(T3)에 제1풀다운 전압 공급 신호(DN1)를 활성화하면 부비트라인(BLB) 전압의 하강을 최소화 할 수 있다. 나머지 요소들의 작동 시점은 제1 실시예의 대응 요소들의 작동 시점과 차이가 없으므로 구체적인 설명은 생략하도록 한다.
제1 인버터 및 제2 인버터에 사용되는 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 폭(gate width) 비율을 3:1로 고정하고(스위칭문턱전압이 프리차지전압보다 작은 경우), 각각의 전압 공급부들의 공급 시점(T1,T2,T3,T4)을 0.5 ns로 두고 지연시켰을 때, 지연이 없는 경우(종래기술)와 비교하여 센싱 실패율이 1.04%에서 0.48%로 감소함을 확인할 수 있었다.
도 7은 본 발명의 제3 실시예에 따라 비트라인 센스 앰프(200)가 구동되는 신호 레벨 변화를 표시한 타이밍도이며, 도 8은 도 7의 타이밍도에 따라 비트라인 센스 앰프가 구동되었을 때 정비트라인(BLT)과 부비트라인(BLB)의 전압 변화를 나타낸 것이다.
제1인버터(I21)의 스위칭문턱전압(Vs)이 프리차지전압보다 큰 경우 저장된 데이터가 ‘1’일 때의 센싱마진이 데이터가 ‘0’일 때 보다 작을 수 있다. 상기 제1실시예에 따라 제1풀업 전압 공급 신호(UP1), 제1풀다운 공급신호(DN1)을 동시에 동작 시켰을 때, 제1 인버터(I21)의 제1 PMOS트랜지스터(P21)이 제1 NMOS트랜지스터(N21)보다 전류구동능력이 우수하기 때문에 부비트라인(BLB) 전압이 상승할 수 있다. ‘1’을 증폭하기 위해 부비트라인(BLB)의 전압은 하강해야 하므로 비트라인 센스앰프(200)의 감지증폭 능력이 감소했다고 할 수 있다.
본 발명의 제3실시예에 따르면 시점 제1 풀다운 전압 공급 신호(DN1) 활성화 시점(T3)에 제1풀다운 전압 공급 신호(DN1)을 먼저 활성화하여 부비트라인(BLB) 전압을 일정기간 하강시키고, 이보다 이후인 제1 풀업 전압 공급 신호(UP1) 활성화 시점(T2)에 제1풀업 전압 공급 신호(UP1)를 활성화하면 부비트라인(BLB) 전압의 상승을 최소화 할 수 있다. 즉, 제1 풀업 전압 공급 신호(UP1) 활성화 시점(T2)이 제1 풀다운 전압 공급 신호(DN1) 활성화 시점(T3)보다 느리게 되는 것이다. 나머지 요소들의 작동 시점은 제1 실시예의 대응 요소들의 작동 시점과 차이가 없으므로 구체적인 설명은 생략하도록 한다.
제1 인버터 및 제2 인버터에 사용되는 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 폭(gate width) 비율을 1:3으로 고정하고(스위칭문턱전압이 프리차지전압보다 큰 경우), 각각의 전압 공급부들의 공급 시점(T1,T2,T3,T4)을 0.5 ns로 두고 지연시켰을 때, 지연이 없는 경우(종래기술)와 비교하여 센싱 실패율이 0.69%에서 0.01%로 감소함을 확인할 수 있었다.
이상에서 대표적인 실시 예를 통하여 본 발명을 상세하게 설명하였으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 상술한 실시 예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리 범위는 설명한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허 청구 범위뿐만 아니라 특허 청구 범위와 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태에 의하여 정해져야 한다.
I21: 제1 인버터 I22: 제2 인버터
210: 제1 전압 공급부 220: 제2 전압 공급부
211: 제1 풀업 전압 공급부 221: 제1 풀다운 전압 공급부
212: 제2 풀업 전압 공급부 222: 제2 풀다운 전압 공급부
P21: 제1 PMOS 트랜지스터 N21: 제1 NMOS 트랜지스터
P22: 제2 PMOS 트랜지스터 N22: 제2 NMOS 트랜지스터
UP1: 제1 풀업 전압 공급 신호 DN1: 제1 풀다운 전압 공급 신호
UP2: 제2 풀업 전압 공급 신호 DN2: 제2 풀다운 전압 공급 신호
VCORE: 풀업 전원 VSS: 풀다운 전원
BLT: 정비트라인 BLB: 부비트라인
T1: 워드라인 활성화 시점
T2: 제1 풀업 전압 공급 신호(UP1) 활성화 시점
T3: 제1 풀다운 전압 공급 신호(DN1) 활성화 시점
T4: 제2 풀업 전압 공급 신호(UP2) 활성화 시점
T5: 제2 풀다운 전압 공급 신호(DN2) 활성화 시점
T6: 워드라인 비활성화 시점

Claims (7)

  1. 비트라인의 전압을 센싱하고 증폭하기 위한 비트라인 센스 앰프에 관한 것으로서,
    정비트라인(BLT)이 입력단에 연결되고 부비트라인(BLB)이 출력단에 연결되는 제1인버터(I21);
    부비트라인(BLB)이 입력단에 연결되고 정비트라인(BLT)이 출력단에 연결되는 제2인버터(I22);
    상기 제1 인버터(I21)에 전압을 공급하기 위한 제1 전압 공급부; 및
    상기 제2 인버터(I22)에 전압을 공급하기 위한 제2 전압 공급부를 포함하되,
    상기 제1 전압 공급부(210)와 상기 제2 전압 공급부(220)의 작동 시점을 다르게 하는 것을 특징으로 하는 비트라인 센스 앰프.
  2. 청구항 1에 있어서, 상기 제1 전압 공급부는 상기 제1 인버터(I21)의 일측에 연결된 제1 풀업 전압 공급부(211) 및 상기 제1 인버터(I21)의 타측에 연결된 제1 풀다운 전압 공급부(221)를 포함하고,
    상기 제2 전압 공급부는 상기 제2 인버터(I22)의 일측에 연결된 제2 풀업 전압 공급부(212) 및 상기 제2 인버터(I22)의 타측에 연결된 제2 풀다운 전압 공급부(222)를 포함하는 것을 특징으로 하는 비트라인 센스 앰프.
  3. 청구항 2에 있어서, 상기 제1 풀업 전압 공급부(211)는 제1 풀업 전압 공급 신호(UP1)에 응답하여 풀업 전원(VCORE)으로부터 공급되는 전압을 상기 제1 인버터(I21)로 공급하며,
    상기 제1 풀다운 전압 공급부(221)는 제1 풀다운 전압 공급 신호(DN1)에 응답하여 풀다운 전원(VSS)으로부터 공급되는 전압을 상기 제1 인버터(I21)로 공급하며,
    상기 제2 풀업 전압 공급부(212)는 제2 풀업 전압 공급 신호(UP2)에 응답하여 풀업 전원(VCORE)으로부터 공급되는 전압을 상기 제2 인버터(I22)로 공급하며,
    상기 제2 풀다운 전압 공급부(222)는 제2 풀다운 전압 공급 신호(DN2)에 응답하여 풀다운 전원(VSS)으로부터 공급되는 전압을 상기 제2 인버터(I22)로 공급하는 것을 특징으로 하는 비트라인 센스 앰프.
  4. 청구항 3에 있어서, 상기 제1 풀업 전압 공급 신호(UP1), 상기 제1 풀다운 전압 공급 신호(DN1), 상기 제2 풀업 전압 공급 신호(UP2) 및 상기 제2 풀다운 전압 공급 신호(DN2)의 발생 시점이 서로 다르게 조절 가능한 것을 특징으로 하는 비트라인 센스 앰프.
  5. 청구항 1에 있어서, 상기 제2 전압 공급부가 상기 제2 인버터(I22)에 전압을 공급하는 시점은 상기 제1 전압 공급부가 상기 제1 인버터(I21)에 전압을 공급하는 시점과 갭이 있는 것을 특징으로 하는 비트라인 센스 앰프.
  6. 청구항 3에 있어서, 상기 제1 풀다운 전압 공급 신호(DN1)가 발생하는 시점은 상기 상기 제1 풀업 전압 공급 신호(U1)가 발생하는 시점과 갭이 있는 것을 특징으로 하는 비트라인 센스 앰프.
  7. 청구항 3에 있어서, 상기 제1 풀업 전압 공급부(211) 및 제2 풀업 전압 공급부(212)는 PMOS 트랜지스터를 포함하고,
    상기 제1 풀다운 전압 공급부(221) 및 제2 풀다운 전압 공급부(222)는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 비트라인 센스 앰프.
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