TWI527054B - 記憶體晶片、記憶體設備、及用於記憶體的方法 - Google Patents
記憶體晶片、記憶體設備、及用於記憶體的方法 Download PDFInfo
- Publication number
- TWI527054B TWI527054B TW101112782A TW101112782A TWI527054B TW I527054 B TWI527054 B TW I527054B TW 101112782 A TW101112782 A TW 101112782A TW 101112782 A TW101112782 A TW 101112782A TW I527054 B TWI527054 B TW I527054B
- Authority
- TW
- Taiwan
- Prior art keywords
- transistor
- node
- memory
- bit
- read
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 8
- 230000008878 coupling Effects 0.000 claims description 16
- 238000010168 coupling process Methods 0.000 claims description 16
- 238000005859 coupling reaction Methods 0.000 claims description 16
- 230000007704 transition Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 description 10
- 230000001419 dependent effect Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 208000019300 CLIPPERS Diseases 0.000 description 1
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 208000021930 chronic lymphocytic inflammation with pontine perivascular enhancement responsive to steroids Diseases 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 229910001922 gold oxide Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
本發明大致是關於記憶體電路，且尤其是動態讀取埠電路。
最小操作供應電壓(minimum operational supply voltage,Vccmin)是當今處理器重要的參數。降低Vccmin是降低處理器的功率消耗重要的方法。處理器內部一般用於快取記憶體的暫存器檔案(register file,RF)記憶體單元在降低Vccmin的是限制區塊。RF Vccmin是在三個組件中通常是最大的，三個組件為：寫入Vccmin、讀取Vccmin以及保持Vccmin。
圖1呈現了習知所謂的“8T”暫存器檔案(RF)位元單元，其具有為了解耦合讀取操作的個別讀取埠。藉由區域位元線(Local Bit-Line,LBL)評估延遲及/或LBL雜訊決定讀取Vmin。保持裝置p型電晶體(K1-K3)用來減輕雜訊的影響。由於讀取埠與保持裝置的拉低裝置(N6,N7)之間的爭用，LBL評估延遲受Vmin影響，意即Vmin下降，通常LBL延遲會增加。
可惜的是，使用圖1的讀取埠電路，Vmin可被降低的量是有限的，例如，主要由於在讀取埠底層電晶體(N7)的變化以及由於寬度量化增加的保持強度。據此，新方法是被需要的。
一實施例用於資料相關提升(Data dependent boosted,DDB)的位元單元，其不一定需要增加裝置的維度即可允許較小的最小單元供應(Vmin)。
實施例呈現用於資料相關提升(Data dependent boosted,DDB)的位元單元，其不一定需要增加裝置的維度即可允許較小的最小單元供應(Vmin)。實際上，在一些實施例中，在每個LBL的64位元單元，Vmin可從220降低至高達或甚至超過260毫伏(例如下降至大約0.6伏特)。
在一些實施例中，在讀取操作時，藉由電容性地耦合一升高的轉變自斷言讀取字元線至讀取埠資料電晶體的閘極，讀取埠資料電晶體(例如N7)的驅動強度可被提升。
圖2根據一些實施例，呈現關於具有資料相關提升(DDB)的位元單元電路。電路包括資料傳遞裝置，其自N5與P3組成，伴隨著自p型電晶體P4組成的耦合電容。(取決於給定的程序可用的選擇，任何類型的電容器可被使用。在許多CMOS程序，電容從例如PMOS電晶體的電晶體中取得，PMOS電晶體的源極與汲極連結在一起做為一終端，以及其閘極用於另一終端。此外請注意在準傳遞閘極排列，資料傳遞裝置由P與N裝置組成。在此實施例中，N裝置始終開啟。然而，值得注意的是可使用任何合適的
耦合途徑。例如，N裝置，意即N5能夠被忽略，雖然P與N兩個裝置可被預期更有效率的耦合邏輯‘1s與邏輯‘0s兩者。實際上，在某些實施例，僅使用電容器P4電容性地將耦合讀取字元線(read word line,RWL)至資料電晶體閘極，整個傳遞裝置可被忽略。)
在所述的實施例中，有透過開關電容P3之閘極至源極的電容，電容性耦合至資料電晶體的閘極(Vx)，以及從電容器P4。在一些實施例中，若P3閘極-源極電容充足，獨立的電容器(P4)可被忽略。另外請注意的是在一些架構，RWL節點可提升。
圖3根據一些實施例，描繪資料相關電容用於圖2電路的電容性地耦合。其呈現在位元單元，P4電容，即電容性配置的p型電晶體如何相關於位元(位元)值。在所示的圖中，X軸的V代表橫跨P4的電壓(VRWL-VVx)。為了儲存位元單位資料=’1，電晶體P4係在反轉區(RWL=0,Vx=1)，以提供更高的閘極電容，又因此提供更高橫跨P4的電容。另一方面，為了儲存位元單元資料=‘0，電晶體P4係在空乏區RWL=0，Vx=0，致使P4具有減少的電容。因此，使用該配置是對資料相關電容有利的，因為在Vx將導通N7(位元單元資料係為‘1)時，資料相關電容為更高，而在Vx將足以維持N7關閉時(資料係為‘0)，資料相關電容為更低。
請同時參閱圖2與圖3，現將描述其操作。當讀取‘1時，內部節點(資料電晶體閘極節點Vx)初始化於VCC
(由於P3在RWL位於低)。當RWL被斷言(高)，在RWL的提升轉變使電容性耦合至節點Vx(資料電晶體閘極)，該節點Vx使資料電晶體(N7)被更強烈的驅動。因此，可容許較小的Vmin。
在某些實施例中，除了使用電容性耦合，當斷言時，RWL信號可被提升以用於讀取操作。藉由將Vx電容性地耦合至RWL，這不僅使字元線電晶體(N6)更強的被驅動，而且也使資料電晶體(N7)更強的被驅動。即使Vmin降低，如此能更進一步改善LBL評估。對於某些實施例，透過分析，據信當RWL提升被採用，用於讀取操作的RWL電壓可增加至大約Vcc(供應電壓)的30%以上電壓以達到希望的讀取操作效能，例如當資料位元係為邏輯‘1。另一方面，有關當資料位元係為邏輯‘0的讀取效能，在某些狀況下，就雜訊的角度來看，更低的RWL提升是需要的。
以位元位於‘1的狀況為例，電晶體N5作為一限幅器(clipper)(閘極=Vcc，源極=V(位元)=Vcc以及汲極=Vx=Vcc+(自RWL電容性耦合提升))。這表示當‘1被讀取時，N5從低Vcc放電抑制Vx。當儲存資料係為‘1，裝置P3允許Vx被驅動至Vcc，以及促進電容性地耦合讀取字元線(RWL)至Vx，但在此同時限制最大值Vx=V(RWL)+VT(為P3的臨界電壓)。
以邏輯‘0被讀取的狀況為例(位元=‘0)，內部節點(Vx)係初始化於Vss且N7為關閉。管RWL被斷言(高)，由於從RWL由低至高的轉換的電容性耦合，節點
Vx瞬間升高於Vss之上。電晶體N5與N2接著恢復節點Vx至Vss，在讀取‘0的狀況下，降低RWL耦合在該LBL上雜訊的影響。
依據電路的操作參數，N型電晶體(N5)，可需或可不需耦合位元單元至資料電晶體閘極輸入(Vx)。在描繪的實施例中，儘管自RWL節點電容性地耦合至在暫時性提升的Vx，當位元係為邏輯‘0，該N型電晶體(N5)耦合位元節點(當位元係為‘0的Vss)至資料電晶體輸入，從而運行使資料電晶體(N7)在評估時足以維持關閉。然而，藉由橫跨P4的電壓為0(在評估前，當RWL='0,Vx='0)，用於P4的電容會位於最小值，且因此，RWL的升高或許不足以耦合至該Vx節點以有問題地導通N7。自P4耦合數量的降低將至少協助或若有需要，其他解決方案可採用於維持在Vx夠小的電壓。
其應該明白關於某些實施例，除了更好的LBL評估評估外，可提供其他益處。例如，如在圖2所述，透過位元單元具有DDB特徵可致使改善的擴散平衡。圖2的DDB單元具有四個P型金氧半導體(PMOS)及七個N型金氧半導體(NMOS)裝置，與圖1習知的單元對比，其具有二個PMOS及六個NMOS裝置。據此，DDB單元具有更多平衡的P/N擴散密度。
圖4呈現圖2的DDB位元單元，該DDB位元單元有用於高與低Vcc操作模式的可選擇性接合的DDB電路。在高Vcc電壓模式其間(例如，以Vcc大約1伏特)，Vx電壓通常不
應該超出最大操作供應電壓(Vmax)(裝置能夠可靠地容忍的最大值允許電壓)。因此，當Vcc在較高的電壓時，模式選擇特徵提供選擇性地脫離電容性裝置，用於自RWL節點到至少降低的Vx提升。當電路在較高的Vcc模式，由模式選擇(Mode Sel.)信號控制的開關(S1)連接電容器耦合節點(Vy)至Vss。另一方面，當在較低的(例如Vcc=Vmin)模式，該開關連結電容器耦合節點至RWL節點。以此方式，當DDB不具有幫助且實際上可能具有潛在破壞性時，在最大需求時，啟動DDB用於降低供應層級，以及在供應較高時失效。
根據本文實施例之揭露，對於各種不同的計算機平台，DDB單元能夠用於各種不同記憶體結構。例如，DDB單元能夠用於動態暫存器檔案陣列，譬如所謂的快取記憶體系統。更進一步，任何類型的計算機系統，例如行動式個人電腦、個人數位助理(PDAs)、行動電話、平板、伺服器電腦或之類的設備，能夠利用本文所教示的具有DDB的記憶體單元。
在前面的描述中，許多具體的細節已闡述。然而，理解的是本發明的實施例在沒有這些具體細節下仍可實行。在其他實例中，為了不混淆對描述的理解，眾所周知的電路、結構與技術或許並未呈現於細節中。有鑑於此，請參考“一實施例”、“一個實施例”、“實施例範例”、“各種實施例”等指的是如此描述的本發明實施例可包含特定特徵、結構或特性，但並非每個實施例需要包含特定特徵、結構
或特性。再者，某些實施例可具有一些、所有或沒有其他實施例描述的特徵。
在前面的描述及接下來的申請專利範圍中，下列術語應解釋如下：可使用術語“耦合的”與“連接的”連同其衍生者。應該理解的是這些術語並非作為彼此的同義字。而是在特定的實施例中，“連接的”係用於指出兩個或多個元件彼此互相的直接的物理接觸或電性連接。“耦合的”係用於指出兩個或多個元件彼此互相協作或交互動作，但其可能或可能並未直接物理的接觸或電性的連接。
術語“PMOS電晶體”指P型金屬氧化物半導體場效電晶體。同樣，“NMOS電晶體”指N型金屬氧化物半導體場效電晶體。應該理解的是無論何時使用術語：“MOS電晶體”、“NMOS電晶體”或“PMOS電晶體”，除非另有明確指出或由其使用性質指出，否則皆為以示範的方式來使用。MOS包括不同種類的MOS裝置，該MOS裝置包含不同的臨界電壓值(VTs)裝置、材料類型、絕緣層厚度、閘極配置，僅舉幾例。此外，除非特別指出如MOS或之類的，電晶體能夠包含其他合適的電晶體類型，例如接面場效電晶體、雙極接面電晶體、金屬半導體場效電晶體以及各種類型的三維電晶體、MOS或今日已知或尚未發展的其他技術。
本發明不限於所描述的實施例，但能夠在所附申請專利範圍的精神與範疇內以修改及變更的方式來實行。例如，應該理解的是本發明適用於使用關於所有類型的半導體積體電路(integrated circuit,IC)晶片。這些IC晶片的
範例包含且不限於處理器、控制器、晶片組組件、程式邏輯陣列(PLA)、記憶體晶片、網路晶片之類的。
也應該理解的是在某些圖式中，信號導體線以線代表。某些可較粗以指出更多組成的信號路徑，可具有數量標籤來指出一數量的信號路徑，及/或可具有在一或多個端點的箭頭指出主要資訊流的方向。然而，這不應該以限制方式下解釋。反之，如此的增加細節可用於一或多個範例實施例的連接以便於使電路的理解更容易。無論是否有其他資訊，任何代表的信號線實際上可包括一或多個信號，其可行進在多重方向以及可以任何合適類型的信號方案來實施，例如數位或類比線以差動對、光纖線及/或單端線來實施。
應該理解的是雖然本發明不限於相同的，但是範例的尺寸/模型/數值/範圍可被給定。當製造技術(例如光刻)隨時間而成熟，可預期的是可製造出更小尺寸裝置。此外，用簡單的描繪與討論而以不混淆本發明，眾所周知的電源的/接地連接至IC晶片及其他組件可或並未於圖中呈現。更進一步，為了避免混淆發明，排列可以方塊圖呈現，並且以事實觀點來看，實施方框圖中如此具體的描述是高度的依賴於本發明實施於其上的平台，意即在本領域具有通常之知識者的範圍內，如此具體的描述應是良好的。具體細節(例如電路)闡述之處，以描述本發明的範例實施例，對在本發明能夠實施的領域上的通常知識者是明顯的可有或沒有該些具體細節及其變化。本說明因此係
為描繪性而非限制性。
在本發明之實施例係由範例性而非由限制性來描繪，在圖中伴隨之圖式，其中如圖號指的為類似的元件。
圖1呈現具讀取埠的習知位元單元電路。
圖2根據一些實施例，呈現具有資料相關提升(DDB)讀取埠的位元單元電路。
圖3根據一些實施例，描繪用於電容性耦合的資料相關電容。
圖4根據一些實施例，呈現具有可選擇性接合資料相關提升(DDB)電路的讀取埠的位元單元電路。
WBLX‧‧‧字元位元線X
WWL‧‧‧字元字元線
Bitx‧‧‧位元x
WBL‧‧‧字元位元線
RWL‧‧‧讀取字元線
RD Port‧‧‧讀取埠
RBL‧‧‧讀取位元線
Claims (18)
- 一種記憶體晶片，其包括：記憶體單元的讀取埠，該讀取埠包括：讀取字元線(RWL)節點及資料電晶體控制節點；以及耦合於該讀取字元線節點與該資料電晶體控制節點之間的電容性裝置；及N型電晶體，係耦合於該資料電晶體控制節點與該記憶體單元的位元節點之間。
- 如申請專利範圍第1項所述的記憶體晶片，其中，該電容性裝置包括電晶體。
- 如申請專利範圍第2項所述的記憶體晶片，其中，該電晶體為P型金氧半電晶體。
- 如申請專利範圍第3項所述的記憶體晶片，其中，該電晶體具有連接在一起且耦合至該資料電晶體控制節點的源極與汲極。
- 如申請專利範圍第1項所述的記憶體晶片，更包括耦合於該資料電晶體控制節點與該位元節點之間的P型電晶體，其中，該P型電晶體具有耦合至該讀取字元線節點的閘極。
- 如申請專利範圍第1項所述的記憶體晶片，其中，該電容性裝置係選擇性地耦合至該讀取字元線節點，其中，對於第一操作模式而言，該電容性裝置被連接至供應參考；而對於第二操作模而言，即為較低供應層級操作模 式，該電容性裝置被連接至該讀取字元線節點。
- 如申請專利範圍第1項所述的記憶體晶片，其中，該記憶體單元為動態暫存器檔案陣列的一部分。
- 如申請專利範圍第1項所述的記憶體晶片，其中，該記憶體單元為一至少為64個記憶體單元之群組的一部分，該至少為64個記憶體單元之群組係連接至共用區域位元線。
- 一種記憶體設備，其包括：位元線，其具有複數個位元單元，該位元單元具有耦合至該位元線的位元節點與讀取埠，每一個該讀取埠包括：讀取字元線節點(RWL)，以控制讀取字元線電晶體及資料電晶體節點以控制資料電晶體；以及可選擇連接狀態的電容性裝置，係設於該讀取字元線節點與該資料電晶體節點之間；及N型電晶體，係耦合於該資料電晶體節點與其記憶體單元的位元節點之間。
- 如申請專利範圍第9項所述的記憶體設備，其中，該電容性裝置包括電晶體。
- 如申請專利範圍第10項所述的記憶體設備，其中，該電晶體為P型金氧半電晶體。
- 如申請專利範圍第11項所述的記憶體設備，其中，該電晶體具有連接在一起且耦合至該資料電晶體節點的源極與汲極。
- 如申請專利範圍第9項所述的記憶體設備，更包括耦合於該資料電晶體節點與該位元節點之間的P型電晶體，該P型電晶體具有耦合至該讀取字元線節點的閘極。
- 如申請專利範圍第9項所述的記憶體設備，其中，該位元線為動態暫存器檔案陣列的一部分。
- 如申請專利範圍第9項所述的記憶體設備，其中，該記憶體單元的群組包含至少64個記憶體單元。
- 一種用於記憶體的方法，其包括：自低至高的轉變來斷言一讀取字元線節點，以開啟讀取字元線電晶體；以及從該讀取字元線節點結束該低至高的轉變，電容性地耦合電壓衝擊至資料電晶體節點上。
- 如申請專利範圍第16項所述的方法，更包括當資料電晶體要開啟以讀取邏輯’1時，將該電壓衝擊添加至邏輯高電壓位準。
- 如申請專利範圍第17項所述的方法，其中，透過P型金氧半電晶體，該邏輯’1自位元單元被耦合至該資料電晶體節點。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/174,352 US8488390B2 (en) | 2011-06-30 | 2011-06-30 | Circuits and methods for memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201312580A TW201312580A (zh) | 2013-03-16 |
| TWI527054B true TWI527054B (zh) | 2016-03-21 |
Family
ID=47390546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW101112782A TWI527054B (zh) | 2011-06-30 | 2012-04-11 | 記憶體晶片、記憶體設備、及用於記憶體的方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8488390B2 (zh) |
| KR (1) | KR101558072B1 (zh) |
| CN (1) | CN103650052B (zh) |
| DE (1) | DE112012002672B4 (zh) |
| TW (1) | TWI527054B (zh) |
| WO (1) | WO2013002868A2 (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9256441B2 (en) | 2012-10-24 | 2016-02-09 | Intel Corporation | System and method providing forward compatibility between a driver module and a network interface |
| CN104882159A (zh) * | 2015-05-15 | 2015-09-02 | 清华大学 | 一种近阈值8管静态随机存储器单元 |
| US9947388B2 (en) * | 2016-03-16 | 2018-04-17 | Intel Corporation | Reduced swing bit-line apparatus and method |
| US10199080B2 (en) | 2017-04-11 | 2019-02-05 | Intel Corporation | Low swing bitline for sensing arrays |
| US10584469B2 (en) * | 2017-12-22 | 2020-03-10 | Toto Ltd. | Toilet seat device and toilet device |
| US10590639B2 (en) * | 2017-12-22 | 2020-03-17 | Toto Ltd. | Toilet seat device and toilet device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06215576A (ja) * | 1993-01-18 | 1994-08-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5828597A (en) * | 1997-04-02 | 1998-10-27 | Texas Instruments Incorporated | Low voltage, low power static random access memory cell |
| US6762951B2 (en) * | 2001-11-13 | 2004-07-13 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US7259986B2 (en) * | 2005-03-25 | 2007-08-21 | International Business Machines Corporation | Circuits and methods for providing low voltage, high performance register files |
| US7336533B2 (en) * | 2006-01-23 | 2008-02-26 | Freescale Semiconductor, Inc. | Electronic device and method for operating a memory circuit |
| US8059451B2 (en) | 2007-01-16 | 2011-11-15 | Nanochips, Inc. | Multiple valued dynamic random access memory cell and thereof array using single electron transistor |
| US7920409B1 (en) | 2007-06-05 | 2011-04-05 | Arizona Board Of Regents For And On Behalf Of Arizona State University | SRAM cell with intrinsically high stability and low leakage |
| JP4954954B2 (ja) * | 2008-08-07 | 2012-06-20 | パナソニック株式会社 | 半導体記憶装置 |
| US8111542B2 (en) | 2008-11-19 | 2012-02-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | 8T low leakage SRAM cell |
| US8284593B2 (en) * | 2010-04-14 | 2012-10-09 | Freescale Semiconductor, Inc. | Multi-port memory having a variable number of used write ports |
-
2011
- 2011-06-30 US US13/174,352 patent/US8488390B2/en active Active
-
2012
- 2012-04-09 KR KR1020137034403A patent/KR101558072B1/ko active IP Right Grant
- 2012-04-09 WO PCT/US2012/032688 patent/WO2013002868A2/en active Application Filing
- 2012-04-09 CN CN201280032406.7A patent/CN103650052B/zh active Active
- 2012-04-09 DE DE112012002672.1T patent/DE112012002672B4/de active Active
- 2012-04-11 TW TW101112782A patent/TWI527054B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140022080A (ko) | 2014-02-21 |
| CN103650052A (zh) | 2014-03-19 |
| DE112012002672T5 (de) | 2014-04-03 |
| US20130003469A1 (en) | 2013-01-03 |
| DE112012002672B4 (de) | 2023-04-27 |
| WO2013002868A2 (en) | 2013-01-03 |
| TW201312580A (zh) | 2013-03-16 |
| KR101558072B1 (ko) | 2015-10-06 |
| CN103650052B (zh) | 2016-11-02 |
| WO2013002868A3 (en) | 2013-02-28 |
| US8488390B2 (en) | 2013-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Mai et al. | Low-power SRAM design using half-swing pulse-mode techniques | |
| US7602634B2 (en) | Dynamic RAM storage techniques | |
| US7245521B2 (en) | Semiconductor integrated circuit device | |
| JP5822914B2 (ja) | 高性能スタティックメモリのリテイン・ティル・アクセスド（ｒｔａ）省電力モード | |
| US7345947B2 (en) | Memory array leakage reduction circuit and method | |
| US7668035B2 (en) | Memory circuits with reduced leakage power and design structures for same | |
| US6798688B2 (en) | Storage array such as a SRAM with reduced power requirements | |
| US10043563B2 (en) | Flip-flop circuit, method of controlling a flip-flop circuit and memory device | |
| TWI527054B (zh) | 記憶體晶片、記憶體設備、及用於記憶體的方法 | |
| US20060262610A1 (en) | Reducing power consumption in integrated circuits | |
| KR20120062824A (ko) | 다중 파워서플라이들 및/또는 다중 저전력 모드들을 갖는 메모리 | |
| US20140016402A1 (en) | Sram bit cell with reduced bit line pre-charge voltage | |
| TWI489484B (zh) | 記憶體寫入操作方法與電路 | |
| US8498143B2 (en) | Solid-state memory cell with improved read stability | |
| JP2009545834A (ja) | 可変電源を有するｓｒａｍ及びその方法 | |
| KR101116069B1 (ko) | 칩, 데이터 판독 방법 및 컴퓨터 시스템 | |
| KR102326332B1 (ko) | 독출 컬럼 선택 네거티브 부스트 드라이버 회로 및 시스템 | |
| US20060132227A1 (en) | MOS type semiconductor integrated circuit device | |
| US20090040857A1 (en) | Integrated circuit including decoupling capacitors that can be disabled | |
| US8125815B2 (en) | Transistor bit cell ROM architecture | |
| US7187616B2 (en) | MOS semiconductor integrated circuit device | |
| US8942052B2 (en) | Complementary metal-oxide-semiconductor (CMOS) min/max voltage circuit for switching between multiple voltages | |
| US6667912B1 (en) | Timing scheme for semiconductor memory devices | |
| JP2006040494A (ja) | 半導体集積回路装置 | |
| JP2010157311A (ja) | 擬似スタティック・ダイナミック・ビット・ライン回路および方法 |