TWI489484B - 記憶體寫入操作方法與電路 - Google Patents

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Description

記憶體寫入操作方法與電路 發明領域
本發明是關於記憶體寫入操作方法與電路。
 發明背景
最小操作供應電壓(Vccmin)是現今之處理器的一重要參數。減低Vccmin是降低處理器之功率消耗的一有效方法。記憶體胞元，例如，在暫存器檔案中的那些(例如，在處理器核心內部)一般是減低Vccmin之限定區塊。對於記憶體胞元，Vccmin可以是下列三個構成要素之最大者：寫入Vccmin、讀取Vccmin、以及保持Vccmin。
第1圖展示習見的8T暫存器檔案記憶體胞元。對於此一記憶體胞元，寫入Vccmin可能是此三者之最差者，亦即，需要最高的位準。第1圖之8T(M1至M8)記憶體胞元具有一記憶體胞元，其由電晶體M1-M4、寫入存取電晶體M5-M6、以及讀取存取電晶體M7-M8被形成。有一寫入字組線(WWL)，當資料將被寫入記憶體胞元時(自寫入位元線WRBL、WRBL#)用以導通寫入存取電晶體M5-M6，並且有一讀取字組線(RDWL)，用以依據其是否導通或關閉存取電晶體M7而導通存取電晶體M8以讀取記憶體胞元中之資料。同時包含有一字組線驅動器102(由反相器P1/N1形成)以依據其之輸入數值(WLIN)而驅動該寫入字組線成高位或低位。
對於一寫入操作，寫入位元線(WRBL以及WRBL#)依據將被寫入記憶體胞元之資料而互補地被驅動。該寫入字組線(WWL)接著高位地被驅動，因而資料分別地經由寫入通道閘電晶體M5以及M6而被寫入記憶體胞元之互補節點D#以及D。遺憾的是，在寫入一‘0’進入記憶體胞元的通道閘電晶體(M5或M6)以及其之相關的拉升電晶體(分別地是M1或M3)之間的競爭問題可能發生，尤其是，當供應記憶體胞元(M1、M3)之Vccmin位準下降時。
已有許多不同的方法用以糾正寫入競爭問題。動態VCC崩潰是一寫入輔助技術，其可改進寫入Vccmin。但是，在較低的供應電壓位準，由於相同行上未經選擇記憶體胞元之保持，VCC崩潰之振幅以及持續通常必須被限定。進一步地，VCC崩潰技術主要地有助於寫入競爭，但是可能會不利地影響寫入完成過程。
字組線提升是另一寫入輔助技術，其可有助於競爭以及寫入完成過程。整合之充電泵以及位準轉移器電路被使用以提供字組線提升，因而允許寫入Vccmin被降低。遺憾的是，充電泵以及位準轉移為主的提升需要仔細地設計以及功率管理，以便獲得淨功率節省。因此，新的方法可能是需要的。
依據本發明之一實施例，係特地提出一種裝置，其包含：在一字組線上的數個記憶體胞元；一驅動器電路，其被耦合至該字組線，以將其耦合至供用於一解除主張狀態的一接地參考電位，並啟始地將其耦合至一供電參考電位且接著使其浮動以電容性地將其提升來供用於一寫入操作。
依據本發明之另一實施例，係特地提出一種方法，其包含下列步驟：在具有經由第一和第二存取電晶體而被耦合至第一和第二互補位元線之一胞元的一記憶體中，在將資料置於該等位元線上之前先使該等位元線放電，以為了將資料寫入該等胞元而經由該等第一和第二存取電晶體中之一者電容性地將電荷耦合至一字組線上，其中該等第一和第二存取電晶體可控制地被耦合至該字組線以用於導通該等存取電晶體。
依據本發明之又一實施例，係特地提出一種晶片，其包含：具有一字組線的一處理器，有複數個胞元經由數個存取電晶體而耦合至該字組線；一字組線驅動器電路，其連接至該字組線，以施用一第一狀態來關閉該等存取電晶體、施用一第二狀態來至少部份地導通該等存取電晶體、以及施用一第三狀態來更進一步地導通該等存取電晶體，其中係為了將資料寫入該等胞元而進入該等第二和第三狀態。
圖式簡單說明
本發明實施例藉由範例被展示而非限制，於附圖中相同的參考號碼指示相似的元件。
第1圖展示具有寫入字組線驅動器之習見的記憶體胞元。
第2圖展示依據一些實施例之具有寫入字組線提升驅動器的記憶體胞元。
第3圖是時序圖，其依據一些實施例，展示在第2圖被指示的一些信號。
第4圖展示依據一些實施例包含例如第2圖所展示的記憶體胞元之暫存器檔案陣列。
第5圖展示依據一些實施例用以產生提升以及字組線寫入致動信號之電路。
第6圖是依據一些實施例展示用於第5圖電路的一些信號之時序圖。
第7圖展示依據一些實施例之具有提升以及寫入資料致動選路的子陣列平面圖。
第8圖展示依據一些實施例用以實作子陣列停駐之電路。
第9圖展示依據一些實施例之寫入資料驅動器電路。
第10圖展示依據一些另外實施例之寫入資料驅動器電路。
 詳細說明
依據一些實施例，用以實作字組線提升之方法以及電路被揭示。字組線提升可被使用作為有效的寫入協助技術，尤其是，在降低供應電壓時，由於其可被採用而不顯著地(如果真有的話)不利影響相同行上未被選擇的記憶體胞元之保持。
於一些實施例中，寫入字組線(WWL)可使用電容性耦合至寫入字組線上而被提升。以此方式，WWL提升可被達成而不需要功率需求充電泵或複雜位準轉移器(雖然於本發明一些實施例中，它們可能與電容性提升能力一起被包含，如此處之教示，取決於特定設計考慮)。已先前地呈現於多數情況中之重疊電容，例如，在驅動器以及存取FET上之閘重疊電容部份，可被使用以產生WWL上之電容性提升電壓。
第2圖展示用以實作電容性耦合字組線提升而具有寫入字組線提升驅動器202的記憶體胞元。該提升驅動器包括電晶體N1、P1、以及P2，其與傳送閘TG1，如展示地一起被耦合。第3圖是展示用以完成具有字組線提升之寫入操作的信號時序關係之時序圖。對於驅動器電晶體P1以及存取電晶體M5、M6之重疊電容(C1、C2)，MOS電晶體之內在寄生部份，被展示，因為它們被使用以產生這實施例之WWL電壓提升。(應注意，如果寫入位元線提升被實作，如下面所說明，則M5或M6之任一者將提供電荷提升，取決於二條互補位元線之哪條寫入‘1’)。因此，於展示的實施例中，所展示的電容器不是分離的電容性構件，但是，於這實施例中，卻代表電容性元件，其通常是P或N型式金屬氧化物半導體場效應電晶體(MOSFET)之一部件。因此，雖然本發明實施例不排除使用添加的電容或具有增強電容之電晶體，此另外的電容可能(並且將很可能)不是許多設計中所需的。
應注意，名詞P型電晶體於此處是指示P型金屬氧化物半導體場效應電晶體，“MOSFET”。同樣地，N型電晶體是指示N型金屬氧化物半導體場效應電晶體。應了解，每當名詞：“MOS電晶體”、“NMOS電晶體”、“N型電晶體”、“P型電晶體”、或“PMOS電晶體”被使用時，除非明確地被指出或被指示它們使用的類別，否則它們將以範例方式被使用。它們可包含不同類型的MOS裝置，如包含一些具有不同VT、材料型式、絕緣體厚度、閘極組態等的裝置。此外，除非明確地被稱為MOS或其類似者，否則電晶體名詞可包含其他適當的電晶體型式，例如，接合場效電晶體、雙極接合電晶體、金屬半導體場效電晶體、以及各種型式的三維電晶體、MOS或其他者，現今已知的或尚未開發者。)
另外參考至第3圖，對於寫入操作，WWL驅動器之輸入(WL IN)被主張(此處是高位至低位)以於WWL節點上產生一低位至高位的轉移。此時，傳送閘TG1是導通的，因此P1/N1有效地作用如同一反相器驅動器，其輸出一高位至WWL節點上。在短的延遲之後(如利用第3圖中之t1 被指示)，提升信號被主張(低位，並且提升#(Boost#)被主張(高位)以關閉傳送閘並且導通P2，其相對費力地關閉P1。藉由傳送閘之關閉，N1同時也保持關閉，因而導致WWL節點浮動。藉由P2導通並且導致POUT相對快速地升至一高位準(接近VCC)，自P1越過重疊電容C1的許多電荷因此被投注(或被耦合)至浮動WWL節點上，並且被添加至已先前呈現在該節點的高位電荷上。由於電容性提升之這上升在第3圖中指示的t2 區間之內的WWL信號被展示。
第二電容(例如，來自存取電晶體M5以及M6之C2#或C2)可被使用以進一步地提升WWL節點上之電壓。於這實施例中，為能夠使用這第二電容，WRBL以及WRBL#(同時也被稱為WBL以及WBL#)兩者在寫入操作之前皆被變成低位並且接著它們之一者(依據將被寫入記憶體胞元之數值)自第一步驟(t1 )剛好稍微地在WWL已被浮動之後，亦即，在提升信號被主張之後，被提升至一高位。自主動C2電容器(C2#或C2，取決於何者達到高位)所達成的提升被展示在第3圖的t3 區間之內。自位元線存取電晶體之這提升型式的使用是可依尺度調整至每個位元線的大量記憶體胞元，因在相同寫入字組線上所有記憶體胞元是同時地被寫入。
第5圖展示一電路，其可被使用以產生經由字組線(例如，經由第2圖以及第4圖的WWL)實作可提升的寫入操作之信號。於展示的實施例中，該信號產生電路產生用於進行寫入操作之提升以及寫入資料致動(WR data EN)信號。(應注意，提升#信號可使用反相器自提升信號而被產生，並且雖然不被展示於第2以及4圖之電路圖中，一WR data EN信號是可被使用以致動將被寫入記憶體胞元之WR位元線上的互補資料之信號。第9及10圖展示用於實作‘0’至寫入位元線上之資料/資料#轉移的二個不同電路。)所展示的信號產生電路包括複製延遲電路504(經由相關的WWL解碼器邏輯502而複製延遲)、可程控延遲電路506、510，以及固定延遲電路508，其如展示地被耦合至寫入操作解碼器電路502以及WL驅動器202。複製延遲電路504，經由相關的寫入操作解碼器閘，適當地模式化(或複製)在第2圖的寫入時脈(WR CLK)信號以及WL IN信號之間的延遲。該可程控延遲電路506提供對於WWL之另外的延遲(考慮到WWL驅動器202之延遲)以在主張該提升信號並且因而浮動WWL節點之前達到充分地高位準(例如，接近VCC)。因此，可程控延遲506可被使用以控制第3以及6圖中對應至t1的延遲。延遲電路508以及可程控延遲電路510被使用，相對於提升信號之主張，以控制何時互補寫入資料(‘1-0’或‘0-1’)將被施加至(或被驅動至)互補位元線(WRBL、WRBL#)。因此，延遲元件508以及510可被使用以控制第3以及6圖中之延遲t2 。任何適當的電路，例如，第9以及10圖之電路，可被使用以在互補資料寫入之前控制兩位元線(WBL以及WBL#)為低位。
這方法可被考慮作為一開迴路方法，於其中使用複製延遲電路504以“複製”自寫入時脈(WR CLK)至WL IN信號之延遲，如相對於WL IN或WWL信號之任一者或其兩者的直接追蹤。其是有利地越過不同的PVT(程序、電壓、溫度)條件、偏移、等等而追蹤WL解碼器延遲。於一些實施例中，在製造測試之後，用於可程控延遲506、510之數值可被辨識及/或被設定以獲得適當的結果。於其他實施例中，控制電路可被使用以“扭轉”該數值，以便達成所需的操作。沿著這些線路，閉迴路方法也可被採用。無視於如何被達成，理想上，WWL節點應在其被浮動之前達到(或至少適當地接近)其之完全高位準。
第4圖展示MxN記憶體胞元陣列，其具有用以驅動它們的WWL之可提升字組線驅動器(BD)202。這陣列可包括任何所需組態之任何數量的記憶體胞元並且這陣列可被構成為分別的子陣列，其可分別地被取消致動(被停駐)以及被致動。例如，第7圖展示可能的子陣列佈局“平面佈置圖”，其包含WWL驅動器以及寫入致動選路，並且第8圖展示用以“停駐”某些子陣列區段之方法。當一特定的子陣列/區段不被選擇時並且當不另外地被使用時，分別的寫入位元線可被停駐至‘0’(低位)狀態。由於寫入位元線切換於未被選擇的子陣列中，這將節省動態功率。同時，此BL停駐在低位狀態將阻止在WWL以及位元線之間的存取電晶體中之閘極漏損量，否則比較於停駐在‘1’狀態，其將具有“1”(高位準)。
於先前之說明，許多特定細節已先前地被設定。但是，應了解，本發明實施例可被實施而不必這些特定細節。例如，雖然8T記憶體胞元被展示並且被說明，使用字組線之任何記憶體胞元結構，尤其是用以將資料寫進入它之分別的字組線，均可採取此處討論之提升技術優點。因此，所謂的4T以及6T記憶體胞元，等等，同時也可被使用於提升技術。同樣地，不同的實施例可包含本發明此處說明的一些或所有特點。例如，提升可自一可提升驅動器、自存取電晶體提升，或自可提升驅動器以及存取電晶體提升兩者被得到。
於其他實例中，為了不使對於說明之了解混淆，習知的電路、結構以及技術可能不詳細被展示。考慮到這一點，關於“一實施例”、“一個實施例”、“實施範例”、“各種實施例”等等，指示因此被說明之本發明實施例可包含特定特點、結構或特性，但不是每個實施例必定地包含該等特定特點、結構或特性。進一步地，一些實施例可具有一些、所有、或不具有對於其他實施例所說明的特點。
於先前說明以及下面申請專利範圍中，下面的名詞應可如下所述地被理解：名詞“耦合”以及“連接”，以及它們的衍生物，可被使用。應了解，這些名詞並非有意作為彼此之同義字。然而，於特定實施例中，“連接”被使用以指示二個或多個元件是彼此直接實體或電氣接觸。“耦合”被使用以指示二個或多個元件彼此配合或互動，但是它們可能或不可能直接實體或電氣接觸。
名詞“PMOS電晶體”指示P型金屬氧化物半導體場效應電晶體。同樣地，“NMOS電晶體”指示N型金屬氧化物半導體場效應電晶體。應了解，名詞：“MOS電晶體”、“NMOS電晶體”、或“PMOS電晶體”被使用時，除非明確地被指示或被敘述它們使用的類別，否則它們將以範例方式被使用。它們可含有不同的MOS裝置變化，如包含一些具有不同的VT、材料型式、絕緣體厚度、閘極組態等等之裝置。此外，除非明確地指示為MOS或其類似者，否則電晶體可包含其他適當的電晶體型式，例如，接合場效電晶體、雙極接合電晶體、金屬半導體場效電晶體以及各種型式之三維電晶體、MOS或不同者，如現今已知的或尚未開發者。
本發明是不受限定於說明之實施例，但可藉由在附加申請專利範圍的精神以及範疇之內的修改與變更而被實施。例如，應了解，本發明是可配合於所有型式的半導體積體電路(“IC”)晶片之使用。這些IC晶片之範例包含，但是不受限定於，處理器、控制器、晶片組構件、可程控邏輯陣列(PLA)、記憶體晶片、網路晶片、以及其類似者。
同時也應了解，於一些圖形中，信號導體線路以線形方式被表示。其一些可能是較粗的，以指示更多構成的信號路徑，其一些具有數目標號，以指示一些構成信號路徑，及/或在一個或多個端點具有箭號，而指示主要的資訊流程方向。但是，這不應被視為限定方式。反之，此添加之細節可被使用於連接一個或多個實施範例以方便於容易了解電路。任何表示的信號線，不論是否具有其它資訊，可實際上包括一個或多個信號，其可以多數個方向行進並且可以任何適當型式的信號機構被實作，例如，藉由差動組對、光纖線，及/或單端線之數位或類比線路被實作。
應了解，範例尺度/模式/數值/範圍可能被給予，而本發明並不受限定於此。因製造技術(例如，晶圓製版技術)隨時間成熟，可預期的，較小尺度的裝置可被製造。此外，為簡化展示以及討論，並且因而不使本發明混淆起見，連接至IC晶片以及其他構件之習知的電源/接地連接可以或不被展示在圖形之內。進一步地，配置可以方塊圖形式被展示，以便避免混淆本發明，並且熟習本技術者也應明白，鑑於事實，有關於此方塊圖配置之實作例細節是高度地依據本發明將被實作之平臺，亦即，此等細節將是熟習本技術者之所知範圍內。其中特定細節(例如，電路)先前地被設定，以便說明本發明實施範例，熟習本技術者應明白，本發明可被實施而不需要，或具有這些特定細節之變化。本說明因此被視為展示用而非限定。
102．．．字組線驅動器
202．．．提升驅動器
502．．．WWL解碼器邏輯
504．．．延遲電路
506、510．．．可程控延遲電路
508．．．固定延遲電路
M1-M8．．．電晶體
8T．．．記憶體胞元
TG1．．．傳送-閘
N1、P1、P2．．．電晶體
C1、C2、C2#．．．電容
WLIN．．．寫入線輸入
BOOST、BOOST#．．．提升
WRBL、WRBL#．．．寫入位元線
WWL．．．寫入字組線
RDWL．．．讀取字組線
RDBL．．．讀取位元線
P1/N1．．．反相器
D#、D．．．記憶體胞元互補節點
第1圖展示具有寫入字組線驅動器之習見的記憶體胞元。
第2圖展示依據一些實施例之具有寫入字組線提升驅動器的記憶體胞元。
第3圖是時序圖，其依據一些實施例，展示在第2圖被指示的一些信號。
第4圖展示依據一些實施例包含例如第2圖所展示的記憶體胞元之暫存器檔案陣列。
第5圖展示依據一些實施例用以產生提升以及字組線寫入致動信號之電路。
第6圖是依據一些實施例展示用於第5圖電路的一些信號之時序圖。
第7圖展示依據一些實施例之具有提升以及寫入資料致動選路的子陣列平面圖。
第8圖展示依據一些實施例用以實作子陣列停駐之電路。
第9圖展示依據一些實施例之寫入資料驅動器電路。
第10圖展示依據一些另外實施例之寫入資料驅動器電路。
102．．．字組線驅動器
202．．．提升驅動器
M1-M8．．．電晶體
8T．．．記憶體胞元
TG1．．．傳送閘
N1、P1、P2．．．電晶體
C1、C2、C2#．．．電容
WLIN．．．寫入線輸入
BOOST、BOOST#．．．提升
WRBL、WRBL#．．．寫入位元線
WWL．．．寫入字組線
RDWL．．．讀取字組線
RDBL．．．讀取位元線

Claims (11)

  1. 一種記憶體裝置，其包含：在一字組線上的數個記憶體胞元；以及耦合至該字組線的一驅動器電路，用以將該字組線耦合至一接地參考電位以供用於一解除主張狀態、並用以啟始性地將該字組線耦合至一供電參考電位且接著使該字組線浮動來電容性地提升該字組線以供用於一寫入操作，其中，該驅動器電路包含耦合至該字組線的一P型電晶體和一N型電晶體，其中，該P型電晶體可受操作來在另一狀態中將該字組線耦合至該供電參考電位，其中，該N型電晶體可受操作來在該解除主張狀態中將該字組線耦合至該接地參考電位，其中，該P型電晶體和該N型電晶體可受操作來使該字組線浮動，其中，該P型電晶體和該N型電晶體具有透過一開關而可控制性地耦合至彼此的輸入，用以致使該字組線處於一浮動狀態，並且其中，該開關是由N型和P型電晶體所形成的一個傳輸閘。
  2. 如申請專利範圍第1項之記憶體裝置，其中，該等記憶體胞元包含數個暫存器檔案胞元，該等暫存器檔案胞元分別具有用於寫入和讀取資料的位元線和字組線。
  3. 如申請專利範圍第1項之記憶體裝置，其中，該等記憶體胞元為8T胞元。
  4. 如申請專利範圍第1項之記憶體裝置，其中，該等記憶體胞元包含6T靜態隨機存取記憶體胞元。
  5. 如申請專利範圍第1項之記憶體裝置，其進一步包含：經由數個存取電晶體而耦合至該等記憶體胞元的數個互補寫入位元線組對，其中，在資料被從該等記憶體胞元之中寫入至一記憶體胞元之前，低數值被施加至該等互補寫入位元線組對中之一互補位元線組對中的各個位元線。
  6. 如申請專利範圍第1項之記憶體裝置，其進一步包含：含有可程控延遲的一信號產生器電路。
  7. 一種晶片，其包含：經由數個存取電晶體而耦合至複數個胞元的一字組線；以及耦合至該字組線的一字組線驅動器電路，用以施用一第一狀態來關閉該等存取電晶體、施用一第二狀態來導通該等存取電晶體、及施用一第三狀態來更進一步地導通該等存取電晶體，其中係為了將資料寫入該等複數個胞元而進入該等第二和第三狀態，其中，該字組線驅動器電路包含耦合至該字組線的一P型電晶體和一N型電晶體，其中，該P型電晶體可受操作來在該第二狀態中將該字組線耦合至高參考電位， 其中，該N型電晶體可受操作來在該第一狀態中將該字組線耦合至低參考電位，其中，該P型電晶體和該N型電晶體可受操作來使該字組線浮動，其中，該P型電晶體和該N型電晶體具有透過一開關而可控制性地耦合至彼此的輸入，用以致使該字組線處於一浮動狀態，並且其中，該開關是由N型和P型電晶體所形成的一個傳輸閘。
  8. 如申請專利範圍第7項之晶片，其中，該等複數個胞元包含為一8T胞元的一記憶體胞元。
  9. 如申請專利範圍第7項之晶片，其中，該字組線為一寫入字組線，用以致動該等存取電晶體將資料寫入該等複數個胞元中之一胞元內。
  10. 如申請專利範圍第7項之晶片，其進一步包含：耦合至該等第一和第二電晶體的一可程控延遲電路，用以在該第三狀態中致使該等第一和第二電晶體解耦合。
  11. 如申請專利範圍第7項之晶片，其中，該等複數個胞元被耦合在一起以實作一暫存器檔案。
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