JP5642269B2

JP5642269B2 - メモリ書き込み処理の装置、方法及びチップ

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Publication number: JP5642269B2
Application number: JP2013515470A
Authority: JP
Inventors: ピー．カルカーニ、ジェイディープ; エム．ケラー、ムハンマド; エム．ゴウスケンズ、ビビチェ; レイチョウドゥーリー、アージット; カーニック、タネイ; ケイ．ディー、ヴィヴェック
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2010-06-25
Filing date: 2011-06-15
Publication date: 2014-12-17
Anticipated expiration: 2031-06-15
Also published as: JP2013528891A; US20110317508A1; WO2011163022A3; US8467263B2; TWI489484B; EP2586029B1; KR20130038883A; WO2011163022A2; EP2586029A4; CN202275603U; CN102959633A; CN102959633B; EP2586029A2; KR101570267B1; TW201212041A

Description

最小動作供給電圧（Ｖｃｃｍｉｎ）は、今日のプロセッサの重要なパラメータである。Ｖｃｃｍｉｎを下げることで、プロセッサの電力消費を効果的に削減することができるようになる。典型的にはレジスタファイル等のメモリセル（プロセッサコア内に存在する）がＶｃｃｍｉｎの低減を阻む要因である。メモリセルにおいては、Ｖｃｃｍｉｎは、書き込みＶｃｃｍｉｎ、読み出しＶｃｃｍｉｎ、及び記憶Ｖｃｃｍｉｎという３つのコンポーネントの最大値である。

図１は、従来の８Ｔレジスタファイルセルを示す。このセルでは、書き込みＶｃｃｍｉｎが、３つのうち最低であり、最高レベルを必要としている。図１の８Ｔ（Ｍ１からＭ８）セルは、トランジスタＭ１−Ｍ４、書き込みアクセストランジスタＭ５−Ｍ６、及び、読み出しアクセストランジスタＭ７−Ｍ８からなるメモリセルを有している。データを（書き込みビットラインＷＲＢＬ，ＷＲＢＬ＃から）セルに書き込むときの書き込みアクセストランジスタＭ５−Ｍ６を起動するための書き込みワードライン（ＷＷＬ）、及び、アクセストランジスタＭ７の起動・停止に基づいてセルからデータを読み出すべくアクセストランジスタＭ８を起動するための読み出しワードライン（ＲＤＷＬ）も存在している。更には、その入力（ＷＬＩＮ）の値に基づいて、書き込みワードラインをＨｉｇｈとＬｏｗとで切り替えるワードラインドライバ１０２（インバータＰ１／Ｎ１からなる）も含まれている。

書き込み処理では、セルに書き込むべきデータに従って、書き込みビットライン（ＷＲＢＬ及びＷＲＢＬ＃）を相補的に駆動する。書き込みワードライン（ＷＷＬ）は、それぞれ書き込みパスゲートトランジスタＭ５及びＭ６を介してセルの相補ノードＤ＃及びＤにデータを書き込む際にはＨｉｇｈとされる。あいにく、「０」をセルに書き込むパスゲートトランジスタ（Ｍ５又はＭ６）と、関連するプルアップトランジスタ（それぞれＭ１又はＭ３）との間には、特に、セルに供給するＶｃｃｍｉｎレベルが下がると、競合問題が生じることがある。

従来から、書き込みにおける競合問題を改善するためには幾つかの方法がある。動的ＶＣＣコラプス（dynamic VCC collapse）とは、書き込みの際のＶｃｃｍｉｎを改善させることができる書き込み補助技術である。しかし、低い供給電圧レベルでは、ＶＣＣコラプスの大きさ及び期間が、同じ列で未選択のセルの記憶によって制約を受ける。更に、ＶＣＣコラプス技術は、本来は書き込みにおける競合を解決するものの、書き込み競合のプロセスに悪影響をもたらすこともある。

ワードラインのブースト技術も、競合を助け、書き込み完了プロセスを補助することができる、別の種類の書き込み補助技術である。この技術では、チャージポンプとレベルシフタ回路が統合されたものを利用して、ワードラインをブーストさせることで、書き込みＶｃｃｍｉｎを低下させている。しかしながら、チャージポンプとレベルシフトが電力節約に功を奏するためには、設計及び電力管理を慎重にする必要がある。

本発明の実施形態を、限定ではない例を用いて説明するが、添付図面において、同様の参照番号は同様の部材を示している。

書き込みワードラインドライバを有する従来のメモリセルを示す。幾つかの実施形態における、書き込みワードラインブーストドライバを有するメモリセルを示す。図２に示す信号の幾つかを示す、一部の実施形態におけるタイミング図である。一部の実施形態における、図２に示すセル同様のセルを含むレジスタファイルアレイを示す。一部の実施形態における、ブースト、ワードライン書き込みイネーブル信号を生成する回路を示す。一部の実施形態における、図５の回路のための信号の一部を示すタイミング図である。一部の実施形態における、ブースト、ワードライン書き込みデータイネーブルルーティングをもつサブアレイの平面図である。一部の実施形態におけるサブアレイの停止（parking）を実行する回路を示す。一部の実施形態における書き込みデータドライバ回路を示す。一部の別の実施形態における書き込みデータドライバ回路を示す。幾つかの実施形態における書き込みワードラインブーストドライバを有する６Ｔメモリセルを示す。

一部の実施形態では、ワードラインのブーストを実行する方法及び回路を開示する。ワードラインのブーストは、供給電圧の低下が続けられている中で、同じ列の未選択のセルの記憶に対する悪影響（もしもある場合）なく利用することができるので、効果的な書き込み補助技術としての利用可能性がある。

一部の実施形態では、書き込みワードライン（ＷＷＬ）は、書き込みワードラインに対する容量連結を利用して、ブーストすることができる。このように、ＷＷＷブーストは、電力を食ってしまう（power hungry）チャージポンプ、又は、複雑なレベルシフタを必要としないで実行することができる（しかし一部の本発明の実施形態では、後で教示するように、設計上の必要性から、容量性のブースト機能とともに、これら機能が含まれる場合もある）。殆どの場合に生じるオーバーラップキャパシタンス（例えば、ドライバＦＥＴ及びアクセスＦＥＴにおいて一部のゲートのオーバーラップキャパシタンスにみられるように）を、ＷＷＬに容量性ブーストされた電圧を生成するために利用することができる。

図２は、容量結合されたワードラインブーストを実装するための書き込みワードラインブーストドライバ２０２を有するメモリセルを示す。ブーストドライバでは、トランジスタＮ１、Ｐ１、及びＰ２と、送信ゲートＴＧ１とが図に示すように連結されている。図３は、ワードラインブーストを伴う書き込み処理を実行するための信号タイミング関係を示すタイミング図である。ＭＯＳトランジスタに内在している寄生部分であるオーバーラップキャパシタンス（Ｃ１、Ｃ２）は、本実施形態ではＷＷＬ電圧ブーストを生成するために利用されることから、ドライバトランジスタＰ１及びアクセストランジスタＭ５、Ｍ６について示されている。（書き込みビットラインブーストが実装されている場合は、後述するように、２つの相補ビットラインのいずれが「１」を書き込むか、に応じてＭ５又はＭ６が電荷のブーストに寄与する。）従って記述する実施形態では、記述されるキャパシタは、別個の容量性コンポーネントではなく、通常であればＰ型又はＮ型のＭＯＳＦＥＴの一部である容量性素子を表している。従って、本発明の実施形態は、更なるキャパシタンスを利用するケース、又は、キャパシタンスが向上したトランジスタを利用するケースを除外しないものの、多くの設計では、これら追加で利用されるキャパシタンスは必須ではない。

（Ｐ型トランジスタという用語は、ここでは、Ｐ型の金属酸化膜半導体電解効果トランジスタ（ＭＯＳＦＥＴ）のことである。）同様に、Ｎ型トランジスタは、Ｎ型の金属酸化膜半導体電解効果トランジスタである。「ＭＯＳトランジスタ」「ＮＭＯＳトランジスタ」「Ｎ型トランジスタ」「Ｐ型トランジスタ」又は「ＰＭＯＳトランジスタ」という用語が利用されている場合には、そうではないことが明示されている場合、又は、その用途の性質からそうではないと意味をなさない場合を除いて、例示であるとして捉えてられたい。これら用語は、様々なＭＯＳデバイスを包括する概念である（ほんの数例として、様々なＶＴ，材料の種類、絶縁材の厚み、ゲート構成等をもつデバイスが挙げられる）。更に、ＭＯＳ等と特に言及していない場合、トランジスタという用語は、接合電解効果トランジスタ、バイポーラ接合トランジスタ、金属半導体ＦＥＴ，及び様々な種類の３次元トランジスタ、ＭＯＳその他の現在既知であったり開発段階にあったりする他の種類の適切なトランジスタを含んでよいものとして考えられたい。

図３も参照して説明すると、書き込み処理において、ＷＷＬドライバの入力（ＷＬＩＮ）をアサートして（ここではＨｉｇｈからＬｏｗに）、ＷＷＬノードをＬｏｗからＨｉｇｈに遷移させる。同時に、送信ゲートＴＧ１を起動して、Ｐ１／Ｎ１をインバータ・ドライバとして効果的に機能させ、ＷＷＬノードへとＨｉｇｈを出力する。僅かに遅れて（図３のｔ_１で示す）、ブースト信号を（Ｌｏｗ）にアサートして、ブースト＃を（Ｈｉｇｈ）にアサートして、送信ゲートを停止させ、Ｐ２を起動して、Ｐ１を比較的しっかりと停止する。送信ゲートを停止して、Ｎ１は停止したままにして、ＷＷＬノードをフロートさせる。Ｐ２が起動して、ＰＯＵＴが比較的迅速にＨｉｇｈレベルになると（ＶＣＣに近づく）、Ｐ１からのオーバーラップキャパシタンスＣ１における電荷の多くが、フロートＷＷＬノードに投影され（又は連結され）て、既にＨｉｇｈの電荷を更に上昇させる。容量性ブーストによるこの増加は、図３に示すｔ_２の間隔内のＷＷＬ信号で示されている。

第２のキャパシタンス（例えばアクセストランジスタＭ５及びＭ６からのＣ２＃又はＣ２）が、ＷＷＬノード上の電圧を更にブーストするために利用されてよい。一実施形態では、この第２のキャパシタンスを利用するために、ＷＲＢＬ及びＷＲＢＬ＃（ＷＢＬ及びＷＢＬ＃とも称される）両方を書き込み処理前にＬｏｗにして、ＷＷＬを第１の段階（ｔ１）からフロートさせた後少し経ってから（つまりブースト信号をアサートした後で）、一方を（セルに書き込まれる値に応じて）Ｈｉｇｈへと上昇させる。このようにして達成されたアクティブなＣ２キャパシタ（どちらがＨｉｇｈとされるかに応じてＣ２＃又はＣ２）のブーストは、図３のｔ_３の時間間隔内に示されている。ビットラインアクセストランジスタからのこの種類のブーストの利用は、同じ書き込みワードラインの全てのセルが同時に書き込まれるために、１ビットラインについて多くの数のセルについてスケーリング可能である。

図５は、図２及び図４のＷＷＬのような、ワードラインにブースト可能な書き込み処理を実行するための信号を生成するために利用可能な回路を示す。図示されている実施形態では、信号生成回路が、書き込みを行うためのブースト及びデータ書き込みイネーブル（ＷＲデータＥＮ）信号を生成する。（ここで、ブースト＃信号は、インバータを利用してブースト信号からは別途生成され、図２及び図４には示されていないが、ＷＲデータＥＮ信号は、ＷＲビットライン上の相補データを、セルに書き込ませるために利用される。図９及び図１０は、「０」を書き込みビットライン上のデータ／データ＃遷移を実装するための２つの異なる回路を示す。）図示されている信号生成回路内では、レプリカ遅延回路（関連するＷＷＬ復号論理５０２を利用して遅延を再現する）、プログラム可能遅延回路５０６、５１０、及び、固定遅延回路５０８が、書き込み処理復号回路５０２及びＷＬドライバ２０２に連結されているとして図示されている。レプリカ遅延回路５０４は、図２の書き込みクロック（ＷＲＣＬＫ）信号とＷＬＩＮ信号との間で、関連する書き込み処理復号ゲートで、遅延を適切に型作る（又は再現する）。プログラム可能遅延回路５０６は、ブースト信号をアサートしてＷＷＬノードをフロートさせる前に、十分高いレベルに到達するように（例えばＶＣＣに到達するように）、ＷＷＬに更なる遅延を提供する（ＷＷＬドライバ２０２の遅延を考慮に入れて）。従って、プログラム可能な遅延５０６を利用して、図３及び図６のｔ_１に対応する遅延を制御することができる。遅延回路５０８とプログラム可能な遅延回路５１０とを利用して、互いに相補的な書き込みデータ（"１−'０又は'０−'１）を、いつブースト信号のアサートに対して、互いに相補的なビットライン（ＷＲＢＬ，ＷＲＢＬ＃）に適用する（又は、駆動させる）か、制御する。つまり、遅延部５０８及び５１０を利用して図３及び図６の遅延ｔ_２を制御することができる。図９及び図１０に示す回路等の任意の適切な回路を利用して、互いに相補的なデータの書き込み前に、ビットライン両方（ＷＢＬ及びＷＢＬ＃）をＬｏｗへと制御することができる。

この方法は、ＷＬＩＮ又はＷＷＬ信号のいずれか又は両方を直接追跡するやり方に対して、レプリカ遅延回路５０４を利用して、ＷＲＩＴＥＣＬＫからＷＬＩＮ信号への遅延を「再現」することから、開ループ方法として考えることができる。この方法は、ＷＬデコーダの遅延を、さまざまに異なるＰＶＴ（プロセス、電圧、温度）条件、偏差等において追跡することができる点が利点である。一部の実施形態では、テスト製造後に、望ましい結果を生じさせるために、プログラム可能な遅延５０６、５１０の値を特定する、及び／又は、設定することができる。他の実施形態では、制御回路を利用して値を「微調整（tweak）」することで、所望の処理を行うこともできる。この方法では、閉ループ法を利用してもよい。どの方法でも、理想的には、ＷＷＬノードはその完全Ｈｉｇｈレベルに、フロート前に到達する（少なくとも適切に到達する）必要がある。

図４は、ＷＷＬを駆動するためにブースト可能なワードラインドライバ（ＢＤ）２０２を有するＭｘＮ個のセルのアレイを示す。このアレイは、任意の所望の構成の任意の数のセルを含んでよく、このアレイを、別個のサブアレイに組織化することができ、これらサブアレイは、別個の起動停止（停止）、イネーブルさせることができる。例えば図７は、ＷＷＬドライバ及び書き込みイネーブルルーティングを含むサブアレイが配置された「平面図」を示しており、図８は、所与のサブアレイセクタを「停止」させる１つの方法を示している。特定のサブアレイ／セクタが選択されていなかったり、又は利用されていなかったりする場合、それぞれの書き込みビットラインを「０」（Ｌｏｗ）状態に停止させることができる。これにより、未選択のサブアレイにおける書き込みビットラインの切り替えに伴う動的電力を節電することができる。更に、このＬｏｗ状態へのＢＬの停止により、さもなくば、「１」状態への停止に比して、「１」（Ｈｉｇｈレベル）を有してしまうであろうビットライン及びＷＷＬの間のアクセストランジスタにゲートが漏れないように阻害する。

多くの特定の詳細を述べてきた。しかし、当業者であれば実施形態をこれら特定の詳細なしに実行することもできることは理解されたい。例えば、８Ｔメモリセルについて図示して説明してきたが、ここに開示する技術の利点は、ワードライン（特にデータをそれに書き込む別個のワードライン）を利用していれば任意のメモリセルで享受することができる。従い、あくまで例示であるが、所謂４Ｔおよび６Ｔセルでも、ブースト技術の利用が可能である。同様に、他の実施形態でも、ここに記載する発明特徴の一部又は全てを含むことができる。例えば、ブーストは、ブースト可能なドライバ、アクセストランジスタブースト、又は、ブースと可能ドライバおよびアクセストランジスタブーストによっても実行可能である。

また、公知の処理、コンポーネントおよび回路については、詳細に記載しないことで実施形態を曖昧にしないよう努めている箇所もある。「一実施形態」又は「１つの実施形態」等の言い回しは、その実施形態との関連で記載される特定の特徴、構造、又は性質が少なくとも１つの実施形態に含まれることを意味しており、必ずしも全ての実施形態がこれら特定の特徴、構造、又は性質を含むわけではない。更に、一部の実施形態には、他の実施形態との関連で記載されている特徴の一部、全てが含まれている場合もあり、全く含まれていない場合もある。

幾らかの実施形態では、「連結された（coupled）」および「接続された（connected）」およびそれらの派生物を利用した記載がなされている。これらの用語は互いに同義語を意図していない。例えば、「接続された」および／又は「連結された」という用語を用いて記載されている幾らかの実施形態では、２以上の部材が直接物理的にあるか、又は電気的接続関係にあることを意味している。一方で、「連結された」という用語は、２以上の部材が互いに直接接触関係になくてもよく、互いに協働又は相互作用することも含みうる。

「ＰＭＯＳトランジスタ」という用語は、Ｐ型の金属酸化膜半導体電解効果トランジスタのことを示す。同様に、「ＮＭＯＳトランジスタ」は、Ｎ型の金属酸化膜半導体電解効果トランジスタのことを示す。「ＭＯＳトランジスタ」、「ＮＭＯＳトランジスタ」、又は「ＰＭＯＳトランジスタ」という用語が利用されている場合には、そうではないことが明示されている場合、又は、その利用性質からそうではないと意味をなさない場合を除いて、例示であるとして捉えられたい。これら用語は、様々なＭＯＳデバイスを包括する概念である（ほんの数例として、様々なＶＴ，材料の種類、絶縁材の厚み、ゲート構成等をもつデバイスが挙げられる）。更に、ＭＯＳ等と特に言及していない場合、トランジスタという用語は、接合電解効果トランジスタ、バイポーラ接合トランジスタ、金属半導体ＦＥＴ，及び様々な種類の３次元トランジスタ、ＭＯＳその他の現在既知であったり開発段階にあったりする他の種類の適切なトランジスタを含んでよいものとして考えられたい。

本発明は、記載された実施形態に限定はされず、添付請求項の精神及び範囲内での変更及び変形が可能である。例えば、本発明は、全ての種類の半導体集積回路（「ＩＣ」）チップとの利用が可能である。これらＩＣチップの例には、これらに限定はされないが、プロセッサ、コントローラ、チップセットコンポーネント、プログラム可能論理アレイ（ＰＬＡ）、メモリチップ、ネットワークチップ等が含まれる。

一部の図面では、信号導体線が線で表されている。そのなかには太く示された、より中身の詰まった（more constituent）信号経路もあれば、複数の中身の詰まった信号経路を示すものもあれば、及び／又は、一端又は両端に矢印で主要な情報の流れの向きを示しているものもある。しかしこれは、限定として捉えられるべきではない。いくつかの追加された詳細は、１以上の例示的な実施形態とともに利用されて、回路の理解をしやすくさせる意図で記載されている。記載されている信号線は、追加情報を持とうと持たまいと、実際には複数の方向に流れ、任意の適切な種類の信号スキーム（例えば様々な対、光ファイバー線、及び／又は、シングルエンド信号線）で実装可能な１以上の信号を有してよい。

サイズ／モデル／値／範囲について例示したものもあるが、本発明はこの点に限定はされない。製造技術（例えばフォトリソグラフィー）が成熟していくと、小型のデバイスの製造が可能となることが予想される。加えて、ＩＣチップその他のコンポーネントに対する公知の電力／接地接続に関しては、図面及び説明を簡略にして、本発明を曖昧にしないようにする目的から、図面に示したり示さなかったりしている場合がある。更に、構成をブロック図の形で示すことで、本発明を曖昧にしないようにしている。ブロック図による表示はまた、これらのブロック図の構成の実装に関する詳細が、本発明を実装するプラットフォームにかなり依存する、という観点も考慮に入れてのことである。つまり、これら詳細は、当業者の範囲内の技術でもある。本発明の実施形態を記載するために具体例（例えば回路）を述べた箇所については、当業者であれば、これら詳細を省いても、又はこれらの変形例を利用することでも本発明が実施可能であることを理解するであろう。従って、記載は限定ではない例示として捉えられるべきである。

図１及び図２において、用語「ＲＤＢＬ」は、読み出しビットラインを示す。信号ＲＤＢＬは、メモリセルのトランジスタＭ８に接続されている。図４において、用語「ＷＬＩＮ＿１」は、第１列のセルの書き込みワードラインを駆動するＢＤ２０２へのワードライン入力を示す。用語「ＷＬＩＮ＿Ｍ」は、列Ｍのセルへの書き込みワードラインを駆動するＢＤ２０２へのワードライン入力を示す。更に、用語「ＷＬＩＮ＿２」は、第２列のセルへの書き込みワードラインを駆動するＢＤ２０２へのワードライン入力を示す。用語「ＲＤＷＬ＿１」は、第１列のセルに供給される信号である読み出しワードラインを示す。用語「ＲＤＷＬ＿Ｍ」は、列Ｍのセルに供給される信号である読み出しワードラインを示す。用語「ＲＤＷＬ＿２」は、第２列のセルに供給される信号である読み出しワードラインを示す。用語「ＣｅｌｌＭ，Ｎ」は、列Ｍと行Ｎにあるメモリセルアレイの中のメモリセルを示す。図５において、用語「Ｐｒｏｇ．Ｂｉｔｓ」は、プログラム可能な遅延回路５０６、５１０への入力信号を示す。図１０において、用語「ＢＯＯＳＴＥＮ」は、ここで議論したブーストの特徴を可能とするブーストイネーブル信号を示す。

図７において、実施形態７００は、ブースト、ＷＲデータＥＮルーティングを含むサブアレイを有する平面図である。簡略化のため、図１から図６において前に使用した全ての用語は、ここでは説明しない。平面図７００に示すように、ＬＯＣＡＬＷＷＬＤＲＩＶＥＲＳは、平面図の周囲に配置され、一方、ＷＲＢＬＤＲＩＶＥＲＳは平面図の略中央に配置され、メモリセルの各サブアレイ（ＭＥＭ．ＣＥＬＬｓ６４×１６）は、ＬＯＣＡＬＷＷＬＤＲＩＶＥＲＳとＷＲＢＬＤＲＩＶＥＲＳのそれぞれに連結されている。平面図において、ＭＥＭ．ＣＥＬＬｓの各サブアレイは、６４ビット（即ち、０ビットから６３ビット）のＷＷＬＤＥＣＯＤＥＲ信号を受信する。平面図において、ＴＩＭＩＮＧＬＯＧＩＣは、平面図７００の中央に配置されている。アップ及びダウンの矢印は、デコーダの上及び下のＭＥＭ．ＣＥＬＬＳのＷＬＤＡＴＡＥＮＬＯＧＩＣを示す。図８において、実施形態８００は、直近のサブアレイの停止を示す。特定のサブアレイ／セクタが選択されていなかったり、又は利用されていなかったりする場合、それぞれの書き込みビットラインを「０」（Ｌｏｗ）状態に停止させることができ、それは、論理ゲート８０１の出力によって示される。これにより、未選択のサブアレイにおける書き込みビットラインの切り替えに伴う動的電力を節電することができる。更に、このＬｏｗ状態に停止しているＢＬが、「１」状態への停止に比して、「１」（Ｈｉｇｈレベル）を有してしまうであろうビットライン及びＷＷＬの間のアクセストランジスタでのゲートリーク電流を防止する。

図１１は、一部の実施形態における書き込みワードラインブーストドライバを有する６Ｔメモリセルを示す。図１１は、図２に類似する。開示された実施形態が不明瞭とならないように、図２と図１１との間の相違点だけを説明する。図１１に示すように、トランジスタＭ７、Ｍ８は、メモリセルを６Ｔメモリセルとすることにより、メモリセルから削除されている。即ち、メモリセルは、６個のトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６を有する。

上記の実施形態において、ワードラインをＨｉｇｈに駆動して第１のアクセストランジスタ及び第２のアクセストランジスタを起動させるとき、ブースト可能なドライバによってワードラインに対して更なる電荷をブーストしてもよい。
また、上記の実施形態において、更なる電荷を提供させるために、制御可能な遅延回路を用いてブースト可能なドライバを制御してもよい。
また、上記の実施形態において、第１のビットライン及び第２のビットラインの両方にＬｏｗレベルを適用することで、低いアクティビティモード中にセルを停止させてもよい。

Claims

ワードライン上に接続されたメモリセルと、
前記ワードラインに連結されて、アサート停止状態とするために前記ワードラインを接地基準点に連結させ、書き込み処理のために、最初に前記ワードラインを供給基準点に連結させ、次に前記ワードラインをフロートさせて明示的なキャパシタと無関係に前記ワードラインを容量的にブーストするドライバ回路と
を備え、
前記ドライバ回路は、
第１Ｎ型トランジスタと直列に連結され、前記第１Ｎ型トランジスタと第１Ｐ型トランジスタとの間のノードから前記ワードラインを駆動する前記第１Ｐ型トランジスタと、
前記ドライバ回路の入力と前記第１Ｐ型トランジスタのゲートとの間に連結されたスイッチと、
を有し、
電力供給ノードと前記第１Ｐ型トランジスタの前記ゲートとの間はトランジスタに連結され、
前記スイッチ及び前記トランジスタのゲートの両方は制御信号線に連結され、
前記制御信号線で送信される制御信号の第１の状態が、前記第１Ｐ型トランジスタの前記ゲートと前記ドライバ回路の前記入力とを連結して、前記第１Ｐ型トランジスタの前記ゲートと前記電力供給ノードとを非連結して、前記制御信号線で送信される制御信号の第２の状態が、前記第１Ｐ型トランジスタの前記ゲートと前記ドライバ回路の前記入力とを非連結して、前記第１Ｐ型トランジスタの前記ゲートと前記電力供給ノードとを連結して、
前記第１の状態は、起動している前記第１Ｐ型トランジスタによって第１レベルに前記ワードラインを最初にプルアップして、
前記第２の状態は、前記ワードラインが電荷の転送中フロートするように、前記トランジスタを起動して、前記第１Ｐ型トランジスタ及び前記第１Ｎ型トランジスタを起動させないことで、前記第１Ｐ型トランジスタの寄生容量を介した前記電力供給ノードから前記ワードラインへの転送に変更することによって、前記第１の状態よりもハイなレベルへと前記ワードラインをブーストする
装置。
前記スイッチは、Ｎ型トランジスタ及びＰ型トランジスタから形成されるパスゲートである、請求項１に記載の装置。
前記メモリセルは、データの書き込み及び読み出しに、それぞれ別のビットライン及びワードラインを有するレジスタファイルセルを含む、請求項１または２に記載の装置。
前記メモリセルは８Ｔセルである、請求項３に記載の装置。
前記メモリセルは、６Ｔのスタティックランダムアクセスメモリセルである、請求項１から４のいずれか１項に記載の装置。
前記メモリセルにアクセストランジスタ経由で連結された、互いに相補的な複数の書き込みビットラインの対を更に含み、前記メモリセルの中から一のメモリセルにデータを書き込む前に、複数の書き込みビットライン対のうち、１つの相補的な書き込みビットライン対における各ビットラインに低い値が与えられる、請求項１から５のいずれか１項に記載の装置。
前記制御信号線を駆動する、プログラムが可能な遅延回路を含む信号生成回路を備える、請求項１から６のいずれか１項に記載の装置。
ワードラインを制御可能に連結する第１のアクセストランジスタ及び第２のアクセストランジスタを介して相補的な第１のビットライン及び第２のビットラインに連結されるセルを備えるメモリにおいて、前記アクセストランジスタを接続状態とする段階を備え、
前記接続状態とする段階は、
前記ビットラインを放電して、
制御信号を第１の状態にして、スイッチを閉状態にし、前記ワードラインを駆動するＰ型トランジスタを起動停止して、
前記スイッチを介してワードライン信号を連結して、前記Ｐ型トランジスタを起動させて、前記ワードラインを第１電圧レベルに駆動して、
前記制御信号を第２の状態にして、前記スイッチを閉じて、前記制御信号を前記第２の状態にすることは供給ノードと前記Ｐ型トランジスタのゲートとの間に連結された第２トランジスタを起動して、前記第２トランジスタを前記起動することは前記Ｐ型トランジスタを起動停止させて前記ワードラインをフロートさせ、前記供給ノードからの電荷を前記供給ノードから前記トランジスタ及び前記Ｐ型トランジスタの寄生容量を介して流して、前記ワードラインの前記電圧レベルを前記電圧レベルよりも高い第２電圧レベルまで上昇させて、
前記ビットラインの１つをチャージして、前記第１のアクセストランジスタ及び第２のアクセストランジスタの一方により、明示的なキャパシタなしで、前記ワードラインに電荷を容量的に連結して、前記セルにデータを書き込むために、前記第２電圧レベルよりも高い第３電圧レベルに前記ワードラインの前記電圧レベルを上昇させる段階を備える方法。
ワードラインを有するプロセッサと、
アクセストランジスタ経由で前記ワードラインに連結された複数のセルと、
前記ワードラインに連結されて、第１の状態を適用して前記アクセストランジスタを停止させ、第２の状態を適用して起動状態のトランジスタによって第１電圧レベルに駆動して、前記トランジスタが起動停止状態のため前記ワードラインが少なくとも部分的にフロートしている第３の状態を適用して、電荷が起動停止の前記トランジスタを介して前記ワードライン上を流れて、前記ワードラインの電圧レベルを前記第２の状態のレベルよりも高いレベルまで上昇させるワードラインドライバ回路と
を備え、
前記第２の状態及び前記第３の状態が、前記アクセストランジスタを起動させ、
前記ドライバ回路は、前記第２の状態及び前記第３の状態の両方を設定するための制御信号線を有するチップ。
前記複数のセルは、８Ｔセルまたは６Ｔセルのメモリセルを含む、請求項９に記載のチップ。
前記ワードラインは、前記アクセストランジスタを起動して前記セルにデータを書き込むための書き込みワードラインである、請求項９または１０に記載のチップ。
連結されて、前記制御信号線を駆動するプログラム可能な遅延回路を備える、請求項９に記載のチップ。
前記セルは、前記プロセッサにレジスタファイルを実装する複数のセルの一部である、請求項９から１２のいずれか１項に記載のチップ。