KR20130038883A - 메모리 기록 동작 방법들 및 회로들 - Google Patents

Abstract

일부 실시예들에서, 기록 워드라인 부스트는 워드라인 구동기 부스트로부터 및/또는 비트 라인 액세스 트랜지스터 부스트로부터 얻어질 수 있다.

Description

메모리 기록 동작 방법들 및 회로들{MEMORY WRITE OPERATION METHODS AND CIRCUITS}

최소 가동 공급 전압(minimum operational supply voltage; Vccmin)은 오늘날의 프로세서들의 중요한 파라미터이다. Vccmin를 줄이는 것은, 프로세서의 전력 소모를 줄이기 위한 효과적인 방식이다. 이를테면, 레지스터 파일들에 있는(예컨대, 프로세서 코어 내측에 있는) 메모리 셀들은 일반적으로 Vccmin을 줄이는데 있어서 제한 블록들이다. 메모리 셀들에 있어서, Vccmin은 다음 세 개의 컴포넌트들: 기록 Vccmin, 판독 Vccmin, 및 보유 Vccmin 중 최대값일 수 있다.

도 1은 종래의 8T 레지스터 파일 셀을 도시한다. 이러한 셀을 갖는 경우, 기록 Vccmin이 세 개 중 최악의 것, 즉, 최고 레벨을 요구하는 것일 수 있다. 도 1의 8T(M1 내지 M8)셀은 트랜지스터들(M1-M4), 기록 액세스 트랜지스터들(M5-M6), 및 판독 액세스 트랜지스터들(M7-M8)로 형성된 메모리 셀을 갖는다. 데이터가 (기록 비트 라인들(WRBL, WRBL#)로부터) 셀에 기록될 때 기록 액세스 트랜지스터들(M5-M6)을 턴온하기 위한 기록 워드라인(WWL)이 존재하고, 액세스 트랜지스터(M7)를 턴온하는지 턴오프하는지에 기초하여 셀에 있는 데이터를 판독하기 위해 액세스 트랜지스터(M8)를 턴온하는 기록 워드라인(RDWL)이 존재한다. 또한, 그의 입력(WLIN)의 값에 기초하여 기록 워드라인을 하이 또는 로우로 구동하는 워드라인 구동기(102)(인버터 P1/N1로 형성됨)가 포함된다.

기록 동작을 위해, 기록 비트-라인들(WRBL 및 WRBL#)은 셀에 기록될 데이터에 따라 상보적으로 구동된다. 기록 워드-라인(WWL)은 그 다음 하이로 구동되어, 데이터는 기록 패스 게이트 트랜지스터들(M5 및 M6)을 통해 셀의 상보적인 노드들(complementary nodes)(D# 및 D)에 각각 기록된다. 특히, 셀(M1, M3)에 공급하는 Vccmin 레벨이 내려가면, 불행하게도, 셀에 '0'을 기록할 패스 게이트 트랜지스터(M5 또는 M6)와 그것의 연관된 풀-업 트랜지스터(M1 또는 M3, 각각) 사이에 경합 이슈(contention issue)가 발생할 수 있다.

기록 경합 이슈들을 시정하기 위한 여러 다른 접근법들이 존재한다. 동적 VCC 붕괴(dynamic VCC collapse)는 기록 Vccmin 개선을 제공할 수 있는 기록 어시스트 기술(write assist technique)이다. 그러나, 더 낮은 공급 전압 레벨들에서, VCC 붕괴의 규모(magnitude) 및 지속기간(duration)은 일반적으로 동일한 컬럼 상의 선택되지 않은 셀들의 보유력(retention)으로 인해 제한되어야 한다. 또한, VCC-붕괴 기술들은 주로 기록 경합을 돕지만, 기록 완성 프로세스에 악영향을 줄 수 있다.

워드라인 부스팅(wordline boosting)은 기록 완성 프로세스는 물론 경합을 도울 수 있는 또 다른 기록-어시스트 기술이다. 통합된 충전 펌프 및 레벨 시프터 회로들은 워드라인 부스팅을 제공하는데 사용되고, 이로써 기록 Vccmin이 낮아지게 한다. 불행하게도, 충전 펌프 및 레벨 시프팅 기반 부스팅은 총 전력 절약을 이루기 위해 세심한 설계 및 전력 관리를 요구한다. 따라서, 새로운 접근법들이 바람직할 수 있다.

본 발명의 실시예들은, 제한으로서가 아니라 예로서, 첨부 도면의 도들(figures)에 도시되고, 이 도면에서, 같은 참조 번호들은 유사한 요소들을 지칭한다.
도 1은 기록 워드라인 구동기를 갖는 종래의 메모리 셀을 도시한다.
도 2는 일부 실시예들에 따른 기록 워드라인 부스트 구동기를 갖는 메모리 셀을 도시한다.
도 3은, 도 2에 나타낸 신호들의 일부를 보여주는, 일부 실시예들에 따른, 타이밍 다이어그램이다.
도 4는 일부 실시예들에 따른, 도 2에 도시된 것과 같은 셀들을 포함하는 레지스터 파일 어레이를 도시한다.
도 5는 일부 실시예들에 따른, 부스트 및 워드 라인 기록 인에이블 신호들을 발생하기 위한 회로를 도시한다.
도 6은 일부 실시예들에 따른, 도 5의 회로를 위한 신호들의 일부를 도시하는 타이밍 다이어그램이다.
도 7은 일부 실시예들에 따른, 부스트 및 기록 데이터 인에이블 라우팅과 함께 서브-어레이 평면도(floor-plan)를 도시한다.
도 8은 일부 실시예들에 따른, 서브-어레이 파킹(sub-array parking)을 구현하기 위한 회로를 도시한다.
도 9는 일부 실시예들에 따른 기록 데이터 구동기 회로를 도시한다.
도 10은 일부 추가적인 실시예들에 따른 기록 데이터 구동기 회로를 도시한다.

일부 실시예들에 따르면, 워드라인 부스팅(word line boosting)을 구현하기 위한 방법들 및 회로들이 개시된다. 워드 라인 부스팅은 효과적인 기록-어시스트 기술(write-assist technique)로서 사용될 수 있는데, 특히 더 낮아진 공급 전압들로도, 동일한 컬럼 상의 선택되지 않은 셀들의 보유력에 (있더라도) 크게 악영향을 미치지 않고 이용될 수 있다.

일부 실시예들에서, 기록 워드라인(WWL)은 기록 워드라인으로의 용량성 결합(capacitive coupling)을 사용하여 부스트될 수 있다. 이런 방식으로, WWL 부스팅은 전력에 굶주린 충전 펌프들(power hungry charge pumps) 또는 복잡한 레벨 시프터들(비록 일부 발명의 실시예들에서, 그것들은, 여기에서 가르쳐진 바와 같이, 특정한 설계 문제들에 따라 용량성 부스트 능력과 함께 포함될 수도 있지만)을 필요로 하지 않고 달성될 수 있다. 이미 대부분의 경우에 존재하는 오버랩 커패시턴스, 예컨대, 구동기 및 액세스 FET들 상의 게이트 오버랩 커패시턴스의 일부는, WWL 상에 용량성으로 부스트된 전압을 만드는데 사용될 수 있다.

도 2는 용량성으로 결합된 워드라인 부스팅을 구현하기 위한 기록 워드라인 부스트 구동기(202)를 갖는 메모리 셀을 도시한다. 부스트 구동기는, 도시된 바와 같이 함께 결합된, 전송-게이트(TG1)와 트랜지스터들(N1, P1, 및 P2)을 포함한다. 도 3은, 워드라인 부스트와, 기록 동작을 유발하기(effectuating)위한 신호 타이밍 관계를 도시하는 타이밍 다이어그램이다. 이 실시예에서 구동기 트랜지스터(P1) 및 액세스 트랜지스터들(M5, M6)은 WWL 전압 부스트들을 발생하는데 사용되기 때문에, 그것들에 대한 오버-랩 커패시턴스들(C1, C2)(MOS 트랜지스터들의 고유 기생 부분(inherent parasitic part))이 도시된다. (아래 설명된 바와 같이, 기록 비트 라인 부스트가 구현되는 경우, M5 또는 M6 중 어느 하나는, 두 개의 상보적인 비트 라인들 중 어느 것이 '1'을 기록하느냐에 따라서, 충전 부스트에 기여할 것이라는 것에 주목한다.) 그래서, 도시된 실시예에서, 도시된 커패시터들은 별도의 용량성 컴포넌트들이 아니라, 오히려, 이 실시예에서, 보통 P 또는 N형 MOSFET의 일부인 용량성 요소들을 나타낸다. 따라서, 본 발명의 실시예들은 추가된 커패시턴스 또는 향상된 커패시턴스를 갖는 트랜지스터들의 사용을 배제하지 않지만, 그러한 추가적인 커패시턴스는 많은 설계에서 요구되지 않을 수 있다(요구되지 않을 것이다).

(P-형 트랜지스터라는 용어는 여기에서 P-형 금속 산화물 반도체 전계 효과 트랜지스터, "MOSFET"을 지칭한다는 것에 주목한다. 마찬가지로, N-형 트랜지스터는 N-형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 달리 명시적으로 나타내지 않거나 그것들의 사용의 본질에 의해 규정되지 않는 한, "MOS 트랜지스터", "NMOS 트랜지스터", "N-형 트랜지스터", "P-형 트랜지스터" 또는 "PMOS 트랜지스터"라는 용어들이 사용될 때마다, 그것들은 예시적인 방식으로 사용되고 있다는 것을 인식해야 한다. 그것들은, 단지 몇 가지만 언급하면, 상이한 VT들, 재료 유형들, 절연체의 두께들, 게이트(들) 구성들을 갖는 디바이스들을 포함하는 여러 가지 다른 종류의 MOS 디바이스들을 포괄한다. 게다가, MOS 등으로 구체적으로 지칭되지 않는 한, 트랜지스터라는 용어는 다른 적합한 트랜지스터 유형들, 예컨대, 접합형 전계 효과 트랜지스터, 양극성 접합 트랜지스터, 금속 반도체 FET, 및 MOS 또는 그렇지 않으면, 오늘날 알려지거나 아직 개발되지 않은, 다양한 유형의 3차원 트랜지스터를 포함할 수 있다.)

도 3을 추가로 참조하면, 기록 동작을 위해, WWL 구동기의 입력(WL IN)이 어서트(assert)되어(여기에서는 하이에서 로우로) WWL 노드에서 로우에서 하이로의 전환을 만든다. 이때에, 전송 게이트(TG1)가 온이므로, P1/N1는 효과적으로 인버터 구동기의 역할을 하여, WWL 노드로 하이를 출력한다. 짧은 지연(도 3에서 t₁로 나타냄) 후에, 부스트 신호가 어서트되어(로우, 및 Boost#이 어서트되어(하이) 전송 게이트를 턴오프하고 P2를 턴온하며, 이는 상대적으로 어렵게 P1를 턴오프한다. 전송 게이트가 턴오프되면, N1 또한 오프로 남아있고, 이로써 WWL 노드를 플로트(float)하게 한다. P2를 턴온하고 POUT을 상대적으로 신속하게 하이 레벨(VCC에 접근)까지 올리면, P1으로부터 오버랩 커패스턴스(C1)를 가로지르는 전하의 대부분은 플로팅 WWL 노드에 프로젝트되어(또는 결합되어), 이미 거기에 존재하는 하이 전하에 추가된다. 용량성 부스트로 인한 이러한 상승은 도 3에 나타난 t₂ 간격 내에 WWL 신호로 도시된다.

제2 커패시턴스(예컨대, 액세스 트랜지스터들(M5 및 M6)로부터의 C2# 또는 C2)는 WWL 노드 상의 전압을 더 부스트하는데 사용될 수 있다. 이러한 제2 커패시턴스의 사용을 인에이블하기 위해, WRBL 및 WRBL#(또한 WBL 및 WBL#로서 지칭됨) 둘 다 기록 동작에 앞서 로우로 만들어지고, 그 다음 그들 중 하나(셀에 기록될 값에 따라)는 WWL이 첫 번째 단계(t1)로부터 플로트되고 잠시 후에, 즉, 이 예에서, 부스트 신호가 어서트된 후에, 하이까지 올라간다. 활성 C2 커패시터(어느 것이 하이로 가는지에 의존하여 C2# 또는 C2)로부터 달성된 부스트는 도 3의 t₃ 간격 내에 도시된다. 비트 라인 액세스 트랜지스터들로부터의 이러한 유형의 부스트의 사용은, 동일한 기록-워드라인 상의 모든 셀들이 동시에 기록되는 한, 비트 라인 당 다수의 셀로 확장가능(scalable)할 수 있다.

도 5는 워드라인을 통해, 이를테면, 도 2 및 도 4의 WWL들을 통해, 부스트가능한 기록 동작(boostable write operation)을 구현하기 위한 신호들을 생성하는데 사용될 수 있는 회로를 도시한다. 도시된 실시예에서, 신호 발생 회로는 기록 동작들을 수행하기 위한 부스트 및 기록-데이터-인에이블(WR data EN) 신호들을 발생한다. (Boost# 신호는 인버터를 사용하여 부스트 신호의 오프를 발생시킬 수 있고, 도 2 및 도 4의 회로 다이어그램들에는 도시되지 않지만, WR data EN 신호는 WR 비트 라인들 상의 상보적인 데이터가 셀에 기록되도록 인에이블하는데 사용된 신호이다. 도 9 및 10은 기록 비트 라인들 상의 data/data# 전환에 '0'을 구현하기 위한 두 개의 상이한 회로들을 도시한다.) 도시된 신호 발생 회로는, 기록 동작 디코더 회로(502) 및 WL 구동기(202)에 도시된 바와 같이 결합된, 복제 지연 회로(replica delay circuit; 504)(관련있는 WLL 디코더 로직(502)을 통해 지연을 복제하는), 프로그래머블 지연 회로들(programmable delay circuits; 506, 510), 및 고정된 지연 회로(fixed delay circuit; 508)를 포함한다. 복제 지연 회로(504)는, 도 2로부터의 기록 클록(WR CLK) 신호와 WLIN 신호 사이에서, 관련있는 기록 동작 디코더 게이트들을 통해 지연을 적절하게 모델링(또는 복제)한다. 프로그래머블 지연 회로(506)는 부스트 신호를 어서트하기 전에 충분히 하이 레벨(예컨대, VCC에 접근)에 도달하기 위해 WWL에 대해 추가적인 지연(WWL 구동기(202)의 지연을 고려하여)을 제공하고, 이로써 WWL 노드를 부스트한다. 그래서, 프로그래머블 지연(506)은 도 3 및 6에서 t₁에 대응하는 지연을 제어하는데 사용될 수 있다. 지연 회로(508) 및 프로그래머블 지연 회로(510)는, 상보적인 기록 데이터("1-'0 또는 '0-'1)가 부스트 신호의 어서션(assertion)에 관련된 상보적인 비트 라인들(WRBL, WRBL#)에 적용(또는 거기로 구동)되는 때를 제어하는데 사용된다. 그래서, 지연 요소들(508 및 510)은 도 3 및 도 6에서 지연 t₂을 제어하는데 사용될 수 있다. 도 9 및 10의 회로들과 같은, 임의의 적절한 회로는 상보적인 데이터의 기록에 앞서 비트 라인들(WBL 및 WBL#) 둘 다 로우가 되도록 제어하는데 사용될 수 있다.

이 접근법은, WL IN 또는 WWL 신호들 중 어느 하나 또는 그 둘 다의 오프를 직접 추적하는 것과는 대조적으로, WRITE CLK으로부터 WL IN 신호까지의 지연을 "복제"하기 위해 복제 지연 회로(504)를 사용한다는 점에서 개방형 루프 접근법(open loop approach)으로 간주될 수 있다. 그것은, 상이한 PVT(프로세스, 전압, 온도) 조건들, 편차들 등을 통해 WL 디코더 지연을 추적한다는 점에서 유용하다. 일부 실시예들에서, 제조 테스트 후에, 프로그래머블 지연들(506, 510)에 대한 값들이 식별 및/또는 설정되어 적절한 결과들을 이룰 수 있다. 다른 실시예들에서, 제어 회로는 원하는 동작을 달성하기 위해 값들을 "조정(tweak)"하는데 사용될 수 있다. 이러한 라인들을 따라, 폐쇄형 루프 접근법(closed loop approach) 또한 이용될 수 있다. 성취되는 방법과는 무관하게, 이상적으로, WWL 노드는 그것이 플로트되기 전에 그의 풀 하이 레벨에 도달(또는 적어도 적절하게 접근)해야한다.

도 4는 그들의 WWL들을 구동하기 위해 부스트가능한 워드라인 구동기들(boostable wordline drivers; BD)들(202)을 갖는 MxN 셀들의 어레이를 도시한다. 이 어레이는 임의의 원하는 구성으로 임의의 수의 셀들을 포함할 수 있고, 이 어레이는, 별도로 비활성화(파킹)되고 인에이블될 수 있는, 별도의 서브-어레이들로 구성될 수 있다. 예를 들어, 도 7은 WWL 구동기들 및 기록 인에이블 라우팅을 포함하는 가능한 서브-어레이 레이아웃 "평면도(floor plane)"를 도시하고, 도 8은 특정 서브-어레이 섹터들을 "파킹(parking)"하기 위한 접근법을 도시한다. 특정한 서브-어레이/섹터가 선택되지 않을 때, 그렇지 않으면 사용 중에 있지 않을 때, 각각의 기록 비트 라인들은 '0'(로우) 상태들로 파킹될 수 있다. 이는 선택되지 않은 서브-어레이들에서의 기록 비트 라인 스위칭으로 인해 동적 전력을 절약한다. 또한, 로우 상태들에서 파킹하는 이러한 BL은, '1' 상태로 파킹하는 것에 비해, 그렇지 않으면 "1"(하이 레벨)을 갖는 WWL들과 비트 라인들 사이의 액세스 트랜지스터들에서 게이트 누설(gate leakage)을 저지한다(impede).

전술한 설명에서, 수많은 구체적인 상세들이 명시되었다. 그러나, 본 발명의 실시예들은 이러한 구체적인 상세없이 실행될 수 있다는 것이 이해된다. 예를 들어, 8T 메모리 셀이 도시되고 설명되지만, 워드라인, 특히, 데이터를 거기에 기록하기 위한 별도의 워드라인을 사용하는 임의의 메모리 셀 구조는, 여기에서 논의된 부스트 기술들을 이용할 수 있다. 그래서, 단지 몇 가지만 언급하면, 소위 4T 및 6T 셀들이 또한 부스트 기술과 함께 사용될 수 있다. 유사하게, 상이한 실시예들은 여기 설명된 본 발명의 특징들의 일부 또는 전부를 포함할 수 있다. 예를 들어, 부스트는 부스트가능한 구동기로부터, 액세스 트랜지스터 부스트로부터, 또는 부스트가능한 구동기와 액세스 트랜지스터 부스터 둘 다로부터 얻어질 수 있다.

경우에 따라, 잘 알려진 회로들, 구조들 및 기술들은 설명의 이해를 모호하게 하지 않기 위해 자세히 제시되지 않을 수 있다. 이를 염두에 두면, "하나의 실시예", "일 실시예", "예시적인 실시예", "다양한 실시예" 등과 같은 언급들은, 그렇게 설명된 본 발명의 실시예(들)이 특정한 특징들, 구조들, 또는 특성들을 포함할 수 있다는 것을 나타내지만, 모든 실시예가 반드시 특정한 특징들, 구조들, 또는 특성들을 포함할 필요는 없다. 또한, 일부 실시예들은 다른 실시예들에 대해 설명된 특징들의 일부나 전부를 가질 수도 있고 그들을 전혀 갖지 않을 수도 있다.

전술한 설명 및 다음의 청구항들에서, 다음의 용어들은 다음과 같이 해석되어야 한다: "결합된(coupled)" 및 "접속된(connected)"이라는 용어들은, 그들의 파생어들과 함께, 사용될 수 있다. 이러한 용어들은 서로에 대해 동의어로서 의도된 것이 아니라는 것이 이해되어야 한다. 오히려, 특정한 실시예들에서, "접속된"은, 두 개 이상의 요소들이 서로 직접 물리적 또는 전기적 접촉에 있다는 것을 나타내는데 사용된다. "결합된"은, 두 개 이상의 요소들이 서로 협력(co-operate) 또는 상호작용한다는 것을 나타내는데 사용되지만, 그들은 직접 물리적 또는 전기적 접촉에 있을 수도 있고 아닐 수도 있다.

용어 "PMOS 트랜지스터"는 P-형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 마찬가지로, "NMOS 트랜지스터"는 N-형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 달리 명시적으로 나타내거나 그들의 사용의 본질에 의해 규정되지 않는 한, "MOS 트랜지스터", "NMOS 트랜지스터" 또는 "PMOS 트랜지스터"라는 용어들이 사용될 때마다, 그들은 예시적인 방식으로 사용되고 있다는 것이 이해되어야 한다. 그들은, 단지 몇 가지만 언급하면, 상이한 VT들, 재료 유형들, 절연체 두께들, 게이트(들) 구성들을 갖는 디바이스들을 포함하는 여러 가지 다른 종류의 MOS 디바이스들을 포괄한다. 게다가, MOS 등으로 구체적으로 지칭되지 않는 한, 트랜지스터라는 용어는 다른 적합한 트랜지스터 유형들, 예컨대, 접합형 전계 효과 트랜지스터, 양극성 접합 트랜지스터, 금속 반도체 FET, 및 MOS 또는 그렇지 않으면, 오늘날 알려지거나 아직 개발되지 않은, 다양한 유형의 3 차원 트랜지스터들을 포함할 수 있다.

본 발명은 설명된 실시예들로 제한되지 않지만, 첨부된 청구항들의 사상 및 범주 내에서 수정 및 변경으로 실행될 수 있다. 예를 들어, 본 발명은 모든 유형의 반도체 집적 회로("IC") 칩들과 함께 사용하기 위해 적용가능하다는 것이 이해되어야 한다. 이러한 IC 칩들의 예는 프로세서, 컨트롤러, 칩 셋 컴포넌트, 프로그래머블 로직 어레이(PLA), 메모리 칩, 네트워크 칩 등을 포함하지만 이로 제한되지 않는다.

도면의 일부에서, 신호 컨덕터 라인들이 라인들로 표현된다는 것이 이해되어야 한다. 더 많은 구성성분 신호 경로들(constituent signal paths)을 나타내기 위해 일부는 더 두꺼울 수 있고, 구성성분 신호 경로들의 번호를 나타내기 위해 번호 라벨을 가질 수 있고, 및/또는 주요 정보 흐름 방향을 나타내기 위해 하나 이상의 단부들에 화살표들을 가질 수 있다. 이것은, 그러나, 제한 방식으로 해석되어서는 안된다. 오히려, 이렇게 추가된 상세는 회로의 더 쉬운 이해를 촉진하기 위해 하나 이상의 예시적인 실시예들과 관련하여 사용될 수 있다. 임의의 표현된 신호 라인들은, 추가적인 정보를 갖든 아니든, 사실상 다수의 방향으로 이동할 수 있는 하나 이상의 신호를 포함할 수 있고, 임의의 적절한 유형의 신호 체계로 구현, 예컨대, 차동 쌍들(differential pairs), 광 섬유 라인들, 및/또는 단일-종단 라인들(single-ended lines)로 구현된 디지털 또는 아날로그 라인들일 수 있다.

본 발명은 동일한 것으로 제한되지 않지만, 예시적인 크기들/모델들/값들/범위들이 주어질 수 있다는 것이 이해되어야 한다. 제조 기술들(예컨대, 포토리소그래피)이 시간이 지남에 따라 성숙됨에 따라, 더 작은 크기의 디바이스들이 제조될 수 있을 것으로 기대된다. 또한, IC 칩들 및 다른 컴포넌트들에 대한 잘 알려진 전력/접지 접속들은, 도시 및 논의를 간단하게 하기 위해, 그리고 본 발명을 모호하게 하지 않기 위해, 도면들에 도시될 수도 있고 도시되지 않을 수도 있다. 또한, 배열들은, 본 발명을 모호하게 하는 것을 피하기 위해, 그리고 또한 이러한 블록도 배열들의 구현에 대한 구체적인 내용들은 본 발명이 구현될 플랫폼에 매우 의존적이라는, 즉, 이러한 구체적인 내용들은 당업자의 이해의 범위(purview) 내에 잘 있어야 한다는 사실의 관점에서, 블록도 형태로 도시될 수 있다. 특정 상세들(예컨대, 회로들)이 본 발명의 예시적인 실시예들을 설명하기 위해 명시되지만, 본 발명은 이러한 특정 상세 없이, 또는 그들의 변형으로 실행될 수 있다는 것이 당업자에게 명백해야 한다. 설명은 따라서 제한 대신 실례가 되는 것으로 간주될 수 있다.

Claims (19)

1. 워드라인 상의 메모리 셀들; 및
   상기 워드라인에 결합된 구동기 회로 - 상기 구동기 회로는, 디어서트된 상태(deasserted state)를 위해 상기 워드라인을 접지 기준(ground reference)에 결합하고, 초기에 상기 워드라인을 전원 기준(supply reference)에 결합하며, 그 다음, 기록 동작을 위해 상기 워드라인을 플로트하여 상기 워드라인을 용량성으로 부스트함 -
   를 포함하는 장치.
2. 제1항에 있어서, 상기 구동기는 P형 및 N형 트랜지스터로 형성된 인버터를 포함하는 장치.
3. 제2항에 있어서, 상기 인버터는 상기 워드라인에 접속된 출력을 갖고, 상기 출력이 플로팅 상태에 있을 수 있도록, 상기 P형 및 N형 트랜지스터는 스위치를 통해 서로 제어가능하게 결합된 입력들을 갖는 장치.
4. 제3항에 있어서, 상기 스위치는 N형 및 P형 트랜지스터로 형성된 패스 게이트(pass gate)인 장치.
5. 제1항에 있어서, 상기 메모리 셀들은 데이터를 기록 및 판독하기 위한 별도의 비트 라인들 및 워드라인들을 갖는 레지스터 파일 셀들을 포함하는 장치.
6. 제5항에 있어서, 상기 메모리 셀들은 8T 셀들인 장치.
7. 제1항에 있어서, 상기 메모리 셀들은 6T 정적 랜덤 액세스 메모리 셀들을 포함하는 장치.
8. 제1항에 있어서, 액세스 트랜지스터들을 통해 상기 메모리 셀들에 결합되는 상보적인 기록 비트 라인 쌍들을 더 포함하고, 데이터가 셀에 기록되기 전에, 상보적인 비트 라인 쌍에 있는 각각의 비트 라인에 로우(low) 값들이 적용되는 장치.
9. 제1항에 있어서, 상기 워드라인이 플로트될 때를 제어하기 위한 신호 발생기 회로를 포함하고, 상기 신호 발생기 회로는 프로그래머블 지연(programmable delay)을 포함하는 장치.
10. 액세스 트랜지스터들을 턴온하기 위해 워드라인에 제어가능하게 결합되는 제1 및 제2 액세스 트랜지스터를 통해 제1 및 제2 상보적인 비트 라인에 결합된 셀을 갖는 메모리에서, 상기 셀에 데이터를 기록하기 위해 상기 워드라인으로의 전하를, 상기 제1 및 제2 액세스 트랜지스터 중 하나를 통해, 용량성으로 결합하기 위하여, 상기 비트 라인들에 데이터를 배치하기 전에 상기 비트 라인들을 방전하는 단계
    를 포함하는 방법.
11. 제10항에 있어서, 부스트가능한 구동기로부터, 상기 액세스 트랜지스터들을 턴온하기 위해 상기 워드라인을 하이로 구동할 때 상기 워드라인 상에 추가적인 전하를 부스트하는 단계를 포함하는 방법.
12. 제11항에 있어서, 제어가능한 지연 회로를 사용하여 추가적인 전하를 제공하기 위해 상기 부스트가능한 구동기를 제어하는 단계를 포함하는 방법.
13. 제10항에 있어서, 상기 제1 및 제2 비트 라인 둘 다에 대해 로우 레벨들을 적용하여 로우 활동성 모드(low activity mode) 동안 상기 셀을 파킹하는 단계(parking)를 포함하는 방법.
14. 액세스 트랜지스터들을 통해 복수의 셀이 결합된 워드라인을 갖는 프로세서; 및
    상기 액세스 트랜지스터들을 턴오프하기 위해 제1 상태를 적용하고, 상기 액세스 트랜지스터들을 적어도 부분적으로 턴온하기 위해 제2 상태를 적용하고, 상기 액세스 트랜지스터들을 추가로 턴온하기 위해 제3 상태를 적용하기 위해, 상기 워드라인에 접속된 워드라인 구동기 회로 - 상기 제2 및 제3 상태는 상기 셀들에 데이터를 기록하기 위해 입력됨 -
    를 포함하는 칩.
15. 제14항에 있어서, 상기 셀은 8T 셀인 칩.
16. 제14항에 있어서, 상기 워드라인은 상기 셀에 데이터를 기록하기 위해 상기 액세스 트랜지스터들을 활성화하기 위한 기록 워드라인인 칩.
17. 제14항에 있어서, 상기 구동기는 상기 제1 상태 동안 로우 기준에 상기 워드라인을 결합하는 제1 트랜지스터, 및 상기 제2 상태 동안 하이 기준에 상기 워드라인을 결합하는 제2 트랜지스터를 포함하고, 상기 제3 상태 동안 상기 워드라인을 플로트하기 위해 상기 제1 및 제2 트랜지스터 둘 다 그들의 기준들로부터 결합해제되는(decoupled) 칩.
18. 제17항에 있어서, 상기 제3 상태 동안 상기 제1 및 제2 트랜지스터가 결합해제되도록 하기 위해 상기 제1 및 제2 트랜지스터에 결합된 프로그래머블 지연 회로를 포함하는 칩.
19. 제14항에 있어서, 상기 셀은 상기 프로세서에서 레지스터 파일을 구현하는 복수의 셀의 일부인 칩.

Images