KR20200067634A - 가변적인 슈미트 트리거 특성의 정전기 보호 회로 - Google Patents

가변적인 슈미트 트리거 특성의 정전기 보호 회로 Download PDF

Info

Publication number
KR20200067634A
KR20200067634A KR1020180154695A KR20180154695A KR20200067634A KR 20200067634 A KR20200067634 A KR 20200067634A KR 1020180154695 A KR1020180154695 A KR 1020180154695A KR 20180154695 A KR20180154695 A KR 20180154695A KR 20200067634 A KR20200067634 A KR 20200067634A
Authority
KR
South Korea
Prior art keywords
rail
circuit
voltage
node
branch
Prior art date
Application number
KR1020180154695A
Other languages
English (en)
Inventor
전주호
박진희
권혁준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180154695A priority Critical patent/KR20200067634A/ko
Priority to US16/432,962 priority patent/US11095121B2/en
Priority to CN201910715862.5A priority patent/CN111277260B/zh
Publication of KR20200067634A publication Critical patent/KR20200067634A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/005—Circuit means for protection against loss of information of semiconductor storage devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H1/00—Details of emergency protective circuit arrangements
    • H02H1/0007—Details of emergency protective circuit arrangements concerning the detecting means
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

Abstract

가변적인 슈미트 트리거 특성의 정전기 보호 회로가 개시된다. 정전기 보호 회로는 슈미트 트리거 회로를 이용하여 과전압에 대하여 집적 회로를 보호한다. 슈미트 트리거 회로는 전원 레일과 접지 레일 사이에 브릿지되는 제1 및 제2 브랜치들을 포함하고, 제2 브랜치가 제1 브랜치에 병렬 연결되는 경우 좁은 히스테리시스 폭으로 동작되고, 제2 브랜치가 제1 브랜치에 병렬 연결되지 않는 경우 넓은 히스테리시스 폭으로 동작된다. 정전기 보호 회로는 전원 레일로 약한 과전압이 인가될 때 전원 레일과 접지 레일 사이를 좁은 히스테리시스 폭 동안 도통시켜 전원 레일의 과전압을 방전시키고, 전원 레일로 센 과전압이 인가될 때 넓은 히스테리시스 폭 동안 도통시켜 전원 레일의 과전압을 방전시킨다.

Description

가변적인 슈미트 트리거 특성의 정전기 보호 회로 {Variable schmitt trigger-configured ESD (Electrostatic Discharge) protection circuit}
본 발명은 반도체 장치에 관한 것으로서, 과전압 조건(overvoltage condition)에 따라 가변적인 슈미트 트리거 특성을 갖는 ESD 보호 회로에 관한 것이다.
ESD는 순간적인 과도 전압(large voltage transients)의 잠재적인 파괴성(potentially destructive effects)을 수반한다. ESD에 대비하여 집적 회로들을 보호하기 위하여, 전원 레일에 연결된 클램핑 회로(power supply rail-coupled clamping circuit)와 같은 트랜지언트 트리거드(transient triggered) ESD 보호 회로가 다양한 형태로 제공된다.
클램핑 회로는 전원 레일과 접지 레일 사이에 직렬 연결되는 저항과 커패시터, 그리고 스위칭 소자로 구성될 수 있다. 감지된 ESD 펄스가 저항과 커패시터를 통해 커플링되고 스위칭 소자가 턴온되면, 클램핑 회로 양단에 인가되는 전압은 미리 정해진 허용 가능한 값(preset tolerable value)으로 클램프된다. 마침내, 커패시터가 전원 레일과 접지 레일 사이의 전압으로 차지되면, 클램핑 회로는 턴오프된다.
클램핑 회로의 저항과 커패시터의 값 즉, RC 시정수(time constant)와 스위칭 특성은, 클램핑 회로가 얼마나 오랫동안 턴온되는지를 제어한다. RC 시정수는 ESD 펄스 전체를 방전시키기에 충분한 시간 동안 클램핑 회로가 턴온될 수 있도록 설계되는 것이 전형적이다.
그런데, 클램핑 회로의 RC 시정수를 크게 하려면 저항과 커패시터의 크기를 크게 해야 하므로, 반도체 장치의 칩 사이즈가 증가되는 문제가 야기된다. 또한, 반도체 장치의 노멀 동작 동안에 빠른 전압 천이(rapid voltage transitions)가 클램핑 회로 양단에 나타날 수 있는데, RC 시정수가 너무 크면 빠른 전압 천이 피크에 의해 클램핑 회로가 턴온될 수 있어서 노멀 동작 중 원치 않는 문제가 생길 수 있다. 더욱이, 클램핑 회로의 트리거 임계값(triggering threshold) 근처에서 노이즈에 민감하여 클램핑 회로가 턴온과 턴오프를 반복하는 오실레이션 문제가 생길 수 있다.
본 발명의 목적은 과전압 조건에 대하여 집적 회로를 보호하는 방법, 가변적인 트리거 특성을 갖는 슈미트 트리거 회로 및 정전기 보호 회로를 제공하는 데 있다.
본 발명의 실시예들에 따른 과전압 조건에 대하여 집적 회로를 보호하는 방법은, 집적 회로에 연결된 전원 레일로 인가되는 과전압 조건에 영향을 받는 신호 단자의 전압 레벨을 모니터링하는 단계, 신호 단자의 전압 레벨이 기준 전압 이하인 약한 과전압 상태일 때 집적 회로 양단의 전원 레일과 접지 레일 사이를 제1 펄스 폭 동안 도통시켜 전원 레일의 과전압 조건을 방전시키기는 단계, 그리고 신호 단자의 전압 레벨이 기준 전압을 초과하는 센 과전압 상태일 때 집적 회로 양단의 전원 레일과 접지 레일 사이를 제1 펄스 폭보다 긴 제2 펄스 폭 동안 도통시켜 전원 레일의 과전압 조건을 방전시키기는 단계를 포함한다.
본 발명의 실시예들에 따른 가변적인 트리거 특성을 갖는 슈미트 트리거 회로는, 전원 레일과 접지 레일 사이에 브릿지되고 입력 노드와 출력 노드 사이에 연결되는 제1 브랜치, 전원 레일과 접지 레일 사이에 브릿지되고 제1 제어 신호에 응답하여 입력 노드와 출력 노드 사이에 선택적으로 연결되는 제2 브랜치, 제1 및 제2 브랜치가 연결된 제1 연결 노드에 연결되고 출력 노드의 전압 레벨에 응답하여 제1 연결 노드를 접지 전압으로 구동하는 제1 PMOS 트랜지스터, 그리고 제1 및 제2 브랜치가 연결된 제2 연결 노드에 연결되고 출력 노드의 전압 레벨에 응답하여 제2 연결 노드를 전원 전압으로 구동하는 제1 NMOS 트랜지스터를 포함하고, 제2 브랜치가 제1 브랜치에 병렬 연결되는 유무에 따라 슈미트 트리거 회로의 히스테리시스 폭이 가변된다.
본 발명의 실시예들에 따른 정전기 보호 회로는, 전원 레일과 접지 레일 사이에 연결되고 전원 레일로 인가되는 과전압을 감지하는 클램핑 회로, 전원 레일과 접지 레일 사이에 연결되고 클램핑 회로의 출력 및 과전압에 의해 발생되는 제1 제어 신호에 응답하여 가변적인 트리거 특성을 갖는 슈미터 트리거 회로, 그리고 전원 레일과 접지 레일 사이에 연결되고 슈미트 트리거 회로의 출력에 응답하여 과전압에 상응하는 전류를 접지 레일로 방전시키는 스위칭 회로를 포함한다.
본 발명에 따르면, 전원 레일로 인가되는 과전압 조건이 상대적으로 센 경우, 슈미트 트리거 회로의 히스테리시스 특성이 길어지고 긴 히스테리시스 폭에 상응하는 동안에 과전압을 VSS 레일로 충분히 방전시킴에 따라, 집적 회로를 보호할 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 설명하는 블록도이다.
도 2는 도 1의 ESD 모니터링 회로를 설명하는 제1 예의 회로 다이어그램이다.
도 3은 도 1의 ESD 보호 회로를 설명하는 회로 다이어그램이다.
도 4 및 도 5는 도 3의 슈미트 트리거 회로를 설명하는 제1 예의 회로 다이어그램과 동작 그래프이다.
도 6 및 도 7은 도 4의 슈미트 트리거 회로의 동작을 설명하는 파형도들이다.
도 8은 도 1의 ESD 모니터링 회로를 설명하는 제2 예의 회로 다이어그램이다.
도 9 및 도 10은 도 3의 슈미트 트리거 회로를 설명하는 제2 예의 회로 다이어그램과 동작 그래프이다.
도 11은 본 발명의 실시예들에 따른 가변적인 슈미트 트리거 특성의 ESD 보호 회로를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 가변적인 슈미트 트리거 특성의 ESD 보호 회로를 포함하는 메모리 장치를 모바일 장치에 응용한 예를 나타내는 블록도이다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 설명하는 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 반도체 장치(100)의 기능 및/또는 성능에 따라 전반적인 동작을 수행하는 집적 회로(110)와, ESD 펄스 상태들에 대응하여 집적 회로(110)를 보호하는 ESD 모니터링 회로(120) 및 ESD 보호 회로(130)를 포함한다. 집적 회로(110)는 전원(VDD) 단자에 연결된 VDD 레일(10)과 접지(VSS) 단자에 연결된 VSS 레일(20)에 연결되어 작동된다(powered). 집적 회로(110)는 제1 신호 단자(30)와 제2 신호 단자(40)로 입력 및/또는 출력되는 신호들에 응답하여 동작될 수 있다. 제1 신호 단자(30)와 제2 신호 단자(40) 각각과 VDD 레일(10) 및 VSS 레일(20) 사이에는 역방향 연결된(reverse-connected) 보호 다이오드들(D1/D2, D3/D4)이 연결된다.
VDD 레일(10)과 VSS 레일(20) 사이에는 과도 전압(voltage transients) 또는 ESD 펄스 전압(V(ESD)에 대해 집적 회로(110)를 보호하기 위한 ESD 보호 회로(130)가 연결된다. ESD 보호 회로(130)는 ESD 모니터링 회로(120)에서 출력되는 제1 및 제2 제어 신호들(DSC/DSCB)에 응답하여 VDD 레일(10)과 VSS 레일(20) 양단의 전압이 미리 정해진 허용 가능한 값으로 클램프되도록 동작한다. ESD 보호 회로(130)는 VDD 레일(10)로 인가되는 ESD 펄스 전압(V(ESD))에 상응하는 전류를 VSS 레일(20)로 방전시키는 동작을 수행한다.
ESD 모니터링 회로(120)는 제1 신호 단자(30)에 연결되고, 제1 신호 단자(30)의 전압 레벨에 따라 제1 및 제2 제어 신호들(DSC/DSCB)을 출력할 수 있다. 제1 신호 단자(30)는 반도체 장치(100)에 구비되는 복수개의 신호 단자들 중에서 ESD에 민감한(sensitive) 신호가 인가되는 터미널로 설정될 수 있다. 예를 들면, 제1 신호 단자(30)는 데이터 입출력 신호(DQ) 터미널들 중 하나일 수 있다. ESD 모니터링 회로(120)는 VDD 레일(10)로 ESD 펄스 전압(V(ESD))이 인가될 때 제1 신호 단자(30)에서 발생되는(occurred) 전압 레벨을 모니터링하여 제1 및 제2 제어 신호들(DSC/DSCB)을 출력할 수 있다. 실시예에 따라, 제1 신호 단자(30)는 ESD를 감지하는 별도의 신호 단자일 수 있다.
본 실시예에서, ESD 모니터링 회로(120)와 ESD 보호 회로(130)가 분리된 것으로 설명하고 있으나, 이에 한정되지 않고 ESD 보호 회로(130)에 ESD 모니터링 회로(120)가 포함될 수 있다.
도 2는 도 1의 ESD 모니터링 회로를 설명하는 제1 예의 회로 다이어그램이다.
도 2를 참조하면, ESD 모니터링 회로(120)는 비교기(210)와 인버터(220)를 포함한다. 비교기(210)는 기준 전압(Vm)과 제1 신호 단자(30)의 전압(V(PAD1))을 비교하고, 비교 결과로서 제1 제어 신호(DSC)를 출력할 수 있다. 기준 전압(Vm)은 집적 회로(110) 내부의 전압 발생부에서 제공될 수 있다. 인버터(220)는 제1 제어 신호(DSC)를 입력하여 제2 제어 신호(DSCB)를 출력할 수 있다. 제1 제어 신호(DSC)와 제2 제어 신호(DSCB)는 상보적인 로직 레벨을 갖는다.
반도체 장치(100)가 파워-업 될 때 기본(default) 설정으로서, 기준 전압(Vm) 레벨은 제1 신호 단자(30)의 전압(V(PAD1)) 레벨 보다 높게 설정될 수 있다. 이에 따라, 제1 제어 신호(DSC)는 로직 로우 레벨이 되고, 제2 제어 신호(DSCB)는 로직 하이 레벨이 될 수 있다. 다만, 이는 예시에 불과할 뿐 제1 제어 신호(DSC)와 제2 제어 신호(DSCB) 각각은 반대의 로직 레벨로 기본 설정될 수 있다.
VDD 레일(10)로 과도 전압이 인가될 수 있다. 그런데, ESD 모니터링 회로(120)의 제1 신호 단자(30)의 전압(V(PAD1)) 레벨은 기준 전압(Vm) 레벨 보다 낮게 발생될 수 있다. 즉, VDD 레일(10)로 상대적으로 약한 ESD 전압 조건이 생길 수 있다. 이 경우, 제1 제어 신호(DSC)는 로직 로우 레벨로 유지되고, 제2 제어 신호(DSCB)는 로직 하이 레벨로 유지될 수 있다. 본 실시예에서, VDD 레일(10)로 과도 전압이 인가되었지만, 제1 제어 신호(DSC)는 로직 로우 레벨로 유지되고 제2 제어 신호(DSCB)는 로직 하이 레벨로 유지되는 상태를 약한 과도 전압 상태라고 칭한다.
VDD 레일(10)로 상대적으로 센 과도 전압 또는 ESD 전압 조건이 생기는 경우, 즉 VDD 레일(10)로 ESD 펄스 전압(V(ESD))이 인가될 때, ESD 펄스 전압(V(ESD))의 영향으로 제1 신호 단자(30)의 전압(V(PAD1)) 레벨이 상승할 수 있다. 상승된 제1 신호 단자(30)의 전압(V(PAD1)) 레벨이 기준 전압(Vm) 레벨 보다 높아지면, 제1 제어 신호(DSC)는 로직 로우 레벨에서 로직 하이 레벨로 변경되고, 제2 제어 신호(DSCB)는 로직 하이 레벨에서 로직 로우 레벨로 변경될 수 있다.
도 3은 도 1의 ESD 보호 회로를 설명하는 회로 다이어그램이다.
도 3을 참조하면, ESD 보호 회로(130)는 VDD 레일(10)과 VSS 레일(20) 사이에 연결되는 클램프 회로(310)와 스위칭 회로(330)를 포함한다. 클램프 회로(310)와 스위칭 회로(330) 사이에는 슈미트 트리거 회로(320)가 연결된다.
클램프 회로(310)는 VDD 레일(10)과 VSS 레일(20) 사이에 직렬 연결되는 저항(R)과 커패시터(C)를 포함한다. 클램핑 회로(310)는 VDD 레일(10)과 VSS 레일(20) 사이의 전압이 미리 정해진 허용 가능한 값, 즉 VDD 전압 레벨로 클램프되도록 한다.
클램프 회로(310)의 동작에서, VDD 레일(10)로 ESD 펄스 전압(V(ESD))이 인가되지 않으면, 저항(R)과 커패시터(C) 사이의 제1 연결 노드(NA)는 VDD 전압 레벨을 갖는다. 그런데, VDD 레일(10)로 ESD 펄스 전압(V(ESD))이 인가되면, 커패시터(C)가 순간적으로 단락(short)될 수 있다. 이에 따라, 제1 연결 노드(NA)에 차지되어 있던 전하들은 VSS 전압으로 방전되어, 제1 연결 노드(NA)의 전압 레벨은 VSS 전압 레벨로 천이한다. 제1 연결 노드(NA)는 클램프 회로(310)의 출력이되고 슈미트 트리거 회로(320)에 연결된다.
슈미트 트리거 회로(320)는 제1 연결 노드(NA)와 제2 연결 노드(NB) 사이에 연결된다. 슈미트 트리거 회로(320)는 ESD 모니터링 회로(120)에서 출력되는 제1 및 제2 제어 신호들(DSC/DSCB)에 응답하여 제1 연결 노드(NA)의 전압에 대해 가변적인 트리거 특성을 갖는다.
스위칭 회로(330)는 VDD 레일(10)로 인가되는 ESD 펄스 전압(V(ESD))에 상응하는 전류를 VSS 레일(20)로 방전시킬 수 있다. 스위칭 회로(330)는 VDD 레일(10)과 VSS 레일(20) 사이에 연결되는 NMOS 트랜지스터(332)로 구현될 수 있다. NMOS 트랜지스터(332)의 게이트는 슈미트 트리거 회로(320)의 출력 노드인 제2 연결 노드(NB)에 연결된다.
도 4 및 도 5는 도 3의 슈미트 트리거 회로를 설명하는 제1 예의 회로 다이어그램과 동작 그래프이다.
도 4를 참조하면, 슈미트 트리거 회로(320)는 VDD 레일(10)과 VSS 레일(20) 사이에 브릿지되는 제1 브랜치(410) 및 제2 브랜치(420), 그리고 VSS 레일(20)에 연결되는 제3 PMOS 트랜지스터(P3)와 VDD 레일(10)에 연결되는 제3 NMOS 트랜지스터(N3)를 포함한다.
제1 브랜치(410)는 VDD 레일(10)과 VSS 레일(20) 사이에 직렬 연결되는 제1 및 제2 PMOS 트랜지스터들(P1, P2)과 제1 및 제2 NMOS 트랜지스터들(N1, N2)을 포함할 수 있다. 제1 및 제2 PMOS 트랜지스터들(P1, P2)과 제1 및 제2 NMOS 트랜지스터들(N1, N2)의 게이트들은 클램프 회로(310)의 제1 연결 노드(NA)에 연결된다. 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2) 사이의 제3 연결 노드(NC)는 제3 PMOS 트랜지스터(P3)에 연결되고, 제1 NMOS 트랜지스터(N1)와 제2 NMOS 트랜지스터(N2) 사이의 제4 연결 노드(ND)는 제3 NMOS 트랜지스터(N3)에 연결된다. 제2 PMOS 트랜지스터(P2)와 제1 NMOS 트랜지스터(N1) 사이의 접속점은 제2 연결 노드(NB)로서 슈미터 트리거 회로(320)의 출력이 된다.
제3 PMOS 트랜지스터(P3)는 제3 연결 노드(NC)와 VSS 레일(20) 사이에 연결되고, 그 게이트는 제2 연결 노드(NB)에 연결된다. 제3 NMOS 트랜지스터(N3)는 제4 연결 모드(ND)와 VDD 레일(10) 사이에 연결되고, 그 게이트도 제2 연결 노드(NB)에 연결된다.
슈미터 트리거 회로(320)에서, 제1 브랜치(410)와 제3 PMOS 및 NMOS 트랜지스터들(P3, N4)의 동작은 다음과 같다.
먼저, 클램프 회로(310, 도 3)에서 출력되는 제1 연결 노드(NA)의 전압 레벨이 VDD 전압 레벨이라고 가정하자. 제1 연결 노드(NA)의 VDD 전압 레벨에 응답하여 제1 및 제2 PMOS 트랜지스터들(P1, P2)은 턴오프되고 제1 및 제2 NMOS 트랜지스터들(N1, N2)이 턴온되어, 제2 연결 노드(NB)는 VSS 전압 레벨을 갖는다. 제2 연결 노드(NB)의 VSS 전압 레벨에 응답하여 제3 PMOS 트랜지스터(P3)가 턴온되어, 제3 연결 노드(NC)는 VSS 전압 레벨이 된다.
여기에서, 제2 PMOS 트랜지스터(P2)의 소스인 제3 연결 노드(NC)와 제2 PMOS 트랜지스터(P2)의 드레인인 제2 연결 노드(NB)의 전위는 VSS 전압 레벨로 동일하다. 이 때, 제1 연결 노드(NA)의 전압 레벨이 VDD 전압 레벨에서 점점 감소하여 제1 트리거 레벨(VTLa, 도 5)로 까지 낮아지더라도 제2 PMOS 트랜지스터(P2)는 턴오프 상태를 유지하므로, 제2 연결 노드(NB)는 VSS 전압 레벨을 유지할 수 있다.
제1 트리거 레벨(VTLa)은 제2 PMOS 트랜지스터(P2)와 제3 PMOS 트랜지스터(P3)의 크기 조정에 의해 결정될 수 있다. 예를 들어, 제2 PMOS 트랜지스터(P2)의 크기와 제3 PMOS 트랜지스터(P3)의 크기를 비교하였을 때, 제3 PMOS 트랜지스터(P3)의 크기가 제2 PMOS 트랜지스터(P2)의 크기 보다 상대적으로 크면 제1 트리거 레벨(VTLa)은 낮아지고, 제2 PMOS 트랜지스터(P2)의 크기가 제3 PMOS 트랜지스터(P3)의 크기 보다 상대적으로 크면 제1 트리거 레벨(VTLa)은 제3 트리거 레벨(VTLb)쪽으로 높아지는 경향을 가질 수 있다.
다음으로, 클램프 회로(310, 도 3)에서 출력되는 제1 연결 노드(NA)의 전압 레벨이 VSS 전압 레벨이라고 가정하자. 제1 연결 노드(NA)의 VSS 전압 레벨에 응답하여 제1 및 제2 NMOS 트랜지스터들(N1, N2)은 턴오프되고 제1 및 제2 PMOS 트랜지스터들(P1, P2)이 턴온되어, 제2 연결 노드(NB)는 VDD 전압 레벨을 갖는다. 제2 연결 노드(NB)의 VDD 전압 레벨에 응답하여 제3 NMOS 트랜지스터(N3)가 턴온되어, 제4 연결 노드(ND)는 VDD 전압 레벨이 된다.
여기에서, 제1 NMOS 트랜지스터(N1)의 소스인 제4 연결 노드(ND)와 제1 NMOS 트랜지스터(N1)의 드레인인 제2 연결 노드(NB)의 전위는 VDD 전압 레벨로 동일하다. 이 때, 제1 연결 노드(NA)의 전압 레벨이 VSS 전압 레벨에서 점점 증가하여 제2 트리거 레벨(VTHa, 도 5)로 까지 높아지더라도 제1 NMOS 트랜지스터(N1)는 턴오프 상태를 유지하므로, 제2 연결 노드(NB)는 VDD 전압 레벨을 유지할 수 있다.
제2 트리거 레벨(VTHa)은, 제1 NMOS 트랜지스터(N1)와 제3 NMOS 트랜지스터(N3)의 크기 조정에 의해 결정될 수 있다. 예를 들어, 제1 NMOS 트랜지스터(N1)의 크기와 제3 NMOS 트랜지스터(N3)의 크기를 비교하였을 때, 제3 NMOS 트랜지스터(N3)의 크기가 제1 NMOS 트랜지스터(N1)의 크기 보다 상대적으로 크면 제2 트리거 레벨(VTHa)은 높아지고, 제1 NMOS 트랜지스터(N1)의 크기가 제3 NMOS 트랜지스터(N3)의 크기 보다 상대적으로 크면 제2 트리거 레벨(VTHa)은 제4 트리거 레벨(VTLb) 쪽으로 낮아지는 경향을 가질 수 있다.
제2 브랜치(420)는 제1 브랜치(410)와 제3 PMOS 및 NMOS 트랜지스터들(P3, N3)에 의해 결정되는 제1 및 제2 트리거 레벨들(VTLa, VTHa)을 제3 및 제4 트리거 레벨들(VTLb. VTHb)로 변경시키기 위하여 이용될 수 있다. 이와 반대로, 제2 브랜치(420)는 제3 및 제4 트리거 레벨들(VTLb. VTHb)을 제1 및 제2 트리거 레벨들(VTLa, VTHa)로 변경시키기 위하여 이용될 수 있다.
제2 브랜치(420)는 VDD 레일(10)과 VSS 레일(20) 사이에 직렬 연결되는 제4 및 제5 PMOS 트랜지스터들(P4, P5)과 제4 및 제5 NMOS 트랜지스터들(N4, N5)을 포함할 수 있다. 제4 PMOS 트랜지스터(P4)의 게이트는 ESD 모니터링 회로(120)에서 출력되는 제1 제어 신호(DSC)에 연결되고, 제5 PMOS 트랜지스터(P5)와 제4 NMOS 트랜지스터(N4)의 게이트들은 제1 연결 노드(NA)에 연결되고, 제5 NMOS 트랜지스터(N5)의 게이트는 ESD 모니터링 회로(120)에서 출력되는 제2 제어 신호(DSCB)에 연결된다. 제4 PMOS 트랜지스터(P4)와 제5 PMOS 트랜지스터(P5) 사이의 접속점은 제3 연결 노드(NC)에 연결되고, 제4 NMOS 트랜지스터(N4)와 제5 NMOS 트랜지스터(N5) 사이의 접속점은 제4 연결 노드(ND)에 연결된다. 제5 PMOS 트랜지스터(P5)와 제4 NMOS 트랜지스터(N4) 사이의 접속점은 제2 연결 노드(NB)에 연결된다.
ESD 모니터링 회로(120)에서 출력되는 제1 제어 신호(DSC)와 제2 제어 신호(DSCB) 각각은, 반도체 장치(100)의 파워-업 시 기본 설정으로 로직 로우 레벨과 로직 하이 레벨로 설정된다. 로직 로우 레벨의 제1 제어 신호(DSC)에 응답하여 제4 PMOS 트랜지스터(P4)가 턴온되고, 로직 하이 레벨의 제2 제어 신호(DSCB)에 응답하여 제5 NMOS 트랜지스터(N5)가 턴온된다. 제4 PMOS 트랜지스터(P4)와 제5 NMOS 트랜지스터(N5)가 턴온됨에 따라 제2 브랜치(420)가 인에이블된다. 제2 브랜치(420)가 인에이블되면, 제5 PMOS 트랜지스터(P5)는 제1 브랜치(410)의 제2 PMOS 트랜지스터(P2)와 병렬 연결 구조를 형성하게 되고, 제4 NMOS 트랜지스터(N4)는 제1 브랜치(410)의 제1 NMOS 트랜지스터(N1)와 병렬 연결 구조를 형성하게 된다.
앞서 설명된, 제1 브랜치(410)와 제3 PMOS 및 NMOS 트랜지스터들(P3, N4)의 동작에서, 제1 연결 노드(NA)의 전압 레벨이 VDD 전압 레벨에서 VSS 전압 레벨로 하강할 때의 제1 트리거 레벨(VTLa)이 제2 PMOS 트랜지스터(P2)와 제3 PMOS 트랜지스터(P3)의 크기 조정에 의해 결정된다고 설명하였다. 제2 PMOS 트랜지스터(P2)에 제5 PMOS 트랜지스터(P5)가 병렬 연결되면, 제2 PMOS 트랜지스터(P2)의 크기는 제5 PMOS 트랜지스터(P5)의 크기만큼 증대된다. 즉, 제2 PMOS 트랜지스터(P2)의 크기가 제3 PMOS 트랜지스터(P3)의 크기보다 상대적으로 커지게 된다. 이 경우, 슈미터 트리거 회로(320)는 제1 연결 노드(NA)의 전압 레벨이 VDD 전압 레벨에서 VSS 전압 레벨로 하강할 때 제3 트리거 레벨(VTLb)에서 트리거될 수 있다.
마찬가지로, 제1 브랜치(410)와 제3 PMOS 및 NMOS 트랜지스터들(P3, N4)의 동작에서, 제1 연결 노드(NA)의 전압 레벨이 VSS 전압 레벨에서 VDD 전압 레벨로 상승할 때의 제2 트리거 레벨(VTHa)이 제1 NMOS 트랜지스터(N1)와 제3 NMOS 트랜지스터(NP3)의 크기 조정에 의해 결정된다고 설명하였다. 제1 NMOS 트랜지스터(N1)에 제4 NMOS 트랜지스터(N4)가 병렬 연결되면, 제1 NMOS 트랜지스터(N1)의 크기는 제4 NMOS 트랜지스터(N4)의 크기만큼 증대된다. 즉, 제1 NMOS 트랜지스터(N1)의 크기가 제3 NMOS 트랜지스터(N3)의 크기보다 상대적으로 커지게 된다. 이 경우, 슈미터 트리거 회로(320)는 제1 연결 노드(NA)의 전압 레벨이 VSS 전압 레벨에서 VDD 전압 레벨로 상승할 때 제4 트리거 레벨(VTHb)에서 트리거될 수 있다.
도 5에서, 슈미터 트리거 회로(320)의 제1 브랜치(410)와 제3 PMOS 및 NMOS 트랜지스터들(P3, N4)의 동작에 따라, 제1 트리거 레벨(VTLa)과 제2 트리거 레벨(VTHa) 사이의 제1 히스테리시스 폭(W1)이 결정될 수 있다. 그리고, 제1 브랜치(410) 및 제2 브랜치(420) 그리고 제3 PMOS 및 NMOS 트랜지스터들(P3, N4)의 동작에 따라, 제3 트리거 레벨(VTLb)과 제4 트리거 레벨(VTHb) 사이의 제2 히스테리시스 폭(W2)이 결정될 수 있다. 제1 히스테리시스 폭(W1)은 제2 히스테리시스 폭(W2) 보다 넓은 것을 볼 수 있다. 슈미터 트리거 회로(320)의 히스테리시스 특성은 제2 브랜치(420)의 동작 유무에 따라 제1 히스테리시스 폭(W1)과 제2 히스테리시스 폭(W2)으로 가변적으로 나타난다. 즉, 제2 브랜치(420)가 인에이블 되면 슈미터 트리거 회로(320)는 제2 히스테리시스 폭(W2)을 갖게 되고, 제2 브랜치(420)가 디세이블되면 제1 히스테리시스 폭(W1)을 갖게 된다.
도 6 및 도 7은 도 3의 ESD 보호 회로의 동작을 설명하는 파형도들이다. 도 6은 도 1의 반도체 장치(100)의 VDD 레일(10)로 상대적으로 약한 ESD 전압 조건이 생길 때의 ESD 보호 회로(130)의 동작을 설명하고, 도 7은 VDD 레일(10)로 상대적으로 센 ESD 전압 조건이 생길 때의 ESD 보호 회로(130)의 동작을 설명한다.
도 1 내지 및 도 5와 연계하여 도 6을 참조하면, VDD 레일(10)로 상대적으로 약한 ESD 전압 조건이 생길 때, ESD 모니터링 회로(120)에서 출력되는 제1 제어 신호(DSC)는 로직 로우 레벨이 되고, 제2 제어 신호(DSCB)는 로직 하이 레벨이 될 것이다.
로직 로우 레벨의 제1 제어 신호(DSC)와 로직 하이 레벨의 제2 제어 신호(DSCB)에 응답하여, 슈미터 트리거 회로(320)의 제2 브랜치(420)가 인에이블될 수 있다. 제2 브랜치(420)의 제5 PMOS 트랜지스터(P5)가 제1 브랜치(410)의 제2 PMOS 트랜지스터(P2)에 병렬 연결되고, 제2 브랜치(420)의 제4 NMOS 트랜지스터(N4)가 제1 브랜치(410)의 제1 NMOS 트랜지스터(N1)에 병렬 연결될 수 있다. 이에 따라, 슈미터 트리거 회로(320)는 제3 트리거 레벨(VTLb)과 제4 트리거 레벨(VTHb) 사이의 제2 히스테리시스 폭(W2)을 갖는다.
슈미터 트리거 회로(320)는 클램프 회로(310)에서 출력되는 제1 연결 노드(NA)의 전압에 대해 VDD 전압 레벨에서 VSS 전압 레벨로 하강할 때 제3 트리거 레벨(VTLb)에서 트리거하여 제2 연결 노드(NB)를 로직 하이 레벨로 출력하고, VSS 전압 레벨에서 VDD 전압 레벨로 상승할 때 제4 트리거 레벨(VTHb)에서 트리거하여 제2 연결 노드(NB)를 로직 하이 레벨로 출력한다. 이에 따라, 슈미터 트리거 회로(320)에서 출력되는 제2 연결 노드(NB)는 로직 하이 레벨 펄스(601)로 발생된다.
로직 하이 레벨 펄스(601)의 제2 연결 노드(NB)는 스위칭 회로(330)로 제공되고, NMOS 트랜지스터(332)를 턴온시킨다. 턴온된 NMOS 트랜지스터(332)를 통하여 VDD 레일(10)로 인가되는 ESD 펄스 전압(V(ESD))에 상응하는 전류가 VSS 레일(20)로 방전될 수 있다.
도 1 내지 및 도 5와 연계하여 도 7을 참조하면, VDD 레일(10)로 상대적으로 센 ESD 전압 조건이 생길 때, ESD 모니터링 회로(120)에서 출력되는 제1 제어 신호(DSC)는 로직 하이 레벨이 되고, 제2 제어 신호(DSCB)는 로직 로우 레벨이 될 것이다.
로직 하이 레벨의 제1 제어 신호(DSC)와 로직 로우 레벨의 제2 제어 신호(DSCB)에 응답하여, 슈미터 트리거 회로(320)의 제2 브랜치(420)가 디세이블될 수 있다. 이에 따라, 슈미터 트리거 회로(320)는 제1 브랜치(410)와 제3 PMOS 및 NMOS 트랜지스터들(P3, N4)의 동작에 따라, 제1 트리거 레벨(VTLa)과 제2 트리거 레벨(VTHa) 사이의 제1 히스테리시스 폭(W1)을 갖는다.
슈미터 트리거 회로(320)는 클램프 회로(310)에서 출력되는 제1 연결 노드(NA)의 전압에 대해 VDD 전압 레벨에서 VSS 전압 레벨로 하강할 때 제1 트리거 레벨(VTLa)에서 트리거하여 제2 연결 노드(NB)를 로직 하이 레벨로 출력하고, VSS 전압 레벨에서 VDD 전압 레벨로 상승할 때 제2 트리거 레벨(VTHa)에서 트리거하여 제2 연결 노드(NB)를 로직 로우 레벨로 출력한다. 이에 따라, 슈미터 트리거 회로(320)에서 출력되는 제2 연결 노드(NB)는 로직 하이 레벨 펄스(701)로 발생된다.
로직 하이 레벨 펄스(701)의 제2 연결 노드(NB)는 스위칭 회로(330)로 제공되고, NMOS 트랜지스터(332)를 턴온시킨다. 턴온된 NMOS 트랜지스터(332)를 통하여 VDD 레일(10)로 인가되는 ESD 펄스 전압(V(ESD))에 상응하는 전류가 VSS 레일(20)로 방전될 수 있다.
도 6 및 도 7에서, VDD 레일(10)로 상대적으로 약한 ESD 전압 조건이 생길 때 제2 연결 노드(NB)의 로직 하이 레벨 펄스(601)보다 VDD 레일(10)로 상대적으로 센 ESD 전압 조건이 생길 때 제2 연결 노드(NB)의 로직 하이 레벨 펄스(701)가 긴 펄스 폭을 갖는 것을 볼 수 있다. 센 ESD 전압 조건에서 제2 연결 노드(NB)의 긴 로직 하이 레벨 펄스 폭에 응답하여 스위칭 회로(330)의 NMOS 트랜지스터(332)가 턴온되는 시간이 길어질 수 있다. 이에 따라, VDD 레일(10)로 인가된 센 ESD에 상응하는 전류가 제2 연결 노드(NB)의 긴 로직 하이 레벨 펄스 폭 동안 VSS 레일(20)로 충분히 방전될 수 있다.
도 8은 도 1의 ESD 모니터링 회로를 설명하는 제2 예의 회로 다이어그램이다.
도 8을 참조하면, ESD 모니터링 회로(120a)는 기준 전압 발생부(801), 비교기들(811~813) 및 인버터들(821~823)을 포함한다. 기준 전압 발생부(801)는 VDD 전압과 VSS 전압 사이에 직렬 연결된 복수의 저항들(R1~R4)을 포함하는 전압 분배기로 구성될 수 있다. 복수의 저항들(R1~R4) 각각의 양단 전압은 제1 내지 제3 기준 전압들(Vm1, Vm2, Vm3)로서 출력될 수 있다. 제1 기준 전압(Vm1)이 가장 낮고, 제3 기준 전압(Vm3)이 가장 높은 전압으로 설정될 수 있다.
예시적으로, 복수의 저항들(R1~R4)이 동일한 저항값을 갖는 경우, 제1 내지 제3 기준 전압들(Vm1, Vm2, Vm3)은 균등한 전압 차를 가질 수 있다. 다른 예시적으로, 복수의 저항들(R1~R4)이 서로 다른 저항값을 갖는 경우, 제1 내지 제3 기준 전압들(Vm1, Vm2, Vm3)은, 서로 다른 전압 차를 가질 수 있다.
제1 내지 제3 비교기들(811-813) 각각은, 제1 내지 제3 기준 전압들(Vm1, Vm2, Vm3) 각각과 제1 신호 단자(30)의 전압(V(PAD1))을 비교하고, 비교 결과로서 제1 내지 제3 제어 신호들(DSC1~DSC3)을 출력할 수 있다. 제1 내지 제3 인버터들(821~823) 각각은 제1 내지 제3 제어 신호들(DSC1~DSC3)을 입력하여 제4 내지 제6 제어 신호들(DSCB1~DSCB3)을 출력할 수 있다. 제1 제어 신호(DSC1)와 제4 제어 신호(DSCB1)는 상보적인 로직 레벨을 갖고, 제2 제어 신호(DSC2)와 제5 제어 신호(DSCB2)는 상보적인 로직 레벨을 갖고, 제3 제어 신호(DSC3)와 제6 제어 신호(DSCB3)는 상보적인 로직 레벨을 갖는다. 본 실시예에서 설명되는 ESD 모니터링 회로(120a)는 3개의 기준 전압들(Vm1, Vm2, Vm3)을 이용하여 3개의 제어 신호쌍들(DSC1/DSCB1, DSC2/DSCB2, DSC3/DSCB3)을 발생하는 것으로 도시되어 있으나, 이에 제한되지 않고 다양한 수의 기준 전압들을 이용하여 다양한 수의 제어 신호 쌍들을 발생시킬 수 있다.
도 9 및 도 10은 도 3의 슈미트 트리거 회로를 설명하는 제2 예의 회로 다이어그램과 동작 그래프이다.
도 9를 참조하면, 슈미트 트리거 회로(320a)는, 도 4의 슈미트 트리거 회로(320)와 비교하였을 때, 제3 브랜치(430)와 제4 브랜치(440)를 제외하고는 도 4의 슈미트 트리거 회로(320)와 동일한 구성 요소들을 가진다. 이하, 중복되는 설명은 생략하기로 한다.
슈미트 트리거 회로(320a)는, VDD 레일(10)과 VSS 레일(20) 사이에 브릿지되는 제1 브랜치(410), 제2 브랜치(420), 제3 브랜치(430), 제4 브랜치(440) 그리고 VSS 레일(20)에 연결되는 제3 PMOS 트랜지스터(P3)와 VDD 레일(10)에 연결되는 제3 NMOS 트랜지스터(N3)를 포함한다.
제2 브랜치(420)의 제3 PMOS 트랜지스터(P3)의 게이트는 도 8의 ESD 모니터링 회로(120a)에서 출력되는 제1 제어 신호(DSC1)에 연결되고, 제4 NMOS 트랜지스터(N4)의 게이트는 ESD 모니터링 회로(120a)에서 출력되는 제4 제어 신호(DSCB1)에 연결된다.
제3 브랜치(430)는 VDD 레일(10)과 VSS 레일(20) 사이에 직렬 연결되는 제6 및 제7 PMOS 트랜지스터들(P6, P7)과 제6 및 제7 NMOS 트랜지스터들(N6, N7)을 포함할 수 있다. 제6 PMOS 트랜지스터(P6)의 게이트는 ESD 모니터링 회로(120a)에서 출력되는 제2 제어 신호(DSC2)에 연결되고, 제7 PMOS 트랜지스터(P7)와 제6 NMOS 트랜지스터(N6)의 게이트들은 제1 연결 노드(NA)에 연결되고, 제7 NMOS 트랜지스터(N7)의 게이트는 ESD 모니터링 회로(120a)에서 출력되는 제5 제어 신호(DSCB2)에 연결된다. 제6 PMOS 트랜지스터(P6)와 제7 PMOS 트랜지스터(P7) 사이의 접속점은 제3 연결 노드(NC)에 연결되고, 제6 NMOS 트랜지스터(N6)와 제7 NMOS 트랜지스터(N7) 사이의 접속점은 제4 연결 노드(ND)에 연결된다. 제7 PMOS 트랜지스터(P7)와 제6 NMOS 트랜지스터(N6) 사이의 접속점은 제2 연결 노드(NB)에 연결된다.
제4 브랜치(440)는 VDD 레일(10)과 VSS 레일(20) 사이에 직렬 연결되는 제8 및 제9 PMOS 트랜지스터들(P8, P9)과 제8 및 제9 NMOS 트랜지스터들(N8, N9)을 포함할 수 있다. 제8 PMOS 트랜지스터(P8)의 게이트는 ESD 모니터링 회로(120a)에서 출력되는 제3 제어 신호(DSC3)에 연결되고, 제9 PMOS 트랜지스터(P9)와 제8 NMOS 트랜지스터(N8)의 게이트들은 제1 연결 노드(NA)에 연결되고, 제9 NMOS 트랜지스터(N9)의 게이트는 ESD 모니터링 회로(120a)에서 출력되는 제6 제어 신호(DSCB3)에 연결된다. 제8 PMOS 트랜지스터(P8)와 제9 PMOS 트랜지스터(P9) 사이의 접속점은 제3 연결 노드(NC)에 연결되고, 제8 NMOS 트랜지스터(N8)와 제9 NMOS 트랜지스터(N9) 사이의 접속점은 제4 연결 노드(ND)에 연결된다. 제9 PMOS 트랜지스터(P9)와 제8 NMOS 트랜지스터(N8) 사이의 접속점은 제2 연결 노드(NB)에 연결된다.
슈미트 트리거 회로(320a)에서, 제2 내지 제4 브랜치들(420, 430, 440)이 ESD 모니터링 회로(120a)에서 출력되는 제1 내지 제3 제어 신호들(DSC1~DSC3)과 제4 내지 제6 제어 신호들(DSCB1~DSCB3)에 응답하여 선택적으로 인에이블 또는 디세이블될 수 있다. 제1 내지 제3 제어 신호들(DSC1~DSC3)과 제4 내지 제6 제어 신호들(DSCB1~DSCB3)은 반도체 장치(100, 도 1)의 VDD 레일(10)로 인가되는 ESD 펄스 전압에 영향을 받아 발생되는 제1 신호 단자(30)의 전압(V(PAD1)) 레벨에 지배적이다. 그러므로, 슈미트 트리거 회로(320a)는 ESD 펄스 전압 상태들에 영향을 받아 선택적으로 인에이블 또는 디세이블되는 제2 내지 제4 브랜치들(420, 430, 440)에 의해 다음과 같은 가변적인 슈미트 트리거 특성을 가질 수 있다.
첫 번째로, 반도체 장치(100)가 파워-업 될 때 기본(default) 설정으로서, 제1 기준 전압(Vm1) 레벨은 제1 신호 단자(30)의 전압(V(PAD1)) 레벨 보다 높게 설정될 수 있다. 제1 내지 제3 제어 신호들(DSC1~DSC3)은 로직 로우 레벨로 출력되고, 제4 내지 제6 제어 신호들(DSCB1~DSCB3)은 로직 하이 레벨로 출력되어, 제2 내지 제4 브랜치들(420, 430, 440)이 인에이블될 수 있다.
제1 브랜치(410)와 제2 내지 제4 브랜치들(420, 430, 440)이 병렬 연결되고, 병렬 연결된 P2, P5, P7 및 P9 PMOS 트랜지스터들의 사이즈가 P3 PMOS 트랜지스터의 사이즈보다 매우 크고, 병렬 연결된 N1, N4, N6 및 N8 NMOS 트랜지스터들의 사이즈가 N3 NMOS 트랜지스터의 사이즈보다 매우 클 수 있다. 이에 따라, 슈미트 트리거 회로(320a)는 도 10에 도시된 바와 같이, 제1 연결 노드(NA)의 전압 레벨이 VDD 전압 레벨에서 VSS 전압 레벨로 하강할 때 제4 로우 트리거 레벨(VTL4)에서 트리거되고, 제1 연결 노드(NA)의 전압 레벨이 VSS 전압 레벨에서 VDD 전압 레벨로 상승할 때 제4 하이 트리거 레벨(VTH4)에서 트리거될 수 있다. 이에 따라, 슈미트 트리거 회로(320a)는 제4 로우 트리거 레벨(VTL4)과 제4 하이 트리거 레벨(VTH4) 사이의 히스테리시스 폭(W4)을 가질 수 있다.
두 번째로, 반도체 장치(100, 도 1)의 VDD 레일(10)로 인가되는 ESD 펄스 전압에 영향을 받아 제1 신호 단자(30)의 전압(V(PAD1))이 발생될 수 있다. 제1 신호 단자(30)의 전압(V(PAD1)) 레벨이 제1 기준 전압(Vm1) 레벨보다 높고 제2 기준 전압(Vm2) 레벨보다 낮은 경우, ESD 모니터링 회로(120a)에서 제1 제어 신호(DSC1)는 로직 하이 레벨로 출력되고, 제4 제어 신호(DSCB1)는 로직 로우 레벨로 출력되고, 제2 및 제3 제어 신호들(DSC2, DSC3)은 로직 로우 레벨로 출력되고, 제5 및 제6 제어 신호들(DSCB2, DSCB3)은 로직 하이 레벨로 출력되어, 제2 브랜치(420)는 디세이블되고, 제3 및 제4 브랜치들(430, 440)이 인에이블될 수 있다.
제1 브랜치(410)와 제3 및 제4 브랜치들(430, 440)이 병렬 연결되고, 병렬 연결된 P2, P7 및 P9 PMOS 트랜지스터들의 사이즈가 P3 PMOS 트랜지스터의 사이즈보다 크고, 병렬 연결된 N1, N6 및 N8 NMOS 트랜지스터들의 사이즈가 N3 NMOS 트랜지스터의 사이즈보다 클 수 있다. 이에 따라, 슈미트 트리거 회로(320a)는 도 10에 도시된 바와 같이, 제1 연결 노드(NA)의 전압 레벨이 VDD 전압 레벨에서 VSS 전압 레벨로 하강할 때 제3로우 트리거 레벨(VTL3)에서 트리거되고, 제1 연결 노드(NA)의 전압 레벨이 VSS 전압 레벨에서 VDD 전압 레벨로 상승할 때 제3 하이 트리거 레벨(VTH3)에서 트리거될 수 있다. 이에 따라, 슈미트 트리거 회로(320a)는 제3 로우 트리거 레벨(VTL3)과 제3 하이 트리거 레벨(VTH3) 사이의 히스테리시스 폭(W3)을 가질 수 있다.
세 번째로, VDD 레일(10)로 인가되는 ESD 펄스 전압에 영향을 받아 제1 신호 단자(30)의 전압(V(PAD1)) 레벨이 제2 기준 전압(Vm2) 레벨보다 높고 제3 기준 전압(Vm3) 레벨보다 낮은 경우, ESD 모니터링 회로(120a)에서 제1 및 제2 제어 신호들(DSC1, DSC2)은 로직 하이 레벨로 출력되고, 제4 및 제5 제어 신호들(DSCB1, DSCB2)은 로직 로우 레벨로 출력되고, 제2 및 제3 제어 신호들(DSC2, DSC3)은 로직 로우 레벨로 출력되고, 제5 및 제6 제어 신호들(DSCB2, DSCB3)은 로직 하이 레벨로 출력되어, 제2 및 제3 브랜치들(420, 430)은 디세이블되고, 제4 브랜치들(430, 440)이 인에이블될 수 있다.
제1 브랜치(410)와 제4 브랜치(440)가 병렬 연결되고, 병렬 연결된 P2 및 P9 PMOS 트랜지스터들의 사이즈가 P3 PMOS 트랜지스터의 사이즈보다 크고, 병렬 연결된 N1 및 N8 NMOS 트랜지스터들의 사이즈가 N3 NMOS 트랜지스터의 사이즈보다 클 수 있다. 이에 따라, 슈미트 트리거 회로(320a)는 도 10에 도시된 바와 같이, 제1 연결 노드(NA)의 전압 레벨이 VDD 전압 레벨에서 VSS 전압 레벨로 하강할 때 제2 로우 트리거 레벨(VTL2)에서 트리거되고, 제1 연결 노드(NA)의 전압 레벨이 VSS 전압 레벨에서 VDD 전압 레벨로 상승할 때 제2 하이 트리거 레벨(VTH2)에서 트리거될 수 있다. 이에 따라, 슈미트 트리거 회로(320a)는 제2 로우 트리거 레벨(VTL2)과 제2 하이 트리거 레벨(VTH2) 사이의 제2 히스테리시스 폭(W2)을 가질 수 있다.
네 번째로, VDD 레일(10)로 인가되는 센 ESD 펄스 전압에 영향을 받아 제1 신호 단자(30)의 전압(V(PAD1)) 레벨이 제3 기준 전압(Vm3) 레벨보다 높은 경우, ESD 모니터링 회로(120a)에서 제1 내지 제3 제어 신호들(DSC1, DSC2, DSC3)은 로직 하이 레벨로 출력되고, 제4 내지 제6 제어 신호들(DSCB1, DSCB2, DSCB3)은 로직 로우 레벨로 출력되어, 고, 제2 및 제3 제어 신호들(DSC2, DSC3)은 로직 로우 레벨로 출력되고, 제5 및 제6 제어 신호들(DSCB2, DSCB3)은 로직 하이 레벨로 출력되고, 제2 내지 제4 브랜치들(420, 430, 440)이 디세이블될 수 있다.
제1 브랜치(410)의 P2 PMOS 트랜지스터의 사이즈와 P3 PMOS 트랜지스터의 사이즈에 의해, 슈미트 트리거 회로(320a)는 도 10에 도시된 바와 같이, 제1 연결 노드(NA)의 전압 레벨이 VDD 전압 레벨에서 VSS 전압 레벨로 하강할 때 제1 로우 트리거 레벨(VTL1)에서 트리거되고, 제1 연결 노드(NA)의 전압 레벨이 VSS 전압 레벨에서 VDD 전압 레벨로 상승할 때 제1 하이 트리거 레벨(VTH1)에서 트리거될 수 있다. 이에 따라, 슈미트 트리거 회로(320a)는 제1 로우 트리거 레벨(VTL1)과 제1 하이 트리거 레벨(VTH1) 사이의 제1 히스테리시스 폭(W1)을 가질 수 있다.
도 9 및 도 10에서, VDD 레일(10)로 센 ESD 펄스 전압 조건이 생길 때 슈미트 트리거 회로(320a)는 가장 긴 제1 히스테리시스 폭(W1)을 갖는 것을 볼 수 있다. 제1 히스테리시스 폭(W1)에 상응하는 제2 연결 노드(NB)의 가장 긴 로직 하이 레벨 펄스 폭에 응답하여 스위칭 회로(330, 도 3)의 NMOS 트랜지스터(332)가 턴온되는 시간이 길어질 수 있다. 이에 따라, VDD 레일(10)로 인가된 센 ESD 전압에 상응하는 전류가 제2 연결 노드(NB)의 가장 긴 로직 하이 레벨 펄스 폭 동안 VSS 레일(20)로 충분히 방전될 수 있다.
도 11은 본 발명의 실시예들에 따른 가변적인 슈미트 트리거 특성의 ESD 보호 회로를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 11을 참조하면, 컴퓨터 시스템(600)은 프로세서(610), 입출력 허브(620), 입출력 컨트롤러 허브(630), 메모리 장치(640) 및 그래픽 카드(650)를 포함한다. 실시예에 따라, 컴퓨터 시스템(600)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(610)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(610)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Unit: CPU) 일 수 있다. 실시예에 따라, 프로세서(610)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(610)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 11에는 하나의 프로세서(610)를 포함하는 컴퓨팅 시스템(600)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(600)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(610)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(610)는 메모리 장치(640)의 동작을 제어하는 메모리 콘트롤러(611)를 포함할 수 있다. 프로세서(610)에 포함된 메모리 콘트롤러(611)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 실시예에 따라, 메모리 콘트롤러(611)는 입출력 허브(620) 내에 위치할 수 있다. 메모리 콘트롤러(611)를 포함하는 입출력 허브(620)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 장치(640)는 과전압 조건에 대하여 집적 회로를 보호하는 정전기 보호 회로를 포함할 수 있다. 정전기 보호 회로는, 전원 레일로 인가되는 과전압을 감지하는 클램핑 회로, 클램핑 회로의 출력 및 과전압에 의해 발생되는 제1 제어 신호에 응답하여 가변적인 트리거 특성을 갖는 슈미터 트리거 회로, 그리고 슈미트 트리거 회로의 출력에 응답하여 과전압에 상응하는 전류를 접지 레일로 방전시키는 스위칭 회로를 포함할 수 있다. 슈미트 트리거 회로는 전원 레일과 접지 레일 사이에 브릿지되는 제1 및 제2 브랜치들을 포함하고, 제2 브랜치가 제1 브랜치에 병렬 연결되는 경우 좁은 히스테리시스 폭으로 동작되고, 제2 브랜치가 제1 브랜치에 병렬 연결되지 않는 경우 넓은 히스테리시스 폭으로 동작될 수 있다. 메모리 장치(640)는 전원 레일로 약한 과전압이 인가될 때 전원 레일과 접지 레일 사이를 제1 펄스 폭 동안 도통시켜 전원 레일의 과전압을 방전시키고, 전원 레일로 센 과전압이 인가될 때 제1 펄스 폭보다 긴 제2 펄스 폭 동안 도통시켜 전원 레일의 과전압을 방전시킬 수 있다.
입출력 허브(620)는 그래픽 카드(650)와 같은 장치들과 프로세서(610) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(620)는 다양한 방식의 인터페이스를 통하여 프로세서(610)에 연결될 수 있다. 예를 들어, 입출력 허브(620)와 프로세서(610)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 11에는 하나의 입출력 허브(620)를 포함하는 컴퓨팅 시스템(600)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(600)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(620)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(620)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(650)는 AGP 또는 PCIe를 통하여 입출력 허브(620)와 연결될 수 있다. 그래픽 카드(650)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(650)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(620)는, 입출력 허브(620)의 외부에 위치한 그래픽 카드(650)와 함께, 또는 그래픽 카드(650) 대신에 입출력 허브(620)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(620)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(620)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(630)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(630)는 내부 버스를 통하여 입출력 허브(620)와 연결될 수 있다. 예를 들어, 입출력 허브(620)와 입출력 컨트롤러 허브(630)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(630)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(630)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(610), 입출력 허브(620) 또는 입출력 컨트롤러 허브(630) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
도 12는 본 발명의 실시예들에 따른 가변적인 슈미트 트리거 특성의 ESD 보호 회로를 포함하는 메모리 장치를 모바일 장치에 응용한 예를 나타내는 블록도이다. 모바일 장치는 모바일 폰 또는 스마트 폰일 수 있다.
도 12를 참조하면, 모바일 장치(700)는 GSM (Global System for Mobile communication) 블록(710), NFC (Near Field Communication) 송수신기(720), 입출력 블록(730), 어플리케이션 블록(740), 메모리(750), 그리고 디스플레이(760)를 포함한다. 도 12에서 모바일 장치(700)의 구성 요소들/블록들은 예시적으로 도시되어 있다. 모바일 장치(700)는 더 많은 또는 더 적은 구성 요소들/블록들을 포함할 수 있다. 또한, 본 실시예에서는 GSM 기술을 사용하는 것으로 도시되어 있지만, 모바일 장치(700)는 CDMA (Code Division Multiple Access)와 같은 다른 기술들을 이용하여 구현될 수 있다. 도 12의 블록들은 집적 회로 형태로 구현될 것이다. 또는, 블록들 중 몇몇은 집적 회로 형태로 구현되는 반면에 다른 블록들은 별개의 형태로 구현될 것이다.
GSM 블록(710)은 안테나(711)에 연결되며, 알려진 방식으로 무선 전화기 동작을 제공하도록 동작할 수 있다. GSM 블록(710)은 내부적으로 수신기 및 송신기를 포함하여 대응하는 수신 및 송신 동작들을 수행할 수 있다.
NFC 송수신기(720)는 무선 통신을 위해 유도 결합(inductive coupling)을 이용하여 NFC 신호들을 송수신하도록 구성될 수 있다. NFC 송수신기(720)는 NFC 신호들을 NFC 안테나 매칭 네트워크 시스템(721)에 제공하고, NFC 안테나 매칭 네트워크 시스템(721)은 유도 결합을 통해 NFC 신호들을 전송할 수 있다. NFC 안테나 매칭 네트워크 시스템(721)은 다른 NFC 장치로부터 제공되는 NFC 신호들을 수신하고, 수신된 NFC 신호들을 NFC 송수신기(720)로 제공할 수 있다.
NFC 송수신기(720)에 의한 NFC 신호들의 전송 및 수신은 시분할 방식으로 행해질 수 있다. 따라서, NFC 송수신기(720)가 NFC 신호들을 전송하는 시구간은 "전송 구간"이라 칭하며, NFC 송수신기(720)의 대응하는 동작 모드는 "전송 모드" 또는 "NFC 리더 전송 모드"로 여겨질 것이다. 마찬가지로, NFC 송수신기(720)가 NFC 신호들을 수신하는 시구간은 "수신 구간"이라 칭하며, NFC 송수신기(720)의 대응하는 동작 모드는 "수신 모드" 또는 "NFC 태그 수신 모드"로 여겨질 것이다.
NFC 송수신기(720)는 NFC 인터페이스 및 프로토콜-1 (NFCIP-1)과 NFC 인터페이스 및 프로토콜-2 (NFCIP-2)에 설명되고 ECMA-340, ISO/IEC 18092, ETSI TS 102 190, ISO 21481, ECMA 352, ETSI TS 102 312 등에 표준화된 규정들과 일치하게 동작할 수 있다.
어플리케이션 블록(740)은 하드웨어 회로들, 예를 들면, 하나 또는 그 보다 많은 프로세서들을 포함하고, 모바일 장치(700)에 의해서 제공되는 다양한 사용자 어플리케이션들을 제공하도록 동작할 수 있다. 사용자 어플리케이션들은 음성 호출 동작들, 데이터 전송, 데이터 스왑 등을 포함할 수 있다. 어플리케이션 블록(740)은 GSM 블록(710) 및/또는 NFC 송수신기(720)와 함께 동작하여 GSM 블록(710) 및/또는 NFC 송수신기(720)의 동작 특징들을 제공할 수 있다. 또는, 어플리케이션 블록(740)은 모바일 포스(Point Of Sales: POS)를 위한 프로그램을 포함할 수 있다. 이러한 프로그램은 모바일 폰, 즉 스마트 폰을 이용한 신용카드 구매 및 결재 기능을 제공할 수 있다.
디스플레이(760)는 어플리케이션 블록(740)으로부터 수신된 디스플레이 신호들에 응답하여 영상을 표시할 수 있다. 영상은 어플리케이션 블록(740)에서 제공되거나 모바일 장치(700)에 내장된 카메라에 의해서 생성될 수 있다. 디스플레이(760)는 픽셀 값들의 임시 저장을 위하여 내부적으로 프레임 버퍼를 포함하며, 관련된 제어 회로들과 함께 액정 디스플레이 스크린으로 구성될 수 있다.
입출력 블록(730)은 사용자에게 입력 기능을 제공하고, 어플리케이션 블록(740)을 통해 수신될 출력들을 제공한다.
메모리(750)는 어플리케이션 블록(740)에 의해서 사용될 프로그램 (명령들) 및/또는 데이터를 저장하며, RAM, 플래시 메모리, 저항성 메모리 등으로 구현될 수 있다. 따라서, 메모리(750)는 휘발성뿐만 아니라 불휘발성 저장 소자들을 포함할 수 있다. 예를 들면, 메모리(750)는 도 1에 도시된 반도체 장치(100)에 대응할 것이다.
메모리(750)는 과전압 조건에 대하여 집적 회로를 보호하는 정전기 보호 회로를 포함할 수 있다. 정전기 보호 회로는, 전원 레일로 인가되는 과전압을 감지하는 클램핑 회로, 클램핑 회로의 출력 및 과전압에 의해 발생되는 제1 제어 신호에 응답하여 가변적인 트리거 특성을 갖는 슈미터 트리거 회로, 그리고 슈미트 트리거 회로의 출력에 응답하여 과전압에 상응하는 전류를 접지 레일로 방전시키는 스위칭 회로를 포함할 수 있다. 슈미트 트리거 회로는 전원 레일과 접지 레일 사이에 브릿지되는 제1 및 제2 브랜치들을 포함하고, 제2 브랜치가 제1 브랜치에 병렬 연결되는 경우 좁은 히스테리시스 폭으로 동작되고, 제2 브랜치가 제1 브랜치에 병렬 연결되지 않는 경우 넓은 히스테리시스 폭으로 동작될 수 있다. 메모리(750)는 전원 레일로 약한 과전압이 인가될 때 전원 레일과 접지 레일 사이를 제1 펄스 폭 동안 도통시켜 전원 레일의 과전압을 방전시키고, 전원 레일로 센 과전압이 인가될 때 제1 펄스 폭보다 긴 제2 펄스 폭 동안 도통시켜 전원 레일의 과전압을 방전시킬 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 과전압 조건에 대하여 집적 회로를 보호하는 방법에 있어서,
    상기 집적 회로에 연결된 전원 레일로 인가되는 상기 과전압 조건에 영향을 받는 신호 단자의 전압 레벨을 모니터링하는 단계;
    상기 신호 단자의 전압 레벨이 기준 전압 이하인 약한 과전압 상태일 때, 상기 집적 회로 양단의 상기 전원 레일과 접지 레일 사이를 제1 펄스 폭 동안 도통시켜서, 상기 전원 레일의 상기 과전압 조건을 방전시키기는 단계; 및
    상기 신호 단자의 전압 레벨이 상기 기준 전압을 초과하는 센 과전압 상태일 때, 상기 집적 회로 양단의 상기 전원 레일과 상기 접지 레일 사이를 상기 제1 펄스 폭보다 긴 제2 펄스 폭 동안 도통시켜서, 상기 전원 레일의 상기 과전압 조건을 방전시키기는 단계를 포함하는 것을 특징으로 방법.
  2. 제1항에 있어서, 상기 전원 레일의 상기 과전압 조건을 방전시키기는 단계는,
    가변적인 트리거 특성을 갖는 슈미트 트리거 회로를 이용하여 상기 과전압 조건에 상응하는 전류를 상기 접지 레일로 방전시키는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 방법은,
    상기 전원 레일과 상기 접지 레일 사이에 연결되는 전압 분배기를 이용하여 상기 기준 전압을 제공하는 단계를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 집적 회로는 상기 전원 레일과 상기 접지 레일에 연결되어 작동되고,
    상기 신호 단자는 상기 집적 회로와 관련되는 복수의 신호 단자들 중 하나인 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 신호 단자는 상기 집적 회로와 관련되지 않는 신호 단자인 것을 특징으로 하는 방법.
  6. 가변적인 트리거 특성을 갖는 슈미트 트리거 회로에 있어서,
    전원 레일과 접지 레일 사이에 브릿지되고, 입력 노드와 출력 노드 사이에 연결되는 제1 브랜치;
    상기 전원 레일과 상기 접지 레일 사이에 브릿지되고, 제1 제어 신호에 응답하여 상기 입력 노드와 상기 출력 노드 사이에 선택적으로 연결되는 제2 브랜치;
    상기 제1 및 제2 브랜치가 연결된 제1 연결 노드에 연결되고, 상기 출력 노드의 전압 레벨에 응답하여 상기 제1 연결 노드를 접지 전압으로 구동하는 제1 PMOS 트랜지스터; 및
    상기 제1 및 제2 브랜치가 연결된 제2 연결 노드에 연결되고, 상기 출력 노드의 전압 레벨에 응답하여 상기 제2 연결 노드를 전원 전압으로 구동하는 제1 NMOS 트랜지스터를 포함하고,
    상기 제2 브랜치가 상기 제1 브랜치에 병렬 연결되는 유무에 따라 상기 슈미트 트리거 회로의 히스테리시스 폭이 가변되는 것을 특징으로 하는 슈미터 트리거 회로.
  7. 제6항에 있어서, 상기 제1 브랜치는
    상기 전원 레일과 상기 제1 연결 노드 사이에 연결되고, 상기 입력 노드가 그 게이트에 연결되는 제2 PMOS 트랜지스터;
    상기 제1 연결 노드와 상기 출력 노드 사이에 연결되고, 상기 입력 노드가 그 게이트에 연결되는 제3 PMOS 트랜지스터;
    상기 제2 연결 노드와 상기 출력 노드 사이에 연결되고, 상기 입력 노드가 그 게이트에 연결되는 제2 NMOS 트랜지스터; 및
    상기 접지 레일과 상기 제2 연결 노드 사이에 연결되고, 상기 입력 노드가 그 게이트에 연결되는 제3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 슈미트 트리거 회로.
  8. 제7항에 있어서, 상기 제2 브랜치는,
    상기 전원 레일과 상기 제1 연결 노드 사이에 연결되고, 상기 제1 제어 신호가 그 게이트에 연결되는 제4 PMOS 트랜지스터;
    상기 제1 연결 노드와 상기 출력 노드 사이에 연결되고, 상기 입력 노드가 그 게이트에 연결되는 제5 PMOS 트랜지스터;
    상기 제2 연결 노드와 상기 출력 노드 사이에 연결되고, 상기 입력 노드가 그 게이트에 연결되는 제4 NMOS 트랜지스터; 및
    상기 접지 레일과 상기 제2 연결 노드 사이에 연결되고, 상기 제1 제어 신호의 반전 신호가 그 게이트에 연결되는 제5 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 슈미트 트리거 회로.
  9. 제6항에 있어서, 상기 슈미트 트리거 회로는,
    상기 전원 레일과 상기 접지 레일 사이에 브릿지되고, 제2 제어 신호에 응답하여 상기 입력 노드와 상기 출력 노드 사이에 선택적으로 연결되는 제3 브랜치를 더 포함하고,
    상기 제3 브랜치가 상기 제1 및 제2 브랜치에 병렬 연결됨에 따라 상기 슈미트 트리거 회로의 상기 히스테리시스 폭이 좁아지는 것을 특징으로 하는 슈미트 트리거 회로.
  10. 전원 레일과 접지 레일 사이에 연결되고, 상기 전원 레일로 인가되는 과전압을 감지하는 클램핑 회로;
    상기 전원 레일과 상기 접지 레일 사이에 연결되고, 상기 클램핑 회로의 출력 및 상기 과전압에 의해 발생되는 제1 제어 신호에 응답하여 가변적인 트리거 특성을 갖는 슈미터 트리거 회로; 및
    상기 전원 레일과 상기 접지 레일 사이에 연결되고, 상기 슈미트 트리거 회로의 출력에 응답하여 상기 과전압에 상응하는 전류를 상기 접지 레일로 방전시키는 스위칭 회로를 포함하는 정전기 보호 회로.
KR1020180154695A 2018-12-04 2018-12-04 가변적인 슈미트 트리거 특성의 정전기 보호 회로 KR20200067634A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180154695A KR20200067634A (ko) 2018-12-04 2018-12-04 가변적인 슈미트 트리거 특성의 정전기 보호 회로
US16/432,962 US11095121B2 (en) 2018-12-04 2019-06-06 Electrostatic discharge protection circuit having variable schmitt trigger characteristics
CN201910715862.5A CN111277260B (zh) 2018-12-04 2019-08-05 保护集成电路的方法、施密特触发器和静电保护电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180154695A KR20200067634A (ko) 2018-12-04 2018-12-04 가변적인 슈미트 트리거 특성의 정전기 보호 회로

Publications (1)

Publication Number Publication Date
KR20200067634A true KR20200067634A (ko) 2020-06-12

Family

ID=70850691

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180154695A KR20200067634A (ko) 2018-12-04 2018-12-04 가변적인 슈미트 트리거 특성의 정전기 보호 회로

Country Status (3)

Country Link
US (1) US11095121B2 (ko)
KR (1) KR20200067634A (ko)
CN (1) CN111277260B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114123141A (zh) * 2020-09-01 2022-03-01 珠海格力电器股份有限公司 一种静电释放保护电路
US11444611B2 (en) * 2020-10-06 2022-09-13 Mediatek Inc. Chip having a receiver including a hysteresis circuit
CN112838849A (zh) * 2020-12-31 2021-05-25 思瑞浦微电子科技（苏州）股份有限公司 输出管脚的静电保护电路
CN114489202B (zh) * 2021-01-06 2024-03-29 台湾积体电路制造股份有限公司 电源供应产生器及其操作方法
CN113659965B (zh) * 2021-07-22 2023-10-03 北京时代民芯科技有限公司 一种具有可修调滤波功能的比较器电路
DE102021004437B4 (de) 2021-09-01 2023-11-16 Dr. Ecklebe GmbH Verfahren und Anordnung zum Schutz vor Überspannung
TWI769108B (zh) * 2021-11-04 2022-06-21 瑞昱半導體股份有限公司 靜電放電保護電路

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5978192A (en) 1997-11-05 1999-11-02 Harris Corporation Schmitt trigger-configured ESD protection circuit
US6233130B1 (en) 1998-07-30 2001-05-15 Winbond Electronics Corp. ESD Protection device integrated with SCR
US20030058591A1 (en) 2001-09-26 2003-03-27 Jeffrey Johnson Electro-static discharge protection for high frequency port on an integrated circuit
TWI264106B (en) 2002-04-30 2006-10-11 Winbond Electronics Corp Static charge protection circuit of adopting gate-coupled MOSFET (metal-oxide-semiconductor field effect transistor)
KR100476725B1 (ko) * 2003-08-01 2005-03-16 삼성전자주식회사 바닥 레벨의 저전압원 감지 기능을 가지는 레벨 쉬프터 및레벨 쉬프팅 방법
JP2006261233A (ja) * 2005-03-15 2006-09-28 Fujitsu Ltd 入力保護回路
US20080106834A1 (en) 2006-11-07 2008-05-08 Kenneth Wai Ming Hung electrostatic discharge protection circuit
GB2451439A (en) * 2007-07-30 2009-02-04 Toumaz Technology Ltd Electrostatic discharge prevention circuit
EP2068259A1 (de) 2007-12-04 2009-06-10 X-FAB Semiconductor Foundries AG Verfahren und System zur Ueberpruefung des ESD-Verhaltens von integrierten Schaltungen auf Schaltungsebene
GB2464538A (en) 2008-10-17 2010-04-28 Cambridge Silicon Radio Ltd An ESD protection circuit for a transmitter output
DE102010006525B4 (de) * 2010-02-01 2012-02-09 Phoenix Contact Gmbh & Co. Kg Vorrichtung zum Ableiten von Stoßströmen oder transienten Überspannungen
CN101834436B (zh) * 2010-05-06 2012-07-25 日银Imp微电子有限公司 一种集成电路的过压保护电路
US8879222B2 (en) 2011-12-28 2014-11-04 Stmicroelectronics International N.V. Trigger circuit and method of using same
CN103595473B (zh) * 2013-06-04 2016-06-29 青岛海信宽带多媒体技术有限公司 突发接收控制电路及突发模式光接收机
US9356442B2 (en) * 2014-07-08 2016-05-31 Hong Kong Applied Science and Technology Research Institute Company, Limited Area-efficient clamp for power ring ESD protection using a transmission gate
CN104362606B (zh) * 2014-11-20 2018-06-26 辽宁大学 用于集成电路的静电放电电源钳制电路及其控制方法
KR102294149B1 (ko) * 2015-02-13 2021-08-26 삼성전자주식회사 슈미트 트리거 회로 및 이를 포함하는 비휘발성 메모리 장치
EP3107121B1 (en) * 2015-06-16 2018-02-21 Nxp B.V. An electrostatic discharge power rail clamp circuit
US10734806B2 (en) * 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
US10476494B2 (en) * 2017-03-20 2019-11-12 Alpha And Omega Semiconductor (Cayman) Ltd. Intelligent power modules for resonant converters
CN106982047A (zh) * 2017-05-30 2017-07-25 长沙方星腾电子科技有限公司 一种施密特触发器
CN107666236A (zh) * 2017-10-31 2018-02-06 佛山中锦微电科技有限公司 过流保护驱动电路
CN108306271A (zh) * 2018-01-08 2018-07-20 北京智芯微电子科技有限公司 一种电源钳位esd保护电路

Also Published As

Publication number Publication date
US11095121B2 (en) 2021-08-17
CN111277260B (zh) 2024-03-19
US20200176980A1 (en) 2020-06-04
CN111277260A (zh) 2020-06-12

Similar Documents

Publication Publication Date Title
US11095121B2 (en) Electrostatic discharge protection circuit having variable schmitt trigger characteristics
US10938200B2 (en) Back power protection circuit
US11862964B2 (en) Circuit for and method of protecting overvoltage in universal serial bus interface
CN110784200B (zh) 高速和负载开关的快速过电压和浪涌检测
US9240400B2 (en) Scheme to reduce stress of input/ output (IO) driver
US10644501B2 (en) Driving circuit
US11177801B2 (en) Leakage current reduction type radio frequency switch device
US20160241244A1 (en) Method and apparatus for improving a load independent buffer
EP3251150B1 (en) Self-sensing reverse current protection switch
US8520350B2 (en) Protection circuit for digital integrated chip
US9312686B2 (en) High voltage protection circuit for non-tolerant integrated circuit
US10748890B2 (en) Negative voltage tolerant IO circuitry for IO pad
US7330067B2 (en) Semiconductor apparatus
US20090244798A1 (en) Power status notification method and power status notification circuit
JP6273308B2 (ja) 負荷に依存しないバッファを改善するための方法及び装置
US9804663B2 (en) Electronic device and voltage adjustment circuit for storage device thereof
US20160364355A1 (en) Control system for server

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal