CN106982047A - 一种施密特触发器 - Google Patents

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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference

Abstract

本发明提供了一种施密特触发器，属于半导体集成电路技术领域。本发明的斯密特触发器的特点在于，在现有斯密特触发器的电源和地之间引入了第一隔离器件和第二隔离器件，通过第一隔离器件和第二隔离器件的引入，将现有电路中的电源和地的寄生二极管消除了，大大提升了芯片的静电放电性能。

Description

一种施密特触发器
技术领域
本发明属于半导体集成电路技术领域，具体涉及一种施密特触发器电路。
背景技术
施密特触发器是一种特殊的门电路，与普通的门电路不同，施密特触发器有两个阈值电压，分别称为正向阈值电压和负向阈值电压。在输入信号从低电平上升到高电平的过程中使电路状态发生变化的输入电压称为正向阈值电压，在输入信号从高电平下降到低电平的过程中使电路状态发生变化的输入电压称为负向阈值电压。正向阈值电压与负向阈值电压之差称为回差电压。
传统的施密特触发器如图1所示，一种施密特触发器电路，包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3；第一PMOS晶体管P1的源极接电源，栅极接输入UIN，漏极接第二PMOS晶体管P2的源极和第三PMOS晶体管P3的源极；第二PMOS晶体管P2的栅极接输入UIN，漏极接输出UOUT；第三PMOS晶体管P3的栅极接输出UOUT，漏极接地；第一NMOS晶体管N1的栅极接输入UIN，漏极接输出UOUT，源极接第二NMOS晶体管N2的漏极和第三NMOS晶体管N3的漏极；第二NMOS晶体管N2的栅极接输入UIN，源极接地；第三NMOS晶体管N3的栅极接输出UOUT，源极电源。
在传统的触发器中，第三PMOS晶体管P3的衬底接电源，漏极接地，这样在PMOS晶体管P3的衬底和漏极之间形成了一个寄生二极管；同理，第三NMOS晶体管N3的衬底和源级之间也形成了一个寄生二极管。在芯片进行静电放电(ESD)测试的过程，这两个二极管容易形成放电通路，从而影响整个芯片的静电放电(ESD)性能。
发明内容
为解决现有施密特触发器由于存在电源到地的寄生二极管，从而造成静电放电性能比较弱的技术问题，本发明提供了一种静电放电性能比较好的施密特触发器。
一种施密特触发器，包括，第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3；第一PMOS晶体管P1的源极接电源，栅极接输入UIN，漏极接第二PMOS晶体管P2的源极和第三PMOS晶体管P3的源极；第二PMOS晶体管P2的栅极接输入UIN，漏极接输出UOUT；第三PMOS晶体管P3的栅极接输出UOUT；第一NMOS晶体管N1的栅极接输入UIN，漏极接输出UOUT，源极接第二NMOS晶体管N2的漏极和第三NMOS晶体管N3的漏极；第二NMOS晶体管N2的栅极接输入UIN，源极接地；第三NMOS晶体管N3的栅极接输出UOUT；所述斯密特触发器还包括第一隔离器件，第二隔离器件，所述第一隔离器件的一端接第三PMOS晶体管P3的漏极，另一端接地；所述第二隔离器件的一端接第三NMOS晶体管N3的源极，另一端接电源。
进一步的，所述第一隔离器件为第四NMOS晶体管N4，所述第二隔离器件为第四PMOS晶体管P4，所述第四NMOS晶体管N4的漏极接所述第三PMOS晶体管P3的漏极，栅极接电源，源极接地；所述第四PMOS晶体管P4的源极接所述第三NMOS晶体管N3的源极，栅极接地，漏极接电源。
进一步的，所述第一隔离器件为第一电阻R1，所述第二隔离器件为第二电阻R2，所述第一电阻R1的一端接所述第三PMOS晶体管P3的漏极，另一端接地；所述第二电阻R2的一端接所述第三NMOS晶体管N3的源极，另一端接电源。
本发明的施密特触发器，通过第一隔离器件和第二隔离器件的引入，将现有电路中的电源和地的寄生二极管消除了，大大提升了芯片的静电放电性能。
附图说明
图1是现有技术提供的一种施密特触发器电路结构示意图；
图2是本发明提供的一种施密特触发器电路结构示意图；
图3是本发明实施例1提供的一种施密特触发器电路结构示意图；
图4是本发明实施例2提供的一种施密特触发器电路结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
为了解决传统施密特触发其中容易形成寄生二极管，在芯片进行静电放电测试的过程，寄生二极管容易形成放电通路，从而影响整个芯片的静电放电(ESD)性能的技术问题，本发明提供了一种施密特触发器，如图2所示，该斯密特触发器包括，第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3；第一PMOS晶体管P1的源极接电源，栅极接输入UIN，漏极接第二PMOS晶体管P2的源极和第三PMOS晶体管P3的源极；第二PMOS晶体管P2的栅极接输入UIN，漏极接输出UOUT；第三PMOS晶体管P3的栅极接输出UOUT；第一NMOS晶体管N1的栅极接输入UIN，漏极接输出UOUT，源极接第二NMOS晶体管N2的漏极和第三NMOS晶体管N3的漏极；第二NMOS晶体管N2的栅极接输入UIN，源极接地；第三NMOS晶体管N3的栅极接输出UOUT；所述斯密特触发器还包括第一隔离器件1，第二隔离器件2，所述第一隔离器件1的一端接第三PMOS晶体管P3的漏极，另一端接地；所述第二隔离器件2的一端接第三NMOS晶体管N3的源极，另一端接电源。
作为本发明实施例1，如图3所示，其它部分和上述电路相同，所述第一隔离器件为第四NMOS晶体管N4，所述第二隔离器件为第四PMOS晶体管P4，所述第四NMOS晶体管N4的漏极接所述第三PMOS晶体管P3的漏极，栅极接电源，源极接地；所述第四PMOS晶体管P4的源极接所述第三NMOS晶体管N3的源极，栅极接地，漏极接电源。
作为本发明实施例2，电路其它部分同上述电路相同，如图4所示，所述第一隔离器件为第一电阻R1，所述第二隔离器件为第二电阻R2，所述第一电阻R1的一端接所述第三PMOS晶体管P3的漏极另一端接地；所述第二电阻R2的一端接所述第三NMOS晶体管N3的源极，另一端接电源。
本发明的施密特触发器，通过第一隔离器件和第二隔离器件的引入，将现有电路中的电源和地的寄生二极管消除了，大大提升了芯片的静电放电性能。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (3)

1.一种施密特触发器，包括，第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3；第一PMOS晶体管P1的源极接电源，栅极接输入UIN，漏极接第二PMOS晶体管P2的源极和第三PMOS晶体管P3的源极；第二PMOS晶体管P2的栅极接输入UIN，漏极接输出UOUT；第三PMOS晶体管P3的栅极接输出UOUT；第一NMOS晶体管N1的栅极接输入UIN，漏极接输出UOUT，源极接第二NMOS晶体管N2的漏极和第三NMOS晶体管N3的漏极；第二NMOS晶体管N2的栅极接输入UIN，源极接地；第三NMOS晶体管N3的栅极接输出UOUT；其特征在于，所述斯密特触发器还包括第一隔离器件，第二隔离器件，所述第一隔离器件的一端接第三PMOS晶体管P3的漏极，另一端接地；所述第二隔离器件的一端接第三NMOS晶体管N3的源极，另一端接电源。
2.如权利要求1所述的施密特触发器，其特征在于，所述第一隔离器件为第四NMOS晶体管N4，所述第二隔离器件为第四PMOS晶体管P4，所述第四NMOS晶体管N4的漏极接所述第三PMOS晶体管P3的漏极，栅极接电源，源极接地；所述第四PMOS晶体管P4的源极接所述第三NMOS晶体管N3的源极，栅极接地，漏极接电源。
3.如权利要求1所述的施密特触发器，其特征在于，所述第一隔离器件为第一电阻R1，所述第二隔离器件为第二电阻R2，所述第一电阻R1的一端接所述第三PMOS晶体管P3的漏极，另一端接地；所述第二电阻R2的一端接所述第三NMOS晶体管N3的源极，另一端接电源。
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