CN111277260B - 保护集成电路的方法、施密特触发器和静电保护电路 - Google Patents

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Abstract

公开一种保护集成电路的方法、施密特触发器和静电保护电路。提供一种具有可变的施密特触发器特性的静电保护电路。所述静电保护电路使用施密特触发器电路保护集成电路免受过电压影响。施密特触发器电路包括：第一分支和第二分支，桥接在电源轨与接地轨之间。施密特触发器电路在第二分支并联连接到第一分支时以窄滞回宽度进行操作，并且在第二分支不并联连接到第一分支时以宽滞回宽度进行操作。所述静电保护电路在弱过电压被施加到电源轨时，使用窄滞回宽度释放电源轨的过电压，并且在强过电压被施加到电源轨时，使用宽滞回宽度释放电源轨的过电压。

Description

保护集成电路的方法、施密特触发器和静电保护电路
本申请要求于2018年12月4日提交到韩国知识产权局的第10-2018-0154695号韩国专利申请的权益，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体装置，更具体地，涉及一种具有根据过电压状态而变化的施密特触发器特性的静电放电(ESD)保护电路。本发明构思还提供一种保护集成电路免受过电压状态影响的方法，以及均具有可变的触发器特性的静电放电(ESD)保护电路和施密特触发器电路。
背景技术
静电放电(ESD)涉及大电压瞬变的潜在破坏性影响。为了使集成电路免受ESD，以各种形式提供瞬态触发的ESD保护电路(诸如，电源轨耦合钳位电路)。
钳位电路可包括电源轨与接地轨之间串联连接的电阻器、电容器和开关元件。当感测的ESD脉冲通过电阻器和电容器耦合并且开关元件接通时，施加在钳位电路上的电压可被钳位到预设的容许值。最后，当电容器以电源轨与接地轨之间的电压充电时，钳位电路可断开。
钳位电路的电阻器和电容器的值(即，RC时间常数)及其开关特性控制钳位电路接通的时间。RC时间常数通常被设计为使得钳位电路可接通足以使整个ESD脉冲释放的时间。
然而，为了增大钳位电路的RC时间常数，电阻器和电容器的大小可增大。因此，电阻器和电容器的大小的增大可导致包括钳位电路的半导体装置的芯片尺寸的增大。此外，在半导体装置的正常操作期间，钳位电路上可出现快速电压转换。在这种情况下，当RC时间常数太高时，钳位电路可能通过快速电压转换峰值来接通。因此，当RC时间常数太高时，在正常操作期间可能发生不希望的问题。此外，可存在如下的振荡问题：钳位电路对钳位电路的触发阈值附近的噪声敏感，导致钳位电路的重复接通和断开。
发明内容
根据本发明构思的一些实施例，提供一种保护集成电路免受过电压状态影响的方法，所述方法包括：监视受施加到连接到集成电路的电源轨的过电压状态影响的信号端子的电压电平；当信号端子处于信号端子的电压电平等于或小于参考电压的弱过电压状态时，通过在第一脉冲宽度内在集成电路上使接地轨与电源轨之间导通来释放电源轨的过电压状态；当信号端子处于信号端子的电压电平超过参考电压的强过电压状态时，通过在大于第一脉冲宽度的第二脉冲宽度内在集成电路上使接地轨与电源轨之间导通来释放电源轨的过电压状态。
根据本发明构思的一些实施例，提供一种具有可变的触发器特性的施密特触发器电路。所述施密特触发器电路包括：第一分支，桥接在电源轨与接地轨之间，并连接在输入节点与输出节点之间；第二分支，桥接在电源轨与接地轨之间，并响应于第一控制信号而选择性地连接在输入节点与输出节点之间；第一PMOS晶体管，连接到第一连接节点，其中，第一分支和第二分支连接到第一连接节点。第一PMOS晶体管被配置为：响应于输出节点的电压电平而将第一连接节点驱动到接地电压。第一NMOS晶体管连接到第二连接节点，其中，第一分支和第二分支连接到第二连接节点。第一NMOS晶体管被配置为：响应于输出节点的电压电平而将第二连接节点驱动到电源电压。所述施密特触发器电路的滞回宽度响应于第二分支被选择性地并联连接到第一分支而可变。
根据本发明构思的一些实施例，提供一种静电保护电路，包括：钳位电路，连接在电源轨与接地轨之间并被配置为检测施加到电源轨的过电压；施密特触发器电路，连接在电源轨与接地轨之间，并且具有响应于由钳位电路的输出生成的第一控制信号和过电压的可变的触发器特性；以及开关电路，连接在电源轨与接地轨之间，并且被配置为响应于施密特触发器电路的输出，将与过电压对应的电流释放到接地轨。
附图说明
通过以下结合附图进行的详细描述，本发明构思的实施例将更清楚地理解，其中：
图1是根据本发明构思的一些实施例的半导体装置的框图；
图2是根据本发明构思的一些实施例的图1中的静电放电(ESD)监视电路的示例的电路图；
图3是根据本发明构思的一些实施例的图1中的ESD保护电路的电路图；
图4是根据本发明构思的一些实施例的图3中的施密特触发器电路的示例的电路图；
图5是根据本发明构思的一些实施例的图3中的施密特触发器电路的示例的操作图；
图6和图7是示出根据本发明构思的一些实施例的图3的ESD保护电路的操作的波形图；
图8是根据本发明构思的一些实施例的图1中的ESD监视电路的示例的电路图；
图9是根据本发明构思的一些实施例的图3中的施密特触发器电路的示例的电路图；
图10是根据本发明构思的一些实施例的图3中的施密特触发器电路的示例的操作图；
图11是示出根据本发明构思的一些实施例的包括具有可变的施密特触发器特性的ESD保护电路的存储器装置应用于计算系统的示例的框图；
图12是示出根据本发明构思的一些实施例的包括具有可变的施密特触发器特性的ESD保护电路的存储器装置应用于移动装置的示例的框图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施例。注意，尽管关于一个实施例描述的本发明构思的方面没有相对于不同的实施例进行具体描述，但是关于一个实施例描述的本发明构思的方面可包含在不同的实施例中。也就是说，所有实施例和/或任何实施例的特征可以以任何方式和/或组合进行组合。在下面阐述的说明书中详细解释本发明构思的这些和其他目的和/或方面。如在此所使用的，术语“和/或”包括相关联所列项中的一个或多个的任何组合和所有组合。当诸如“……中的至少一个”的表述在一列元素之后时，该表述修饰整列元素，而不修饰该列中的单个元素。
图1是根据本发明构思的一些实施例的半导体装置100的框图。
参照图1，半导体装置100包括集成电路110、静电放电(ESD)监视电路120和ESD保护电路130，其中，集成电路110根据半导体装置100的功能和/或性能执行操作，静电放电(ESD)监视电路120和ESD保护电路130响应于ESD脉冲状态而保护集成电路110。集成电路110连接到VDD轨10和VSS轨20并由VDD轨10和VSS轨20供电，其中，VDD轨10连接到电源(VDD)端子，VSS轨20连接到接地(VSS)端子。集成电路110可响应于输入到第一信号端子30和第二信号端子40的信号和/或从第一信号端子30和第二信号端子40输出的信号而进行操作。反向连接的保护二极管D1连接在第一信号端子30与VDD轨10之间，反向连接的保护二极管D3连接在第二信号端子40与VDD轨10之间，反向连接的保护二极管D2连接在第一信号端子30与VSS轨20之间，反向连接的保护二极管D4连接在第二信号端子40与VSS轨20之间。将理解，尽管在此可使用术语第一、第二、第三等描述各种元件，但是元件不应受这些术语限制；相反，这些术语仅用于将一个元件与另一元件区分开来。因此，在不脱离本发明构思的范围的情况下，讨论的第一元件可被称为第二元件。
ESD保护电路130连接在VDD轨10与VSS轨20之间，以保护集成电路110免受电压瞬变或ESD脉冲电压V(ESD)影响。ESD保护电路130操作为，使得VDD轨10和VSS轨20上的电压响应于第一控制信号DSC和第二控制信号DSCB而被钳位到预定的允许值。ESD保护电路130执行将与施加到VDD轨10的ESD脉冲电压V(ESD)对应的电流释放到VSS轨20的操作。
ESD监视电路120连接到第一信号端子30，并且可根据第一信号端子30的电压电平输出第一控制信号DSC和第二控制信号DSCB。第一信号端子30可以是半导体装置100中设置的多个信号端子之中的被施加对ESD敏感的信号的端子。例如，第一信号端子30可以是数据输入/输出信号(DQ)端子之一。ESD监视电路120可监视当ESD脉冲电压V(ESD)被施加到VDD轨10时在第一信号端子30出现的电压电平，并输出第一控制信号DSC和第二控制信号DSCB。
根据一些实施例，第一信号端子30可以是用于感测ESD的单独的信号端子。
在一些实施例中，ESD监视电路120和ESD保护电路130可彼此分开。然而，本发明构思不限于此，在一些实施例中，ESD监视电路120可包括在ESD保护电路130中。
图2是图1中的ESD监视电路120的示例的电路图。
参照图2，ESD监视电路120可包括比较器210和反相器220。比较器210可将参考电压Vm与第一信号端子30的电压V(PAD1)进行比较，并输出第一控制信号DSC作为比较结果。可从与集成电路110相关联的电压生成器提供参考电压Vm。反相器220可接收第一控制信号DSC并输出第二控制信号DSCB。第一控制信号DSC和第二控制信号DSCB具有互补的逻辑电平。
当半导体装置100通电时，作为默认设置，参考电压Vm的电平可被设置为高于第一信号端子30的电压V(PAD1)的电平。因此，第一控制信号DSC可处于逻辑低电平，第二控制信号DSCB可处于逻辑高电平。然而，这些电平用作非限制性示例，并且第一控制信号DSC和第二控制信号DSCB可被设置为与上述逻辑电平不同和/或相反的逻辑电平。
瞬态电压可被施加到VDD轨10。然而，ESD监视电路120的第一信号端子30的电压V(PAD1)的电平可低于参考电压Vm的电平。也就是说，可在VDD轨10中出现相对弱的ESD电压状态。在这种情况下，第一控制信号DSC可保持在逻辑低电平，第二控制信号DSCB可保持在逻辑高电平。在一些实施例中，瞬态电压被施加到VDD轨10的状态(其中，第一控制信号DSC保持在逻辑低电平并且第二控制信号DSCB保持在逻辑高电平)可被称为弱瞬态电压状态。
当在VDD轨10中出现相对强的瞬态电压或ESD电压状态时(诸如，当ESD脉冲电压V(ESD)被施加到VDD轨10时)，第一信号端子30的电压V(PAD1)的电平可由于ESD脉冲电压V(ESD)的影响而上升。当第一信号端子30的电压V(PAD1)的电平变得高于参考电压Vm的电平时，第一控制信号DSC的电平可从逻辑低电平改变为逻辑高电平和/或第二控制信号DSCB的电平可从逻辑高电平变为逻辑低电平。
图3是图1中的ESD保护电路130的电路图。
参照图3，ESD保护电路130可包括连接在VDD轨10与VSS轨20之间的钳位电路310和开关电路330，以及连接在钳位电路310与开关电路330之间的施密特触发器电路320。
钳位电路310包括在VDD轨10与VSS轨20之间串联连接的电阻器R和电容器C。钳位电路310可允许VDD轨10与VSS轨20之间的电压被钳位到预定的允许值(即，VDD电压电平)。
在钳位电路310的操作期间，当ESD脉冲电压V(ESD)未被施加到VDD轨10时，电阻器R与电容器C之间的第一连接节点NA具有VDD电压电平。然而，当ESD脉冲电压V(ESD)被施加到VDD轨10时，电容器C可几乎瞬间短路。因此，在第一连接节点NA中充入的电荷被释放到VSS电压，因此，第一连接节点NA的电压电平转变为VSS电压电平。第一连接节点NA是钳位电路310的输出节点，并且连接到施密特触发器电路320。
施密特触发器电路320连接在第一连接节点NA与第二连接节点NB之间。施密特触发器电路320可具有响应于从ESD监视电路120输出的第一控制信号DSC和第二控制信号DSCB而相对于第一连接节点NA的电压可变的触发器特性。
开关电路330可将与施加到VDD轨10的ESD脉冲电压V(ESD)对应的电流释放到VSS轨20。开关电路330可使用连接在VDD轨10与VSS轨20之间的NMOS晶体管332来实现。NMOS晶体管332的栅极连接到作为施密特触发器电路320的输出节点的第二连接节点NB。
图4是图3中的施密特触发器电路320的电路图，图5是施密特触发器电路320的操作图。
参照图4，施密特触发器电路320可包括第一分支410和第二分支420、第三PMOS晶体管P3以及第三NMOS晶体管N3，其中，第一分支410和第二分支420桥接在VDD轨10与VSS轨20之间，第三PMOS晶体管P3连接到VSS轨20，第三NMOS晶体管N3连接到VDD轨10。如果两个元件电气地或逻辑地连接在一起，则该两个元件可被桥接。
第一分支410可包括在VDD轨10与VSS轨20之间串联连接的第一PMOS晶体管P1和第二PMOS晶体管P2以及第一NMOS晶体管N1和第二NMOS晶体管N2。第一PMOS晶体管P1和第二PMOS晶体管P2以及第一NMOS晶体管N1和第二NMOS晶体管N2的栅极连接到钳位电路310的第一连接节点NA。第一PMOS晶体管P1与第二PMOS晶体管P2之间的第三连接节点NC连接到第三PMOS晶体管P3，第一NMOS晶体管N1与第二NMOS晶体管N2之间的第四连接节点ND连接到第三NMOS晶体管N3。第二PMOS晶体管P2与第一NMOS晶体管N1之间的连接点是作为第二连接节点NB的施密特触发器电路320的输出节点。
第三PMOS晶体管P3连接在第三连接节点NC与VSS轨20之间，第三PMOS晶体管P3的栅极连接到第二连接节点NB。第三NMOS晶体管N3连接在第四连接节点ND与VDD轨10之间，第三NMOS晶体管N3的栅极也连接到第二连接节点NB。
在施密特触发器电路320中，第一分支410以及第三PMOS晶体管P3和第三NMOS晶体管N3的操作可如下。
作为示例，可假设从钳位电路310(参照图3)输出的第一连接节点NA的电压电平是VDD电压电平。响应于第一连接节点NA的VDD电压电平，第一PMOS晶体管P1和第二PMOS晶体管P2截止并且第一NMOS晶体管N1和第二NMOS晶体管N2导通，因此，第二连接节点NB具有VSS电压电平。第三PMOS晶体管P3响应于第二连接节点NB的VSS电压电平而导通，因此，第三连接节点NC处于VSS电压电平。
作为第二PMOS晶体管P2的源极的第三连接节点NC和作为第二PMOS晶体管P2的漏极的第二连接节点NB的电位可等于VSS电压电平。在这种情况下，即使第一连接节点NA的电压电平从VDD电压电平逐渐降低到第一触发电平VTLa(参照图5)，第二PMOS晶体管P2也保持截止状态，因此，第二连接节点NB可保持VSS电压电平。
可通过调节第二PMOS晶体管P2和第三PMOS晶体管P3的大小来确定第一触发电平VTLa。例如，当第三PMOS晶体管P3的大小相对大于第二PMOS晶体管P2的大小时，第一触发电平VTLa可减小，并且当第二PMOS晶体管P2的大小相对大于第三PMOS晶体管P3的大小时，第一触发电平VTLa可倾向于朝着第三触发电平VTLb增大。
接下来，可假设从钳位电路310(参照图3)输出的第一连接节点NA的电压电平是VSS电压电平。响应于第一连接节点NA的VSS电压电平，第一NMOS晶体管N1和第二NMOS晶体管N2截止并且第一PMOS晶体管P1和第二PMOS晶体管P2导通，因此，第二连接节点NB具有VDD电压电平。第三NMOS晶体管N3响应于第二连接节点NB的VDD电压电平而导通，因此，第四连接节点ND处于VDD电压电平。
这里，作为第一NMOS晶体管N1的源极的第四连接节点ND和作为第一NMOS晶体管N1的漏极的第二连接节点NB的电位可等于VDD电压电平。在这种情况下，即使第一连接节点NA的电压电平从VSS电压电平逐渐增大到第二触发电平VTHa(参照图5)，第一NMOS晶体管N1也保持截止状态，因此，第二连接节点NB可保持VDD电压电平。
可通过调节第一NMOS晶体管N1和第三NMOS晶体管N3的大小来确定第二触发电平VTHa。例如，当第三NMOS晶体管N3的大小相对大于第一NMOS晶体管N1的大小时，第二触发电平VTHa可增大，并且当第一NMOS晶体管N1的大小相对大于第三NMOS晶体管N3的大小时，第二触发电平VTHa可倾向于朝着第四触发电平VTHb减小。
第二分支420可用于将由第一分支410以及第三PMOS晶体管P3和第三NMOS晶体管N3确定的第一触发电平VTLa和第二触发电平VTHa改变为第三触发电平VTLb和第四触发电平VTHb。相反，第一分支410可用于将第三触发电平VTLb和第四触发电平VTHb改变为第一触发电平VTLa和第二触发电平VTHa。
第二分支420可包括在VDD轨10与VSS轨20之间串联连接的第四PMOS晶体管P4和第五PMOS晶体管P5以及第四晶体管N4和第五NMOS晶体管N5。第四PMOS晶体管P4的栅极连接到从ESD监视电路120输出的第一控制信号DSC，第五PMOS晶体管P5和第四NMOS晶体管N4的栅极连接到第一连接节点NA，第五NMOS晶体管N5的栅极连接到从ESD监视电路120输出的第二控制信号DSCB。第四PMOS晶体管P4与第五PMOS晶体管P5之间的连接点连接到第三连接节点NC，第四NMOS晶体管N4与第五NMOS晶体管N5之间的连接点连接到第四连接节点ND。第五PMOS晶体管P5与第四NMOS晶体管N4之间的连接点连接到第二连接节点NB。
作为半导体装置100的上电时的默认设置，从ESD监视电路120输出的第一控制信号DSC和第二控制信号DSCB可被分别设置为逻辑低电平和逻辑高电平。第四PMOS晶体管P4响应于具有逻辑低电平的第一控制信号DSC而导通，第五NMOS晶体管N5响应于具有逻辑高电平的第二控制信号DSCB而导通。当第四PMOS晶体管P4和第五NMOS晶体管N5导通时，第二分支420被启用。当第二分支420被启用时，第五PMOS晶体管P5与第一分支410的第二PMOS晶体管P2形成并联连接结构，第四NMOS晶体管N4与第一分支410的第一NMOS晶体管N1形成并联连接结构。
如上所述，在第一分支410以及第三PMOS晶体管P3和第三NMOS晶体管N3的操作中，当第一连接节点NA的电压电平从VDD电压电平下降到VSS电压电平时，可通过调节第二PMOS晶体管P2和第三PMOS晶体管P3的大小来确定第一触发电平VTLa。当第五PMOS晶体管P5并联连接到第二PMOS晶体管P2时，第二PMOS晶体管P2的大小增大了第五PMOS晶体管P5的大小。也就是说，第二PMOS晶体管P2的大小变得相对大于第三PMOS晶体管P3的大小。在这种情况下，当第一连接节点NA的电压电平从VDD电压电平下降到VSS电压电平时，施密特触发器电路320可在第三触发电平VTLb被触发。
类似地，如上所述，在第一分支410以及第三PMOS晶体管P3和第三NMOS晶体管N3的操作中，当第一连接节点NA的电压电平从VSS电压电平上升到VDD电压电平时，通过调节第一NMOS晶体管N1和第三NMOS晶体管N3的大小来确定第二触发电平VTHa。当第四NMOS晶体管N4并联连接到第一NMOS晶体管N1时，第一NMOS晶体管N1的大小增大了第四NMOS晶体管N4的大小。也就是说，第一NMOS晶体管N1的大小变得相对大于第三NMOS晶体管N3的大小。在这种情况下，当第一连接节点NA的电压电平从VSS电压电平上升到VDD电压电平时，施密特触发器电路320可在第四触发电平VTHb被触发。
可根据施密特触发器电路320的第一分支410以及第三PMOS晶体管P3和第三NMOS晶体管N3的操作来确定第一触发电平VTLa与第二触发电平VTHa之间的第一滞回宽度Wa。可根据第一分支410、第二分支420以及第三PMOS晶体管P3和第三NMOS晶体管N3的操作来确定第三触发电平VTLb与第四触发电平VTHb之间的第二滞回宽度Wb。如图5中所示，第一滞回宽度Wa可大于第二滞回宽度Wb。施密特触发器电路320的滞回特性根据第二分支420是否被操作而随着第一滞回宽度Wa和第二滞回宽度Wb而变化。也就是说，当第二分支420被启用时，施密特触发器电路320具有第二滞回宽度Wb，当第二分支420被禁用时，施密特触发器电路320具有第一滞回宽度Wa。
图6和图7是示出图3的ESD保护电路130的操作的波形图。图6示出当在图1的半导体装置100的VDD轨10上出现相对弱的ESD电压状态时的ESD保护电路130的操作，图7示出当在VDD轨10上出现相对强的ESD电压状态时的ESD保护电路130的操作。
结合图1至图5参照图6，当在VDD轨10上出现相对弱的ESD电压状态时，从ESD监视电路120输出的第一控制信号DSC处于逻辑低电平，并且从ESD监视电路120输出的第二控制信号DSCB处于逻辑高电平。
响应于处于逻辑低电平的第一控制信号DSC和处于逻辑高电平的第二控制信号DSCB，施密特触发器电路320的第二分支420可被启用。第二分支420的第五PMOS晶体管P5可并联连接到第一分支410的第二PMOS晶体管P2，第二分支420的第四NMOS晶体管N4可并联连接到第一分支410的第一NMOS晶体管N1。因此，施密特触发器电路320具有第三触发电平VTLb与第四触发电平VTHb之间的第二滞回宽度Wb。
当从钳位电路310输出的第一连接节点NA的电压从VDD电压电平下降到VSS电压电平时，施密特触发器电路320在第三触发电平VTLb被触发，以向第二连接节点NB输出逻辑高电平。当第一连接节点NA的电压从VSS电压电平上升到VDD电压电平时，施密特触发器电路320在第四触发电平VTHb被触发，以向第二连接节点NB输出逻辑低电平。因此，从施密特触发器电路320输出的第二连接节点NB上的信号具有逻辑高电平脉冲601。
第二连接节点NB的逻辑高电平脉冲601被提供给开关电路330并使NMOS晶体管332导通。与通过导通的NMOS晶体管332施加到VDD轨10的ESD脉冲电压V(ESD)对应的电流可被释放到VSS轨20。
结合图1至图5参照图7，当在VDD轨10上出现相对强的ESD电压状态时，从ESD监视电路120输出的第一控制信号DSC处于逻辑高电平，并且从ESD监视电路120输出的第二控制信号DSCB处于逻辑低电平。
响应于处于逻辑高电平的第一控制信号DSC和处于逻辑低电平的第二控制信号DSCB，施密特触发器电路320的第二分支420可被禁用。因此，施密特触发器电路320根据第一分支410以及第三PMOS晶体管P3和第三NMOS晶体管N3的操作而具有第一触发电平VTLa与第二触发电平VTHa之间的第一滞回宽度Wa。
当从钳位电路310输出的第一连接节点NA的电压从VDD电压电平下降到VSS电压电平时，施密特触发器电路320在第一触发电平VTLa被触发，以向第二连接节点NB输出逻辑高电平。当第一连接节点NA的电压从VSS电压电平上升到VDD电压电平时，施密特触发器电路320在第二触发电平VTHa被触发，以向第二连接节点NB输出逻辑低电平。因此，从施密特触发器电路320输出的第二连接节点NB上的信号具有逻辑高电平脉冲701。
第二连接节点NB的逻辑高电平脉冲701被提供给开关电路330并使NMOS晶体管332导通。与通过导通的NMOS晶体管332施加到VDD轨10的ESD脉冲电压V(ESD)对应的电流可被释放到VSS轨20。
参照图6和图7，当在VDD轨10上出现相对强的ESD电压状态时出现的第二连接节点NB的逻辑高电平脉冲701具有比当在VDD轨10上出现相对弱的ESD电压状态时出现的第二连接节点NB的逻辑高电平脉冲601更长的脉冲宽度。开关电路330的NMOS晶体管332导通的时间可响应于强ESD电压状态下的第二连接节点NB的长逻辑高电平脉冲宽度而增加。因此，在第二连接节点NB的长逻辑高电平脉冲宽度期间，与施加到VDD轨10的强ESD对应的电流可被充分地释放到VSS轨20。
图8是图1中的ESD监视电路120的示例的电路图。
参照图8，根据第二示例的ESD监视电路120a包括参考电压生成器801、第一比较器811至第三比较器813以及第一反相器821至第三反相器823。参考电压生成器801可包括分压器，其中，分压器包括串联连接在VDD电压与VSS电压之间的多个电阻器R1至R4。多个电阻器R1至R4中的每个上的电压可作为第一参考电压Vm1、第二参考电压Vm2和第三参考电压Vm3输出。第一参考电压Vm1可以是第一参考电压Vm1至第三参考电压Vm3之中的最低电压，第三参考电压Vm3可以是第一参考电压Vm1至第三参考电压Vm3之中的最高电压。
作为示例，当多个电阻器R1至R4具有相同的电阻值时，第一参考电压Vm1至第三参考电压Vm3可具有相等的电压差。作为另一示例，当多个电阻器R1至R4具有不同的电阻值时，第一参考电压Vm1至第三参考电压Vm3可具有不同的电压差。
第一比较器811至第三比较器813可将第一参考电压Vm1至第三参考电压Vm3与第一信号端子30的电压V(PAD1)进行比较，并输出第一控制信号DSC1至第三控制信号DSC3作为比较结果。第一反相器821至第三反相器823可分别接收第一控制信号DSC1至第三控制信号DSC3，并输出第四控制信号DSCB1至第六控制信号DSCB3。第一控制信号DSC1和第四控制信号DSCB1具有互补逻辑电平，第二控制信号DSC2和第五控制信号DSCB2具有互补逻辑电平，第三控制信号DSC3和第六控制信号DSCB3具有互补逻辑电平。本实施例中描述的ESD监视电路120a通过使用三个参考电压(即，第一参考电压Vm1至第三参考电压Vm3)，生成三个控制信号对DSC1/DSCB1、DSC2/DSCB2和DSC3/DSCB3。然而，本发明构思不限于此，并且各种数量的控制信号对可通过使用各种数量的参考电压来生成。
图9是图3中的施密特触发器电路320的示例的电路图，图10是施密特触发器电路320的示例的操作图。
参照图9，除了第三分支430和第四分支440之外，根据第二示例的施密特触发器电路320a包括与图4的施密特触发器电路320相同的元件。在下文中，省略重复的描述。
施密特触发器电路320a包括第一分支410、第二分支420、第三分支430和第四分支440、第三PMOS晶体管P3以及第三NMOS晶体管N3，其中，第一分支410、第二分支420、第三分支430和第四分支440桥接在VDD轨10与VSS轨20之间，第三PMOS晶体管P3连接到VSS轨20，第三NMOS晶体管N3连接到VDD轨10。
第二分支420的第四PMOS晶体管P4的栅极连接到从图8的ESD监视电路120a输出的第一控制信号DSC1，第五NMOS晶体管N5的栅极连接到从ESD监视电路120a输出的第四控制信号DSCB1。
第三分支430可包括在VDD轨10与VSS轨20之间串联连接的第六PMOS晶体管P6和第七PMOS晶体管P7以及第六NMOS晶体管N6和第七NMOS晶体管N7。第六PMOS晶体管P6的栅极连接到从ESD监视电路120a输出的第二控制信号DSC2，第七PMOS晶体管P7和第六NMOS晶体管N6的栅极连接到第一连接节点NA，第七NMOS晶体管N7的栅极连接到从ESD监视电路120a输出的第五控制信号DSCB2。第六PMOS晶体管P6与第七PMOS晶体管P7之间的连接点连接到第三连接节点NC，第六NMOS晶体管N6与第七NMOS晶体管N7之间的连接点连接到第四连接节点ND。第七PMOS晶体管P7与第六NMOS晶体管N6之间的连接点连接到第二连接节点NB。
第四分支440可包括在VDD轨10与VSS轨20之间串联连接的第八PMOS晶体管P8和第九PMOS晶体管P9以及第八NMOS晶体管N8和第九NMOS晶体管N9。第八PMOS晶体管P8的栅极连接到从ESD监视电路120a输出的第三控制信号DSC3，第九PMOS晶体管P9和第八NMOS晶体管N8的栅极连接到第一连接节点NA，第九NMOS晶体管N9的栅极连接到从ESD监视电路120a输出的第六控制信号DSCB3。第八PMOS晶体管P8与第九PMOS晶体管P9之间的连接点连接到第三连接节点NC，第八NMOS晶体管N8与第九NMOS晶体管N9之间的连接点连接到第四连接节点ND。第九PMOS晶体管P9与第八NMOS晶体管N8之间的连接点连接到第二连接节点NB。
在施密特触发器电路320a中，第二分支420至第四分支440可响应于从ESD监视电路120a输出的第一控制信号DSC1至第三控制信号DSC3以及第四控制信号DSCB1至第六控制信号DSCB3，被选择性地启用或禁用。第一控制信号DSC1至第三控制信号DSC3以及第四控制信号DSCB1至第六控制信号DSCB3在施密特触发器电路320a中占主导地位。因此，施密特触发器电路320a可通过响应于ESD脉冲电压状态而选择性地启用或禁用的第二分支420至第四分支440而具有以下的可变的施密特触发器特性。
第一，作为半导体装置100上电时的默认设置，第一参考电压Vm1可高于第一信号端子30的电压V(PAD1)。第一控制信号DSC1至第三控制信号DSC3可以以逻辑低电平输出，第四控制信号DSCB1至第六控制信号DSCB3可以以逻辑高电平输出，因此，第二分支420至第四分支440可被启用。
第一分支410和第二分支420至第四分支440可并联连接，并联连接的第二PMOS晶体管P2、第五PMOS晶体管P5、第七PMOS晶体管P7和第九PMOS晶体管P9的大小可远大于第三PMOS晶体管P3的大小，并且第一NMOS晶体管N1、第四NMOS晶体管N4、第六NMOS晶体管N6和第八NMOS晶体管N8的大小可远大于第三NMOS晶体管N3的大小。因此，如图10中所示，当第一连接节点NA的电压电平从VDD电压电平下降到VSS电压电平时，施密特触发器电路320a可在第四低触发电平VTL4被触发，并且当第一连接节点NA的电压电平从VSS电压电平上升到VDD电压电平时，施密特触发器电路320a可在第四高触发电平VTH4被触发。因此，施密特触发器电路320a可具有第四低触发电平VTL4与第四高触发电平VTH4之间的第四滞回宽度W4。
其次，可通过施加到半导体装置100的VDD轨10的ESD脉冲电压的影响来生成第一信号端子30的电压V(PAD1)(参照图1)。当第一信号端子30的电压V(PAD1)高于第一参考电压Vm1且低于第二参考电压Vm2时，在ESD监视电路120a中，第一控制信号DSC1可以以逻辑高电平输出，第四控制信号DSCB1可以以逻辑低电平输出，第二控制信号DSC2和第三控制信号DSC3可以以逻辑低电平输出，第五控制信号DSCB2和第六控制信号DSCB3可以以逻辑高电平输出。因此，第二分支420可被禁用，并且第三分支430和第四分支440可被启用。
第一分支410以及第三分支430和第四分支440可并联连接。并联连接的第二PMOS晶体管P2、第七PMOS晶体管P7和第九PMOS晶体管P9的大小可大于第三PMOS晶体管P3的大小，并联连接的第一NMOS晶体管N1、第六NMOS晶体管N6和第八NMOS晶体管N8的大小可大于第三NMOS晶体管N3的大小。因此，如图10中所示，当第一连接节点NA的电压电平从VDD电压电平下降到VSS电压电平时，施密特触发器电路320a可在第三低触发电平VTL3被触发，并且当第一连接节点NA的电压电平从VSS电压电平上升到VDD电压电平时，施密特触发器电路320a可在第三高触发电平VTH3被触发。因此，施密特触发器电路320a可具有第三低触发电平VTL3与第三高触发电平VTH3之间的第三滞回宽度W3。
第三，当由于施加到VDD轨10的ESD脉冲电压的影响，第一信号端子30的电压V(PAD1)高于第二参考电压Vm2且低于第三参考电压Vm3时，在ESD监视电路120a中，第一控制信号DSC1和第二控制信号DSC2可以以逻辑高电平输出，第四控制信号DSCB1和第五控制信号DSCB2可以以逻辑低电平输出，第三控制信号DSC3可以以逻辑低电平输出，第六控制信号DSCB3可以以逻辑高电平输出，因此，第二分支420和第三分支430可被禁用，第四分支440可被启用。
第一分支410和第四分支440可并联连接，并联连接的第二PMOS晶体管P2和第九PMOS晶体管P9的大小可大于第三PMOS晶体管P3的大小，并且并联连接的第一NMOS晶体管N1和第八NMOS晶体管N8的大小可大于第三NMOS晶体管N3的大小。因此，如图10中所示，当第一连接节点NA的电压电平从VDD电压电平下降到VSS电压电平时，施密特触发器电路320a可在第二低触发电平VTL2被触发，并且当第一连接节点NA的电压电平从VSS电压电平上升到VDD电压电平时，施密特触发器电路320a可在第二高触发电平VTH2被触发。因此，施密特触发器电路320a可具有第二低触发电平VTL2与第二高触发电平VTH2之间的第二滞回宽度W2。第二滞回宽度W2可表示在VDD电压电平与VSS电压电平之间的第二低触发电平VTL2与第二高触发电平VTH2之间的时间段。
第四，当由于施加到VDD轨10的强ESD脉冲电压的影响，第一信号端子30的电压V(PAD1)高于第三参考电压Vm3时，在ESD监视电路120a中，第一控制信号DSC1至第三控制信号DSC3可以以逻辑高电平输出，第四控制信号DSCB1至第六控制信号DSCB3可以以逻辑低电平输出。因此，第二分支420至第四分支440可被禁用。
如图10所示，由于第一分支410的第二PMOS晶体管P2的大小和第三PMOS晶体管P3的大小，当第一连接节点NA的电压电平从VDD电压电平下降到VSS电压电平时，施密特触发器电路320a可在第一低触发电平VTL1被触发，并且当第一连接节点NA的电压电平从VSS电压电平上升到VDD电压电平时，施密特触发器电路320a可在第一高触发电平VTH1被触发。因此，施密特触发器电路320a可具有第一低触发电平VTL1与第一高触发电平VTH1之间的第一滞回宽度W1。第一滞回宽度W1可表示在VDD电压电平与VSS电压电平之间的第一低触发电平VTL1与第一高触发电平VTH1之间的时间段。
参照图9和图10，可看出：当在VDD轨10上出现强ESD脉冲电压状态时，施密特触发器电路320a具有第一滞回宽度W1至第四滞回宽度W4之中的最宽的第一滞回宽度W1。开关电路330的NMOS晶体管332(参照图3)导通的时间段可响应于与第一滞回宽度W1对应的第二连接节点NB的最长逻辑高电平脉冲宽度而增加。因此，在第二连接节点NB的最长逻辑高电平脉冲宽度期间，与施加到VDD轨10的强ESD电压对应的电流可被充分地释放到VSS轨20。
图11是示出根据本发明构思的实施例的包括具有可变的施密特触发器特性的ESD保护电路的存储器装置应用于计算系统600的示例的框图。
参照图11，计算系统600包括处理器610、输入/输出集线器(IOH)620、输入/输出控制器集线器(ICH)630、存储器装置640和图形卡650。根据一些实施例，计算系统600可以是计算系统，诸如，个人计算机(PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、数字电视、机顶盒、音乐播放器、便携式游戏机和/或导航系统。
处理器610可执行各种计算功能(诸如，特定计算或任务)。例如，处理器610可以是微处理器或中央处理器(CPU)。根据一些实施例，处理器610可包括单个处理器核(即，单核)，或者可包括多个处理器核(即，多核)。例如，处理器610可包括双核、四核、六核等。在图11中，示出了包括单个处理器610的计算系统600。然而，根据一些实施例，计算系统600可包括多个处理器。此外，根据一些实施例，处理器610还可包括位于处理器610内部或外部的高速缓冲存储器。
处理器610可包括控制存储器装置640的操作的存储器控制器611。处理器610中的存储器控制器611可被称为集成存储器控制器(IMC)。根据一些实施例，存储器控制器611可位于输入/输出集线器620中。包括存储器控制器611的输入/输出集线器620可被称为存储器控制器集线器(MCH)。
存储器装置640可包括保护集成电路免受过电压状态影响的静电保护电路。静电保护电路可包括钳位电路、施密特触发器电路和开关电路，其中，钳位电路用于将电源轨与接地轨之间的电压钳位到预定的允许值，施密特触发器电路接收钳位电路的输出并且具有响应于基于施加到电源轨的过电压生成的第一控制信号的可变的触发器特性，开关电路用于响应于施密特触发器电路的输出，将与过电压对应的电流释放到接地轨。施密特触发器电路可包括桥接在电源轨与接地轨之间的第一分支和第二分支。当第二分支并联连接到第一分支时，施密特触发器电路可以以窄滞回宽度进行操作，并且当第二分支不并联连接到第一分支时，施密特触发器电路可以以宽滞回宽度进行操作。当弱过电压被施加到电源轨时，存储装置640可在第一脉冲宽度内使电源轨与接地轨之间导通，从而释放电源轨的过电压。当强过电压被施加到电源轨时，存储装置640可在长于第一脉冲宽度的第二脉冲宽度内使电源轨与接地轨之间导通，从而释放电源轨的过电压。
输入/输出集线器620可管理处理器610与诸如图形卡650的装置之间的数据传输。输入/输出集线器620可通过各种类型的接口连接到处理器610。例如，输入/输出集线器620和处理器610可通过各种标准接口(诸如，前端总线(FSB)、系统总线、超传输(HyperTransport)、闪电数据传输(LDT)、快速通道互联(QPI)、通用系统接口和外围组件接口快速标准(PCIe))彼此连接。在图11中，示出了包括一个输入/输出集线器620的计算系统600。然而，根据一些实施例，计算系统600可包括多个输入/输出集线器。
输入/输出集线器620可向装置提供各种接口。例如，输入/输出集线器620可提供加速图形端口(AGP)接口、外围组件接口快速标准(PCIe)接口、通信流体系结构(CSA)接口等。
图形卡650可通过AGP或PCIe连接到输入/输出集线器620。图形卡650可控制用于显示图像的显示装置(未示出)。图形卡650可包括内部半导体存储器和用于图像数据处理的内部处理器。根据一些实施例，代替位于输入/输出集线器620外部的图形卡650，输入/输出集线器620可在输入/输出集线器620内部包括图形设备。输入/输出集线器620中的图形装置可被称为集成图形装置。此外，包括存储器控制器和图形装置的输入/输出集线器620可被称为图形和存储器控制器集线器(GMCH)。
输入/输出控制器集线器630可执行数据缓冲和接口仲裁，使得各种系统接口高效地操作。输入/输出控制器集线器630可通过内部总线连接到输入/输出集线器620。例如，输入/输出集线器620和输入/输出控制器集线器630可通过直接媒体接口(DMI)、集线器接口、企业南桥接口(Enterprise Southbridge Interface，ESI)、PCIe等彼此连接。
输入/输出控制器集线器630可向外围装置提供各种接口。例如，输入/输出控制器集线器630可提供通用串行总线(USB)端口、串行高级技术附件(SATA)端口、通用输入/输出(GPIO)、低引脚数(LPC)总线、串行外围接口(SPI)、PCI、PCIe等。
根据一些实施例，从处理器610、输入/输出集线器620和输入/输出控制器集线器630选择的两个或更多个组件可被实现为一个芯片组。
图12是示出根据本发明构思的实施例的包括具有可变的施密特触发器特性的ESD保护电路的存储器器装置应用于移动装置700的示例实施例的框图。移动装置700可以是移动电话或智能电话。
参照图12，移动装置700包括全球移动通信系统(GSM)块710、近场通信(NFC)收发器720、输入/输出块730、应用块740、存储器750和显示器760。图12中的移动装置700的组件和块被示意性地示出。移动装置700可包括更多或更少的组件和块。此外，虽然本实施例中的移动装置700使用GSM技术，但是移动装置700可使用其他技术(诸如，码分多址(CDMA))来实现。图12的块可以以集成电路的形式实现。可选地，虽然一些块可以以集成电路的形式实现，但是其他块可以以单独的形式实现。
GSM块710可连接到天线711并且被操作为以已知的方式提供无线电话操作。GSM块710可内部地包括用于执行接收操作的接收器和用于执行发送操作的发送器。
NFC收发器720可被配置为通过使用电感耦合来发送和接收NFC信号以进行无线通信。NFC收发器720可向NFC天线匹配网络系统721提供NFC信号，并且NFC天线匹配网络系统721可通过电感耦合来发送NFC信号。NFC天线匹配网络系统721可接收从其他NFC装置提供的NFC信号，并将接收到的NFC信号提供给NFC收发器720。
通过NFC收发器720对NFC信号的发送和接收可以以时分方式执行。因此，NFC收发器720发送NFC信号的时间段被称为发送间隔，并且NFC收发器720的相应的操作模式被认为是发送模式或NFC读取器发送模式。类似地，NFC收发器720接收NFC信号的时间段被称为接收间隔，并且NFC收发器720的相应的操作模式可被认为是接收模式或NFC标签接收模式。
NFC收发器720可根据在NFC接口和协议-1(NFCIP-1)以及NFC接口和协议-2(NFCIP-2)中描述并且在ECMA-340、ISO/IEC 18092、ETSI TS102 190、ISO 21481、ECMA352、ETSI TS 102 312等中标准化的规则进行操作。
应用块740可包括硬件电路(例如，一个或多个处理器)，并且可操作为提供由移动装置700提供的各种用户应用。用户应用可包括语音呼叫操作、数据传输、数据交换等。应用块740可与GSM块710和/或NFC收发器720一起操作，以提供GSM块710和/或NFC收发器720的操作特性。在一些实施例中，应用块740可包括用于移动销售点(POS)的程序。这样的程序可使用移动电话(即，智能电话)提供信用卡购买和支付功能。
显示器760可响应于从应用块740接收的显示信号来显示图像。图像可由应用块740提供，或者可由嵌入在移动装置700中的相机生成。显示器760可包括用于临时存储像素值的内部帧缓冲器，并且可配置有相关联的控制电路和液晶显示屏。
输入/输出块730可向用户提供输入功能并提供将经由应用块740接收的输出。
存储器750可存储将由应用块740使用的程序(指令)和/或数据，并且可使用RAM、闪存、电阻式存储器等来实现。因此，存储器750可包括非易失性存储元件以及易失性存储元件。例如，存储器750可对应于图1中所示的半导体装置100。
存储器750可包括保护集成电路免受过电压状态的影响的静电保护电路。静电保护电路可包括钳位电路、施密特触发器电路和开关电路，其中，钳位电路用于将电源轨与接地轨之间的电压钳位到预定的允许值，施密特触发器电路接收钳位电路的输出并且具有响应于基于施加到电源轨的过电压生成的第一控制信号的可变的触发器特性，开关电路用于响应于密特触发器电路的输出，将与过电压对应的电流释放到接地轨。施密特触发器电路可包括桥接在电源轨与接地轨之间的第一分支和第二分支。当第二分支并联连接到第一分支时，施密特触发器电路可以以窄滞回宽度进行操作，并且当第二分支不并联连接到第一分支时，施密特触发器电路可以以宽滞回宽度进行操作。当弱过电压被施加到电源轨时，存储器750可在第一脉冲宽度内使电源轨与接地轨之间导通，从而释放电源轨的过电压。当强过电压被施加到电源轨时，存储器750可在长于第一脉冲宽度的第二脉冲宽度内使电源轨与接地轨之间导通，从而释放电源轨的过电压。
尽管已经参照本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在形式和细节上进行各种改变。

Claims (19)

1.一种保护集成电路免受过电压状态影响的方法，所述方法包括：
监视受施加到连接到集成电路的电源轨的过电压状态影响的信号端子的电压电平；
当监视的步骤指示信号端子的电压电平等于或小于参考电压时，通过在第一脉冲宽度内使连接到集成电路的接地轨与电源轨之间导通来释放电源轨的过电压状态；以及
当监视的步骤指示信号端子的电压电平超过参考电压时，通过在大于第一脉冲宽度的第二脉冲宽度内使连接到集成电路的接地轨与电源轨之间导通来释放电源轨的过电压状态，
其中，在第一脉冲宽度内释放电源轨的过电压状态的步骤包括：通过以第一滞回宽度操作具有可变的触发器特性的施密特触发器电路，将与过电压状态对应的电流释放到接地轨，
其中，在第二脉冲宽度内释放电源轨的过电压状态的步骤包括：通过以大于第一滞回宽度的第二滞回宽度操作所述施密特触发器电路，将与过电压状态对应的电流释放到接地轨。
2.根据权利要求1所述的方法，还包括：
使用连接在电源轨与接地轨之间的分压器生成参考电压。
3.根据权利要求1所述的方法，
其中，集成电路电连接到电源轨和接地轨，以及
其中，信号端子包括与集成电路相关联的多个信号端子中的一个信号端子。
4.根据权利要求1所述的方法，其中，信号端子是单独的信号端子并与集成电路电连接。
5.一种具有可变的触发器特性的施密特触发器电路，所述施密特触发器电路包括：
第一分支，桥接在电源轨与接地轨之间，并连接在输入节点与输出节点之间；
第二分支，桥接在电源轨与接地轨之间，并被配置为响应于第一控制信号和第三控制信号而选择性地连接在输入节点与输出节点之间，其中，第一控制信号和第三控制信号具有互补的信号电平；
第一PMOS晶体管，连接到第一连接节点，其中，第一分支和第二分支连接到第一连接节点，其中，第一PMOS晶体管被配置为：响应于输出节点的电压电平而将第一连接节点驱动到接地电压；以及
第一NMOS晶体管，连接到第二连接节点，其中，第一分支和第二分支连接到第二连接节点，其中，第一NMOS晶体管被配置为：响应于输出节点的电压电平而将第二连接节点驱动到电源电压，
其中，所述施密特触发器电路的滞回宽度响应于第二分支被选择性地并联连接到第一分支而可变，
其中，输入节点不同于第一连接节点，并且输出节点不同于第二连接节点。
6.根据权利要求5所述的施密特触发器电路，
其中，第一控制信号的第一逻辑电平将第二分支配置为并联连接到第一分支，使得所述施密特触发器电路以第一滞回宽度进行操作，
其中，第一控制信号的第二逻辑电平阻止第二分支并联连接到第一分支，使得所述施密特触发器电路以大于第一滞回宽度的第二滞回宽度进行操作。
7.根据权利要求6所述的施密特触发器电路，其中，第一控制信号在等于或小于预定参考电压的弱过电压被施加到电源轨时处于第一逻辑电平，并且在超过所述预定参考电压的强过电压被施加到电源轨时处于第二逻辑电平。
8.根据权利要求6所述的施密特触发器电路，
其中，第一滞回宽度表示在电源电压电平与接地电压电平之间的第一低触发电平与第一高触发电平之间的时间段，
其中，当输入节点的电压从电源电压电平下降到接地电压电平时，所述施密特触发器电路在第一低触发电平被触发以将输出节点的电压从接地电压电平转换到电源电压电平，并且当输入节点的电压从接地电压电平上升到电源电压电平时，所述施密特触发器电路在第一高触发电平被触发以将输出节点的电压从电源电压电平转换到接地电压电平。
9.根据权利要求8所述的施密特触发器电路，
其中，第二滞回宽度表示在电源电压电平与接地电压电平之间的第二低触发电平与第二高触发电平之间的时间段，
其中，第二低触发电平小于第一低触发电平，并且第二高触发电平大于第一高触发电平。
10.根据权利要求5所述的施密特触发器电路，其中，第一分支包括：
第二PMOS晶体管，连接在电源轨与第一连接节点之间，第二PMOS晶体管包括连接到输入节点的第一栅极；
第三PMOS晶体管，连接在第一连接节点与输出节点之间，第三PMOS晶体管包括连接到输入节点的第二栅极；
第二NMOS晶体管，连接在第二连接节点与输出节点之间，第二NMOS晶体管包括连接到输入节点的第三栅极；以及
第三NMOS晶体管，连接在接地轨与第二连接节点之间，第三NMOS晶体管包括连接到输入节点的第四栅极。
11.根据权利要求10所述的施密特触发器电路，其中，第二分支包括：
第四PMOS晶体管，连接在电源轨与第一连接节点之间，第四PMOS晶体管包括连接到第一控制信号的第五栅极；
第五PMOS晶体管，连接在第一连接节点与输出节点之间，第五PMOS晶体管包括连接到输入节点的第六栅极；
第四NMOS晶体管，连接在第二连接节点与输出节点之间，第四NMOS晶体管包括连接到输入节点的第七栅极；以及
第五NMOS晶体管，连接在接地轨与第二连接节点之间，第五NMOS晶体管包括连接到第一控制信号的反相信号的第八栅极。
12.根据权利要求5所述的施密特触发器电路，还包括：
第三分支，桥接在电源轨与接地轨之间，并且被配置为响应于第二控制信号和第四控制信号而选择性地连接在输入节点与输出节点之间，其中，第二控制信号和第四控制信号具有互补的信号电平，
其中，所述施密特触发器电路的滞回宽度随着第三分支并联连接到第一分支和第二分支而减小。
13.根据权利要求12所述的施密特触发器电路，
其中，第一控制信号和第二控制信号由施加到电源轨的过电压生成，
其中，当过电压是等于或小于预定参考电压的弱过电压时，第二分支被配置为通过第一控制信号被启用和/或第三分支被配置为通过第二控制信号被启用，
其中，当过电压是超过所述预定参考电压的强过电压时，第二分支被配置为通过第一控制信号被禁用并且第三分支被配置为通过第二控制信号被禁用。
14.一种静电保护电路，包括：
钳位电路，连接在电源轨与接地轨之间，其中，钳位电路被配置为将电源轨与接地轨之间的电压钳位到预定的允许值；
施密特触发器电路，连接在电源轨与接地轨之间，接收钳位电路的输出，并且具有响应于基于施加到电源轨的过电压生成的第一控制信号的可变的触发器特性，其中，施密特触发器电路响应于指示施加到电源轨的过电压为弱过电压的具有第一逻辑电平的第一控制信号而以第一滞回宽度进行操作，并且响应于指示施加到电源轨的过电压为强过电压的具有第二逻辑电平的第一控制信号而以大于第一滞回宽度的第二滞回宽度进行操作；以及
开关电路，连接在电源轨与接地轨之间，并且被配置为响应于施密特触发器电路的输出，将与过电压对应的电流释放到接地轨。
15.根据权利要求14所述的静电保护电路，其中，施密特触发器电路包括：
第一分支，桥接在电源轨与接地轨之间；
第二分支，桥接在电源轨与接地轨之间，其中，第二分支被配置为响应于第一控制信号的第一逻辑电平和第三控制信号的第二逻辑电平而被启用并且并联连接到第一分支，并且被配置为响应于第一控制信号的第二逻辑电平和第三控制信号的第一逻辑电平而被禁用并且不并联连接到第一分支，其中，第一控制信号和第三控制信号具有互补的信号电平；
第一PMOS晶体管，连接到第一连接节点，其中，第一分支和第二分支连接到第一连接节点，其中，第一PMOS晶体管被配置为响应于施密特触发器电路的输出，将第一连接节点驱动到接地电压；以及
第一NMOS晶体管，连接到第二连接节点，其中，第一分支和第二分支连接到第二连接节点，其中，第一NMOS晶体管被配置为响应于施密特触发器电路的输出，将第二连接节点驱动到电源电压。
16.根据权利要求15所述的静电保护电路，其中，施密特触发器电路被配置为当第一分支和第二分支彼此并联连接时，以第一滞回宽度进行操作，并且被配置为当第一分支和第二分支彼此不并联连接时，以大于第一滞回宽度的第二滞回宽度进行操作。
17.根据权利要求15所述的静电保护电路，还包括：
过电压监视电路，被配置为：当受过电压影响的信号端子的电压超过第一参考电压时，生成第一控制信号，
其中，过电压监视电路包括：比较器，被配置为基于第一参考电压与信号端子的电压的比较来生成第一控制信号。
18.根据权利要求17所述的静电保护电路，
其中，过电压监视电路还被配置为：当信号端子的电压超过高于第一参考电压的第二参考电压时，生成第二控制信号，以及
其中，过电压监视电路包括：反相器，响应于第一控制信号而输出第三控制信号，并响应于第二控制信号而输出第四控制信号，以及
其中，第二控制信号和第四控制信号具有互补的信号电平。
19.根据权利要求18所述的静电保护电路，
其中，施密特触发器电路还包括：第三分支，桥接在电源轨与接地轨之间，以及
其中，第三分支被配置为响应于第二控制信号的第一逻辑电平和第四控制信号的第二逻辑电平而被启用并且并联连接到第一分支，并且被配置为响应于第二控制信号的第二逻辑电平和第四控制信号的第一逻辑电平而被禁用并且不并联连接到第一分支，以及
其中，当第三分支并联连接到第一分支和第二分支时，施密特触发器电路的滞回宽度减小。
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