KR20000065514A - 반도체 장치의 정전기 보호 회로 - Google Patents

반도체 장치의 정전기 보호 회로 Download PDF

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박형래
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윤종용
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
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Abstract

본 발명에 따른 정전기 보호 회로는 정전기 검출 회로, 방전 제어 회로 및 방전 회로를 포함한다. 상기 정전기 검출 회로는 정전기가 전원 전압 라인으로 인가될 때, 정전기의 인가를 알리는 정전기 검출 신호를 발생한다. 상기 방전 제어 회로는 상기 정전기 검출 신호에 응답해서 상기 방전 회로를 제어하는 방전 제어 신호를 출력한다. 상기 방전 회로는 상기 방전 제어 신호의 제어에 의해 전원 전압 라인으로 인가된 정전기를 접지 전압 라인으로 방전시킨다. 이때, 상기 방전 제어 신호는 전원 전압 라인에 인가된 정전기가 접지 전압 라인으로 완전히 방전되기에 충분한 활성화 구간을 가진다. 이로써, 전원 전압 라인으로 인가된 정전기가 접지 전압 라인으로 방전됨으로써, 정전기에 의한 칩 내부 회로의 손상이 방지된다.

Description

반도체 장치의 정전기 보호 회로{ELECTRO STATIC DISCHARGE PROTECTION CIRCUIT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 정전기 보호 회로에 관한 것이다.
반도체 장치의 고 집적화 및 저 전력화 현상은, 일반적으로, 반도체 장치의 신뢰성과 관련하여 어려움을 수반하게 되며, 그 일례로 ESD(electro static discharge)에 의한 신뢰성 저하를 들 수 있다. 지금까지 알려진 ESD 모델로는 HBM(human body model), MM(machine model) 및 CDM(charged device model)으로 구분된다.
상기 HBM은 사람에 의해 발생되는 ESD 모델을 의미하고, 상기 MM은 장비에 의해 발생되는 ESD 모델을 의미하고 그리고 CDM은 제품 조립 과정에서 페키지에 +/- 전하가 대전되어 발생되는 ESD 모델을 의미한다. ESD 레벨을 결정짓는 요소로는 ESD 보호 회로, 레이 아웃 그리고 제조 공정 등을 들 수 있다. 최근 저 전력화에 따른 게이트 산화막 두께(gate oxide thickness)의 축소도 ESD에 취약한 요소로 인식되고 있다.
도 1을 참조하면, 종래의 기술에 따른 정전기 보호 회로는 정전기 검출 회로(10), 방전 제어 회로(20) 및 방전 회로(30)로 구성된다. 도 1의 정전기 보호 회로의 구조는 T. J. Maloney 등에 의해 " INTEL technology Journal Q3 '98" pp5-6에 개시되어 있다. 상기 정전기 검출 회로(10)는 MOS 트랜지스터(PM1), 저항(R) 및 커패시터(C)로 구성된다. 상기 MOS 트랜지스터(PM1)는 전원 전압(Vdd)과 커패시터(C)의 일 단자 사이에 형성되는 전류 통로 및 저항(R)의 일 단자에 연결되는 게이트를 가진다. 상기 저항(R)의 일 단자는 MOS트랜지스터(PM1)의 게이트에 연결되고 그리고 타 단자는 접지 전압(Vss)에 연결된다. 상기 커패시터(C)의 일 단자는 MOS 트랜지스터(PM1)의 드레인에 연결되고 그리고 타 단자는 접지 전압(Vss)에 연결된다.
상기 방전 제어 회로(20)는 MOS 트랜지스터들(PM2, NM1)로 구성된다. 상기 MOS 트랜지스터(PM2)는 전원 전압(Vdd)과 MOS 트랜지스터(NM1)의 드레인 사이에 형성되는 전류 통로 및 MOS 트랜지스터(PM1)의 드레인과 커패시터(C)의 접속점에 형성된 노드(N1)에 연결되는 게이트를 가진다. 상기 MOS 트랜지스터(NM1)는 MOS 트랜지스터(PM2)의 드레인과 접지 전압(Vss) 사이에 형성되는 전류 통로 및 노드(N1)에 연결되는 게이트를 가진다. 상기 방전 회로(30)는 MOS 트랜지스터(NM2)로 구성된다. 상기 MOS 트랜지스터(NM2)는 전원 전압(Vdd)과 접지 전압(Vss) 사이에 형성되는 전류 통로 및 MOS 트랜지스터들(PM2, NM1)의 접속점에 형성된 노드(N2)에 연결되는 게이트를 가진다.
일반적으로, 정전기 보호 회로는 ESD에 대해 칩 내의 회로들을 보호하기 위해 설계된다. 도 1의 종래의 기술에 따른 정전기 보호 회로는 전원 전압(Vdd) 라인과 접지 전압(Vss) 라인 사이에 구성되며, 외부로부터 전원 전압(Vdd) 라인으로 인가되는 ESD 전압(VESD)에 상응하는 ESD 전류(IESD)를 접지 전압(Vss)으로 방전시키는 역할을 수행한다.
종래의 기술에 따른 정전기 보호 회로의 동작은 정상 동작과 정전기 보호 동작으로 구분된다. 우선, 정상 동작 동안에는, 정전기 검출 회로(10)의 MOS 트랜지스터(PM1)의 게이트에 접지 전압(Vss)이 인가되어, MOS 트랜지스터(PM1)의 전류 통로가 도통된다. 그리고, MOS 트랜지스터(PM1)의 전류 통로가 도통됨에 따라 노드(N1)는 전원 전압(Vdd) 레벨로 챠지된다. 이때, 방전 제어 회로(20)의 MOS 트랜지스터들(PM2, NM1)의 게이트들로 노드(N1)에 챠지된 전압이 공급되고, 이에 따라, MOS 트랜지스터(PM2)의 전류 통로는 차단되고 그리고 MOS 트랜지스터(NM1)의 전류 통로는 도통되어 노드(N2)는 접지 전압(Vss) 레벨로 방전된다. 그리고, 방전 회로(30)를 구성하는 MOS 트랜지스터(NM2)의 전류 통로의 도통 여부는 노드(N2)의 전압 레벨에 의해 결정되므로, 이때의 MOS 트랜지스터(NM2)의 전류 통로는 차단되어, 칩 내의 내부 회로는 정상 동작된다.
그런데, 상기한 요인들(HBM, MM, CDM)에 의해 전원 전압(Vdd) 라인으로 ESD 전압(VESD)이 인가되면, 정전기 검출 회로(10)의 커패시터(C)는 순간적으로 단락(short)된다. 이에 따라, 노드(N1)에 챠지되어 있던 전원 전압(Vdd) 레벨의 전하들은 접지 전압(Vss)으로 방전되어, 노드(N1)의 전압 레벨은 접지 전압(Vss) 레벨로 천이된다.
노드(N1)가 접지 전압(Vss) 레벨로 방전됨에 따라, 방전 제어 회로(20)의 MOS 트랜지스터(PM2)의 전류 통로가 도통되고 그리고 MOS 트랜지스터(NM1)의 전류 통로가 차단되어, 노드(N2)는 전원 전압(Vdd) 레벨로 챠지된다. 이에 따라, 방전 회로(30)의 MOS 트랜지스터(NM2)의 전류 통로가 도통되어, 전원 전압(Vdd) 라인에 인가된 ESD 전압(VESD)에 상응하는 ESD 전류(IESD)는 접지 전압(Vss)으로 방전된다.
예를 들어, 양의 ESD 전압(VESD)이 전원 전압(Vdd) 라인으로 인가된다고 가정하면, ESD 전압(VESD)이 인가된 후, 정전기 검출 회로(10)의 커패시터(C)의 단락으로 인해 노드(N1)가 접지 전압(Vss) 레벨로 방전된다. 이후, 노드(N1)의 전압 레벨은 접지 전압(Vss) 레벨에서 전원 전압(Vdd) 레벨로 상승하게 된다. 이때, 커패시터(C)는 노드(N1)의 전압 레벨이 상승되는 시간을 지연시키는 역할을 하며, 이에 따라, 방전 회로(30)의 MOS 트랜지스터(NM2)는 포화 영역(saturation region)에서 동작된다.
그런데, 종래의 기술에 따른 정전기 보호 회로는 방전 회로(30) 내의 MOS 트랜지스터(NM2)의 턴-온(turn-on) 시간이 짧기 때문에, 인가되는 ESD 전류(IESD)를 접지 전압(Vss)으로 완전히 방전시키지 못한다. 이는, 종래의 기술에 따른 정전기 보호 회로에서의 ESD 전류(IESD)의 방전 시간이 전적으로 커패시터(C)에 의해 결정되기 때문이다. 일반적으로, 신뢰성 테스트시, 전원 전압(Vdd) 라인으로 인가되는 ESD 전압(VESD)은 HBM의 경우 약 2000V(약 1.2 - 1.5A), 그리고 MM의 경우에는 약 300V(약 2.8 - 3.8A)이기 때문에, 칩 내부로 인가되는 ESD 전류(IESD)가 접지 전압(Vss)으로 완전히 방전되지 않을 때에는, 칩 내의 내부 회로들에 데미지(damage)가 가해짐으로써, 반도체 장치의 신뢰성이 크게 저하되는 문제점이 발생된다.
따라서, 본 발명의 목적은 인가되는 정전기를 접지 전압 라인으로 방전시키는 정전기 보호 회로를 제공하는 것이다.
도 1은 종래의 기술에 따른 정전기 보호 회로의 구성을 보여주는 회로도 및;
도 2는 본 발명에 따른 정전기 보호 회로의 구성을 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호 설명
10, 100 : 정전기 검출 회로 20, 200 : 방전 제어 회로
30, 300 : 방전 회로
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 정전기 보호 회로는 방전 회로, 정전기 검출 회로 및 방전 제어 회로를 포함한다. 상기 방전 회로는 외부로부터 전원 전압 라인으로 정전기가 인가될 때, 방전 제어 신호에 응답해서 상기 정전기를 접지 전압 라인으로 방전시킨다. 상기 정전기 검출 회로는 상기 정전기의 인가를 알리며, 소정의 활성화 구간을 가지는 정전기 검출 신호를 발생한다. 상기 방전 제어 회로는 상기 정전기 검출 신호에 응답해서, 상기 정전기 검출 신호를 반전시킨 상기 방전 제어 신호를 발생한다. 이때, 상기 방전 제어 신호는 상기 정전기 검출 신호보다 긴 활성화 구간을 가진다.
이 실시예에 있어서, 상기 방전 제어 회로는 슈미트 트리거 회로이다.
이 실시예에 있어서, 상기 방전 제어 회로는 드레인과, 전원 전압에 연결되는 소오스 및 상기 정전기 검출 신호에 의해 제어되는 게이트를 가지는 제 1의 PMOS 트랜지스터와, 드레인과, 상기 제 1의 PMOS 트랜지스터의 드레인에 연결되는 소오스 및 상기 정전기 검출 신호에 의해 제어되는 게이트를 가지는 제 2의 PMOS 트랜지스터와, 상기 제 1의 PMOS 트랜지스터의 드레인과 상기 제 2의 PMOS 트랜지스터의 소오스의 접속점과 상기 접지 전압 사이에 형성되는 전류 통로 및 상기 제 2의 PMOS 트랜지스터의 드레인에 연결되는 게이트를 가지는 제 3의 PMOS 트랜지스터와, 소오스와, 상기 제 2의 PMOS 트랜지스터의 드레인에 연결되는 드레인 및 상기 정전기 검출 신호에 의해 제어되는 게이트를 가지는 제 1의 NMOS 트랜지스터와, 상기 제 1의 NMOS 트랜지스터의 소오스와 상기 접지 전압 사이에 형성되는 전류 통로 및 상기 정전기 검출 신호에 의해 제어되는 게이트를 가지는 제 2의 NMOS 트랜지스터 및, 상기 제 1의 NMOS 트랜지스터의 소오스와 상기 제 2의 NMOS 트랜지스터의 드레인의 접속점과 상기 전원 전압 사이에 형성되는 전류 통로 및 상기 제 1의 NMOS 트랜지스터의 드레인에 연결되는 게이트를 가지는 제 3의 NMOS 트랜지스터를 포함한다.
(작용)
이와 같은 장치에 의해서, 인가되는 정전기를 접지 전압 라인으로 완전히 방전시켜서, 정전기에 의한 칩 내부 회로의 손상이 방지된다.
(실시예)
이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 2에 의거하여 상세히 설명한다.
도 2를 참조하면 본 발명의 신규한 정전기 보호 회로는 정전기 검출 회로(100), 방전 제어 회로(200) 및 방전 회로(300)를 포함한다. 상기 정전기 검출 회로(100)는 ESD 전압(VESD)이 전원 전압(Vdd) 라인으로 인가될 때, 정전기의 인가를 알리는 정전기 검출 신호(Vdet)를 발생한다. 상기 방전 제어 회로(200)는 상기 정전기 검출 신호(Vdet)에 응답해서 상기 방전 회로(300)를 제어하는 방전 제어 신호(Vdis)를 출력한다. 상기 방전 회로(300)는 상기 방전 제어 신호(Vdis)의 제어에 의해 전원 전압(Vdd) 라인으로 인가된 ESD 전압(VESD)에 상응하는 ESD 전류(IESD)를 접지 전압(Vss) 라인으로 방전시킨다. 이때, 상기 방전 제어 신호(Vdis)는 전원 전압(Vdd) 라인에 인가된 정전기가 접지 전압(Vss) 라인으로 방전되기에 충분한 활성화 구간을 가진다. 이로써, 전원 전압(Vdd) 라인으로 인가된 정전기가 접지 전압(Vss) 라인으로 방전됨으로써, 정전기에 의한 칩 내부 회로의 손상이 방지된다.
도 2를 참조하면, 본 발명에 따른 정전기 보호 회로는 정전기 검출 회로(100), 방전 제어 회로(200) 및 방전 회로(300)를 포함한다. 상기 정전기 검출 회로(100)는 MOS 트랜지스터(PM1), 저항(R) 및 커패시터(C)를 포함한다. 상기 MOS 트랜지스터(PM1)는 전원 전압(Vdd) 라인과 커패시터(C)의 일 단자 사이에 형성되는 전류 통로 및 저항(R)의 일 단자에 연결되는 게이트를 가진다. 상기 저항(R)의 일 단자는 MOS 트랜지스터(PM1)의 게이트에 연결되고 그리고 타 단자는 접지 전압(Vss) 라인에 연결된다. 상기 커패시터(C)의 일 단자는 MOS 트랜지스터(PM1)의 드레인에 연결되고 그리고 타 단자는 접지 전압(Vss) 라인에 연결된다.
상기 방전 제어 회로(200)는 MOS 트랜지스터들(PM2, PM3, PM4, NM1, NM2, NM3)을 포함한다. 상기 MOS 트랜지스터(PM2)는 전원 전압(Vdd) 라인과 MOS 트랜지스터(PM3) 사이에 형성되는 전류 통로 및 상기 정전기 검출 회로(100)의 MOS 트랜지스터(PM1)와 커패시터(C)의 접속점에 형성된 노드(N1)에 연결되는 게이트를 가진다. 상기 MOS 트랜지스터(PM3)는 MOS 트랜지스터(PM2)와 MOS 트랜지스터(NM1) 사이에 형성되는 전류 통로 및 노드(N1)에 연결되는 게이트를 가진다.
상기 MOS 트랜지스터(PM4)는 MOS 트랜지스터들(PM2, PM3)의 접속점과 접지 전압(Vss) 라인 사이에 형성되는 전류 통로 및 MOS 트랜지스터들(PM3, NM1)의 접속점에 형성된 노드(N2)에 연결되는 게이트를 가진다. 상기 MOS 트랜지스터(NM1)는 노드(N2)와 MOS 트랜지스터(NM2) 사이에 형성되는 전류 통로 및 노드(N1)에 연결되는 게이트를 가진다. 상기 MOS 트랜지스터(NM2)는 MOS 트랜지스터(NM1)와 접지 전압(Vss) 라인 사이에 형성되는 전류 통로 및 노드(N1)에 연결되는 게이트를 가진다.
상기 MOS 트랜지스터(NM3)는 전원 전압(Vdd) 라인과 MOS 트랜지스터들(NM1, NM2) 사이에 형성되는 전류 통로 및 노드(N2)에 연결되는 게이트를 가진다. 상기 방전 회로(300)는 MOS 트랜지스터(NM4)를 포함한다. 상기 MOS 트랜지스터(NM4)는 전원 전압(Vdd) 라인과 접지 전압(Vss) 라인 사이에 형성되는 전류 통로 및 노드(N2)에 연결되는 게이트를 가진다.
이하. 도2를 참조하여, 본 발명에 따른 정전기 보호 회로의 동작이 설명된다.
다시 도2를 참조하면, 본 발명에 따른 정전기 보호 회로의 동작은 정상 동작과 정전기 보호 동작으로 구분된다. 우선, 정상 동작 동안에는, 정전기 검출 회로(100)의 MOS 트랜지스터(PM1)의 게이트에 접지 전압(Vss)이 인가되어, MOS 트랜지스터(PM1)의 전류 통로가 도통된다. 그리고, MOS 트랜지스터(PM1)의 전류 통로가 도통됨에 따라 노드(N1) 즉, 정전기 검출 신호(Vdet)는 전원 전압(Vdd) 레벨을 갖는다. 이때, 방전 제어 회로(200)의 MOS 트랜지스터들(PM2, PM3, NM1, NM2)의 게이트들로 노드(N1)에 챠지된 전압이 공급되고, 이에따라, MOS 트랜지스터들(PM2, PM3, NM3)의 전류 통로들은 차단되고 그리고 MOS 트랜지스터들(NM1, NM2, PM4)의 전류 통로는 도통되어 노드(N2) 즉, 방전 제어 신호(Vdis)는 접지 전압(Vss) 레벨로 빠르게 천이된다. 그리고, 방전 회로(300)를 구성하는 MOS 트랜지스터(NM4)의 전류 통로의 도통 여부는 노드(N2)의 전압 레벨에 의해 결정되므로, 이때의 MOS 트랜지스터(NM4)의 전류 통로는 차단되어, 칩 내의 내부 회로는 정상 동작된다.
그런데, ESD 전압(VESD)이 전원 전압(Vdd) 라인으로 인가되면, 정전기 검출 회로(100)의 커패시터(C)는 순간적으로 단락된다. 이에 따라, 노드(N1)에 챠지되어 있던 전원 전압(Vdd) 레벨의 챠지들은 접지 전압(Vss)으로 방전되어, 정전기 검출 신호(Vdet)는 접지 전압(Vss) 레벨로 천이된다.
정전기 검출 신호(Vdet)가 접지 전압(Vss) 레벨로 천이됨에 따라, 방전 제어 회로(200)의 MOS 트랜지스터들(PM2, PM3, NM3)의 전류 통로들이 도통되고 그리고 MOS 트랜지스터들(NM1, NM2, PM4)의 전류 통로가 차단되어, 방전 제어 신호(Vdis)는 전원 전압(Vdd) 레벨로 천이된다. 이에 따라, 방전 회로(300)의 MOS 트랜지스터(NM4)의 전류 통로가 도통되어, 전원 전압(Vdd) 라인에 인가된 ESD 전압(VESD)에 상응하는 ESD 전류(IESD)는 접지 전압(Vss)으로 방전된다.
예를 들어, 양의 ESD 전압(VESD)이 전원 전압(Vdd)라인으로 인가된다고 가정하면, ESD 전압(VESD)이 인가된 후, 정전기 검출 회로(10)의 커패시터(C)의 단락으로 인해 노드(N1)가 접지 전압(Vss) 레벨로 방전된다. 이후, 노드(N1)의 전압 레벨은 접지 전압(Vss) 레벨에서 전원 전압(Vdd) 레벨로 상승하게 된다. 그런데, 종래의 기술에 따른 정전기 보호 회로에서와 같이, 전원 전압(Vdd) 라인에 인가된 ESD 전압(VESD)을 방전하는 시간이 짧을 경우 즉, 상기 방전 제어 신호(Vdis)의 활성화 구간이 짧을 경우에는 전원 전압(Vdd) 라인에 ESD 전압(VESD)이 남게되어 칩 내의 내부 회로들이 데이지를 입는 경우가 발생된다.
이를 방지하기 위해, 본 발명에 따른 정전기 보호 회로에서는 신규한 구조의 방전 제어 회로(300)를 이용하여 방전 제어 신호(Vdis)의 활성화 구간을 늘임으로써, 전원 전압(Vdd) 라인에 인가된 ESD 전압(VESD)을 접지 전압(Vss) 라인으로 완전히 방전시킨다. 본 발명에 따른 정전기 보호 회로의 방전 제어 회로(200)는 정전기 보호 동작 동안에, 슈미트 트리거(schmitt trigger)로서 동작된다.
즉, 상기 정전기 검출 신호(Vdet)가 로우 레벨로 천이될 때, 상기 방전 제어 회로(200)는 상기 방전 제어 신호(Vdis)를 하이 레벨로 빠르게 천이시키고 그리고 상기 정전기 검출 신호(Vdet)가 하이 레벨로 천이될 때, 상기 방전 제어 신호(Vdis)를 로우 레벨로 느리게 천이시킨다. 이로써, 방전 회로(300)의 MOS 트랜지스터(NM4)로 인가되는 방전 제어 신호(Vdis)의 하이 레벨 구간이 길어지고, 이에 따라, 전원 전압(Vdd) 라인에 인가된 ESD 전압(VESD)은 접지 전압(Vss) 라인으로 방전된다. 그리고, 상기 방전 회로(300)에 포함된 MOS 트랜지스터(NM4)는 PMOS 트랜지스터로 변형될 수 있음은 물론이다.
상기한 바와 같이, 본 발명에 따른 정전기 보호 회로는 슈미트 트리거 회로 타입의 방전 제어 회로(200)를 이용하여, 전원 전압(Vdd) 라인에 인가된 ESD 전압(VESD)을 접지 전압(Vss) 라인으로 방전시키기에 충분한 활성화 구간을 가지는 방전 제어 신호(Vdis)를 발생한다. 이로써, 전원 전압(Vdd) 라인으로 인가된 ESD 전압(VESD)에 상응하는 ESD 전류(IESD)가 접지 전압(Vss) 라인으로 방전됨으로써, 정전기에 의한 칩 내부 회로의 손상이 방지된다.
이상에서, 본 발명에 따른 정전기 보호 회로를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 인가되는 정전기가 접지 전압 라인으로 방전되어서, 정전기에 의한 칩 내부 회로의 손상이 방지됨으로써, 칩의 신뢰성이 향상된다.

Claims (3)

  1. 정전기 보호 회로에 있어서:
    외부로부터 전원 전압 라인으로 정전기가 인가될 때, 방전 제어 신호에 응답해서 상기 정전기를 접지 전압 라인으로 방전시키는 방전 회로와;
    상기 정전기의 인가를 알리며, 소정의 활성화 구간을 가지는 정전기 검출 신호를 발생하는 정전기 검출 회로 및;
    상기 정전기 검출 신호에 응답해서, 상기 방전 회로를 제어하는 상기 방전 제어 신호를 발생하는 방전 제어 회로를 포함하되,
    상기 방전 제어 신호는 상기 정전기 검출 신호보다 긴 활성화 구간을 가지는 것을 특징으로 하는 정전기 보호 회로.
  2. 제 1항에 있어서,
    상기 방전 제어 회로는 슈미트 트리거 회로인 것을 특징으로 하는 정전기 보호 회로.
  3. 제 2항에 있어서,
    상기 방전 제어 회로는,
    드레인과, 전원 전압에 연결되는 소오스 및 상기 정전기 검출 신호에 의해 제어되는 게이트를 가지는 제 1의 PMOS 트랜지스터와,
    드레인과, 상기 제 1의 PMOS 트랜지스터의 드레인에 연결되는 소오스 및 상기 정전기 검출 신호에 의해 제어되는 게이트를 가지는 제 2의 PMOS 트랜지스터와,
    상기 제 1의 PMOS 트랜지스터의 드레인과 상기 제 2의 PMOS 트랜지스터의 소오스의 접속점과 상기 접지 전압 사이에 형성되는 전류 통로 및 상기 제 2의 PMOS 트랜지스터의 드레인에 연결되는 게이트를 가지는 제 3의 PMOS 트랜지스터와,
    소오스와, 상기 제 2의 PMOS 트랜지스터의 드레인에 연결되는 드레인 및 상기 정전기 검출 신호에 의해 제어되는 게이트를 가지는 제 1의 NMOS 트랜지스터와,
    상기 제 1의 NMOS 트랜지스터의 소오스와 상기 접지 전압 사이에 형성되는 전류 통로 및 상기 정전기 검출 신호에 의해 제어되는 게이트를 가지는 제 2의 NMOS 트랜지스터 및,
    상기 제 1의 NMOS 트랜지스터의 소오스와 상기 제 2의 NMOS 트랜지스터의 드레인의 접속점과 상기 전원 전압 사이에 형성되는 전류 통로 및 상기 제 1의 NMOS 트랜지스터의 드레인에 연결되는 게이트를 가지는 제 3의 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 정전기 보호 회로.
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* Cited by examiner, † Cited by third party
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KR100718997B1 (ko) * 2006-02-13 2007-05-16 엘지전자 주식회사 정전기방전 보호회로.
WO2008157315A2 (en) * 2007-06-19 2008-12-24 Texas Instruments Incorporated High voltage esd protection featuring pnp bipolar junction transistor

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