CN114123141A - 一种静电释放保护电路 - Google Patents

Abstract

本发明实施例提供了一种静电释放保护电路，所述静电释放保护电路包括：第一电源，第二电源，第一静电释放保护器件，第二静电释放保护器件，与第一电源进行电性连接的第一地，与第二电源进行电性连接的第二地；第一电源与第二电源之间相互独立，第一地与第二地之间通过第一静电释放保护器件进行电性连接，第一地与第二电源之间通过第二静电释放保护器件进行电性连接。如此通过添加第一静电释放保护器件以及第二静电释放保护器件来第一地的提高ESD性能，静电释放保护器件按照现有工艺制作，尺寸并未进行调整，仅仅是器件增加对于集成电路面积、成本的增加可以忽略不计，有效节省了集成电路成本。

Description

一种静电释放保护电路

技术领域

本发明实施例涉及集成电路技术领域，尤其涉及一种静电释放保护电路。

背景技术

静电，具有长时间积聚、高电压、低电量、小电流和作用时间短的特性。在集成电路中产生的静电可以在很短时间内形成超过几十安培的较大电流，这样的较大电流直接流过导通电流仅为微安或者毫安级别的电子器件，将会给集成电路中的电子器件带来破坏性的后果，这也是造成集成电路中电子器件失效的主要原因之一，自此ESD(Electro StaticDischarge，静电释放)保护电路应运而生。ESD保护电路的设计目的就是要避免待保护的工作电路称为ESD通路而遭受不可逆转的破坏。

随着电子器件工艺特征尺寸的缩小以及复杂度的提高，集成电路的ESD性能在不断下降，而集成电路中产生的静电并未减少，因此集成电路因静电损坏的情况越来越严重。为了设计集成电路的ESD性能达到指定值，则需要增大电子器件的尺寸，或者利用ESD-Implant技术等方式提高集成电路的ESD性能。由于需要增大电子器件的尺寸，导致集成电路面积增加，增加了集成电路成本，或者由于利用ESD-Implant技术等方式提高集成电路的ESD性能，需要增加额外的制造工艺流程，增加了集成电路成本。

发明内容

为了解决上述由于需要增大电子器件的尺寸，导致集成电路面积增加，增加了集成电路成本，或者由于利用ESD-Implant技术等方式提高集成电路的ESD性能，需要增加额外的制造工艺流程，增加了集成电路成本的技术问题，本发明实施例提供了一种静电释放保护电路。

一种静电释放保护电路，所述静电释放保护电路包括：第一电源，第二电源，第一静电释放保护器件，第二静电释放保护器件，与所述第一电源进行电性连接的第一地，与所述第二电源进行电性连接的第二地；

所述第一电源与所述第二电源之间相互独立，所述第一地与所述第二地之间通过所述第一静电释放保护器件进行电性连接，所述第一地与所述第二电源之间所述通过第二静电释放保护器件进行电性连接。

在一个可选的实施方式中，所述静电释放保护电路还包括第三电源，第三静电释放保护器件、第四静电释放保护器件，以及与所述第三电源进行电性连接的第三地；

所述第三电源与所述第一电源之间相互独立，所述第三电源与所述第二电源之间相互独立，所述第三地与所述第一地之间通过所述第三静电释放保护器件进行电性连接，所述第三地与所述第二地之间通过所述第四静电释放保护器件进行电性连接。

在一个可选的实施方式中，所述静电释放保护电路还包括第五静电释放保护器件；

所述与所述第一电源进行电性连接的第一地，包括：与所述第一电源通过所述第五静电释放保护器件进行电性连接的第一地。

在一个可选的实施方式中，所述静电释放保护电路还包括第六静电释放保护器件；

所述与所述第三电源进行电性连接的第三地，包括：与所述第三电源通过所述第六静电释放保护器件进行电性连接的第三地。

在一个可选的实施方式中，所述静电释放保护电路还包括第七静电释放保护器件；

所述与所述第二电源进行电性连接的第二地，包括：与所述第二电源通过所述第七静电释放保护器件进行电性连接的第二地。

在一个可选的实施方式中，所述第一电源包括数字电源，所述第一地包括数字地。

在一个可选的实施方式中，所述第二电源包括数字I/O电源，所述第二地包括数字I/O地。

在一个可选的实施方式中，所述第三电源包括模拟电源，所述第三地包括模拟地。

在一个可选的实施方式中，所述第一静电释放保护器件包括：至少2个DIODE二极管，且所述DIODE形成闭环。

在一个可选的实施方式中，所述第二静电释放保护器件包括：RC_Clamp RC型静电钳位电路。

本发明实施例提供的静电释放保护电路，包括第一电源，第二电源，第一静电释放保护器件，第二静电释放保护器件，与第一电源进行电性连接的第一地，与第二电源进行电性连接的第二地，第一电源与第二电源之间相互独立，第一地与第二地之间通过第一静电释放保护器件进行电性连接，第一地与第二电源之间通过第二静电释放保护器件进行电性连接。在第一地与第二地之间添加第一静电释放保护器件，在第一地与第二电源之间添加第二静电释放保护器件，可以提高第一地的ESD性能，如此通过添加静电释放保护器件，静电释放保护器件按照现有工艺制作，尺寸并未进行调整，仅仅是器件增加对于集成电路面积、成本的增加可以忽略不计，有效节省了集成电路成本。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例中示出的一种多电源集成电路ESD结构示意图；

图2为本发明实施例中示出的一种数字电源VDDCORE与数字地VSSCORE之间的RC_Clamp的电路原理图；

图3为本发明实施例中示出的一种数字地VSSCORE与数字I/O电源VCCIO之间的RC_Clamp的电路原理图；

图4为本发明实施例中示出的一种静电释放保护电路的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本发明实施例中，提供一种静电释放保护电路，该静电释放保护电路可以包括：第一电源，第二电源，第一静电释放保护器件，第二静电释放保护器件，与第一电源进行电性连接的第一地，与第二电源进行电性连接的第二地；

其中，第一电源与第二电源之间在物理连接上相互独立，第一地与第二地之间通过第一静电释放保护器件进行电性连接，第一地与第二电源之间通过第二静电释放保护器件进行电性连接。

当第一地产生静电时，静电电流分流产生第一电流以及第二电流，第一电流通过第二静电释放保护器件到达第二电源，通过该第二电源中I/O引脚释放所述第一电流输出到地，第二电流通过所述第一静电释放保护器件到达第二地，通过第二地中I/O引脚释放所述第二电流输出到地，其中，所述第一电流大于所述第二电流。

对于静电释放保护电路，还可以包括第三电源，第三静电释放保护器件、第四静电释放保护器件，以及与所述第三电源进行电性连接的第三地。

所述第三电源与所述第一电源之间在物理连接上相互独立，所述第三电源与所述第二电源之间在物理连接上相互独立，所述第三地与所述第一地之间通过所述第三静电释放保护器件进行电性连接，所述第三地与所述第二地之间通过所述第四静电释放保护器件进行电性连接。

当第一地产生静电时，静电电流分流除产生上述第一电流以及第二电流之外，还可以产生第三电流，所述第三电流通过所述第三静电释放保护器件到达所述第三地，通过所述第三地中I/O引脚释放所述第三电流输出到地，其中，所述第一电流大于所述第三电流。

对于静电释放保护电路，还可以包括第五静电释放保护器件，第五静电释放保护器件可以包括RC_Clamp，第一电源与第一地之间通过第五静电释放保护器件进行电性连接。

当第一地产生静电时，静电电流分流除产生上述第一电流、第二电流以及第三电流之外，还可以产生第四电流，所述第四电流通过所述第五静电释放保护器件到达所述第一电源，通过所述第一电源中I/O引脚释放所述第四电流输出到地，其中，所述第一电流大于所述第四电流。

其中，当第一地产生静电时，可以根据第一静电释放保护器件的阻抗、第二静电释放保护器件的阻抗、第三静电释放保护器件的阻抗、第五静电释放保护器件的阻抗，静电电流分流产生第一电流、第二电流、第三电流以及第四电流，通过上述不同的释放路径进行释放。

对于第一电流占据静电电流中绝大部分，即所述第一电流在静电电流中的占比，大于所述第二电流、所述第三电流、所述第四电流电流之和在静电电流中的占比。如此大部分电流通过第二静电释放保护器件到达第二电源，通过第二电源中I/O引脚进行释放，大大减少了损害内部电路的风险，同时在未增加封装引脚的情况下，可以提高第一地的ESD性能。

本发明实施例的静电释放保护电路中，对于静电释放保护电路还可以包括第六静电释放保护器件，第六静电释放保护器件可以包括RC_Clamp，第三电源与第三地之间可以通过第六静电释放保护器件进行电性连接。

当第三地产生静电时，根据第三静电释放保护器件的阻抗、第四静电释放保护器件的阻抗以及第六静电释放保护器件的阻抗，静电电流分流产生第五电流、第六电流、第七电流，所述第五电流通过所述第六静电释放保护器件到达所述第三电源，通过所述第三电源中I/O引脚释放所述第五电流输出到地，所述第六电流通过所述第四静电释放保护器件到达所述第二地，通过所述第二地中I/O引脚释放所述第六电流输出到地，所述第七电流通过所述第三静电释放保护器件到达所述第一地，通过所述第一地中I/O引脚释放所述第七电流输出到地。

本发明实施例的静电释放保护电路中，对于静电释放保护电路还可以包括第七静电释放保护器件，第七静电释放保护器件可以包括RC_Clamp，第二电源与第二地之间通过第七静电释放保护器件进行电性连接。

当所述第二地产生静电时，根据第七静电释放保护器件的阻抗、第一静电释放保护器件的阻抗、第四静电释放保护器件的阻抗，静电电流分流产生第八电流、第九电流、第十电流，所述第八电流通过所述第七静电释放保护器件到达所述第二电源，通过所述第二电源中I/O引脚释放所述第八电流输出到地，所述第九电流通过所述第一静电释放保护器件到达所述第一地，通过所述第一地中I/O引脚释放所述第九电流输出到地，所述第十电流通过所述第四静电释放保护器件到达所述第三地，通过所述第三地中I/O引脚释放所述第十电流输出到地。通过上述对本发明实施例提供的静电释放保护电路的描述，包括第一电源，第二电源，第一静电释放保护器件，第二静电释放保护器件，与第一电源进行电性连接的第一地，与第二电源进行电性连接的第二地，第一电源与第二电源之间相互独立，第一地与第二地之间通过第一静电释放保护器件进行电性连接，第一地与第二电源之间通过第二静电释放保护器件进行电性连接。在第一地与第二地之间添加第一静电释放保护器件，在第一地与第二电源之间添加第二静电释放保护器件，可以提高第一地的ESD性能，如此通过添加静电释放保护器件，静电释放保护器件按照现有工艺制作，尺寸并未进行调整，仅仅是器件增加对于集成电路面积、成本的增加可以忽略不计，有效节省了集成电路成本。

数模混合的集成电路中，由于模拟电路的工作电压一般高于数字电路，因此一般存在模拟电源(即第三电源，例如VCCANA，用于为集成电路中模拟电路进行供电的电源)、数字电源(即第一电源，例如VDDCORE，用于为集成电路中数字电路进行供电的电源)、模拟地(即第三地，例如VSSANA)、数字地(即第一地，例如VSSCORE)。此外，为了提高模拟电路的精确度，往往要求数字电路的I/O电源与模拟电路的I/O电源进行隔离，确保模拟电源VCCANA的稳定性，需要额外的数字I/O电源(即第二电源，例如VCCIO)为数字电路的I/O进行供电的数字电源。因此集成电路中(比如MCU)，存在至少3种ESD的释放路径，为ESD电路的设计增加了复杂度。

随着电子器件工艺特征尺寸的缩小以及复杂度的提高，集成电路的ESD性能在不断下降，而集成电路中产生的静电并未减少，因此集成电路因静电损坏的情况越来越严重。为了设计有效且可靠的ESD电路，除了I/O PAD(ESD保护释放通路的电路结构主要有适用于双向输入/输出信号的I/O PAD(焊盘)，和适用于电源的power/ground PAD，其中，I/O PAD是由ESD PMOS晶体管和ESD GGNMOS(gate connect to ground NMOS)晶体管组成，power/ground PAD由ESD GG-NMOS晶体管或者由RC-NMOS晶体管组成)上加强ESD性能之外，集成电路依然遇到异常的内部电路损伤问题。即使在I/O PAD上已有适当的ESD防护电路，仍出现集成电路内部电路因ESD测试而发生异常损伤问题，反而在I/O PAD的ESD防护电路并没有被破坏。因此，需要分析数字地(即第一地，例如VSSCORE)的ESD电路是否需要进行改进。

如图1所示，为本发明实施例示出的一种多电源集成电路ESD结构示意图，包括：模拟电源VCCANA、数字电源VDDCORE、数字I/O电源VCCIO，模拟地VSSANA、数字地VSSCORE、数字I/O地(即第二地，例如VSSIO)，模拟电源VCCANA、数字电源VDDCORE、数字I/O电源VCCIO三者之间在物理连接上都是相互独立的，模拟地VSSANA、数字地VSSCORE、数字I/O地VSSIO在物理上通过一对方向相对的DIODE两两相接。模拟电源VCCANA与数字I/O电源VCCIO是通过封装引脚从集成电路外部输入，数字电源VDDCORE则由集成电路内部的模拟模块LDO转换模拟电源VCCANA得到。因此数字电源VDDCORE与数字地VSSCORE的封装引脚多用于测试，封装的数量不多，造成了数字地VSSCORE往往是集成电路ESD性能的瓶颈。

当数字地VSSCORE产生静电时，静电电流的释放路径可以如下所示，存在2种释放路径。

释放路径1、一部分电流通过与数字电源VDDCORE之间的RC_Clamp到达数字电源VDDCORE，通过数字电源VDDCORE中I/O(封装)引脚进行释放输出到地，一部分电流通过DIODE到达数字I/O地VSSIO，通过数字I/O地VSSIO中I/O(封装)引脚进行释放输出到地，剩余部分电流通过DIODE到达模拟地VSSANA，通过模拟地VSSANA中I/O(封装)引脚进行释放输出到地。

对于数字电源VDDCORE与数字地VSSCORE之间的RC_Clamp的电路原理图，如图2所示，其中，最右侧N型CMOS为静电电流释放电子器件，除N型CMOS之外的电子器件均为触发RC_Clamp导通的电子器件。

释放路径2、一部分电流通过击穿与数字电源VDDCORE之间的内部电子器件到达数字电源VDDCORE，通过数字电源VDDCORE中I/O(封装)引脚进行释放输出到地，一部分电流通过DIODE到达数字I/O地VSSIO，通过数字I/O地VSSIO中I/O(封装)引脚进行释放输出到地，剩余部分电流通过DIODE到达模拟地VSSANA，通过模拟地VSSANA中I/O(封装)引脚进行释放输出到地。

通过上述分析可知，在数字地VSSCORE产生静电的情况下，由于数字电源VDDCORE中封装引脚数量不多或者DIODE的阻抗过大时，大几率会发生内部电路损伤问题。另外，由于数字I/O电源VCCIO静电释放保护的需要，造成数字I/O电源VCCIO封装引脚的数量一般较多。基于此，本发明实施例在数字地VSSCORE与数字I/O电源VCCIO之间增加第二静电释放保护器件，即RC_Clamp，如图3所示，其中最右侧N型CMOS为静电电流释放电子器件，左侧的均为触发RC_Clamp导通的电子器件。

对于静电释放保护器件，存在两个工作状态：正常工作状态和保护状态。理想工作状态下保护电子器件不影响集成电路性能，不增加功耗；保护状态下，为临时的大电源提供一个低阻抗通路，在内部器件损伤之前将静电电流释放。静电释放保护器件性能要求有低寄生(特别是高频)、低漏电、低触发电压。

对于静电释放保护器件，存在两类：开关型以及钳位型。开关型ESD保护器件常见的包括：DIODE(二极管)、RC_Clamp，钳位型ESD保护器件常见的包括：GGMOS、BJT以及SCR。

在小工艺特征的集成电路设计中通常使用DIODE、RC_Clamp作为静电释放保护器件。原因是DIODE简单、易于设计，受版图影响少，用于连接不同电源中的地，有降低不同地之间的翻转噪声以及释放静电电流的作用。RC_Clamp为电源与地提供静电释放通路，具有频率触发，触发电压低，不靠寄生结构放电，支持仿真，放电时，导通电阻小等优点。

如图4所示，为本发明实施例提供的一种静电释放保护电路的结构示意图，该静电释放保护电路可以包括：数字电源VDDCORE，数字I/O电源VCCIO，第一静电释放保护器件，第二静电释放保护器件，与数字电源VDDCORE进行电性连接的数字地VSSCORE，与数字I/O电源VCCIO进行电性连接的数字I/O地VSSIO。

数字电源VDDCORE与数字I/O电源VCCIO之间在物理连接上相互独立，如图4所示，数字地VSSCORE与数字I/O地VSSIO之间通过第一静电释放保护器件进行电性连接，数字地VSSCORE与数字I/O电源VCCIO之间通过第二静电释放保护器件进行电性连接。

对于第一静电释放保护器件至少包括2个DIODE，且这些DIODE形成闭环，接入数字地VSSCORE与数字I/O地VSSIO之间。例如如图4所示，第一静电释放保护器件包括4个DIODE，且这些DIODE形成闭环，接入数字地VSSCORE与数字I/O地VSSIO之间。对于第二静电释放保护器件包括RC_Clamp。

当数字地VSSCORE产生静电时，静电电流分流产生第一电流以及第二电流，第一电流通过第二静电释放保护器件到达所述数字I/O电源VCCIO，通过所述数字I/O电源VCCIO中I/O引脚释放所述第一电流输出到地，所述第二电流通过所述第一静电释放保护器件到达所述数字I/O地VSSIO，通过所述数字I/O地VSSIO中I/O引脚释放所述第二电流输出到地，其中，所述第一电流大于所述第二电流。

对于静电释放保护电路，还可以包括模拟电源，第三静电释放保护器件、第四静电释放保护器件，以及与所述模拟电源进行电性连接的模拟地VSSANA。

所述模拟电源与所述数字电源VDDCORE之间在物理连接上相互独立，所述模拟电源与所述数字I/O电源VCCIO之间在物理连接上相互独立，所述模拟地VSSANA与所述数字地VSSCORE之间通过所述第三静电释放保护器件进行电性连接，所述模拟地VSSANA与所述数字I/O地VSSIO之间通过所述第四静电释放保护器件进行电性连接。

对于第三静电释放保护器件，至少包括2个DIODE，且这些DIODE形成闭环，接入模拟地VSSANA与数字地VSSCORE之间。例如，如图4所示，第三静电释放保护器件包括4个DIODE，且这些DIODE形成闭环，接入模拟地VSSANA与数字地VSSCORE之间。对于第四静电释放保护器件包括RC_Clamp。

当数字地VSSCORE产生静电时，静电电流分流除产生上述第一电流以及第二电流之外，还可以产生第三电流，所述第三电流通过所述第三静电释放保护器件到达所述模拟地VSSANA，通过所述模拟地VSSANA中I/O引脚释放所述第三电流输出到地，其中，所述第一电流大于所述第三电流。

对于静电释放保护电路，还可以包括第五静电释放保护器件，第五静电释放保护器件可以包括RC_Clamp，数字电源VDDCORE与数字地VSSCORE之间通过第五静电释放保护器件进行电性连接。

当数字地VSSCORE产生静电时，静电电流分流除产生上述第一电流、第二电流以及第三电流之外，还可以产生第四电流，所述第四电流通过所述第五静电释放保护器件到达所述数字电源VDDCORE，通过所述数字电源VDDCORE中I/O引脚释放所述第四电流输出到地，其中，所述第一电流大于所述第四电流。

其中，当数字地VSSCORE产生静电时，可以根据第一静电释放保护器件的阻抗、第二静电释放保护器件的阻抗、第三静电释放保护器件的阻抗、第五静电释放保护器件的阻抗，静电电流分流产生第一电流、第二电流、第三电流以及第四电流，通过上述不同的释放路径进行释放。

对于第一电流占据静电电流中绝大部分，即所述第一电流在静电电流中的占比，大于所述第二电流、所述第三电流、所述第四电流电流之和在静电电流中的占比。如此大部分电流通过第二静电释放保护器件到达数字I/O电源VCCIO，通过数字I/O电源VCCIO中I/O引脚进行释放，大大减少了损害内部电路的风险，同时在未增加封装引脚的情况下，可以提高数字地VSSCORE的ESD性能。

通过上述对本发明实施例提供的静电释放保护电路的描述，当数字地VSSCORE产生静电时，静电电流分流产生第一电流以及第二电流，第一电流通过数字地VSSCORE与数字I/O电源VCCIO之间的第二静电释放保护器件到达数字I/O电源VCCIO，通过数字I/O电源VCCIO中I/O引脚释放第一电流，第二电流通过数字地VSSCORE与数字I/O地VSSIO之间的第一静电释放保护器件到达数字I/O地VSSIO，通过数字I/O地VSSIO中I/O引脚释放第二电流。如此在数字地VSSCORE与数字I/O电源VCCIO之间增加第二静电释放保护器件，大部分电流通过第二静电释放保护器件到达数字I/O电源VCCIO，通过数字I/O电源VCCIO中I/O引脚释放，提高了数字地VSSCORE的ESD性能，避免增大电子器件的尺寸，或者避免利用ESD-Implant技术等方式提高ESD性能，节省了集成电路成本。

本发明实施例的静电释放保护电路中，对于数字电源VDDCORE与数字地VSSCORE之间还可以包括信号输入器件，如图4所示的IN电子器件，IN电子器件与第五静电释放保护器件并联接入数字电源VDDCORE与数字地VSSCORE之间，可以用于信号输入等。

本发明实施例的静电释放保护电路中，对于静电释放保护电路还可以包括第六静电释放保护器件，第六静电释放保护器件可以包括RC_Clamp，模拟电源与模拟地VSSANA之间可以通过第六静电释放保护器件进行电性连接。

当模拟地VSSANA产生静电时，根据第三静电释放保护器件的阻抗、第四静电释放保护器件的阻抗以及第六静电释放保护器件的阻抗，静电电流分流产生第五电流、第六电流、第七电流，所述第五电流通过所述第六静电释放保护器件到达所述模拟电源，通过所述模拟电源中I/O引脚释放所述第五电流输出到地，所述第六电流通过所述第四静电释放保护器件到达所述数字I/O地VSSIO，通过所述数字I/O地VSSIO中I/O引脚释放所述第六电流输出到地，所述第七电流通过所述第三静电释放保护器件到达所述数字地VSSCORE，通过所述数字地VSSCORE中I/O引脚释放所述第七电流输出到地。

对于模拟电源的模拟输入、模拟输出，例如如图4所示的AI、AO，模拟电源与模拟输入之间存在PMOS，模拟电源与模拟输出之间存在PMOS，模拟输入与模拟地VSSANA之间存在NMOS，模拟输出与模拟地VSSANA之间存在NMOS。

本发明实施例的静电释放保护电路中，对于静电释放保护电路还可以包括第七静电释放保护器件，第七静电释放保护器件可以包括RC_Clamp，数字I/O电源VCCIO与数字I/O地VSSIO之间通过第七静电释放保护器件进行电性连接。

当所述数字I/O地VSSIO产生静电时，根据第七静电释放保护器件的阻抗、第一静电释放保护器件的阻抗、第四静电释放保护器件的阻抗，静电电流分流产生第八电流、第九电流、第十电流，所述第八电流通过所述第七静电释放保护器件到达所述数字I/O电源VCCIO，通过所述数字I/O电源VCCIO中I/O引脚释放所述第八电流输出到地，所述第九电流通过所述第一静电释放保护器件到达所述数字地VSSCORE，通过所述数字地VSSCORE中I/O引脚释放所述第九电流输出到地，所述第十电流通过所述第四静电释放保护器件到达所述模拟地VSSANA，通过所述模拟地VSSANA中I/O引脚释放所述第十电流输出到地。

对于数字I/O电源VCCIO的数字输入、数字输出，可以如图4所示的DI、DO，数字输入与数字I/O电源VCCIO之间存在PMOS，数字输出与数字I/O电源VCCIO之间存在PMOS，数字输入与数字I/O地VSSIO之间存在NMOS，数字输出与数字I/O地VSSIO之间存在NMOS。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围内。

Claims (10)

1.一种静电释放保护电路，其特征在于，所述静电释放保护电路包括：第一电源，第二电源，第一静电释放保护器件，第二静电释放保护器件，与所述第一电源进行电性连接的第一地，与所述第二电源进行电性连接的第二地；

所述第一电源与所述第二电源之间相互独立，所述第一地与所述第二地之间通过所述第一静电释放保护器件进行电性连接，所述第一地与所述第二电源之间所述通过第二静电释放保护器件进行电性连接。

2.根据权利要求1所述的静电释放保护电路，其特征在于，所述静电释放保护电路还包括第三电源，第三静电释放保护器件、第四静电释放保护器件，以及与所述第三电源进行电性连接的第三地；

所述第三电源与所述第一电源之间相互独立，所述第三电源与所述第二电源之间相互独立，所述第三地与所述第一地之间通过所述第三静电释放保护器件进行电性连接，所述第三地与所述第二地之间通过所述第四静电释放保护器件进行电性连接。

3.根据权利要求2所述的静电释放保护电路，其特征在于，所述静电释放保护电路还包括第五静电释放保护器件；

所述与所述第一电源进行电性连接的第一地，包括：与所述第一电源通过所述第五静电释放保护器件进行电性连接的第一地。

4.根据权利要求2所述的静电释放保护电路，其特征在于，所述静电释放保护电路还包括第六静电释放保护器件；

所述与所述第三电源进行电性连接的第三地，包括：与所述第三电源通过所述第六静电释放保护器件进行电性连接的第三地。

5.根据权利要求2所述的静电释放保护电路，其特征在于，所述静电释放保护电路还包括第七静电释放保护器件；

所述与所述第二电源进行电性连接的第二地，包括：与所述第二电源通过所述第七静电释放保护器件进行电性连接的第二地。

6.根据权利要求1所述的静电释放保护电路，其特征在于，所述第一电源包括数字电源，所述第一地包括数字地。

7.根据权利要求1所述的静电释放保护电路，其特征在于，所述第二电源包括数字I/O电源，所述第二地包括数字I/O地。

8.根据权利要求2所述的静电释放保护电路，其特征在于，所述第三电源包括模拟电源，所述第三地包括模拟地。

9.根据权利要求1所述的静电释放保护电路，其特征在于，所述第一静电释放保护器件包括：至少2个DIODE二极管，且所述DIODE形成闭环。

10.根据权利要求1所述的静电释放保护电路，其特征在于，所述第二静电释放保护器件包括：RC_ClampRC型静电钳位电路。

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