KR20110042115A - 멀티-다이 패키지에서 과전압 보호를 위한 시스템 및 방법 - Google Patents

멀티-다이 패키지에서 과전압 보호를 위한 시스템 및 방법 Download PDF

Info

Publication number
KR20110042115A
KR20110042115A KR1020117005776A KR20117005776A KR20110042115A KR 20110042115 A KR20110042115 A KR 20110042115A KR 1020117005776 A KR1020117005776 A KR 1020117005776A KR 20117005776 A KR20117005776 A KR 20117005776A KR 20110042115 A KR20110042115 A KR 20110042115A
Authority
KR
South Korea
Prior art keywords
die
package
sensitive
noise
circuit element
Prior art date
Application number
KR1020117005776A
Other languages
English (en)
Inventor
레자 잘릴리제이날리
스리커 던디갈
비벡 모한
Original Assignee
콸콤 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 콸콤 인코포레이티드 filed Critical 콸콤 인코포레이티드
Publication of KR20110042115A publication Critical patent/KR20110042115A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)

Abstract

멀티-다이 패키지의 한 다이 상에서 구현되는 보호 시스템은 패키지의 하나 이상의 다른 다이에서 발생된 과전압들에 대한 방전 경로를 제공한다. 접지 경로들은 높은 잡음-민감도를 갖는 패키지 내의 특정 회로 소자를 위하여 제공되고, 접지 경로들은 높은 잡음-민감도 회로 소자에 비하여 낮은 잡음-민감도를 갖는 패키지 내의 특정 회로 소자를 위하여 제공된다. 다수의 다이의 높은 잡음-민감도 회로 소자의 접지들은 함께 단락되어, 공통의 높은 잡음-민감도 접지를 초래한다. 다수의 다이의 낮은 잡음-민감도 회로 소자의 접지들은 함께 단락되어, 공통의 낮은 잡음-민감도 접지를 초래한다. 공통의 높은 잡음-민감도 접지 및 공통의 낮은 잡음-민감도 접지를 단락하는 미리 지정된 제거가능한 경로는 다이 외부의 패키지 상에 포함된다. 제거가능한 경로는, 단락된 접지들에 존재하는 잡음이 수용할 수 없는 성능 저하를 초래하는 경우, 제조되는 동안에 제거될 수 있다.

Description

멀티-다이 패키지에서 과전압 보호를 위한 시스템 및 방법{SYSTEM AND METHOD FOR EXCESS VOLTAGE PROTECTION IN A MULTI-DIE PACKAGE}
다음 설명은 일반적으로, 전기적 오버스트레스(EOS) 및/또는 정전 방전(ESD) 이벤트들로부터 초래되는 과전압들과 같은 예들을 포함하는, 잠재적으로 손상을 입히는 과전압들에 대한 보호를 제공하는 반도체 회로들에 관한 것이다.
현대의 집적회로(IC)들은 과전압들에 의하여 쉽게 손상된다. 이러한 잠재적으로 손상을 입히는 전압들의 일반적인 원인들은 전기적 오버스트레스(EOS) 및 정전 방전(ESD)을 포함한다. 고체상태의 전자 장치들에서 중요한 문제인 ESD는, 직접 접촉을 통하거나 유도된 전기장을 통하여 상이한 정전 전위들에서 본체들 또는 표면들 사이에서의 정전 전하의 이전이다. 실리콘과 같은, 반도체들과 이산화 규소와 같은, 절연 물질들을 이용해서 만들어진 IC들은 ESD 이벤트들에 의해 생산될 수 있는 높은 전압을 받게 되면 영구적인 손상을 입을 수 있다.
통상적으로, 온-칩 회로들은 ESD 이벤트 동안 IC를 보호하기 위해 사용된다. 종래의 IC ESD 보호 방식들에서는, 특수한 클램프 회로들이 주로 IC 전력 공급 레일들 사이에서 ESD 전류를 이동시킴으로써, 손상으로부터 IC의 민감한 내부 소자들을 보호하기 위하여 사용된다. 이러한 클램핑 회로들은 타이머 회로(예를 들어, "트랜지언트(transient) 감지기"로 지칭될 수 있는 레지스터 커패시터(RC) 타이머) 및 높은 ESD 전류의 방전을 위한 대용량 n-채널 MOSFET 디바이스를 전형적으로 포함한다. 그러므로 전력 레일 클램프 회로는 만일 ESD 이벤트가 IC의 전력 레일 상에서 일어나면, IC의 메인 디바이스들(회로 소자들)은 손상되지 않도록 상기 클램프는 켜지고 전압을 감소시키도록 주로 IC 내에 이용된다. 이러한 RC 클램프들의 사용과 구현들은 당해 기술 분야에서 잘 알려져 있다.
예시적인 ESD 보호 회로들은 미국 특허 제5,946,177호 "정전 전하 보호를 위한 회로(Circuit for Electrostatic Discharge Protection)", 미국 특허 제6,327,126호 "피드백-향상 트리거링과 컨디셔닝 회로를 갖는 정전 전하 보호 전력 레일 클램프(Electrostatic Discharge Protection Power Rail Clamp with Feedback-Enhanced Triggering and Conditioning Circuitry)", 미국 특허 제5,643,862호 "다수의 독립적인 온-칩 VDD 버스들과 ESD 코어 클램프를 커플링하기 위한 방법 및 장치(Method and Apparatus for Coupling Multiple Independent On-Chip VDD Busses to ESD Core Clamp)", 및 공개된 미국 특허 출원 제2006/0250732호 "ESD 완화를 위한 트랜지언트 펄스, 기판-트리거 BICMOS 레일 클램프(Transient Pulse, Substrate-Triggered BICMOS Rail Clamp For ESD Abatement)" 에 설명된 것들을 포함한다.
주어진 IC 패키지는 그 안에 구현되는 다수의 다이를 가질 수 있다. 통상적으로, ESD 방전 이벤트 동안에 주어진 다이를 보호하기 위한 입력/출력(I/O) 회로들로 통합되는 온-칩 ESD 보호 회로들이 존재한다. 이러한 회로들은 특정한 다이를 위해 필요한 보호를 제공한다. 그러므로 다수의 다이를 포함하는 IC 패키지들을 위한 통상적인 ESD 보호 방식들에서는, ESD 보호 회로는 특정한 다이 내에서 일어나는 과전압 이벤트들(예를 들어, ESD 이벤트들)에 대하여 자신의 특정한 다이를 보호하기 위한 각각의 다이 내에서 구현될 수 있다. 일 예시로서, ESD 보호 회로는 주어진 다이 내에서 일어나는 과전압 이벤트들을 위한 방전 경로를 제공하기 위하여 상기 주어진 다른 다이 내에 정렬된 한 쌍의 백-투-백 다이오드들을 가질 수 있다. 유사하게, 다른 한 쌍의 백-투-백 다이오드들은 이러한 다른 다이 내에서 일어나는 과전압 이벤트들을 위한 방전 경로를 제공하기 위한 다른 다이 내에 정렬될 수 있다. 이러한 과전압 방전 경로를 제공하기 위한 백-투-백 다이오드들의 활용은 당해 기술분야에서 잘 알려져 있다. 일반적으로, 이러한 다이오드들은 대개 정상 동작 조건들 하에서 역방향 바이어스(부전도)되나, 어떠한 임계치 양을 초과하는 다이오드 쌍의 일면에 초과전하를 야기하는 과전압 이벤트(예를 들어, ESD) 발생시, 상기 쌍을 이루는 다이오드는 과전압을 위한 방전 경로를 제공하도록 순방향 바이어스(전도)된다.
다수의 다이를 포함하는 패키지에서, 하나의 다이의 I/O 신호들은 동일한 패키지 내에서 하나 이상의 다른 다이의 I/O 신호들과 통신할 수도 있다. 패키지에서의 상이한 다이는 잡음에 대한 상이한 민감도 레벨들을 가질 수 있다. 예를 들어, 주어진 패키지에서의 이러한 다이는 완전한 디지털 회로들이나 RF/아날로그 회로들을 포함할 수도 있는데, 이러한 회로들은 기판 잡음과 크로스 토크(cross talk)에 매우 민감하다. 대체로, 하나의 다이가 잡음에 매우 민감한 회로 소자를 포함한다면(예를 들어, 민감한 RF/아날로그 회로들), 다이는 패키지 내의 디지털 다이와 같이, 다른 다이에 의해 도입될 수 있는 기판 잡음으로부터의 적절한 절연을 필요로 한다.
다수의 다이를 포함하는 전체적인 패키지를 위한 ESD 보호는 잡음 절연, 크로스 토크(cross talk) 등과 같은 문제들로 인하여 많은 어려움을 겪는다. 게다가, 다수의 다이와 상이한 전력 도메인들 사이에서 인터페이스하는 신호들 사이에서의 통신은 패키지의 ESD 취약성을 증가시킨다.
상기의 내용을 고려하면, 다수의 다이를 포함하는 IC 패키지를 위한 과전압 보호 시스템에 대한 요구가 존재한다. IC 패키지에 잠재적으로 손상이 될 과전압 이벤트들(예를 들어, ESD 이벤트들)에 대해 좋은 면역을 제공하는 이러한 과전압 보호 시스템에 대한 요구가 존재한다. 패키지 내의 어떠한 디바이스들에도 힘을 가하지 않고 그러한 잠재적인 손상이 될 과전압 이벤트 동안에 트랜지언트 전류를 방전할 수 있는 이러한 과전압 보호 시스템에 대한 요구가 존재한다. 전체적인 ESD 방식은 견고해야만 한다.
본 개시물은 멀티 다이 패키지에 대하여 잠재적으로 손상을 입히는 과전압 이벤트들(예를 들어, ESD 이벤트들)에 대한 보호를 제공하기 위한 시스템들 및 방법들에 일반적으로 직결된다. 본 발명의 특정 실시예들에 따르면, 멀티-다이 패키지의 하나의 다이 상에 구현되는 과전압 보호 시스템은 IC 패키지의 하나 이상의 다른 다이들 상에서 발생되는 과전압들을 위한 방전 경로를 제공한다.
실시예에서, 과전압 방전 시스템은 제1 다이 및 제2 다이를 포함하는 IC 패키지를 포함한다. 제1 다이는 제1 접지 노드, 제2 접지 노드, 및 제1 접지 노드 및 제2 접지 노드 사이에 삽입된 보호 회로 소자를 포함한다. 제2 다이는 제3 접지 노드 및 제4 접지 노드를 포함한다. 제3 접지 노드는 제1 교차-다이 공통 접지를 초래하기 위해 제1 접지 노드에 단락된다. 제4 접지 노드는 제2 교차-다이 공통 접지를 초래하기 위해 제2 접지 노드에 단락된다. 시스템은 또한 제1 교차-다이 공통 접지 및 제2 교차-다이 공통 접지를 제1 다이 및 제2 다이 외부의 패키지 상의 위치에서 함께 단락하기 위한 미리 지정된 제거가능한 경로를 포함한다.
다른 실시예에서, 과전압 방전 시스템은 제2 다이에 커플링된 제1 다이를 포함하는 IC 패키지를 포함한다. 제1 다이는 디지털 회로 소자 및 무선 주파수(RF) 아날로그 회로 소자를 포함한다. 제1 다이는 또한 제2 다이에 대하여 공통의 방전 경로를 생성하는 보호 시스템을 포함한다.
다른 실시예에서, 과전압 방전 시스템은 제1 다이 및 적어도 제2 다이를 포함하는 IC 패키지를 포함한다. 제1 다이는 제1 회로 소자 및 제2 회로 소자를 포함하고, 제1 다이의 제1 회로 소자는 제2 회로 소자에 비하여 높은 잡음-민감도를 갖는다. 제1 다이는 제1 다이 상의 제1 회로 소자에 대한 적어도 하나의 높은 잡음-민감도 접지 노드 및 제1 다이 상의 제2 회로 소자에 대한 적어도 하나의 낮은 잡음-민감도 접지 노드를 포함한다. 제1 다이는 또한 적어도 하나의 높은 잡음-민감도 접지 노드 및 적어도 하나의 낮은 잡음-민감도 접지 노드 사이에 삽입된 보호 회로 소자를 포함한다. 적어도 하나의 제2 다이는 제3 회로 소자 및 제4 회로 소자를 포함하고, 적어도 하나의 제2 다이의 제3 회로 소자는 제4 회로 소자에 비하여 높은 잡음-민감도를 갖는다. 적어도 하나의 제2 다이는 제3 회로 소자에 대한 적어도 하나의 높은 잡음-민감도 접지 노드 및 제4 회로 소자에 대한 적어도 하나의 낮은 잡음-민감도 접지 노드를 포함한다. 제1 다이의 적어도 하나의 높은 잡음-민감도 접지 노드 및 제2 다이의 적어도 하나의 높은 잡음-민감도 접지 노드는, 공통의 높은 잡음-민감도 접지를 초래하기 위해 제1 다이 및 적어도 하나의 제2 다이 외부의 패키지 상의 위치에서, 함께 단락된다. 제1 다이의 적어도 하나의 낮은 잡음-민감도 접지 노드 및 제2 다이의 적어도 하나의 낮은 잡음-민감도 접지 노드는, 공통의 낮은 잡음-민감도 접지를 초래하기 위해 제1 다이 및 적어도 하나의 제2 다이 외부의 패키지 상의 위치에서, 함께 단락된다. 미리 지정된 제거가능한 경로는 공통의 높은 잡음-민감도 접지 및 공통의 낮은 잡음-민감도 접지를 제1 다이 및 적어도 하나의 제2 다이 외부의 패키지 상의 위치에서 함께 단락하기 위한 것이다.
또 다른 실시예에서, 하나의 방법은 멀티-다이 IC 패키지의 제조를 위해 제공된다. 상기 방법은 멀티-다이 패키지의 다수의 다이의 높은 잡음-민감도 접지들을 다수의 다이 외부에 있는 멀티-다이 패키지 상의 공통의 높은 잡음-민감도 접지 경로를 초래하기 위해 함께 단락하는 단계를 포함한다. 상기 방법은 또한 멀티-다이 패키지의 다수의 다이의 낮은 잡음-민감도 접지들을 다수의 다이 외부에 있는 멀티-다이 패키지 상의 공통의 낮은 잡음-민감도 접지 경로를 초래하기 위해 함께 단락하는 단계를 포함한다. 상기 방법은 다수의 다이 중 적어도 하나 상에 과전압 방전 보호 회로 소자를 제공하는 단계를 더 포함한다. 공통의 높은 잡음-민감도 접지 경로 및 공통의 낮은 잡음-민감도 접지 경로는 과전압 방전 보호 회로 소자에 커플링된다. 상기 방법은 또한 공통의 높은 잡음-민감도 접지 경로 및 공통의 낮은 잡음-민감도 접지 경로를 함께 단락하는 멀티-다이 패키지 상에 미리 지정된 제거가능한 경로를 제공하는 단계를 포함한다. 상기 방법은 공통의 높은 잡음-민감도 접지 경로 및 공통의 낮은 잡음-민감도 접지 경로를 함께 단락하는 미리 지정된 선택적 경로를 가진 멀티-다이 패키지의 성능을 평가하는 단계를 포함한다; 그리고 성능이 수용가능하지 않다면, 공통의 높은 잡음-민감도 접지 경로 및 공통의 낮은 잡음-민감도 접지 경로가 함께 단락되지 않도록 미리 지정된 제거가능한 경로를 절단한다.
앞서 서술한 것은 후술할 발명의 상세한 설명을 보다 쉽게 이해할 수 있도록 본 발명이 갖는 특징들과 기술적인 장점들을 다소 폭넓게 약술한 것이다. 본 발명의 청구항들의 대상을 형성하는 추가적인 특징들과 장점들이 아래에서 상술될 것이다. 개시된 개념과 특정한 실시예들은 본 발명과 동일한 목적을 수행하기 위한 다른 구조들을 설계하거나 수정하기 위한 기반으로서 활용될 수 있음이 당업자들에게 인식될 수 있다. 또한, 당업자들은 이와 균등한 구조들은 첨부된 청구항들에서 설명할 바와 같은 발명의 사상과 범위로부터 벗어나지 않는다고 깨달을 것이다. 본 발명의 특징이라고 여겨지는 신규한 특징들은 자신의 조직과 작동방법에 있는데, 이는 나아가 목적들과 장점들과 함께 첨부한 도면들과 관련하여 고려될 때 다음의 설명으로부터 쉽게 이해될 수 있을 것이다. 이는 명백히 이해될 수 있으나, 각 도면들은 예시 및 설명을 위해서만 제공되는 것이고, 본 발명의 제한들의 정의로서 의도되는 것이 아니다.
본 발명의 보다 완전한 이해를 위해, 함께 제시한 도면들과 관련하여 이하의 설명들에 대한 참조가 이루어질 수 있다.
도 1은 본 발명의 일 실시예에 따른 과전압(예를 들어, ESD) 보호 회로 소자를 포함하는 예시적인 멀티-다이 패키지의 구조적인 다이어그램을 도시한다.
도 2는 본 발명의 일 실시예에 따른 멀티-다이 패키지의 제조를 위한 예시적인 프로세스를 도시한다.
도 3은 본 발명의 일 실시예에 따른 과전압(예를 들어, ESD) 보호 회로 소자를 포함하는 멀티-다이 패키지 상에 있는 다이의 적어도 일부분에 대한 구조적인 다이어그램을 도시한다.
도 4는 본 발명의 일 실시예가 유리하게 이용될 수 있는 예시적인 무선 통신 시스템을 도시한다.
도 1은 본 발명의 일 실시예에 따른 과전압(예를 들어, ESD) 보호 회로 소자를 포함하는 예시적인 멀티-다이 패키지의 구조적인 다이어그램을 도시한다. 도 1의 예시적인 실시예에서, 멀티-다이 패키지(10)는 제1 다이(11)와 제2 다이(12)를 포함한다. 예시의 편의를 위해 이 실시예에서 두 다이가 도시되는데, 다른 실시예들에서, 셋 이상의 다이가 멀티-다이 패키지(10)내에서 구현될 수 있음이 이해되어야 한다. 이 실시예에서, 제1 다이(11)는 제1 부분(101)과 제2 부분(102)을 포함한다. 특정 실시예들에서, 제1 부분(101)은 디지털 회로 소자(140)를 포함하고, 제2 부분(102)은 무선주파수(RF) 회로 소자와 같은 아날로그 회로 소자(141)를 포함한다. 예를 들면, 디지털 회로 소자(140)는 예를 들어, 프로세서 및 메모리와 같은 디지털 회로 소자를 포함할 수 있다. 아날로그 회로 소자(141)는 예를 들어, RF, LNA들, 고주파 DAC들, ADC들, PLL들, 전력 관리 회로 소자와 같은, 아날로그 회로 소자를 포함할 수 있다. 본 명세서에서 추가로 논의되는 바와 같이, 제1 부분(101)은 낮은 잡음-민감도를 갖는 회로 소자(예를 들어, 디지털 회로 소자(140)나 본 명세서에서 추가로 논의되는 임의의 다른 타입의 낮은 잡음-민감도를 갖는 회로 소자 등)를 갖는 반면에, 제2 부분(102)은 높은 잡음-민감도를 갖는 회로 소자(예를 들어, RF 아날로그 회로 소자(141)나 본 명세서에서 추가로 논의되는 임의의 다른 타입의 높은 잡음-민감도를 갖는 회로 소자 등)를 갖는다.
일반적으로, 특정 타입의 회로 소자는 낮은 잡음-민감도(즉, 잡음에 대해 덜 민감한 성능을 갖는)를 갖는 반면에, 회로 소자의 다른 타입들은 높은 잡음-민감도(즉, 잡음에 대해 더 민감한 성능을 갖는)를 갖는다. 본 명세서에서 추가로 논의되는 바와 같이, 잡음에 대한 개별적인 민감도는 회로 소자의 상대적인 특징이다. 예를 들어, 잡음이 충분히 크다면, 대부분의 회로 소자의 성능은 잡음에 의해 영향을 받을 수 있다. 그러나 당업자는 특정 회로 소자가 상대적으로 높은 잡음-민감도를 갖는 반면, 다른 회로 소자는 상대적으로 낮은 잡음-민감도를 갖는다고 인식할 것이다.
일 예시로서, 주어진 시스템 내에서, 예를 들어, 주어진 IC 패키지(예를 들어, 패키지(10)) 내에서, 높은 잡음-민감도를 갖는 제 1 타입의 회로 소자가 존재할 수 있고, 제1 타입의 회로 소자에 비해 낮은 잡음-민감도를 갖는 제2 타입의 회로 소자가 존재할 수 있다. 도 1의 도시된 예시에서 예를 들면, IC 패키지(10)의 제1 다이(11) 상의 RF 아날로그 회로 소자(141)는 높은 잡음-민감도를 갖는 제1 타입의 회로 소자일 수 있는 반면에, 제1 다이(11) 상의 디지털 회로 소자(140)는 RF 아날로그 회로 소자(141)에 비하여 낮은 잡음-민감도를 갖는 제2 타입의 회로 소자일 수 있다.
본 명세서에서 낮은 잡음-민감도를 갖는 것으로 지칭되는 회로 소자는 일반적으로 본 명세서에서 높은 잡음-민감도를 갖는 것으로 지칭되는 회로 소자보다 큰 잡음의 양을 견딜 수 있는(수용할 수 없는 성능 감쇠를 갖지 않는) 회로 소자이다. 예를 들어, 많은 아날로그 회로 컴포넌트들에 비교되는 바와 같이, 디지털 회로 소자는 전형적으로 잡음에 덜 민감한 것으로 고려된다. 예를 들어, 많은 디지털 회로들은 높은 전압 레벨(또는 논리적 "1")이거나 낮은 전압 레벨(또는 논리적 "0")과 같은, 전압 레벨들의 윈도우를 인식할 수 있다. 일 실시예로서, 주어진 디지털 회로는 낮은 전압 레벨인 것으로 0볼트를, 그리고 높은 전압 레벨인 것으로 5볼트를 정의할 수 있다. 나아가, 요구되는 전압 레벨들이 정확하게 0 볼트나 5 볼트가 낮은 전압 레벨이나 높은 전압 레벨로 각각 인식되는 것보다는, 주어진 디지털 회로는 낮거나 높은 레벨들에 대응하는 전압 레벨들의 개별적인 윈도우들을 인식할 수 있다. 예를 들어, 이러한 주어진 디지털 회로는, 말하자면 1.5 볼트 미만인, 임의의 임계치 양 미만인 임의의 전압 레벨을 낮은 전압 레벨에 대응한다고 인식할 수 있고, 주어진 디지털 회로는, 말하자면 3.5 볼트 초과인, 임의의 임계치 양을 초과하는 임의의 전압 레벨을 높은 전압 레벨에 대응한다고 인식할 수 있다. 한편, 많은 아날로그 회로들의 성능은 신호의 정확한 값에 보다 엄격히 의존한다(또는 디지털 회로들에 의해 종종 용인될 수 있는 보다 타이트한 신호 값들의 윈도우에 의존한다). 이러한 방식으로, 많은 디지털 회로들은 많은 아날로그 회로들에 비하여 낮은 잡음-민감도를 갖는다. 물론, 잡음에 대한 자신의 개별적인 고유한 민감도들에서 상대적인 차이점들을 가지는 다른 타입들의 회로들의 다른 예시들은 당업자들이 인식할 것인 바와 같이, 주어진 시스템 내에서 존재할 수 있다.
도 1의 예시적인 시스템에서, 제1 다이의 제1 부분(101)은 본 명세서에서 추가로 설명될 과전압 보호 회로 소자(103)를 포함한다. 도시된 바와 같이, 제1 부분(101)은 Vss_패키지 경로(109), Vssn 경로(110), Vss2 경로(111), 그리고 Vss1 경로(112)와 같은 하나 이상의 접지 경로들을 포함한다. 이러한 접지 경로들(109-112) 각각은 과전압 보호 회로 소자(103)를 통해서 공통의 접지 경로("Vssx")(113)에 커플링된다. 접지 경로들(109-113) 중 하나 이상은 제1 다이(11) 상에 구현된 디지털 회로 소자(140)를 위한 기준 접지를 제공하기 위하여 사용될 수 있다. 도시된 실시예에서 보면, Vss_패키지 경로(109)는 I/O 패드(108)를 통해 제1 다이(11)의 외부에 노출된다. 유사하게, 공통의 Vssx 경로(113)는 I/O 패드(114)를 통해 제1 다이(11)의 외부에 노출된다. 물론, 다른 접지 경로들(110-112) 중 하나 이상은 이와 같이 특정 구현들에서 I/O 패드들을 통해 제1 다이(11)의 외부에 노출될 수 있다.
특정 실시예들에서는, 과전압 보호 회로 소자(103)는 도 1의 예시적인 구현에서 도시되는, 예를 들어 쌍들(104, 105, 106, 및 107)과 같은, 백-투-백 다이오드들의 하나 이상의 쌍을 포함한다. 본 실시예에서 네 쌍의 백-투-백 다이오드들이 도시되지만, 다른 구현들에서는 (하나 이상의) 어떤 숫자의 쌍들이라도 구현될 수 있다. 다이오드들의 활용은 당해 기술 분야에서 잘 알려져 있고, 그러므로 본 명세서는 단지 간략하게 언급된다. 일 예시로서, 다이오드 쌍(104)은 다이오드들(104A 및 104B)의 백-투-백 배열이다. 만약 Vssx(113)상의 전압이 다이오드(104A)의 순방향 브레이크오버(breakover)보다 큰 양만큼 Vss_패키지(109)의 전압을 초과하면, 그 다음에 다이오드(104A)는 전도 상태가 되며, 이에 따라 방전 경로를 제공한다. 한편, Vssx_패키지(109)상의 전압이 다이오드(104B)의 순방향 브레이크오버보다 큰 양만큼 Vssx(113)의 전압을 초과하면, 그 다음에 다이오드(104B)는 전도 상태가 되며, 이에 따라 방전 경로를 제공한다.
이 예시에서, 제1 다이(11)의 제2 부분(102)은 부분(101)의 회로 소자(예를 들면, 디지털 회로 소자(140))에 비하여 높은 잡음-민감도를 갖는 부분(102)의 회로 소자(예를 들면, RF 아날로그 회로 소자(141))에 대하여 기준 접지를 제공하는 하나 이상의 높은 잡음-민감도 접지 경로들(Vss1..Vssn)(115)을 포함한다. 설명된 예시에서의 이러한 높은 잡음-민감도 접지 경로들(115)은 본 예시에서의 I/O 패드들(119-121)에 의해, 개별적으로 제1 다이(11)의 외부에 노출된 경로들(116-118)을 포함한다. 설명된 예시에서, 제1 다이(11)의 제2 부분(102)은 또한 높은 잡음-민감도를 갖는 회로 소자에 비하여(예를 들어, RF 아날로그 회로 소자(141)에 비하여) 상대적으로 낮은 잡음-민감도를 갖는 부분(102)의 회로 소자에 대하여 기준 접지를 제공하는, 낮은 잡음-민감도 접지 경로(122)와 같은, 하나 이상의 낮은 잡음-민감도 접지 경로들을 포함한다. 설명된 예시에서, 이러한 낮은 잡음-민감도 접지 경로(122)는 I/O 패드(123)에 의하여 제1 다이(11)의 외부에 노출된다.
이 예시에서, 제2 다이(12)는 전력 관리 회로 소자(142)를 포함하나, 다른 실시예들에서 그것은 주어진 구현을 위하여 원하는 어떠한 타입의 회로소자도 포함할 수 있다. 이 예시에서, 제2 다이(12)는 낮은 잡음-민감도를 갖는 패키지(10)의 회로 소자(예를 들어, 디지털 회로 소자(140))에 비하여 높은 잡음-민감도를 갖는 제2 다이(12)의 회로 소자에 대하여 기준 접지를 제공하는 높은 잡음-민감도 접지 경로(124)와 같은, 하나 이상의 높은 잡음-민감도 접지 경로들을 포함한다. 설명된 예시에서, 이러한 높은 잡음-민감도 접지 경로(124)는 I/O 패드(125)에 의하여 제2 다이(12)의 외부에 노출된다. 게다가, 설명된 예시에서, 제2 다이(12)는 높은 잡음-민감도를 갖는 패키지(10)의 회로 소자(예를 들어, RF 아날로그 회로 소자(141))에 비하여 낮은 잡음-민감도를 갖는 제2 다이(12)의 회로 소자에 대하여 기준 접지를 제공하는 하나 이상의 낮은 잡음-민감도 접지들 (Vss1...Vssn)(126)을 포함한다. 이러한 낮은 잡음-민감도 접지 경로들(126)은, 이 예시에서, 개별적으로, 예시와 같이 I/O 패드들(130-132)에 의하여 제2 다이(12)의 외부에 노출된 경로들(127-129)을 포함한다.
예시적인 실시예에서, 다이(11 및 12)의 모든 높은 잡음-민감도 접지들은 함께 단락된다. 더 구체적으로, 다이(11 및 12)의 모든 높은 잡음-민감도 접지들은 제1 다이(11)와 제2 다이(12)의 외부에 함께 단락되고, 그에 의해 공통의 높은 잡음-민감도 접지(133)를 초래한다. 예를 들어, 도 1의 예시에 도시된 바와 같이, 제1 다이(11)의 높은 잡은-민감도 접지 경로들(115)과 제2 다이(12)의 높은 잡음-민감도 접지(124)는 공통의 높은 잡음-민감도 접지(133)를 초래하도록 함께 단락된다.
유사하게, 이 예시적인 실시예에서, 다이(11 및 12)의 모든 낮은 잡음-민감도 접지들은 패키지 상에서 함께 단락된다. 더 구체적으로, 다이(11 및 12)의 모든 낮은 잡음-민감도 접지들은 제1 다이(11)와 제2 다이(12)의 외부로 함께 단락되는데, 이로 인해 공통의 낮은 잡음-민감도 접지(134)를 초래한다. 예를 들어, 도 1의 예시에 도시된 바와 같이, 제1 다이(11)의 낮은 잡음-민감도 접지 경로(122)와 제2 다이(12)의 낮은 잡음-민감도 접지 경로들(126)은 공통의 낮은 잡음-민감도 접지(134)를 초래하도록 함께 단락된다.
또한, 이 예시적인 실시예에 도시된 바와 같이, 선택적 경로(135)는 공통의 높은 잡음-민감도 접지(133)와 공통의 낮은 잡음-민감도 접지(134)를 함께 제1 다이(11)와 제2 다이(12) 외부의 패키지상의 위치에서 선택적 단락하기 위해 제공된다. 특정 실시예들에서는, 본 명세서에서 구체적으로 논의되는 바와 같이, 선택적 경로(135)는 패키지(10)의 제조시 처음에 포함되는 경로(예를 들어, 금속 배선)이지만, 만약 원한다면, 이후의 패키지(10)의 제조 동안에 절단(또는 제거)될 수 있다. 예를 들어, 본 명세서에서 추가로 논의되는 바와 같이, 경로(135)는 처음 패키지(10)에 포함된 금속 배선일 수 있다. 패키지(10)의 제조 중에, 다이(11 및 12) 상의 회로 소자의 성능은, 예를 들어, 높은 잡음-민감도를 갖는 회로 소자의 성능을 평가하도록 테스트 될 수 있다. 만약 회로 소자의 성능이 수용 가능한 것으로 판단되면, 그 다음에 경로(135)는 그 자리에 남게 될 수 있다. 반면 성능이 수용 가능하지 않다면(예를 들어, 높은 잡음-민감도를 갖는 회로 소자 상의 잡음의 영향으로 인하여), 그 다음에 경로(135)는 두 접지들(133 및 134)의 사이에 단지 ESD 경로로서 다이오드 보호 회로(103)만을 남기고 절단/제거될 수 있다(도 1에서 "X"에 의해 지시되는 바와 같이). 이와 같이, 높은 잡음-민감도 회로 소자에 의하여 야기된 잡음은, 성능 향상을 위하여 요구되는 경우, 다이(11 및 12)에 대한 변경들을 요구하지 않으면서 간단하게 경로(135)를 절단함으로써 감소될 수 있다.
이에 관련하여, 선택적 경로(135)는 설계와 제조시에 선택적인 경로로서 미리 지정된 것이다. 이에 의하면, 위에서 논의된 바와 같이, 이 예시적인 실시예에서, 모든 높은 잡음-민감도 접지들은 공통의 높은 잡음-민감도 접지(133)(다이(11 및 12) 외부에 있는 패키지(10) 상에서 배선/경로임)를 초래하도록 다이(11 및 12) 외부의 위치에서 함께 단락되며, 모든 낮은 잡음-민감도 접지들은 공통의 낮은 잡음-민감도 접지(134)(또한 다이(11 및 12) 외부에 있는 패키지(10)상의 배선/경로임)를 초래하도록 다이(11 및 12) 외부의 위치에서 함께 단락된다.
아래에서 논의될 바와 같이, 패키지(10)의 높은 잡음-민감도 회로 소자의 성능에서 수용될 수 없는 저하를 초래하지 않는다면, 경로(135)는 바람직할 수 있다. 만약 경로(135)가 패키지(10)의 높은 잡음-민감도 회로 소자의 성능에서 수용할 수 없는 저하를 초래한다면, 그 다음에 패키지(10)의 높은 잡음-민감도 회로 소자에 의하여 야기되는 잡음을 감소시키기 위한 방안을 초래하고자 절단/제거될 수 있다(패키지(10)에 요구되는 추가적인 수정 없이). 경로(135)가 절단/제거될 때, 높은 잡음-민감도 접지들은 여전히 제1 다이(11)의 보호 시스템(103)(예를 들어, 백-투-백 다이오드들(104))을 통하는 과전압 방전(예를 들어, ESD 방전) 경로를 포함할 것이다.
도 1의 예시에 도시된 바와 같이, 특정 실시예들에 따라, 높은 잡음-민감도 접지들과 낮은 잡음-민감도 접지들은 과전압 보호 회로 소자(103)를 통하여 함께 연결된다. 예를 들어, 공통의 높은 잡음-민감도 접지(133)와 공통의 낮은 잡음-민감도 접지(134)는 도 1의 예시적인 멀티-다이 패키지에서의 제1 다이(11)상에 구현된 과전압 보호 회로 소자(103)를 통하여 함께 연결된다.
과전압 보호 회로 소자(103)는 도 1의 예시에서의 하나의 다이(예를 들어, 다이(11))에서 구현되는 바와 같이, 특정 실시예들에서는, 과전압 보호 회로 소자(103)는 멀티-다이 패키지의 복수의 상이한 다이 상에서 구현될 수 있다. 복수의 상이한 다이에 걸친 이러한 구현은 많은 다이를 포함하는 멀티-다이 패키지들에서 특히 바람직 그리고/또는 유리할 수 있다. 도 1의 예시적인 멀티-다이 패키지가 설명의 용이함을 위해 두 개의 다이(11 및 12)를 포함하는 것으로 도시되지만, 일부 구현들에서는 멀티-다이 패키지가 더 많은 다이를 포함할 수 있다고 인식되어야 한다. 이러한 경우에서, 복수의 상이한 다이는 도 1에서 제1 다이(11)에 대하여 도시되는 것과 유사한 방식으로 다이 안에 구현되는 과전압 보호 회로 소자(103)를 포함할 수 있다. 그러므로, 예를 들어, 멀티-다이 패키지에서 다수의 상이한 다이는 각각 높은 잡음-민감도 접지들과 낮은 잡음-민감도 접지들이 함께 연결됨을 통하여 다이 안에 구현되는 과전압 보호 회로 소자(103)를 포함할 수 있다. 도 1에서 설명한 바와 같이, 다른 다이의(과전압 보호 회로 소자(103)가 구현되는 다이와는 다른) 높은 잡음-민감도 접지들 및/또는 낮은 잡음-민감도 접지들은 다이 중 하나 이상의 과전압 보호 회로 소자(103)를 통하여 함께 연결된다. 일 실시예로서, 특정 실시예들에서는, 도 1의 백-투-백 다이오드 쌍들(104 및 105)이 제1 다이(11) 상에 구현될 수 있고, 백-투-백 다이오드 쌍들(106 및 107)은 다른 다이(예를 들어, 도 1의 제1 다이(11)와 제2 다이(12)와 다른 것)상에 구현할 수 있다.
도 2를 참조하면, 본 발명의 하나의 실시예에 따른 멀티-다이 패키지의 제조에 대한 프로세스가 도시된다. 제조 프로세스의 블록(21)에서, 멀티-다이 패키지의 다수의 다이의 높은 잡음-민감도 접지들은 다수의 다이 외부에 있는 멀티-다이 패키지 상에 공통의 높은 잡음-민감도 접지 경로를 초래하도록 함께 단락된다. 예를 들면, 도 1의 예시적인 패키지(10)에서, 다이(11 및 12)의 높은 잡음-민감도 접지들은 멀티-다이 패키지 상에 공통의 높은 잡음-민감도 접지 경로(133)를 초래하도록 함께 단락된다. 공통의 높은 잡음-민감도 접지 경로(133)는 다수의 다이(11 및 12) 외부에 있다.
제조 프로세스의 블록(22)에서, 멀티-다이 패키지의 다수의 다이의 낮은 잡음-민감도 접지들은 다수의 다이 외부에 있는 멀티-다이 패키지 상에 공통의 낮은 잡음-민감도 접지 경로를 초래하도록 함께 단락된다. 예를 들어, 도 1의 예시적인 패키지(10)에서, 다이(11 및 12)의 낮은 잡음-민감도 접지들은 멀티-다이 패키지 상에 공통의 낮은 잡음-민감도 접지 경로(134)를 초래하도록 함께 단락된다. 공통의 낮은 잡음-민감도 접지 경로(134)는 다수의 다이(11 및 12) 외부에 있다.
제조 프로세스의 블록(23)에서, 과전압 방전 보호 회로 소자(예를 들어, 도 1의 보호 회로 소자(103))는 다수의 다이 중 적어도 하나 상에 포함될 수 있다. 공통의 높은 잡음-민감도 접지 경로와 공통의 낮은 잡음-민감도 접지 경로는 과전압 방전 보호 회로 소자로 커플링된다. 특정 실시예들에서는, 서브블록(201)에서 도시된 바와 같이, 과전압 방전 보호 회로 소자는 공통의 높은 잡음-민감도 접지 경로와 공통의 낮은 잡음-민감도 접지 경로 사이에 삽입된 백-투-백 다이오드들의 적어도 한 쌍을 포함한다. 예를 들어, 도 1의 예시적인 패키지(10)에서, 다이(11)에서 구현되는 과전압 방전 보호 회로 소자(103)는 백-투-백 다이오드들의 쌍(104)을 포함한다. 백-투-백 다이오드들의 쌍은 공통의 높은 잡음-민감도 접지 경로(133)와 공통의 낮은 잡음-민감도 접지 경로(134) 사이에 삽입된다. 즉, 공통의 높은 잡음-민감도 접지 경로(133)가 백-투-백 다이오드들의 쌍의 일면에 있는 I/O 패드(108)에 통신적으로 커플링되고, 공통의 낮은 잡음-민감도 접지 경로(134)는 백-투-백 다이오드들의 쌍의 반대측 면에 있는 I/O 패드(114)에 통신적으로 커플링된다.
제조 프로세스의 블록(24)에서, 미리 지정된 선택적 경로는 멀티-다이 패키지 상에 포함되며, 상기 경로는 공통의 높은 잡음-민감도 접지 경로와 공통의 낮은 잡음-민감도 접지 경로를 함께 단락한다. 이러한 선택적 경로는 가급적이면 다수의 다이 외부에 있는 멀티-다이 패키지상의 위치에서 구현된다. 예를 들어, 도 1의 예시적인 패키지(10)에서 도시되는 바와 같이, 미리 지정된 선택적 경로(135)는 멀티-다이 패키지(10) 상에 처음에 포함된다(제조 프로세스의 최초 단계 동안). 상기 경로(135)는 공통의 높은 잡음-민감도 접지 경로(133)와 공통의 낮은 잡음-민감도 접지 경로(134)를 함께 단락한다.
상기 블록들(21-24)은 제조 프로세스 동안 관련된 순서에 따라 수행될 수 있고 그리고/또는 블록들 중 하나 이상은 병렬로 수행될 수 있는 것으로 인식될 수 있다.
제조 프로세스의 블록(25)에서, 제 자리의 경로(135)(즉, 공통의 높은 잡음-민감도 접지 경로와 공통의 낮은 잡음-민감도 접지 경로를 함께 단락함)를 포함하는 멀티-다이 패키지의 성능이 평가된다. 일 예시로서, 특정 실시예들에서는, 상기 평가는 함께 단락되는 공통의 높은 잡음-민감도 접지 경로와 공통의 낮은 잡음-민감도 접지 경로 상에 존재하는 잡음에 기인하여 높은 잡음-민감도를 가지는 멀티-다이 패키지의 회로 소자(예를 들어, RF 아날로그 회로 소자 등)의 성능에서 수용할 수 없는 저하가 일어난 것인지의 여부를 평가한다.
경로(135)는 일반적으로, 멀티-다이 패키지(10)의 회로 소자에서 수용할 수 없는 성능 저하를 초래하지 않는다면, 요구될 수 있다. 예를 들어, 공통의 높은 잡음-민감도 접지 경로(133)와 공통의 낮은 잡음-민감도 접지 경로(134)를 함께 단락하는 것은 저항이 약한 경로를 멀티-다이 패키지(10)의 어떤 접지 노드들 사이에 제공하는데, 이는 멀티-다이 패키지(10) 내에서 일어날 수 있는 ESD 이벤트들(또는 다른 과전압 이벤트들)을 다루는 것에 대하여 보다 나은 효율성을 제공할 수 있다. 그러므로 블록(25)에서의 평가 동안에 미리 지정된 선택적 경로(135)에 의하여 제공되는 단락이 멀티-다이 패키지(10)의 회로 소자에서의 수용할 수 없는 성능 저하를 초래하지 않는 것으로 판단된다면, 그 다음에 미리 지정된 선택적 경로(135)는 제조되는 멀티-다이 패키지(10) 내의 위치에 남게 될 수 있다.
그러나 블록(25)에서의 평가 동안에 미리 지정된 선택적 경로(135)에 의하여 제공되는 단락이 멀티-다이 패키지(10)의 회로 소자에서의 수용할 수 없는 성능 저하를 초래하는 것으로 판단된다면(예를 들어, 이와 같은 단락이 멀티-다이 패키지(10) 내에서 존재하는 높은 잡음-민감도 회로 소자에 대하여 너무 많은 잡음을 일으키는 것), 그 다음에 미리 지정된 선택적 경로(135)는, 이후의 제조 단계에서, 도 2의 블록(26)에 도시된 바와 같이, 공통의 높은 잡음-민감도 접지 경로(133)와 공통의 낮은 잡음-민감도 접지 경로(134)가 함께 단락되지 않도록 절단/제거될 수 있다.
도 3을 참조하면, 본 발명의 한 실시예에 따라서 (도 1의) 멀티-다이 패키지(10)의 제1 다이(11)의 부분의 구조적인 다이어그램이 제1 다이(11A)로서 보다 상세하게 도시된다. 이러한 구조적인 다이어그램은, 보다 상세하게, 본 발명의 한 실시예에 따라서, 도 1의 다이(11) 상에서 구현될 수 있는, 예시적인 ESD 구조를 도시한다. 이 예시에서, 다이(11A)는 전원 공급(Vdd1)과 기준 접지(Vssx)(113)를 수신하는, I/O 패드(30_1)에 커플링되는, 회로 소자의 제1 부분(예를 들어, 간략한 도시를 위해 도시되지 디지털 회로 소자)을 포함한다. 두 다이오드들(36A 및 38A)은 Vdd1에 이르는 방전의 정상 경로를 제공한다. RC 클램프(34A)는 또한 Vdd1과 Vssx(113) 사이에 과전압 방전을 제공하기 위하여 포함되고, 다이오드(32A)는 Vssx(113)로부터 Vdd1로 방전 경로를 제공하기 위하여 포함된다. 다이오드들(36A, 38A 및 32A) 및 RC 클램프(34A)의 배열은 Vdd2와 Vssx 113 사이에 과전압 방전을 제공하기 위해 잘 알려진 배열의 예시이다.
다이(11A)는 상이한 전원 공급(Vdd2)과 기준 접지(Vssx)(113)를 수신하는, I/O 패드(30_2)로 커플링된 회로 소자(예를 들어, 간략한 도식을 위해 도시되지 않은 디지털 회로 소자)의 다른 부분을 포함한다. 다이오드들(36B, 38B 및 32B) 및 RC 클램프(34B)의 유사한 배열은 다시 Vdd2와 Vssx(113) 사이에 과전압 방전을 제공하기 위해 사용된다.
부가적으로, 다이(11A)는 상이한 전원 공급(Vdd3)과 상이한 기준 접지(Vss_패키지(109))를 (I/O 패드(30_3)를 통해) 수신하는, I/O 패드(30_3)로 커플링된 회로 소자(예를 들어, 간략한 도시를 위해 도시되지 않은 디지털 회로 소자)의 다른 부분을 포함한다. 다이오드들(36C, 38C, 및 32C) 및 RC 클램프(34C)의 유사한 배열은 다시 Vdd3와 Vss_패키지(109) 사이에 과전압 방전을 제공하기 위해 사용된다.
나아가, 다이오드들(104A 및 104B)을 포함하는, 백-투-백 다이오드 쌍(104)은, 도 1과 함께 위에서 언급한 방식으로, Vssx(113)와 Vss_패키지(109) 사이에 과전압 방전을 제공한다.
도 3의 다이(11A)는 본 발명의 특정한 실시예들에 따라 멀티-다이 패키지(10)의 다이 상에서 사용될 수 있는 ESD 보호 구조의 예시적인 구현의 보다 상세한 도시를 제공하는데, 본 명세서에 제시되는 개념은 도 3의 예시적인 구조에 한정되고자 하는 의도는 아니다. 대신에, 이는 단지 부가적인 ESD 보호 회로 소자(예를 들어, 스냅 백)가, 쌍(104)과 같은, 보호 시스템(103)의 백-투-백 다이오드 쌍들에 의하여 제공되는 위에서 상술한 방전 경로 외에 다이(11A)의 I/O 패드들(30_1, 30_2 및 30_3)에 대하여 존재할 수 있음을 도시하기 위한 예시적인 목적들을 위한 것이다.
도 4는 멀티-다이 패키지(10)의 실시예가 이롭게 이용될 수 있는 예시적인 무선 통신 시스템(400)을 도시한다. 예시를 위해, 도 4는 세 개의 원격 유닛들(420, 430 및 450)과 두 기지국들(440)을 도시한다. 전형적인 무선 통신 시스템들은 많은 원격 유닛들과 기지국들을 포함할 수 있는 것으로 인식될 것이다. 원격 유닛들(420,430 및 450)은 멀티-다이 패키지(425A, 425B 및 425C)를 위하여 개선된 ESD 방안을 개별적으로 포함한다. 도 4는 기지국들(440)과 원격 유닛들(420, 430 및 450)로부터의 순방향 링크 신호들(480)과 원격 유닛들(420, 430 및 450)로부터 기지국들(440)로의 역방향 링크 신호들(490)을 도시한다.
도 4에서, 원격 유닛(420)은 휴대 전화기로서 도시되고, 원격 유닛(430)은 이동가능한 컴퓨터로서 도시되고, 원격 유닛(450)은 무선 지역망 시스템에서 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 휴대 전화기들, 휴대용 PCS 유닛들, PDA와 같은 이동가능한 데이터 유닛들 또는 검침용 장치와 같은 고정 위치의 데이터 유닛들일 수 있다. 비록 도 4는 본 발명의 교시들에 따라서 멀티-다이 패키지들(10)을 사용할 수 있는 원격 유닛들을 도시하지만, 본 발명이 이러한 예시적으로 설명된 유닛들에 제한되는 것은 아니다. 예를 들어, 본 발명의 실시예들에 따른 멀티-다이 패키지들(10)은 어떠한 장치에 대하여도 적절하게 사용될 수 있다.
상세한 회로 소자들이 설명되고 있다고 하더라도, 개시된 회로 소자의 전부가 본 발명을 실시하기 위해 요구되지 않는다는 것이 당업자들에 의하여 인식될 수 있을 것이다. 게다가, 특정 공지된 회로들은 본 발명에 포커스를 유지하도록 기술하지 않았다. 유사하게, 상세한 설명이 특정 위치들에서 논리적 "0"과 논리적 "1"을 지칭하더라도, 본 발명의 동작에 대한 영향 없이, 당업자는 적절히 조절된 회로의 나머지를 사용하여 논리 값들이 스위칭될 수 있음을 인식할 것이다.
본 발명과 본 발명의 장점들이 상세히 설명되었지만, 본 명세서에서 다양한 변화들, 교체들, 그리고 대체들은 첨부된 청구항들에서 정의한 발명의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있음이 이해되어야 한다. 게다가, 본 출원의 범위는 명세서에서 설명된 사항, 수단들, 방법들 및 단계들의 과정, 장치, 제조, 구성의 특정한 실시예에만 제한하고자 한 것이 아니다. 당업자가 본 발명, 과정들, 장치들, 물질의 구성들, 수단들, 방법들, 또는 단계들의 개시로부터 이해하게 됨에 따라, 본 명세서에서 상술한 대응되는 실시예들과 동일한 결과를 충분히 달성하거나 또는 실질적으로 동일한 기능을 수행하는 기존의 것 또는 개발될 것이 본 발명에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 예를 들어, 과정들, 장치들, 제조, 물질의 구성들, 수단들, 방법들, 또는 단계들을 자신의 범위 내에 포함하고자 의도된다.

Claims (25)

  1. 과전압 방전 시스템으로서,
    제 1 다이 및 제 2 다이를 포함하는 집적 회로(IC) 패키지; 및
    제 1 교차-다이 공통 접지 및 제 2 교차-다이 공통 접지를 상기 제 1 다이 및 제 2 다이 외부의 상기 패키지상의 위치에서 함께 단락하기 위한 미리 지정된 제거가능한 경로
    를 포함하고,
    상기 제 1 다이는 제 1 접지 노드 및 제 2 접지 노드를 포함하고,
    상기 제 1 다이는 상기 제 1 접지 노드 및 제 2 접지 노드 사이에 삽입된 보호 회로 소자를 더 포함하고,
    상기 제 2 다이는 제 3 접지 노드 및 제 4 접지 노드를 포함하고,
    상기 제 3 접지 노드는 상기 제 1 교차-다이 공통 접지를 초래하기 위해 상기 제 1 접지 노드에 단락되고,
    상기 제 4 접지 노드는 상기 제 2 교차-다이 공통 접지를 초래하기 위해 상기 제 2 접지 노드에 단락되는, 과전압 방전 시스템.
  2. 제1항에 있어서,
    상기 미리 지정된 제거가능한 경로는 상기 IC 패키지의 제조 동안 처음부터 포함되고,
    상기 제 1 교차-다이 공통 접지 및 상기 제 2 교차-다이 공통 접지를 함께 단락하는 것이 상기 IC 패키지의 원하지 않는 성능 저하를 초래할 때 상기 패키지의 제조 동안에 제거되는, 과전압 방전 시스템.
  3. 제2항에 있어서,
    상기 제 1 다이는 제 1 회로 소자 및 제 2 회로 소자를 포함하고,
    상기 제 1 회로 소자는 상기 제 2 회로 소자에 비하여 높은 잡음-민감도를 가지고, 상기 제 1 접지 노드는 상기 제 1 회로 소자에 대하여 높은 잡음-민감도 접지 노드를 제공하고, 상기 제 2 접지 노드는 상기 제 2 회로 소자에 대하여 낮은 잡음-민감도 접지 노드를 제공하는, 과전압 방전 시스템.
  4. 제3항에 있어서,
    상기 제 2 다이는 제 3 회로 소자 및 제 4 회로 소자를 포함하고,
    상기 제 3 회로 소자는 상기 제 4 회로 소자에 비하여 높은 잡음-민감도를 가지고, 상기 제 3 접지 노드는 상기 제 3 회로 소자에 대하여 높은 잡음-민감도 접지 노드를 제공하고, 상기 제 4 접지 노드는 상기 제 4 회로 소자에 대하여 낮은 잡음-민감도 접지 노드를 제공하는, 과전압 방전 시스템.
  5. 과전압 방전 시스템으로서,
    제 2 다이에 커플링된 제 1 다이를 포함하는 집적 회로(IC) 패키지를 포함하고, 상기 제 1 다이는 디지털 회로 소자 및 무선 주파수(RF) 아날로그 회로 소자를 포함하고, 상기 제 1 다이는 상기 제 2 다이에 대하여 공통의 방전 경로를 생성하는 보호 시스템을 더 포함하는, 과전압 방전 시스템.
  6. 제5항에 있어서,
    상기 제 2 다이는 전력 관리 회로 소자를 포함하는, 과전압 방전 시스템.
  7. 제5항에 있어서,
    상기 보호 시스템은 백-투-백 다이오드들의 적어도 한 쌍을 포함하는, 과전압 방전 시스템.
  8. 제 5항에 있어서,
    상기 제 1 다이는 상기 RF 아날로그 회로 소자에 대하여 적어도 하나의 높은 잡음-민감도 접지 노드를 포함하고,
    상기 제 2 다이는 상기 디지털 회로 소자에 비하여 높은 잡음-민감도를 갖는 상기 제 2 다이 상의 회로 소자에 대하여 적어도 하나의 높은 잡음-민감도 접지 노드를 포함하고, 그리고
    상기 제 1 다이의 상기 적어도 하나의 높은 잡음-민감도 접지 노드 및 상기 제 2 다이의 상기 적어도 하나의 높은 잡음-민감도 접지 노드는 공통의 높은 잡음-민감도 접지를 초래하기 위해 함께 단락되는, 과전압 방전 시스템.
  9. 제 8항에 있어서,
    상기 제 1 다이의 상기 적어도 하나의 높은 잡음-민감도 접지 노드 및 상기 제 2 다이의 상기 적어도 하나의 높은 잡음-민감도 접지 노드는 상기 제 1 다이 및 제 2 다이 외부의 상기 패키지상의 위치에서 함께 단락되는, 과전압 방전 시스템.
  10. 제 9항에 있어서,
    상기 제 1 다이 상의 상기 보호 시스템은 상기 제 2 다이의 상기 적어도 하나의 높은 잡음-민감도 접지 노드에 대하여 과전압 방전 경로를 제공하는, 과전압 방전 시스템.
  11. 제 9항에 있어서,
    상기 제 1 다이는 상기 제 1 다이 상의 상기 디지털 회로 소자에 대하여 적어도 하나의 낮은 잡음-민감도 접지 노드를 포함하고,
    상기 제 2 다이는 상기 RF 아날로그 회로 소자에 비해 낮음 잡음-민감도를 갖는 상기 제 2 다이 상의 회로 소자에 대하여 적어도 하나의 낮은 잡음-민감도 접지 노드를 포함하고, 그리고
    상기 제 1 다이의 상기 적어도 하나의 낮은 잡음-민감도 접지 노드 및 상기 제 2 다이의 상기 적어도 하나의 낮은 잡음-민감도 접지 노드는 공통의 낮은 잡음-민감도 접지를 초래하기 위해 함께 단락되는, 과전압 방전 시스템.
  12. 제11항에 있어서,
    상기 제 1 다이의 상기 적어도 하나의 낮은 잡음-민감도 접지 노드 및 상기 제 2 다이의 상기 적어도 하나의 낮은 잡음-민감도 접지 노드는 상기 제 1 다이 및 상기 제 2 다이 외부의 상기 패키지상의 위치에서 함께 단락되는, 과전압 방전 시스템.
  13. 제12항에 있어서,
    상기 제 1 다이 상의 상기 보호 시스템은 상기 공통의 높은 잡음-민감도 접지 및 상기 공통의 낮은 잡음-민감도 접지 사이에 삽입된 과전압 방전 경로를 제공하는, 과전압 방전 시스템.
  14. 제12항에 있어서,
    상기 공통의 높은 잡음-민감도 접지 및 상기 공통의 낮은 잡음-민감도 접지를 상기 제 1 다이 및 상기 제 2 다이의 외부의 상기 패키지상의 위치에서 함께 단락하기 위해 미리 지정된 제거가능한 경로를 더 포함하는, 과전압 방전 시스템.
  15. 과전압 방전 시스템으로서,
    제 1 다이 및 적어도 하나의 제 2 다이를 포함하는 집적 회로(IC) 패키지, 및
    공통의 높은 잡음-민감도 접지 및 공통의 낮은 잡음-민감도 접지를 상기 제 1 다이 및 상기 적어도 하나의 제 2 다이 외부의 상기 패키지상의 위치에서 함께 단락하기 위한 미리 지정된 제거가능한 경로
    를 포함하고,
    상기 제 1 다이는 제 1 회로 소자 및 제 2 회로 소자를 포함하고,
    상기 제 1 다이의 상기 제 1 회로 소자는 상기 제 2 회로 소자에 비하여 높은 잡음-민감도를 가지고,
    상기 제 1 다이는 상기 제 1 다이 상의 상기 제 1 회로 소자에 대한 적어도 하나의 높은 잡음-민감도 접지 노드 및 상기 제 1 다이 상의 상기 제 2 회로 소자에 대한 적어도 하나의 낮은 잡음-민감도 접지 노드를 포함하고,
    상기 제 1 다이는 상기 적어도 하나의 높은 잡음-민감도 접지 노드 및 상기 적어도 하나의 낮은 잡음-민감도 접지 노드 사이에 삽입된 보호 회로 소자를 더 포함하고,
    상기 적어도 하나의 제 2 다이는 제 3 회로 소자 및 제 4 회로 소자를 포함하고,
    상기 적어도 하나의 제 2 다이의 상기 제 3 회로 소자는 상기 제 4 회로 소자에 비하여 높은 잡음-민감도를 가지고,
    상기 적어도 하나의 제 2 다이는 상기 제 3 회로 소자에 대한 적어도 하나의 높은 잡음-민감도 접지 노드 및 상기 제 4 회로 소자에 대한 적어도 하나의 낮은 잡음-민감도 접지 노드를 포함하고,
    상기 제 1 다이의 상기 적어도 하나의 높은 잡음-민감도 접지 노드 및 상기 적어도 하나의 제 2 다이의 상기 적어도 하나의 높은 잡음-민감도 접지 노드는 공통의 높은 잡음-민감도 접지를 초래하기 위해 상기 제 1 다이 및 상기 적어도 하나의 제 2 다이 외부의 상기 패키지상의 위치에서 함께 단락되고,
    상기 제 1 다이의 상기 적어도 하나의 낮은 잡음-민감도 접지 노드 및 상기 적어도 하나의 제 2 다이의 상기 적어도 하나의 낮은 잡음-민감도 접지 노드는 공통의 낮은 잡음-민감도 접지를 초래하기 위해 상기 제 1 다이 및 상기 적어도 하나의 제 2 다이 외부의 상기 패키지상의 위치에서 함께 단락되는, 과전압 방전 시스템.
  16. 제15항에 있어서,
    상기 미리 지정된 제거가능한 경로는 상기 IC 패키지의 제조 동안 처음부터 포함되고, 상기 공통의 높은 잡음-민감도 접지 및 상기 공통의 낮은 잡음-민감도 접지를 함께 단락하는 것이 상기 IC 패키지의 원하지 않는 성능 저하를 초래할 때 상기 패키지의 상기 제조 동안에 제거되는, 과전압 방전 시스템.
  17. 제16항에 있어서,
    상기 높은 잡음-민감도를 가지는 제 1 회로 소자는 아날로그 회로 소자를 포함하는, 과전압 방전 시스템.
  18. 제17항에 있어서,
    상기 제 1 다이의 상기 제 2 회로 소자는 디지털 회로 소자를 포함하는, 과전압 방전 시스템.
  19. 제18항에 있어서,
    상기 제 2 다이는 전력 관리 회로 소자를 포함하는, 과전압 방전 시스템.
  20. 제19항에 있어서,
    상기 미리 지정된 제거가능한 경로는 제거될 때, 상기 보호 회로 소자는 상기 공통의 높은 잡음-민감도 접지 및 상기 공통의 낮은 잡음-민감도 접지 사이에 통신적으로 삽입되는, 과전압 방전 시스템.
  21. 멀티 다이 집적 회로(IC) 패키지를 제조하기 위한 방법에 있어서,
    상기 멀티-다이 패키지의 다수의 다이의 높은 잡음-민감도 접지들을 상기 다수의 다이 외부에 있는 상기 멀티-다이 패키지상의 공통의 높은 잡음-민감도 접지 경로를 초래하기 위해 함께 단락하는 단계;
    상기 멀티-다이 패키지의 다수의 다이의 낮은 잡음-민감도 접지들을 상기 다수의 다이 외부에 있는 상기 멀티-다이 패키지상의 공통의 낮은 잡음-민감도 접지 경로를 초래하기 위해 함께 단락하는 단계;
    상기 다수의 다이 중 적어도 하나 상에 과전압 방전 보호 회로 소자를 포함시키는 단계 ― 상기 공통의 높은 잡음-민감도 접지 경로 및 상기 공통의 낮은 잡음-민감도 접지 경로는 상기 과전압 방전 보호 회로 소자에 커플링됨―;
    상기 공통의 높은 잡음-민감도 접지 경로 및 상기 공통의 낮은 잡음-민감도 접지 경로를 함께 단락하는 상기 멀티-다이 패키지 상에 미리 지정된 제거가능한 경로를 포함시키는 단계;
    상기 공통의 높은 잡음-민감도 접지 경로 및 상기 공통의 낮은 잡음-민감도 접지 경로를 함께 단락하는 상기 미리 지정된 제거가능한 선택적 경로를 가진 상기 멀티-다이 패키지의 성능을 평가하는 단계; 및
    성능이 수용가능하지 않다면, 상기 공통의 높은 잡음-민감도 접지 경로 및 상기 공통의 낮은 잡음-민감도 접지 경로가 함께 단락되지 않도록 상기 미리 지정된 제거가능한 경로를 절단하는 단계를 포함하는, 멀티-다이 IC 패키지를 제조하기 위한 방법.
  22. 제21항에 있어서,
    상기 과전압 방전 회로 소자는 상기 공통의 높은 잡음-민감도 접지 경로 및 상기 공통의 낮은 잡음-민감도 접지 경로의 사이에 삽입된 적어도 한 쌍의 백-투-백 다이오드들을 포함하는, 멀티-다이 IC 패키지를 제조하기 위한 방법.
  23. 제21항에 있어서,
    상기 평가하는 단계는, 상기 미리 지정된 제거가능한 경로를 통하여 함께 단락되는 상기 공통의 높은 잡음-민감도 접지 경로 및 상기 공통의 낮은 잡음-민감도 접지 경로 상에 존재하는 잡음으로 인하여 높은 잡음-민감도를 가진 상기 멀티-다이 패키지의 회로 소자의 성능에서 수용가능하지 않은 저하가 야기되는지의 여부를 평가하는 단계를 포함하는, 멀티-다이 IC 패키지를 제조하기 위한 방법.
  24. 제21항에 있어서,
    상기 멀티-다이 패키지의 상기 높은 잡음-민감도 접지들은 상기 낮은 잡음-민감도 접지들이 기준 접지들을 제공하는 상기 멀티-다이 패키지상의 회로 소자에 비하여 높은 잡음-민감도를 갖는 상기 멀티-다이 패키지의 회로 소자에 대하여 기준 접지들을 제공하는, 멀티-다이 IC 패키지를 제조하기 위한 방법.
  25. 제24항에 있어서,
    높은 잡음-민감도를 가진 상기 멀티-다이 패키지상의 상기 회로 소자는 아날로그 회로 소자를 포함하고, 상기 낮은 잡음-민감도 접지들이 기준 접지들을 제공하는 상기 멀티-다이 패키지상의 상기 회로 소자는 디지털 회로 소자를 포함하는, 멀티-다이 IC 패키지를 제조하기 위한 방법.
KR1020117005776A 2008-08-12 2009-08-12 멀티-다이 패키지에서 과전압 보호를 위한 시스템 및 방법 KR20110042115A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/190,158 2008-08-12
US12/190,158 US8040645B2 (en) 2008-08-12 2008-08-12 System and method for excess voltage protection in a multi-die package

Publications (1)

Publication Number Publication Date
KR20110042115A true KR20110042115A (ko) 2011-04-22

Family

ID=41165471

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117005776A KR20110042115A (ko) 2008-08-12 2009-08-12 멀티-다이 패키지에서 과전압 보호를 위한 시스템 및 방법

Country Status (6)

Country Link
US (1) US8040645B2 (ko)
EP (1) EP2324500A1 (ko)
JP (1) JP2012500473A (ko)
KR (1) KR20110042115A (ko)
CN (1) CN102113117A (ko)
WO (1) WO2010019663A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI449339B (zh) * 2010-12-13 2014-08-11 Ind Tech Res Inst 時脈偏移補償裝置
US11211376B2 (en) 2014-01-30 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit having ESD protection circuit
US10147688B2 (en) * 2016-02-25 2018-12-04 Allegro Microsystems, Llc Integrated circuit device with overvoltage discharge protection
TWI675448B (zh) * 2016-04-14 2019-10-21 力智電子股份有限公司 多通道暫態電壓抑制器
US10615595B2 (en) * 2016-05-25 2020-04-07 Analog Devices Global Chip including over-voltage and surge protection
US10145904B2 (en) 2016-08-24 2018-12-04 Allegro Microsystems, Llc Multi-die integrated circuit device with overvoltage protection
US9941224B2 (en) 2016-08-24 2018-04-10 Allegro Microsystems, Llc Multi-die integrated circuit device with capacitive overvoltage protection

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367208A (en) * 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US5412593A (en) * 1994-01-12 1995-05-02 Texas Instruments Incorporated Fuse and antifuse reprogrammable link for integrated circuits
EP0740344B1 (en) * 1995-04-24 2002-07-24 Conexant Systems, Inc. Method and apparatus for coupling multiple independent on-chip Vdd busses to an ESD core clamp
US5796171A (en) * 1996-06-07 1998-08-18 Lsi Logic Corporation Progressive staggered bonding pads
US5946177A (en) * 1998-08-17 1999-08-31 Motorola, Inc. Circuit for electrostatic discharge protection
US6327126B1 (en) * 2000-01-28 2001-12-04 Motorola, Inc. Electrostatic discharge circuit
US6686768B2 (en) * 2001-07-05 2004-02-03 Alan Elbert Comer Electrically-programmable interconnect architecture for easily-configurable stacked circuit arrangements
JP2003324151A (ja) * 2002-04-26 2003-11-14 Toshiba Microelectronics Corp 半導体集積回路装置、実装基板装置、及び実装基板装置の配線切断方法
JP3713013B2 (ja) 2002-12-06 2005-11-02 松下電器産業株式会社 半導体集積回路装置の製造方法
US7076757B2 (en) * 2003-02-27 2006-07-11 Nec Electronics Corporation Semiconductor integrated device and apparatus for designing the same
JP4708716B2 (ja) * 2003-02-27 2011-06-22 ルネサスエレクトロニクス株式会社 半導体集積回路装置、半導体集積回路装置の設計方法
CN1886834A (zh) 2003-11-27 2006-12-27 松下电器产业株式会社 具备静电破坏保护元件的半导体装置
JP4652703B2 (ja) * 2004-03-10 2011-03-16 ルネサスエレクトロニクス株式会社 半導体回路装置及びマルチ・チップ・パッケージ
US7196890B2 (en) * 2004-11-12 2007-03-27 Texas Instruments Incorporated Electrostatic discharge protection power rail clamp with feedback-enhanced triggering and conditioning circuitry
JP4808979B2 (ja) * 2005-03-18 2011-11-02 株式会社リコー マルチチップ型半導体装置及びその製造方法
US20060250732A1 (en) * 2005-05-06 2006-11-09 Peachey Nathaniel M Transient pulse, substrate-triggered biCMOS rail clamp for ESD abatement

Also Published As

Publication number Publication date
US8040645B2 (en) 2011-10-18
CN102113117A (zh) 2011-06-29
US20100039740A1 (en) 2010-02-18
EP2324500A1 (en) 2011-05-25
WO2010019663A1 (en) 2010-02-18
JP2012500473A (ja) 2012-01-05

Similar Documents

Publication Publication Date Title
JP3773506B2 (ja) 半導体集積回路装置
KR101422974B1 (ko) Ｒｆ ｉｃ들에 대한 고전압, 고주파수 ｅｓｄ 보호 회로
US7224949B2 (en) ESD protection circuit for radio frequency input/output terminals in an integrated circuit
JP3901671B2 (ja) 半導体集積回路装置
KR20110042115A (ko) 멀티-다이 패키지에서 과전압 보호를 위한 시스템 및 방법
EP0788161A2 (en) Microelectronic device with thin film electrostatic discharge protection structure
US7889469B2 (en) Electrostatic discharge protection circuit for protecting semiconductor device
JP6521792B2 (ja) 半導体装置
JP4615023B2 (ja) 切替可能ｉ／ｏデカップリング・キャパシタンス機能を実現する局部ｅｓｄパワーレールクランプ
US20060268477A1 (en) Apparatus for ESD protection
US7312966B2 (en) Electrostatic discharge protection circuit
EP1359620A2 (en) ESD Protection Of Noise Decoupling Capacitors
KR101569669B1 (ko) 반도체 다이 코어 영역 내 ｒ－ｃ 클램핑 회로의 분산된 빌딩 블록들
US7876541B2 (en) Electrostatic discharge protection circuit and electrostatic discharge protection method of a semiconductor memory device
CN117040560A (zh) 用于无线装置的静电放电保护
US20050127444A1 (en) Semiconductor integrated circuit
US20110194220A1 (en) ESD Protection Integrated at System Level
Di et al. Does CDM ESD protection really work?
US20230369849A1 (en) Esd protection for multi-die integrated circuits (ics) including integrated passive devices
US11901353B2 (en) Integrated circuits including coil circuit and SCR
TWI514541B (zh) 於半導體晶粒核心區域之ｒ－ｃ箝位電路之分散式建構區塊
Wang ESD Protection for Automotive Electronics
CN113783169A (zh) 用于静电放电（esd）保护的装置和方法

Legal Events

Date Code Title Description
A201 Request for examination
E601 Decision to refuse application