TWI675448B - 多通道暫態電壓抑制器 - Google Patents
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Abstract
一種多通道暫態電壓抑制器，包括多個二極體串、基納二極體以及二極體陣列。二極體串分別具有多個輸入輸出端。二極體陣列則包括第一旁路二極體以及第二旁路二極體。第一旁路二極體耦接在共同匯流排與接地端間，並提供由接地端至共同匯流排的順向導通路徑。第二旁路二極體與第一二極體並聯耦接，並提供由共同匯流排至接地端的逆向導通路徑。各輸入輸出端與接地端間透過二極體陣列形成電流路徑。
Description
本發明是有關於一種暫態電壓抑制器，且特別是有關於一種低電容的多通道暫態電壓抑制器。
隨著目前科技的高速發展，積體電路廣泛用於電子裝置中。所屬領域的技術人員知曉靜電放電（Electro Static Discharge, ESD）是積體電路的主要問題之一。在ESD事件下，積體電路可能被損壞。
在習知的技術領域中，常利用暫態電壓抑制器（transient voltage suppressors, TVS）來進行靜電放電防護動作。請參照圖1A繪示的習知低電容暫態電壓抑制器的電路圖。暫態電壓抑制器100包括基納二極體（Zener diode）ZD1以及多個二極體DU11~DU22、DD11~DD22。為減低暫態電壓抑制器所提供的電流路徑上的等效電容值，習知技術領域中常利用在輸入輸出端IOA1、IOA2與電源端PWR間以及輸入輸出端IOA1、IOA2與接地端GND間配置一個以上的二極體，並透過二極體上寄生電容的串聯，來降低電流路徑上的等效電容值。
然而，隨著暫態電壓抑制器的通道數增加，在每個通道上所增加的二極體配置，會使暫態電壓抑制器所需要的電路面積大幅增加（請參照圖1B繪示的習知的多通道低電容暫態電壓抑制器的電路圖），而使得電路成本大幅提升。
本發明提供一種多通道暫態電壓抑制器，在節省電路面積的前提下，達成降低電容的目標。
本發明的多通道暫態電壓抑制器包括電源端、接地端、共同匯流排、多個二極體串、基納二極體以及二極體陣列。二極體串耦接在電源端以及共同匯流排間。每個二極體串耦接一輸入輸出端。基納二極體耦接在電源端以及共同匯流排間。二極體陣列耦接在該共同匯流排與該接地端之間，包括第一旁路二極體以及第二旁路二極體。第一旁路二極體的陽極耦接接地端與第二旁路二極體的陰極，第二旁路二極體的陽極耦接共同匯流排與第一旁路二極體的陰極。
在本發明的一實施例中，上述的每個二極體串包括第一通道二極體與第二通道二極體。第一通道二極體與第二通道二極體串聯連接，輸入輸出端耦接在第一通道二極體與第二通道二極體之間的共同接點，且第一通道二極體的另一端耦接電源端，第二通道二極體的另一端耦接共同匯流排。
在本發明的一實施例中，當一高於接地端電壓的靜電放電電壓存在於其中一個上述多個輸入輸出端時，第一電流路徑經由輸入輸出端、第一通道二極體、電源端、基納二極體、共同匯流排、第一旁路二極體至接地端。
在本發明的一實施例中，當一低於接地端電壓的靜電放電電壓存在於其中一個上述多個輸入輸出端時，第二電流路徑經由接地端、第二旁路極體、共同匯流排、其中一個該第二通道二極體至與第二通道二極體耦接的輸入輸出端。
在本發明的一實施例中，上述的共同匯流排包括邊緣區與中間區，並具有多個連接節點，二極體陣列連接在共同匯流排中的其中之一個節點。
在本發明的一實施例中，上述的二極體陣列連接於中間區的連接節點。
在本發明的一實施例中，上述的二極體陣列連接於該邊緣區的連接節點。
本發明的多通道暫態電壓抑制器包括多個二極體串、基納二極體以及二極體陣列。二極體串耦接在電源端與共同匯流排之間，每個二極體串包括一相應的輸入輸出端。基納二極體耦接在電源端與共同連接節點之間。二極體陣列包括第一旁路二極體以及第二旁路二極體。第一旁路二極體耦接在共同連接節點與參考接地端之間，並提供經由共同匯流排至參考接地端的第一電流路徑。第二旁路二極體與第一旁路二極體反向並聯，並提供由參考接地端至共同匯流排的第二電流路徑。
基於上述，本發明透過共同匯流排，提供二極體陣列給多個二極體串共用，並在當靜電放電電壓被施加於輸入輸出端時，透過二極體陣列中被導通的第一旁路二極體或第二旁路二極體有效的降低電流路徑上的等效電容值。如此一來，多通道暫態電壓抑制器的電路面積不至於大幅的增加，在不影響靜電放電電流宣洩效益的條件下，有效減低電路成本。
本發明的技術特徵在於多個二極體串共用一個二極體陣列，電路中的二極體數量不會因為二極體串的數量增加而大幅增加，在通道數量越多的暫態電壓抑制器越能凸顯本發明的優點。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖2，圖2繪示本發明一實施例的多通道暫態電壓抑制器的示意圖。多通道暫態電壓抑制器200包括多個二極體串211~21N、基納二極體ZD1以及二極體陣列220。二極體串211~21N分別由通道二極體（channel diode）DU1與DD1、通道二極體DU2與DD2、通道二極體DU3與DD3以及通道二極體DU4與DD4串接而成。各二極體串211~21N耦接在電源端PWR以及共同匯流排COE間，且二極體串211~21N彼此間相互並聯。二極體串211~21N多個通道，且在各二極體串211~21N中，兩個相鄰的通道二極體，其相耦接的端點形成輸入輸出端IO1~ION。以二極體串211為範例，二極體串211包括通道二極體DU1以及DD1。通道二極體DU1的陰極耦接至電源端PWR，通道二極體DU1的陽極耦接至通道二極體DD1的陰極，且與輸入輸出端IO1相耦接。另外，通道二極體DD1的陽極則耦接至共同匯流排COE。
在本實施例中，基納二極體ZD1耦接在電源端PWR以及共同匯流排COE間。基納二極體ZD1的陰極耦接至共同匯流排COE，而基納二極體ZD1的陽極耦接至電源端PWR。
在本發明實施例中，二極體陣列220耦接至共同匯流排COE。二極體陣列220包括旁路二極體（bypass diode）DC1以及DC2。旁路二極體DC1耦接在共同匯流排COE間與接地端GND間，旁路二極體DC2則與旁路二極體DC1並聯耦接。細節上來說明，旁路二極體DC1的陽極耦接至共同匯流排COE，而旁路二極體DC1的陰極耦接至接地端GND，藉此，在當旁路二極體DC1被導通時，旁路二極體DC1可提供由共同匯流排COE至接地端GND的導通路徑。此外，旁路二極體DC2的陰極耦接至共同匯流排COE，而旁路二極體DC2的陽極耦接至接地端GND，並藉此，在當旁路二極體DC2被導通時，旁路二極體DC2可提供由接地端GND至共同匯流排COE的導通路徑。
當靜電放電現象發生時，輸入輸出端IO1~ION中的任一個與接地端GND間產生電流路徑，並藉此宣洩靜電放電現象時所產生的電流，以達到靜電放電保護的功效。
圖3A以及圖3B分別繪示本發明實施例的多通道暫態電壓抑制器在靜電放電時的動作示意圖。在圖3A中，以一個正向的靜電放電電壓存在於輸入輸出端IO2為範例（亦即靜電放電電壓的電壓值大於0伏特），二極體串212中的二極體DU2會被導通。對應於此，基納而二極體ZD1會發生增納崩潰（zener breakdown），而旁路二極體DC1也對應被導通。如此一來，當正向的靜電放電電壓被施加於輸入輸出端IO2時，產生電流路徑PA1。靜電放電電流由電流路徑PA1宣洩，達到靜電放電保護的功效。
在另一方面，請參照圖3B，當負向的靜電放電電壓存在於輸入輸出端IO2時（亦即靜電放電電壓的電壓值小於0伏特），通道二極體DD2以及DC2被導通，並形成電流路徑PA2。靜電放電現象所產生的靜電放電電流由電流路徑PA2宣洩，達到靜電放電保護的功效。
由上述說明可知，本發明實施例在輸入輸出端IO1~ION與電源端PWR間配置一個或多個的上端二極體（如通道二極體DU2），並配合二極體陣列220中的旁路二極體DC1來產生電流路徑PA1。並在輸入輸出端IO1~ION與共同匯流排COE間配置一個或多個的下端二極體（如通道二極體DD2），且配合二極體陣列220中的旁路二極體DC2來產生另一電流路徑PA2。如此，不同狀態的靜電放電現象所產生的靜電放電電流都可以得到宣洩，達成靜電放電保護的功效。重點在於，透過與上端二極體串聯耦接的旁路二極體DC1，或者，透過與下端二極體串聯耦接的旁路二極體DC2，電流路徑上的等效電容值都可以有效的被減小，提升靜電放電保護的效果。
本發明實施例透過設置兩個旁路二極體DC1、DC2，不論多通道暫態電壓抑制器200所提供的通道數為多少，都可以有效降低電流路徑上的等效電容值，而不用相應增設額外的二極體，進而有效節省多通道暫態電壓抑制器200所需要的佈局面積。
圖4繪示本發明實施例的多通道暫態電壓抑制器的電路配置方式的示意圖。多通道暫態電壓抑制器400包括二極體串411~418、基納二極體ZD1、共同匯流排COE以及二極體陣列420，其中二極體陣列420的位置可以適度的進行調整。舉例來說，共同匯流排COE上可具有多個連接節點，並包括邊緣區Z1、Z2與中間區ZC。二極體串411~414以及二極體串415~418對稱於一位在中間區ZC的中心位置MP來配置。二極體陣列420可以配置在中間區ZC中且鄰近於中心位置MP的位置，或直接配置在中心位置MP上，並與共同匯流排COE耦接。如此一來，輸入輸出端IO1~IO8至二極體陣列420的電流路徑長度可以均勻化。
此外，二極體陣列420也可配置在邊緣區Z1或Z2並與共同匯流排COE耦接（如圖2所示）。二極體陣列420配置在邊緣區Z1或Z2的電路佈局難度較低，也較容易最佳化電路面積。
綜上所述，本發明上述實施例透過設置兩個背對背的二極體所形成的二極體陣列，藉此調降電流路徑上的等效電容值。如此一來，無論多通道暫態電壓抑制器中具有的通道數量有多少，都可在不增加電路面積的前提下，降低多通道暫態電壓抑制器的電容值，提升靜電放電保護的效益。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、400‧‧‧暫態電壓抑制器
ZD1‧‧‧基納二極體
IOA1、IOA2、IO1~ION、IO1~IO8‧‧‧輸入輸出端
PWR‧‧‧電源端
211~21N、411~418‧‧‧二極體串
DU11~DU22、DD11~DD22‧‧‧二極體
DU1~DU4、DD1~DD4‧‧‧通道二極體
DC1、DC2‧‧‧旁路二極體
COE‧‧‧共同匯流排
GND‧‧‧接地端
PA1、PA2‧‧‧電流路徑
220、420‧‧‧二極體陣列
MP‧‧‧中心位置
Z1、Z2‧‧‧邊緣區
ZC‧‧‧中間區
圖1A繪示習知的低電容暫態電壓抑制器的電路圖。 圖1B繪示習知的多通道低電容暫態電壓抑制器的電路圖。 圖2繪示本發明一實施例的多通道暫態電壓抑制器的示意圖。 圖3A以及圖3B分別繪示本發明實施例的多通道暫態電壓抑制器發生不同狀態的靜電放電現象時的動作示意圖。 圖4繪示本發明實施例的多通道暫態電壓抑制器的電路配置方式的示意圖。
Claims (7)
- 一種多通道暫態電壓抑制器，包括：一電源端；一接地端；一共同匯流排；多個二極體串，耦接在該電源端與該共同匯流排之間，其中每個二極體串分別耦接一個輸入輸出端；一基納二極體，耦接在該電源端與該共同匯流排之間；以及一個二極體陣列，耦接在該共同匯流排與該接地端之間，其中該二極體陣列包括一第一旁路二極體與一第二旁路二極體，該第一旁路二極體的陽極耦接該接地端與該第二旁路二極體的陰極，該第二旁路二極體的陽極耦接該共同匯流排與該第一旁路二極體的陰極，其中該共同匯流排包括一邊緣區與一中間區，並具有多個連接節點，該二極體陣列連接在該共同匯流排中的其中之一個節點。
- 如申請專利範圍第1項所述的多通道暫態電壓抑制器，其中每個二極體串包括一第一通道二極體與一第二通道二極體，該第一通道二極體與該第二通道二極體串聯連接，該輸入輸出端耦接在該第一通道二極體與該第二通道二極體之間的一共同接點，且該第一通道二極體的另一端耦接該電源端，該第二通道二極體的另一端耦接該共同匯流排。
- 如申請專利範圍第1項所述的多通道暫態電壓抑制器，其中當一高於一接地端電壓的靜電放電電壓存在於其中一個該多個輸入輸出端時，一第一電流路徑經由該輸入輸出端、該第一通道二極體、該電源端、該基納二極體、該共同匯流排、該第一旁路二極體至該接地端。
- 如申請專利範圍第1項所述的多通道暫態電壓抑制器，其中當一低於一接地端電壓的靜電放電電壓存在於其中一個該多個輸入輸出端時，一第二電流路徑經由該接地端、該第二旁路極體、該共同匯流排、其中一個該第二通道二極體至與該第二通道二極體耦接的該輸入輸出端。
- 如申請專利範圍第1項所述的多通道暫態電壓抑制器，其中該二極體陣列連接於該中間區的連接節點。
- 如申請專利範圍第1項所述的多通道暫態電壓抑制器，其中該二極體陣列連接於該邊緣區的連接節點。
- 一種多通道暫態電壓抑制器，包括：多個二極體串，耦接在一電源端與一共同匯流排之間，每個該二極體串包括一相應的輸入輸出端；一基納二極體，耦接在該電源端與該共同連接節點之間；一個二極體陣列，包括：一第一旁路二極體，耦接在該共同連接節點與一參考接地端之間，並提供經由該共同匯流排至該參考接地端的一第一電流路徑；以及 一第二旁路二極體，與該第一旁路二極體反向並聯，並提供由該參考接地端至該共同匯流排的一第二電流路徑，其中該共同匯流排包括一邊緣區與一中間區，並具有多個連接節點，該二極體陣列連接在該共同匯流排中的其中之一個節點。
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