CN102017144A

CN102017144A - 多电压静电放电保护

Info

Publication number: CN102017144A
Application number: CN2009801157727A
Authority: CN
Inventors: 詹姆斯·D·惠特菲尔德; 蔡·伊安·吉尔; 阿比亚特·戈亚尔; 詹柔英
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2008-04-30
Filing date: 2009-02-20
Publication date: 2011-04-13
Anticipated expiration: 2029-02-20
Also published as: US8279566B2; US20090273867A1; CN102017144B; US20130010394A1; WO2009134515A1; JP2011519488A; US8432654B2; TWI460847B; JP5550635B2; TW200945554A

Abstract

本发明涉及一种静电放电(ESD)箝位器(41，51，61，71，81，91)，其跨接在被保护的半导体SC设备或IC(24)的输入-输出(I/O)端子(22)和公共(GND)(23)端子之间，包括具有源极-漏极(26，27)的ESD晶体管(ESDT)(25)，其连接在GND(23)和I/O(22)之间，连接在栅极(28)和源极(26)之间的第一电阻(30)，以及连接在ESDT体(29)和源极(26)之间的第二电阻(32)。与电阻(30，32)并联的是控制晶体管(35，35’)，其栅极(38，38’)连接到一个或多个偏压电源Vb，Vb’。设备或IC(24)的主电源干线(Vdd)为用于Vb，Vb’的便利电压源。当在运输、操作、设备组装等期间Vdd关断时，ESD触发电压Vt1为低，从而在高ESD危险的情况下提供最大的ESD保护。当Vdd被激活，Vt1升高到一个足够大的值以能够避免干扰正常电路操作同时仍然执行ESD事件保护。在正常操作期间通过ESDT(25)的寄生漏电大幅减小。

Description

多电压静电放电保护

技术领域

本发明通常涉及电子元件的静电放电(ESD)保护，更具体地，涉及半导体组件和集成电路的ESD保护。

背景技术

目前的电子设备，尤其是半导体(SC)设备和集成电路(IC)存在由于静电放电(ESD)事件引起损害的危险。众所周知，通过人或机器或两者同时由于操作SC设备和IC产生的静电放电会产生过电压。因此，通常会在SC设备和IC的输入/输出(I/O)和其他端子之间提供ESD箝位器(电压限制设备)。

图1是电路20的简化的示意图，其中ESD箝位器21设置在SC设备或IC的输入/输出(I/O)端子22和地或公共端子23之间，以保护芯片上的其他设备，也就是说，保护同样连接到I/O端子22和公共(例如，“GND”)端子23的电路核心24。I/O端子22更加通常被称为“第一端子”22并且除了输入和输出之外还包括其他功能，GND端子23更加通常被称为“第二端子”23并且除了连接到公共端子或参考电位或总线之外还包括其他功能。ESD箝位器21中的稳压二极管符号21’象征性地表示ESD箝位器21的功能为限制跨电路核心24的电压，不考虑外部端子22、23上出现的电压。ESD箝位器21可以包括或不包括一个实际的稳压二极管。在此使用的缩写“GND”指代特定电路或电子元件的公共端子或参考端子，不考虑其是否实际连接到地回路，缩写“I/O”意在包括由ESD箝位器保护的SC设备或IC的任意端子。

图2是描述现有技术中的ESD箝位器31的内部组件的简化的示意图，ESD箝位器31取代ESD箝位器21插入电路20中。ESD箝位器31包括场效应晶体管25，该晶体管25具有源极26、漏极27、栅极28和体触点(body contact)29和并联的电阻30、32。电阻30从栅极28连接到节点34，该节点34进而连接到GND端子23和源极26。电阻32从晶体管25的体触点29连接到节点34，该节点34进而连接到GND端子23和源极26。当端子22、23之间的电压超过被称为“触发电压Vt1”的预定限值时，晶体管25导通，理想地将端子22、23之间的电压箝位在比能够损害电路核心24的电压值低的水平。选择晶体管25的横向尺寸以能够减弱预期的ESD电流，同时不允许端子22、23之间的电压超过触发电压Vt1。这样的ESD箝位器在现有技术中是熟知的。图3是ESD箝位器的典型的电流—电压特性的示意图，其中电压Vt1被称为触发电压，电压Vh被称为保持电压。

附图说明

下面结合以下附图对本发明进行解释，其中同样的数字代表相类似的元件，其中：

图1是采用ESD箝位器来防止静电放电(ESD)事件损坏电路核心的普通ESD保护电路的简化示意图。

图2是示出现有技术ESD箝位器的内部组件的简化示意图。

图3是如图2所示的ESD箝位器的典型的电流-电压特性的示意图。

图4是示出根据本发明一个实施例的ESD箝位器的内部组件的简化示意图。

图5是示出根据本发明另一个实施例的ESD箝位器的内部组件的简化示意图。

图6是示出根据本发明又一个实施例的偏压系统和ESD箝位器的内部组件的简化示意图。

图7是对于如图4-6所示电路在采取不同的偏置电压Vb的情况下，作为ESD电压的函数的ESD电流的曲线图，其中ESD电压以伏特为单位，ESD电流以安培为单位。

图8是作为时间的函数的瞬态泄漏电流的曲线图，其中电流以毫安为单位，时间以微秒为单位。此曲线图显示了不同ESD箝位器对短数据脉冲的响应。

图9-10是示出根据本发明的另一个实施例的采用图4-6的ESD箝位器级联配置实施的更高电压ESD箝位器的内部组件的简化示意图。

图11是示出根据本发明又一个实施例的双向ESD箝位器的内部组件的简化示意图。

具体实施方式

下面的具体描述本质上仅作为示例，并不用于限定本发明或本发明的应用和使用。并且，在技术领域、背景技术或下面的具体描述中所给出的任何明示的或隐含的技术内容并不用于限定本发明的范围。

为了简单清楚地叙述，附图描述了结构的一般构造方法，省略了公知的特征和技术的描述和具体细节，以避免对本发明不必要的模糊。另外，附图所示元件并不一定按比例绘制。例如，附图所示的一些元件的尺寸或区域相对于其他元件或区域被扩大，以更好地理解本发明。

术语“第一”，“第二”，“第三”，“第四”和在实施例和权利要求中的类似的术语(如果有的话)用于区分相类似的元件，并不是描述特定的次序或者时间顺序。可以理解，在适当条件下如此使用的术语是可互换的，以使得在此描述的本发明的实施例，例如，可以按照与在本发明中的说明或描述不同的次序实施。此外，术语“包含”，“包括”，“具有”和任何类似的变形均涵盖非排他的内含物，以使得包含一系列元件的过程、方法、产品或者设备不必仅限于那些元件，还可包括未明确列出的或这些过程、方法、产品或者设备固有的其他元件。这里使用的术语“连接”被定义为直接或者间接用一种电或者非电的方式连接。

尽管图2的电路可以非常有效地提供ESD保护，但这需要进一步的改进。因此，需要继续提供改进的ESD箝位器电路，尤其是对于其要保护的核心电路具有减小的寄生负载的ESD箝位器电路，在不同的条件下可以提供多个ESD触发电压的ESD箝位器，和当SC设备或者IC处于停用状态(也就是没有连接到它的正常电源)时可以提供更有力保护的ESD箝位器。此外，结合附图和本发明技术背景，本发明其他理想的特征和特点可从随后的本发明的详细描述和所附权利要求中获得。

为了便于描述，这里假设ESD箝位器设备包含N沟道场效应晶体管。但是这不用于限制，本领域技术人员能够理解通过将N和P半导体区域适当互换以及施加电压的极性的互换，P沟道设备可被利用。因此，这里描述的包括有多种场效应晶体管(FET)是为了应用于具有对电源和信号极性的适当更改的任一类型设备。类似地，NPN和PNP晶体管可以被用来代替N和P沟道设备，并且对电路的操作或者调整产生的影响小。

图4是根据本发明的实施例的ESD箝位器41的内部组件的简化示意图。ESD箝位器41取代ESD箝位器21用于普通保护电路20中，其中节点33被连接到I/O端子22并且节点34被连接到GND端子23。ESD箝位器41与图2的现有技术的ESD箝位器31不同在于它进一步包含分别具有源极36，36’、漏极37，37’和栅极38，38’的晶体管35，35’。为了方便解释，晶体管35，35’此后被称为“控制晶体管”，可以是单个或者多个，因为它们可以用来调整或者控制触发电压Vt1，并且晶体管25被称为“ESD晶体管”，因为ESD瞬态放电电流通过该晶体管。控制晶体管35与电阻30并联连接，即从连接到电阻30的第一端和ESD晶体管25的栅极28的节点40到连接到电阻30的另一端和节点34的节点42，节点34进而连接到ESD晶体管25的源极26和ESD箝位器41的GND端子23。控制晶体管35’与到电阻32并联连接，即从连接到电阻32的第一端和ESD晶体管25的体触点29的节点40’到连接到电阻32的另一端和节点34的节点42’，节点34进而连接到ESD晶体管25的源极26和ESD箝位器41的GND端子23。栅极38，38’通过栅极节点39，39’连接到位于偏压电源端子46，46’的偏压电源Vb，Vb’。结合图7可以更充分地解释，改变Vb，Vb’的值能引起ESD电路触发电压Vt1的改变，即Vb，Vb’的值越大Vt1的值越大。在优选的实施例中，Vb和Vb’从公共电源获取并且基本上相同，但是在其他的实施例中分离的偏压电源和/或者不同的偏压值可被使用。

图5是根据本发明的另一个实施例的ESD箝位器51的内部组件的简化示意图。ESD箝位器51代替ESD箝位器21用于普通保护电路20，其中节点33被连接到I/O端子22并且节点34被连接到GND端子23。图5中的ESD箝位器51与图4中的ESD箝位器41区别在于增加的RC滤波器50，50’，从而去除可能出现在Vb，Vb’上的或者将节点39，39’连接到Vb，Vb’的引线上的任何高速瞬态。滤波器50，50’作为低通滤波器，并且通常包含分别连接在控制晶体管35，35’的栅极节点39，39’和偏压端子46，46’之间的串联电阻53，53’，和一个或者多个分路电容51，51’以及52，52’，分路电容51，51’以及52，52’通过节点56，56’连接在节点54，54’以及55，55’和公共节点42，42’之间，即经由控制晶体管35，35’的节点39，39’和42，42’跨接栅极-源极端子38，36和38’，36’。R和C的期望值取决于核心电路24(和ESD箝位器51)的操作频率和出现在偏压电源Vb，Vb’上的期望谐波或者瞬态。当操作频率在大约800兆赫及其以上时，滤波器50，50’中R和C的合适的值为：在大约200≤R≤200k欧和0≤C≤2毫微法范围之内是有效的；在大约5k≤R≤40k欧和0≤C≤0.5毫微法范围之内是合适的；优选在大约5k≤R≤20k欧和0.1≤C≤0.5毫微法范围之内。R和C的更大的或者更小的值也可被使用，这取决于特定电路或者设备的期望工作特性，和偏压电源和连接引线所暴露的瞬态。换一种表述，R和C应该被选择成使RC时间常数长于可能出现在节点55，55’上的预计的瞬态脉冲宽度或者周期。滤波器50被图示成具有两个电容51，52，滤波器50’被图示成具有两个电容51’，52’，电容51，52与电阻53被布置成“π”型结构，电容51’，52’与电阻53’被布置成“π”型结构。然而，在进一步的实施例中滤波器50，50’可能省略电容51，52；51’，52’的一个或者其他，这样滤波器50，50’将电容51，51’和电阻53，53’布置成“L”型结构，或者将电容52，52’和电阻53，53’布置成“L”型结构。结合图6可以更充分地说明。其他形式的低通滤波器也是有用的，并且包含在本发明的范围内。滤波器50，50’去除可能出现在偏压电源Vb，Vb’和相关导体上的高速瞬态，或者当端子46，46’被连接到Vdd时可能出现在Vdd和相关导体上的高速瞬态。当ESD箝位器51和电路核心24通电时，电容51，51’和/或52，52’还协助维持控制晶体管35，35’处于ON状态。在优选的实施例，滤波器50，50’以某种形式被包括在内，并且节点54，54’通过端子46，46’连接到至用于核心电路24的额定电源电压(Vdd)总线，在这种情况下Vb＝Vb’＝Vdd，这里Vdd是核心电路24的电源总线电压。然而在其他的实施例中，不同的偏压源和/或不同的偏压值仍然可以被使用。如上所述，Vb，Vb’可以从单独的电压源或者公共电压源获得。此外，虽然单独的滤波器50，50’如图5所示，但其他的结构仍可以使用。如图6所示，当需要Vb＝Vb’时，单个滤波器可以被连接到电压源Vb，Vb’并且滤波器的输出连接到节点54，54’，这用于说明并不试图限制。

图6是根据本发明又一个实施例说明ESD箝位器61和偏压滤波器系统50”的内部组件和进一步展示细节的简化示意图。在图4-5中假设到偏压电源Vb，Vb’的返回路径是由GND提供的并且没有明确显示。在图6中，这个返回路径被示出。图6示出ESD箝位器61的多种滤波器501，502，503(统称50”)和DC电压源Vb，具有能够分别连接到ESD箝位器61的偏压端子46，46’和47，47’的输出58，59。滤波器501，502，503中的任何一个和相关的偏压电源Vb可以结合ESD箝位器61使用，这样滤波器和相关的偏压电源通过节点39，39’连接到控制晶体管35，35’的栅极38，38’。在这个例子中，一个公共偏压电源Vb和滤波器(501，502，或者503)连接到ESD箝位器61，这样两个控制晶体管35，35’接收到相同的偏置电压。这是简便的方法，但是根据设计者的需求，在其他的实施例中控制晶体管35，35’可以分别被偏置。

图7显示了当在图4-6的电路中施加到端子46，46’(和47，47’)的偏置电压Vb＝Vb’取不同值时作为ESD电压的函数的ESD电流的图60，其中ESD电压以伏特为单位，ESD电流以安培为单位。这个测试中，连接到ESD晶体管25的栅极电阻30大约为15千欧，连接到ESD晶体管25的体29的体电阻32大约为20千欧，ESD晶体管25具有耗尽(drawn)通道，此耗尽通道长度大约为0.13微米，宽度大约为2.7微米。如箭头62所示，Vt1的观察值随着偏置电压Vb＝Vb’的增加而增加。轨迹63代表Vt1＝(Vt1-a)，对应Vb＝Vb’＝Vdd＝0V，这就是说ESD箝位器41，51，61和核心电路24是未通电的，即它们是不作用的(OFF)。例如当SC设备或者IC在被组装到设备电路板的过程中被技术人员或机器批量操作或者分别地操作，这是经常存在的状况。这种情况出现于日常的航运和设备制造操作期间单独的SC设备或IC的运输，包装和组装。在这些环境中对Vb＝Vb’＝Vdd＝0的阈值电压Vt1取最低值(Vt1-a)是有利的。当没有操作电压，即没有Vdd施加到包含有ESD箝位器41，51或61的被保护设备或者IC时，保证了提供最大的保护。因此，(Vt1-a)可以设置成低于SC设备或IC操作期间能够承受的值，因为没有如下风险，即，ESD箝位器41，51，61可能被正常的电路操作例如，被到达I/O端子的大的数据脉冲激活。轨迹64-66显示了随着Vb＝Vb’的增加，ESD箝位器41，51，61的响应。对于Vb＝Vb’＝0V，(Vt1-a)正好在4V以下，对于Vb＝Vb’＝1.5V，(Vt1-b)大约为5V，并且对于Vb＝Vb’＝3.0V，(Vt1-c)大约为6.3V，对于Vb＝Vb’＝5V，(Vt1-d)大约为7.5V。虽然测试电路被设计成在相对低的电压下操作，如图6所示，但本发明不限于此电压范围，通过调整电阻30，32和偏置电压Vb，Vb’，任何需要的Vt1的值或者范围可以被提供，前提是偏置电压不可以超过控制晶体管35，35’的栅极38，38’的击穿电压。通过将图4-6所示类型的电路级联能够获得更高的Vt1的值和范围，例如图9-10所示。

图8显示了作为时间的函数的瞬态泄漏电流的曲线图67，其中电流以毫安为单位，时间以微秒为单位，此图显示了不同ESD箝位器对短数据脉冲的电流响应。没有ESD瞬态出现。这模拟正常的电路操作，显示了当信号出现在I/O管脚上时，正常的操作期间会产生不需要的负荷，和显示了当没有ESD瞬态出现时在正常的电路操作期间，现有技术ESD箝位器31会产生过度的能量消耗。它也显示了通过使用ESD箝位器41，51，61，可以避免产生不需要的电路负荷和过度的能量消耗。当没有ESD瞬态出现时在正常电路操作期间，任何流过ESD箝位器的电流是浪费能量的，这是对晶片或者IC的不必要的焦耳热量消耗和电源负荷的不利，对电路操作无益。为了确保在具有和不具有控制晶体管35，35’的情况下利用相同的ESD晶体管进行比较测试，通过使图4-6中ESD箝位器41，51，61的控制晶体管35，35’失效来模拟现有技术ESD箝位器31的操作。轨迹68显示了当Vb，Vb’＝0时通过图4-6的ESD箝位器的瞬态泄露电流，这样控制晶体管35，35’截止。当控制晶体管35，35’截止时，在正常电路操作期间这些ESD箝位器电气特性等效于现有技术ESD箝位器31。当控制晶体管35，35’截止时，在核心电路24的正常操作期间这些电路的ESD晶体管25与图2中现有技术ESD箝位器31的ESD晶体管25表现相同，并有相同的寄生漏电。在这个测试中，核心电路24被加电(例如，核心电路24的Vdd是ON状态)而Vb，Vb’＝0，这样控制晶体管35，35’有效地从ESD箝位器电路中去除。在轨迹68中可得出，当配置成根据现有技术类型的ESD箝位器31时，施加在I/O端子22的一个或者其他端子的到达数据脉冲会引起流过ESD晶体管25的相对长的持续电流瞬态。此电流脉冲具有高于52毫安的峰值，大约20毫安的平均值，需要大约20微秒来衰减。当与图2的ESD箝位器31电气等效的现有技术类型ESD箝位器用于ESD保护时，在核心电路24的正常操作期间，这显著地增加了芯片或者晶片的功率消耗。轨迹69显示了对同一个ESD晶体管的瞬态泄露电流，但是通过连接Vb，Vb’到Vdd，使得控制晶体管35，35’导通。在这些条件下，使用相同的ESD晶体管25，流过ESD箝位器41，51，61的峰值泄露电流大约为9-10毫安，但是在小于大约0.5微秒内衰减至接近于0毫安的静态值，平均值大约为0.1毫安。瞬态终止的持续时间以大约20/0.5＝40的因数减少，平均瞬态泄露电流以大约20/0.1＝200的因数减少。相比较于图2的现有技术ESD箝位器31，通过图4-6中改进的ESD箝位器41，51，61，在性能上这些是非常显著的提高。

图9-10是示出根据本发明的另一个实施例，采用图4-6的ESD箝位器41，51，61的级联配置实施的更高电压的ESD箝位器71，81的内部组件的简化示意图。为便于描述，假设级联ESD箝位器71，81包括两个串联配置的ESD箝位器41，即串联连接下ESD箝位器41-1和上ESD箝位器41-2，但是不局限于此，ESD箝位器51，61也可以被使用。相同的参考数字被用于图9-10中的ESD箝位器41-1和41-2(也可以用于图11中的ESD箝位器41-1’)中的相类似的元件，但是这仅为了描述方便并不打算限制或者暗示ESD箝位器41-1，41-2(和41-1’)中的内部相似元件(例如元件25-29，30-34，35-42，35’-42’等)是相同的。在一些实施例中，层叠或者级联具有基本上相同的内部相似元件的ESD箝位器是方便的，在另一些实施例中，层叠或者级联的ESD箝位器的各种内部相似元件尽管表现相似的功能，但是根据设计者的需求可以在尺寸，形状，布置或者其他特性上不同。参考图9的级联ESD箝位器71，下ESD箝位器41-1的节点34连接到GND端子23，上ESD箝位器41-2的节点33连接到I/O端子22，下和上ESD箝位器41-1和41-2的中间节点33，34结合在一起，即下ESD箝位器41-1的节点33连接到上ESD箝位器41-2的节点34。将两个级联ESD箝位器形成ESD箝位器71的效果是提供更高的Vt1值，这个值大约为单独的ESD箝位器41-1和41-2的Vt1的值的和。下和上ESD箝位器级41-1和41-2的栅极节点39，39’通过下ESD箝位器级41-1的端子461，46-1’和上ESD箝位器级41-2的端子46-2，46-2’连接到适当的偏压电源。可以使用这里描述的任何偏压布置，但是这并不意味着限定，根据ESD箝位器设计者的期望和期望特性可以使用其他偏压布置。例如，并且不意味着限定，独立的偏压电源Vb1，Vb1’Vb2，Vb2’可以被提供至下和上连接级的节点39，39’和34之间。可选择地，并不意味着限定，偏压端子46-1，46-1’可以结合并连接到任何电源和图6所示的滤波器配置50”，端46-2，46-2’可以结合并连接到任何电源和图6所示的滤波器配置50”或其他可提供更高电压的偏压电源，例如电荷泵或者其他升压配置。相对于下级和上级ESD箝位器级41-1，41-2的公共节点34，可以使用任何合适的使栅极节点39，39’偏压的方法。应用到控制晶体管35，35’的栅极端的偏置电压的唯一限制是不要超过晶体管35，35’的栅极电介质的击穿电压，牢记Vt1随着控制晶体管35，35’的栅极电压的增加而增加。

现在参考图10的级联ESD箝位器81，ESD箝位器41-1的节点34连接到GND端子23，ESD箝位器41-2的节点33连接到I/O端子22，中间节点33，34通过节点82连接在一起，即ESD箝位器41-1的节点33通过节点82连接到ESD箝位器41-2的节点34。将两个级联ESD箝位器形成ESD箝位器81的作用是提供更高的Vt1值，这个值大约为单独的ESD箝位器41-1和41-2的Vt1的值的和。ESD箝位器81也举例说明了一个单独的偏压电源用于使ESD箝位器41-1和41-2两者的控制晶体管35，35’偏压的情形，但不打算限制，在其他实施例中，也可以使用这里描述的多种偏压布置的任一个以及其他偏压布置。在级联ESD箝位器81的例子中，ESD箝位器级41-1和41-2两者的栅极节点39，39’连接到公共偏压输入端子46，该输入端子能够连接到图6所示的滤波器布置50”和偏压电源中任何一个的端子58。同样地，ESD箝位器级41-1和41-2的参考节点34连接到偏压返回端子47，该端子能够连接到图6所示的滤波器布置50”和偏压电源中任何一个的端子59。在正常电路操作(没有ESD瞬态出现)期间，节点82是浮置的，因为ESD晶体管25是OFF状态。因此，这需要提供电阻83，其将上ESD箝位器级41-2的节点34连接到偏压返回端子47，这样出现在上ESD箝位器级41-2的栅极节点39，39’的偏置电压就被确定了。

图11是示出根据本发明另一个实施例的双向ESD箝位器91的内部组件的简化的示意图。双向ESD箝位器91包含：串联连接的ESD箝位器级41-1’和41-2，分别类似于图4中ESD箝位器41，但是也可以使用箝位器51，61。双向ESD箝位器91与图9-10的级联ESD箝位器71，81的不同点在于，下ESD箝位器41-1’相对于图9-10的箝位器级41-1被翻转过来或者旋转180度并且增加了旁路二极管。在双向ESD箝位器91中，下ESD箝位器级41-1’的节点33连接到GND端子23，下ESD箝位器级41-1’的节点34通过节点92连接到上ESD箝位器41-2的节点34，上ESD箝位器级41-2的节点33连接到I/O端子22。旁路二极管94从节点34(通过节点92)连接到上ESD箝位器级41-2的节点33，旁路二极管95从节点34(通过节点92)连接到下ESD箝位器级41-1’的节点33。旁路二极管94，95的功能是根据到达的ESD瞬态的极性来旁路绕过与其相关的ESD箝位器级。例如，如果正ESD瞬态到达I/O端子22(和/或如果负瞬态到达GND端子23)，那么上ESD箝位器级41-2工作在正常的方式，下ESD箝位器级41-1’被二极管95旁路。相反地，如果负ESD瞬态到达I/O端子22(正瞬态在GND端子23)，那么下ESD箝位器级41-1’工作在正常的方式，上ESD箝位器级41-2被二极管94旁路。以这种方式提供双向ESD保护。

根据第一个实施例，提供了一种包括有静电放电(ESD)箝位器(41，51，61，71，81，91)的电子设备，该静电放电箝位器连接在包括在电子设备内的被保护的半导体设备或者集成电路(24)的第一(22)和第二(23)端子之间，包含：具有源极(26)，漏极(27)，栅极(28)和体(29)的第一ESD晶体管(25)，其中第一ESD晶体管的源极(26)连接到第二端子(23)并且第一ESD晶体管的漏极(27)连接到第一端子(22)，连接在第一ESD晶体管(25)的栅极(28)和源极(26)之间的第一电阻(30)，连接在第一ESD晶体管(25)的体(29)和源极(26)之间的第二电阻(32)，以及具有源极(36，36’)，漏极(37，37’)和栅极(38，38’)的第一和第二控制晶体管(35，35’)，其中第一控制晶体管(35)的源极(36)和漏极(37)与第一电阻(30)并联连接并且第一控制晶体管(35)的栅极(38)用来连接到第一偏置电压，第二控制晶体管(35’)的源极(36’)和漏极(37’)与第二电阻(32)并联连接并且第二控制晶体管(35’)的栅极(38’)用来连接到第二偏置电压。根据另一个实施例，电子设备进一步包含：具有源极(26)，漏极(27)，栅极(28)和体(29)的第二ESD晶体管(25)，其中第二ESD晶体管(25)的源极和漏极串联地连接在第一ESD晶体管(25)的源极(26)和第二端子(23)之间，连接在第二ESD晶体管(25)的栅极(28)和源极(26)之间的第三电阻(30)，连接在第二ESD晶体管(25)的体(29)和源极(26)之间的第四电阻(32)，具有源极(36，36’)，漏极(37，37’)和栅极(38，38’)的第三(35)和第四(35’)控制晶体管，其中第三控制晶体管的源极(36)和漏极(37)与第三电阻并联连接并且第三控制晶体管(35)的栅极用于连接到第三偏置电压，第四控制晶体管(35’)的源极(36’)和漏极(37’)与第四电阻并联连接并且第四控制晶体管(35’)的栅极(38’)用于连接到第四偏置电压。根据又一个实施例，第二ESD晶体管(25)的漏极(27)连接到第一ESD晶体管(25)的源极(26)。根据又一个实施例，第二ESD晶体管(25)的源极(26)连接到第一ESD晶体管(25)的源极(26)。根据又一个实施例，第一和第二偏置电压从Vdd获得，这里Vdd是被保护半导体设备或者集成电路的主电源干线电压。根据又一个实施例，电子设备进一步包含在第一和第二偏置电压源与第一和第二控制晶体管(35，35’)的栅极(38，38’)之间一个或多个低通滤波器(501，502，503)。根据又一个实施例，第一和第二偏置电压从公共电源获得，单个低通滤波器(501，502，503)设置在公共电源与第一(35)和第二(35’)控制晶体管的栅极(38，38’)之间。根据另一个实施例，一个或多个低通滤波器(501，502，和503)基本上使低于800MHz的信号通过，并且基本上衰减高于800MHz的信号。根据另一个实施例，一个或多个低通滤波器(501)包含：具有跨接滤波器(501)的输入的第一和第二端子的第一电容(52)，具有跨接滤波器(501)的输出(58，59)的第一和第二端子的第二电容(51)，连接在第一(52)和第二(51)电容的第一端子的另一个电阻(53)。根据另一个实施例，一个或多个各自具有输入端子、输出端子和滤波器的低通滤波器(502，503)包含：具有第一和第二端子(55，57；54，56)的电容(52，51)，这里电容的第一或第二端子(55，57；54，56)之一(55，54)连接到输入或输出(58)端子之一，另一个电阻(53)，连接电容(52，51)的第一或第二端子(55，57；54，56)的另一个(54，55)到滤波器的输入或输出(58)端子的另一个。根据另一个实施例，第一偏置电压应小于第一控制晶体管(35)的栅极击穿电压，第二偏置电压应小于第二控制晶体管(35’)的栅极击穿电压。

根据第二个实施例，提供了一种在其中具有级联静电放电(ESD)箝位器(71，81，91)的电子组件，该级联静电放电箝位器连接在包括在电子组件内的被保护的半导体设备或者集成电路(24)的第一(22)和第二(23)端子之间，该电子组件包含：至少第一(41-1，41-1’)和第二(41-2)串联连接的ESD箝位器级，每个ESD箝位器级(41-1，41-1’；41-2)包含：具有源极(26)，漏极(27)，栅极(28)和体(29)触点的ESD晶体管(25)，连接在ESD晶体管(25)的栅极(28)和源极(26)触点之间的第一电阻(30)，连接在ESD晶体管(25)的体(29)和源极(26)触点之间的第二电阻(32)，具有源极(36)，漏极(37)和栅极(38)触点的第一控制晶体管(35)，这里第一控制晶体管(35)的源极(36)和漏极(37)触点跨第一电阻(30)而被连接并且第一控制晶体管(35)的栅极(38)触点用来连接到第一偏置电压，具有源极(36’)，漏极(37’)和栅极(38’)触点的第二控制晶体管(35’)，这里第二控制晶体管(35’)的源极(36’)和漏极(37’)触点跨第二电阻(32)而被连接并且第二控制晶体管(35’)的栅极(38’)触点用来连接到第二偏置电压，这里第一ESD箝位器级(41-1，41-1’)的ESD晶体管(25)的源极(26，34)或漏极(27，33)触点连接到第二端子(23)，第二ESD箝位器级(41-2)的ESD晶体管(25)的漏极(27，33)触点连接到第一端子(22)，第一ESD箝位器级(41-1，41-1’)的ESD晶体管(25)的漏极(27，33)或源极(26，34)触点连接到第二ESD箝位器级(41-2)的ESD晶体管(25)的源极(26，34)触点。根据另一个实施例，第一ESD箝位器级(41-1，41-1’)的控制晶体管(35，35’)的栅极(38，38’)触点连接在一起并用来连接到第一偏置电压，第二ESD箝位器级(41-2)的控制晶体管(35，35’)的栅极(38，36’)触点连接在一起并用来连接到第二偏置电压。根据另一个实施例，第一和第二偏置电压是不同的。根据另一个实施例，第一和第二偏置电压是基本上相同的。根据另一个实施例，第一和第二偏置电压从第一和第二偏压电源连接(58，59)获得，这里第一(41-1，41-1’)和第二(41-2)ESD箝位器级的控制晶体管(35，35’)的栅极(38，38’)用来连接到第一偏压电源连接(58)，并且级联ESD箝位器(71，81，91)进一步包含另一个电阻(83)，该电阻的第一端连接到第一ESD箝位器级(41-1，41-1’)的ESD晶体管(25)的漏极(27，33)或源极(26，34)和第二ESD箝位器级(41-2)的ESD晶体管(25)的源极(25，34)，第二端用来连接到第二偏压电源连接(59)。

根据第三个实施例，提供了一种在其中具有双向静电放电(ESD)箝位器(91)的电子装置，该双向静电放电箝位器连接在包括在装置内的被保护的半导体设备或者集成电路(24)的第一(22)和第二(23)端子之间，电子装置包含：第一和第二串联连接的ESD箝位器级(41-1’，41-2)，每个ESD箝位器级(41-1’，41-2)包含：具有由源极(26)，漏极(27)，栅极(28)和体(29)的ESD晶体管(25)，连接在ESD晶体管(25)的栅极(28)和源极(26)之间的第一电阻(30)，连接在ESD晶体管(25)的体(29)和源极(26)之间的第二电阻(32)，具有源极(36)，漏极(37)和栅极(38)的第一控制晶体管(35)，这里第一控制晶体管(35)的源极(36)和漏极(37)跨第一电阻(30)而被连接并且第一控制晶体管(35)的栅极(38)用来连接到第一偏置电压，具有源极(36’)，漏极(37’)和栅极(38’)的第二控制晶体管(35’)，这里第二控制晶体管(35’)的源极(36’)和漏极(37’)跨第二电阻(32)而被连接并且第二控制晶体管(35’)的栅极(38’)用来连接到第二偏置电压，连接在第一ESD箝位器级(41-1’)的ESD晶体管(25)的源极(26)和漏极(27)之间的第一旁路二极管(95)，连接在第二ESD箝位器级(41-2)的ESD晶体管(25)的源极(26)和漏极(27)之间的第二旁路二极管(94)，这里第一ESD箝位器级(41-1’)的ESD晶体管(25)的漏极(27)连接到第二端子(23)，第二ESD箝位器级(41-2)的ESD晶体管(25)的漏极(27)连接到第一端子(22)，第一(41-1’)和第二(41-2)ESD箝位器级的ESD晶体管(25，25)的源极(26，26)连接在一起。根据另一个实施例，连接在第一ESD箝位器级(41-1’)的ESD晶体管(25)的源极(26)和漏极(27)之间的第一旁路二极管(95)是定向的，这样当到达第一端子(22)的ESD瞬态相对于第二端子(23)是正的时，第一旁路二极管(95)导通，因此使由ESD瞬态产生的电流主要流过第一二极管(95)并且基本上旁路绕过第一ESD箝位器级(41-1’)的ESD晶体管(25)，并且这里连接在第二ESD箝位器级(41-2)的ESD晶体管(25)的源极(26)和漏极(27)之间的第二旁路二极管(94)是定向的，这样当到达第一端子(22)的ESD瞬态相对于第二端子(23)是负的时，第二旁路二极管(94)导通，因此使由ESD瞬态产生的电流主要流过第二二极管(94)并且基本上旁路绕过第二ESD箝位器级(41-2)的ESD晶体管(25)。根据另一个实施例，本装置进一步包含一个或者多个低通滤波器(501，502，503)，该低通滤波器用于串联连接在第一和第二偏置电压中的一个或两个与控制晶体管(35，35’)的栅极(38，38’)之间。根据另一个实施例，一个或多个低通滤波器(501，502，503)中的至少一些包含串联电阻(53)和一个或多个分路电容(52，51)。

尽管在本发明之前的详细记载中已经描述了至少一个实施例，但是仍然可以理解本发明还具有很多变形。应当理解，一个示例性实施例或多个示例性实施例仅是实例，并不用于以任何形式限定本发明的范围、使用或结构。另外，之前的详细记载为本领域技术人员提供了用于实施本发明的示例性实施例的便捷的途径，应当理解，在示例性实施例中描述的元件的功能和布置可以进行很多变化，其并没有脱离本发明的权利要求及其等效所限定的范围。

Claims

1.一种包括有静电放电(ESD)箝位器的电子设备，所述箝位器连接在被包括于所述电子设备中的被保护的半导体设备或集成电路的第一和第二端子之间，所述电子设备包括：

具有源极、漏极、栅极和体的第一ESD晶体管，其中所述第一ESD晶体管的所述源极连接到所述第二端子并且所述第一ESD晶体管的所述漏极连接到所述第一端子；

连接在所述第一ESD晶体管的所述栅极和所述源极之间的第一电阻；

连接在所述第一ESD晶体管的所述体和所述源极之间的第二电阻；和

具有源极、漏极和栅极的第一和第二控制晶体管，其中所述第一控制晶体管的所述源极和所述漏极与所述第一电阻并联连接并且所述第一控制晶体管的所述栅极用来连接到第一偏置电压，并且所述第二控制晶体管的所述源极和所述漏极与所述第二电阻并联连接并且所述第二控制晶体管的所述栅极用来连接到第二偏置电压。

2.根据权利要求1的电子设备，进一步包括：

具有源极、漏极、栅极和体的第二ESD晶体管，其中所述第二ESD晶体管的所述源极和所述漏极串联连接在所述第一ESD晶体管的所述源极和所述第二端子之间；

连接在所述第二ESD晶体管的所述栅极和所述源极之间的第三电阻；

连接在所述第二ESD晶体管的所述体和所述源极之间的第四电阻；

具有源极、漏极和栅极的第三和第四控制晶体管，其中所述第三控制晶体管的所述源极和所述漏极与所述第三电阻并联连接并且所述第三控制晶体管的所述栅极用来连接到第三偏置电压，所述第四控制晶体管的所述源极和所述漏极与所述第四电阻并联连接并且所述第四控制晶体管的所述栅极用来连接到第四偏置电压。

3.根据权利要求2的电子设备，其中所述第二ESD晶体管的所述漏极连接到所述第一ESD晶体管的所述源极。

4.根据权利要求2的电子设备，其中所述第二ESD晶体管的所述源极连接到所述第一ESD晶体管的所述源极。

5.根据权利要求1的电子设备，其中所述第一和所述第二偏置电压由Vdd获得，其中Vdd是所述被保护的半导体设备或集成电路的主电源干线电压。

6.根据权利要求1的电子设备，进一步包括位于所述第一和第二偏置电压的电源与所述第一和第二控制晶体管的所述栅极之间的一个或多个低通滤波器。

7.根据权利要求6的电子设备，其中所述第一和第二偏置电压由公共电源获得，并且在所述公共电源与所述第一和第二控制晶体管的所述栅极之间提供单个低通滤波器。

8.根据权利要求6的电子设备，其中所述一个或多个低通滤波器基本上使频率低于大约800兆赫的信号通过，并且基本上衰减高于大约800兆赫的信号。

9.根据权利要求6的电子设备，其中所述一个或多个低通滤波器包括：

具有跨接所述滤波器的输入的第一和第二端子的第一电容；

具有跨接所述滤波器的输出的第一和第二端子的第二电容；

连接所述第一和第二电容的所述第一端子的另一个电阻。

10.根据权利要求6的电子设备，其中所述一个或多个低通滤波器每一个均具有输入端子和输出端子，并且所述滤波器包括：

具有第一和第二端子的电容，其中所述电容的所述第一或第二端子中的一个连接到所述滤波器的所述输入或输出端子中的一个；和

另一个电阻，所述另一个电阻将所述电容的所述第一或第二端子中的另一个连接到所述滤波器的所述输入或输出端子中的另一个。

11.根据权利要求1的电子设备，其中所述第一偏置电压低于所述第一控制晶体管的栅极击穿电压，所述第二偏置电压低于所述第二控制晶体管的栅极击穿电压。

12.一种在其中具有级联的静电放电(ESD)箝位器的电子组件，所述箝位器连接在被包括于所述电子组件中的被保护的半导体设备或集成电路的第一和第二端子之间，所述电子组件包括：

至少第一和第二串联连接的ESD箝位器级，每个ESD箝位器级包括：

具有源极、漏极、栅极和体触点的ESD晶体管；

连接在所述ESD晶体管的所述栅极触点和所述源极触点之间的第一电阻；

连接在所述ESD晶体管的所述体触点和所述源极触点之间的第二电阻；

具有源极、漏极和栅极触点的第一控制晶体管，其中所述第一控制晶体管的所述源极触点和所述漏极触点跨所述第一电阻而连接，所述第一控制晶体管的所述栅极触点用来连接到第一偏置电压；

具有源极、漏极和栅极触点的第二控制晶体管，其中所述第二控制晶体管的所述源极触点和所述漏极触点跨所述第二电阻而连接，所述第二控制晶体管的所述栅极触点用来连接到第二偏置电压；并且

其中，所述第一ESD箝位器级的所述ESD晶体管的所述源极触点或所述漏极触点连接到所述第二端子，所述第二ESD箝位器级的所述ESD晶体管的所述漏极触点连接到所述第一端子，所述第一ESD箝位器级的所述ESD晶体管的所述漏极触点或所述源极触点连接到所述第二ESD箝位器级的所述ESD晶体管的所述源极触点。

13.根据权利要求12的电子组件，其中所述第一ESD箝位器级的所述控制晶体管的所述栅极触点连接在一起，并用来连接到第一偏置电压，所述第二ESD箝位器级的所述控制晶体管的所述栅极触点连接在一起，并用来连接到第二偏置电压。

14.根据权利要求13的电子组件，其中所述第一和第二偏置电压是不同的。

15.根据权利要求13的电子组件，其中所述第一和第二偏置电压基本上相同。

16.根据权利要求12的电子组件，其中所述第一和第二偏置电压从第一和第二偏压电源连接获得，并且其中所述第一和第二ESD箝位器级的所述控制晶体管的所述栅极用来连接到所述第一偏压电源连接，所述级联的ESD箝位器进一步包括另一个电阻，所述另一个电阻具有连接到所述第一ESD箝位器级的所述ESD晶体管的所述漏极或所述源极和所述第二ESD箝位器级的所述ESD晶体管的所述源极的第一端，以及用来连接到所述第二偏压电源连接的第二端。

17.一种在其中具有双向静电放电(ESD)箝位器的电子装置，所述箝位器连接在所述装置中的被保护的半导体设备或集成电路的第一和第二端子之间，所述电子装置包括：

第一和第二串联连接的ESD箝位器级，每个ESD箝位器级包括：

具有源极、漏极、栅极和体的ESD晶体管；

连接在所述ESD晶体管的所述栅极和所述源极之间的第一电阻；

连接在所述ESD晶体管的所述体和所述源极之间的第二电阻；

具有源极、漏极和栅极的第一控制晶体管，其中所述第一控制晶体管的所述源极和所述漏极跨所述第一电阻而连接，所述第一控制晶体管的所述栅极用来连接到第一偏置电压；

具有源极、漏极和栅极的第二控制晶体管，其中所述第二控制晶体管的所述源极和所述漏极跨所述第二电阻而连接，所述第二控制晶体管的栅极触点用来连接到第二偏置电压；

连接在所述第一ESD箝位器级的所述ESD晶体管的所述源极和所述漏极之间的第一旁路二极管；

连接在所述第二ESD箝位器级的所述ESD晶体管的所述源极和所述漏极之间的第二旁路二极管；

其中，所述第一ESD箝位器级的所述ESD晶体管的所述漏极连接到所述第二端子，所述第二ESD箝位器级的所述ESD晶体管的所述漏极连接到所述第一端子，所述第一和第二ESD箝位器级的所述ESD晶体管的所述源极连接在一起。

18.根据权利要求17的电子装置，其中连接在所述第一ESD箝位器级的所述ESD晶体管的所述源极和所述漏极之间的所述第一旁路二极管是定向的，这样当到达所述第一端子的ESD瞬态相对于所述第二端子为正时，所述第一旁路二极管导通，由此使得由所述ESD瞬态引起的电流主要流动通过所述第一二极管并基本上旁路绕过所述第一ESD箝位器级的所述ESD晶体管，并且其中连接在所述第二ESD箝位器级的所述ESD晶体管的所述源极和所述漏极之间的所述第二旁路二极管是定向的，这样当到达所述第一端子的ESD瞬态相对于所述第二端子为负时，所述第二旁路二极管导通，由此使得由所述ESD瞬态引起的电流主要流动通过所述第二二极管并基本上旁路绕过所述第二ESD箝位器级的所述ESD晶体管。

19.根据权利要求17的电子装置，进一步包括一个或多个低通滤波器，所述一个或多个低通滤波器用来串联连接在所述第一和第二偏置电压中的一个或两个与所述控制晶体管的所述栅极之间。

20.根据权利要求19的电子装置，其中所述一个或多个低通滤波器中的至少一些包括串联电阻和一个或多个分路电容。