CN109672159B - 静电放电保护的电路、系统及方法 - Google Patents

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Abstract

本发明实施例揭露一种静电放电保护的电路、系统及方法，其中所述电路包含放电装置、电阻元件及旁路装置。所述放电装置安置于第一电压总线与第二电压总线之间。所述电阻元件经配置以响应于高到低静电放电ESD事件而启动所述放电装置，在所述高到低ESD事件期间，所述第一电压总线相对于所述第二电压总线呈高电位。所述旁路装置经配置以响应于低到高ESD事件而绕过所述电阻元件且启动所述放电装置，在所述低到高ESD事件期间，所述第二电压总线相对于所述第一电压总线呈高电位。

Description

静电放电保护的电路、系统及方法
技术领域
本发明实施例涉及静电放电保护的电路、系统及方法。
背景技术
静电放电(ESD)事件可随地发生，例如制造及组装过程区域、生产测试环境、运输及现场应用。ESD可由用户应用暂态过量供应电流、不佳接地、供应电压与接地之间的低电阻路径、短路引脚及电路的内部损坏引起。ESD事件可在短时间(通常为从数百皮秒到数百纳秒)内载送数安培的电流。此些事件对敏感电子组件及集成电路(IC)危害极大。如果将IC暴露于超出数据表规格的条件，那么其会最终失效。IC中的ESD保护装置保护电路免受ESD切换以防止IC出故障或崩溃。
发明内容
根据本发明的实施例，一种电路包括：放电装置，其位于第一电压总线与第二电压总线之间；电阻元件，其经配置以响应于高到低静电放电(ESD)事件而启动所述放电装置，在所述高到低ESD事件期间，所述第一电压总线相对于所述第二电压总线呈高电位；及旁路装置，其经配置以响应于低到高ESD事件而绕过所述电阻元件且启动所述放电装置，在所述低到高ESD事件期间，所述第二电压总线相对于所述第一电压总线呈高电位。
根据本发明的实施例，一种系统包括：内部电路；及若干装置，其经配置以保护所述内部电路免受ESD事件，所述装置的各者包含：放电装置，其位于第一电压总线与第二电压总线之间；电阻元件，其经配置以响应于高到低静电放电(ESD)事件而启动所述放电装置，在所述高到低ESD事件期间，所述第一电压总线相对于所述第二电压总线呈高电位；及旁路装置，其经配置以响应于低到高ESD事件而绕过所述电阻元件且启动所述放电装置，在所述低到高ESD事件期间，所述第二电压总线相对于所述第一电压总线呈高电位。
根据本发明的实施例，一种方法包括：在第一电压总线与第二电压总线之间提供放电装置，在正常操作期间，所述第一电压总线具有高于所述第二电压总线的电压电平；由电阻元件响应于高到低(HL)类型的ESD事件而启动所述放电装置，在所述HL类型的所述ESD事件期间，所述第一电压总线相对于所述第二电压总线呈高电位；及由旁路装置响应于低到高(LH)类型的ESD事件而启动所述放电装置，在所述LH类型的所述ESD事件期间，所述第二电压总线相对于所述第一电压总线呈高电位，所述旁路装置绕过所述电阻元件。
附图说明
从结合附图阅读的以下详细描述最佳理解本揭露实施例的方面。应注意，根据业界常规做法，各种构件未按比例绘制。实际上，为使讨论清楚，可任意增大或减小各种构件的尺寸。
图1为根据一些实施例的用于静电放电(ESD)保护的ESD装置的框图。
图2为根据一些实施例的图1中所绘示的ESD装置的电路图。
图3A为展示图2中所绘示的ESD装置上的高到低切换的模拟结果的图式。
图3B为展示图2中所绘示的ESD装置上的低到高切换的模拟结果的图式。
图4为根据一些实施例的ESD装置的电路图。
图5为根据一些实施例的ESD装置的电路图。
图6为根据一些实施例的ESD装置的电路图。
图7为根据一些实施例的用于ESD保护的系统的示意图。
图8为展示根据一些实施例的ESD保护的方法的流程图。
具体实施方式
以下揭露提供用于实施所提供标的的不同特征的诸多不同实施例或实例。下文将描述组件及布置的具体实例以简化本揭露实施例。当然，此些仅为实例且不意在限制。例如，在以下描述中，“使第一构件形成于第二构件上方或第二构件上”可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且也可包含其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复旨在简化及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。
此外，为了方便描述，可在本文中使用例如“下面”、“下方”、“下”、“上方”、“上”及其类似者的空间相对术语来描述一元件或构件与另一(些)元件或构件的关系，如图中所绘示。除图中所描绘的定向之外，空间相对术语也打算涵盖装置在使用或操作中的不同定向。设备可依其它方式定向(旋转90度或依其它定向)，且也可据此解译本文中所使用的空间相对描述词。
本揭露实施例提供一种用于静电放电(ESD)保护的ESD装置。所述ESD装置包含触发装置、电阻元件及旁路装置。所述触发装置经配置以检测ESD事件且在检测到ESD事件时发出触发信号。所述电阻元件响应于归因于高到低ESD切换的所述触发信号而建立电压降以启动放电装置来使ESD电流放电。所述高到低ESD切换对应于ESD应力的PS模式或ND模式。所述旁路装置经配置以响应于归因于低到高ESD切换的所述触发信号而绕过所述电阻元件且启动所述放电装置。所述低到高ESD切换对应于ESD应力的PD模式或NS模式。
图1为根据一些实施例的用于静电放电(ESD)保护的ESD装置10的框图。
参考图1，ESD装置10包含触发装置12、电阻元件14、旁路装置16及放电装置18。放电装置18耦合于第一电压总线VDD与第二电压总线VSS之间。在实施例中，VDD在从约6伏特(V)到约20V的范围内，且VSS为例如接地电压的参考电压。放电装置18通常保持切断状态，直到发生ESD事件。触发装置12检测是否发生ESD事件，且如果确认发生ESD事件，那么响应于所述ESD事件而发送触发信号到节点G以启动放电装置18。
可依据静电充电及放电路径的极性来将ESD事件分类成四种切换模式：PS模式、NS模式、PD模式及ND模式。
(1)PS模式指将正ESD电压施加到芯片中的引脚时的情况，其中VSS引脚接地且VDD引脚及其它引脚浮动。
(2)NS模式指将负ESD电压施加到芯片中的引脚时的情况，其中VSS引脚接地且VDD引脚及其它引脚浮动。
(3)PD模式指将正ESD电压施加到芯片中的引脚时的情况，其中VDD引脚接地且VSS引脚及其它引脚浮动。
(4)ND模式指将负ESD电压施加到芯片中的引脚时的情况，其中VDD引脚接地且VSS引脚及其它引脚浮动。
在本揭露实施例中，高到低(下文中指称“HL”)切换发生于相对较高ESD应力出现于第一电压总线VDD上且第二电压总线VSS相对较低时，此对应于上述PS模式及ND模式。另外，低到高(下文中指称“LH”)切换发生于相对较低ESD应力出现于第一电压总线VDD上且第二电压总线VSS相对较高时，此对应于上述PD模式及NS模式。
电阻元件14响应于归因于HL ESD事件的节点G处的触发信号而建立电压降以启动放电装置18。电阻元件14可对HL ESD作出有效响应，但无法对LH ESD作出有效响应。由旁路装置16响应于LH ESD事件而绕过电阻元件14。在操作中，旁路装置16响应于归因于LH ESD事件的节点G处的触发信号而启动放电装置18。因此，放电装置18在第一电压总线VDD与第二电压总线VSS之间使ESD电流放电。
图2为根据一些实施例的图1中所绘示的ESD装置10的电路图。
参考图2，ESD装置10的电阻元件14包含电阻器。在实施例中，电阻器的电阻为约300千欧姆(KΩ)。ESD装置10的放电装置18包含例如n型晶体管的晶体管。在实施例中，放电装置18包含高电子迁移率晶体管(HEMT)，例如氮化镓(GaN)HEMT。HEMT通常用作集成电路中的数字通断开关。HEMT(也称作调制掺杂场效晶体管(MODFET)或异质结构FET(HFET))是在具有不同带隙的两种材料之间并入异质结的FET。异质结用作通道区域而非掺杂区域，其大体上与金属氧化物半导体FET(MOSFET)的情况一样。归因于通道结构不同于硅CMOS，HEMT不具有源极/基极到漏极体二极管结构且因此无法有效使LH ESD放电。此外，归因于ESD事件的持续时间在从约300纳秒(ns)到约1微秒(μs)的范围内，需要具有足够大电压维持电阻器的触发装置。然而，如先前所讨论，电阻器会在LH ESD切换的情况中降低ESD保护电路的性能。
利用旁路装置16来绕过电阻器14且启动HEMT 18以使LH ESD放电。在本发明实施例中，旁路装置16包含例如n型晶体管的晶体管，其通常保持切断状态，直到发生ESD事件。在实施例中，旁路装置16包含HEMT。在放电晶体管18及旁路晶体管16两者是HEMT的情况中，放电晶体管18具有从约300微米(μm)到约100,000μm的范围内的栅极宽度(例如5,600μm)，而旁路晶体管16具有从约5μm到约400μm的范围内的栅极宽度(例如400μm)。
触发装置12的第一端子耦合到第一电压总线VDD。触发装置12的第二端子耦合到节点G。另外，电阻器14的一端耦合到节点G且因此耦合到触发装置12的第二端子，而电阻器14的另一端耦合到第二电压总线VSS。此外，HEMT 18的栅极耦合到节点G且因此耦合到触发装置12的第二端子及电阻器14的一端。HEMT的漏极耦合到第一电压总线VDD。HEMT的源极耦合到第二电压总线VSS。所属领域的一般技术人员应了解，晶体管的漏极端子及源极端子可依据施加到其的电压电平来互换。此外，HEMT 16的栅极耦合到第二电压总线VSS。HEMT 16的漏极耦合到节点G且因此耦合到触发装置12的第二端子、电阻器14的一端及HEMT 18的栅极。HEMT 16的源极也耦合到第二电压总线VSS。
在操作中，响应于PS模式ESD事件(在此期间，第一电压总线VDD相对较高，而第二电压总线VSS相对较低)而使旁路晶体管16保持切断。同时，触发装置12检测到ESD事件且在节点G处发出触发信号。响应于触发信号而建立跨电阻器14的电压降，此接通放电晶体管18。接着，放电晶体管18使ESD电流从第一电压总线VDD放电朝向第二电压总线VSS。
响应于ND模式ESD事件(在此期间，第二电压总线VSS相对较低，而第一电压总线VDD相对较高)而使旁路晶体管16保持切断。同时，触发装置12检测到ESD事件且在节点G处发出触发信号。同样地，响应于触发信号而建立跨电阻器14的电压降，此接通放电晶体管18。接着，放电晶体管18使ESD电流从第一电压总线VDD放电朝向第二电压总线VSS。
因此，响应于对应于PS模式ESD或ND模式ESD的HL ESD事件而使旁路晶体管16保持切断且电阻器14用于启动放电晶体管18。
响应于PD模式ESD事件(在此期间，第二电压总线VSS相对较高，而第一电压总线VDD相对较低)而接通旁路晶体管16，其归因于相对较高VSS。由于接通旁路晶体管16，所以电阻器14被绕过。同时，由相对较高VSS加偏压于放电晶体管18的栅极，此接通放电晶体管18。接着，放电晶体管18使ESD电流从第二电压总线VSS放电朝向第一电压总线VDD。
响应于NS模式ESD事件(在此期间，第一电压总线VDD相对较低，而第二电压总线VSS相对较高)而接通旁路晶体管16，其归因于相对较高VSS。同样地，由于接通旁路晶体管16，所以电阻器14被绕过。同时，由相对较高VSS加偏压于放电晶体管18的栅极，此接通放电晶体管18。接着，放电晶体管18使ESD电流从第二电压总线VSS放电朝向第一电压总线VDD。
因此，响应于对应于PD模式ESD或NS模式ESD的LH ESD事件而接通旁路晶体管16且启动放电晶体管18。电阻器14由旁路晶体管16绕过。
半导体装置通常具有ESD保护电路。为确保其有效性及可靠性满足JEDEC标准的要求，需要ESD测试。ESD测试可包含人体模型(HBM)、充电装置模型(CDM)及机器模型(MM)。HBM表示由带电人体使电流放电到接地IC中引起的ESD事件。MM表示从带电机器、工具或设备到接地IC中的放电。此ESD模型通常用于汽车组装线中。当装置或IC在工艺期间本身带电且与接地设备接触时，CDM涵盖ESD放电。此些ESD鉴定测试(HBM、MM及CDM)通常具有破坏性。用户仅获得反馈，而不管受测试装置(DUT)是否满足标准。因此，此些测试补充非破坏性测试以收集用于分析及设计优化的额外信息。显而易见，需要有关保护元件及电路的ESD行为的详细信息用于其优化。为了此分析及设计优化，采用传输线脉冲(TLP)技术作为基于模型的ESD鉴定的替代及补充。近年来，TLP技术因其灵活性及易于产生具有不同脉冲宽度及量值的脉冲而普遍应用于半导体产业中。另外，TLP测试不具有破坏性。TLP技术是基于将长浮动电缆充电到预定电压且将其放电到DUT中。电缆放电模拟静电放电事件，但采用时域反射术(TDR)，可监测依据时间而变化的DUT阻抗变化。
图3A为展示图2中所绘示的ESD装置10上的高到低切换的模拟结果的图式。为调查ESD效应，采用TLP产生器来研究ESD事件的电流及时域的电路行为。TLP I-V特性展示可允许多少电流针对类似于保护元件及受保护元件上的ESD突波的恒定短周期脉冲波。
参考图3A，曲线C1表示本揭露的实施例中的ESD装置10的模拟结果，而曲线C2表示不具有旁路装置的既有ESD装置的模拟结果。如图3A中所展示，曲线C1大体上与区域C2重叠。因此，ESD装置10可被视为与既有方法同等有效。旁路装置16不影响ESD装置10对HL ESD事件作出响应时的性能。
图3B为展示图2中所绘示的ESD装置10上的低到高切换的模拟结果的图式。
参考图3B，曲线C3表示本揭露的实施例中的ESD装置10的模拟结果，而曲线C4表示不具有旁路装置的既有ESD装置的模拟结果。如图3B中所展示，针对任何给定脉冲波，ESD装置10中的允许电流(由曲线C3表示)显著大于既有ESD装置中的允许电流(由曲线C4表示)。据此，ESD装置10明显胜过既有ESD装置。因此，使用旁路装置16来显著增强ESD装置10对LHESD事件作出响应时的性能。
图4为根据一些实施例的ESD装置40的电路图。
参考图4，除(例如)电容器42用作触发装置之外，ESD装置40类似于参考图2所描述及绘示的ESD装置10。电容器42耦合于第一电压总线VDD与节点G之间。具体来说，电容器42的一端接收VDD，且另一端耦合到节点G。通过耦合效应的作用，电容器42促进响应于HL ESD事件而建立跨电阻器14的电压降，且因此启动放电晶体管18。
图5为根据一些实施例的ESD装置50的电路图。
参考图5，除(例如)晶体管52用作触发装置之外，ESD装置50类似于参考图2所描述及绘示的ESD装置10。晶体管52耦合于第一电压总线VDD与节点G之间。具体来说，晶体管52的源极及漏极接收VDD，且晶体管52的栅极耦合到节点G。晶体管52与电容器功能相同，且促进响应于HL ESD事件而建立跨电阻器14的电压降，此启动放电晶体管18。在实施例中，晶体管52包含n型晶体管。在另一实施例中，晶体管52包含HEMT。
图6为根据一些实施例的ESD装置60的电路图。
参考图6，除(例如)晶体管62用作触发装置之外，ESD装置60类似于参考图2所描述及绘示的ESD装置10。晶体管62叠接于第一电压总线VDD与节点G之间。在叠接式晶体管62中，叠接串中的最上晶体管的栅极及漏极接收VDD，且剩余晶体管62的各者的栅极及漏极耦合到叠接串中的上一紧邻晶体管的源极。此外，叠接串中的最下晶体管的源极耦合到节点G。晶体管62与二极管串功能相同，且促进响应于HL ESD事件而建立跨电阻器14的电压降，此启动放电晶体管18。在实施例中，晶体管62包含n型晶体管。在另一实施例中，晶体管62包含HEMT。
图7为根据一些实施例的用于ESD保护的系统70的示意图。
参考图7，系统70(例如半导体芯片)包含经配置以保护内部电路77免受ESD事件的ESD装置71到75。ESD装置71到75的各者可包含分别参考图2、4、5及6所描述及绘示的ESD装置10、40、50及60的一者。系统70还包含用于ESD保护的晶体管78，例如HEMT。安置于电压总线HV_VDD与第二电压总线VSS之间的晶体管78在正常操作期间保持切断状态且响应于ESD事件而被启动。在实施例中，HV_VDD在从约100V到约600V的范围内。安置于第一电压总线VDD与第二电压总线VSS之间的内部电路77通过输入/输出(I/O)引脚或衬垫P1、P2及P3与芯片中的其它组件或外部装置通信。
第一ESD装置71安置于第一电压总线VDD与第二电压总线VSS之间。在实施例中，第一ESD装置71经配置以响应于连接到VDD的引脚PVD(“VDD引脚”)上的PS模式切换或响应于连接到VSS的引脚PVS(“VSS引脚”)上的ND模式切换而使ESD电流放电朝向第二电压总线VSS。此外，第一ESD装置71经配置以响应于引脚PVD上的NS模式切换或响应于引脚PVS上的PD模式切换而使ESD电流放电朝向第一电压总线VDD。
第二ESD装置72安置于第一电压总线VDD与第一I/O引脚P1之间。在实施例中，第二ESD装置72经配置以响应于引脚PVD上的NS模式切换或响应于第一I/O引脚P1上的PD模式切换而使ESD电流放电朝向第一电压总线VDD。
第三ESD装置73安置于第一I/O引脚P1与第二电压总线VSS之间。在实施例中，第三ESD装置73经配置以响应于第一I/O引脚P1上的PS模式切换或响应于引脚PVS上的ND模式切换而使ESD电流放电朝向第二电压总线VSS。
第四ESD装置74安置于第一电压总线VDD与第二I/O引脚P2之间。第二I/O引脚P2经由第一内部总线VS1耦合到内部电路77，第一内部总线VS1具有低于VDD且高于VSS的电压电平。在实施例中，第四ESD装置74经配置以响应于引脚PVD上的PS模式切换或响应于第二I/O引脚P2上的ND模式切换而使ESD电流放电朝向第一内部总线VS1。此外，第四ESD装置74经配置以响应于引脚PVD上的NS模式切换或响应于第二引脚P2上的PD模式切换而使ESD电流放电朝向第一电压总线VDD。
第五ESD装置75安置于第三I/O引脚P3与第二电压总线VSS之间。第三I/O引脚P3经由第二内部总线VD1耦合到内部电路77，第二内部总线VD1具有低于VDD且高于VSS的电压电平。在实施例中，第五ESD装置75经配置以响应于第三I/O引脚P3上的PS模式切换或响应于引脚PVS上的ND模式切换而朝向第二电压总线VSS使ESD电流放电。此外，第五ESD装置75经配置以响应于第三I/O引脚P3上的NS模式切换或响应于引脚PVS上的PD模式切换而使ESD电流放电朝向第二内部总线VD1。
图8为展示根据一些实施例的ESD保护的方法的流程图。
参考图8，在操作802中，在第一电压总线与第二电压总线之间提供放电装置。在正常操作期间，第一电压总线具有高于第二电压总线的电压电平。
在操作804中，在正常操作期间使放电装置保持切断状态。因此，在正常操作期间，放电装置不干扰其它电路组件且消耗相对较低电力。
在操作806中，检测是否发生ESD事件。如果未发生ESD事件，那么使放电装置保持切断状态。如果检测到ESD事件，那么在操作808中确定ESD事件是否为高到低(HL)类型，在HL类型期间，第一电压总线相对于第二电压总线呈高电位。如果确认ESD事件为HL类型，那么在操作810中由电阻元件启动放电装置。如果否认ESD事件为HL类型，那么在操作812中确定ESD事件为低到高(LH)类型，在LH类型期间，第二电压总线相对于第一电压总线呈高电位。随后，在操作814中由旁路装置启动放电装置，所述旁路装置绕过电阻元件。
在一些实施例中，本揭露提供一种电路，其包含放电装置、电阻元件及旁路装置。所述放电装置安置于第一电压总线与第二电压总线之间。所述电阻元件经配置以响应于高到低静电放电(ESD)事件而启动所述放电装置，在所述高到低ESD事件期间，所述第一电压总线相对于所述第二电压总线呈高电位。所述旁路装置经配置以响应于低到高ESD事件而绕过所述电阻元件且启动所述放电装置，在所述低到高ESD事件期间，所述第二电压总线相对于所述第一电压总线呈高电位。
在一些实施例中，本揭露也提供一种系统，其包含内部电路及经配置以保护所述内部电路免受ESD事件的若干装置。所述装置的各者包含放电装置、电阻元件及旁路装置。所述放电装置安置于第一电压总线与第二电压总线之间。所述电阻元件经配置以响应于高到低静电放电(ESD)事件而启动所述放电装置，在所述高到低ESD事件期间，所述第一电压总线相对于所述第二电压总线呈高电位。所述旁路装置经配置以响应于低到高ESD事件而绕过所述电阻元件且启动所述放电装置，在所述低到高ESD事件期间，所述第二电压总线相对于所述第一电压总线呈高电位。
在一些实施例中，本揭露提供一种方法。所述方法包含：在第一电压总线与第二电压总线之间提供放电装置，在正常操作期间，所述第一电压总线具有高于所述第二电压总线的电压电平；由电阻元件响应于高到低(HL)类型的ESD事件而启动所述放电装置，在所述HL类型的所述ESD事件期间，所述第一电压总线相对于所述第二电压总线呈高电位；及由旁路装置响应于低到高(LH)类型的ESD事件而启动所述放电装置，在所述LH类型的所述ESD事件期间，所述第二电压总线相对于所述第一电压总线呈高电位，所述旁路装置绕过所述电阻元件。
前文已概述若干实施例的特征，使得所属领域的技术人员可较佳理解本揭露实施例的方面。所属领域的技术人员应了解，其可容易地将本揭露实施例用作用于设计或修改其它过程及结构的基础以实施相同目的及/或达成本文中所引入的实施例的相同优点。所属领域的技术人员也应意识到，此些等效构造不应背离本揭露实施例的精神及范围，且其可在不背离本揭露实施例的精神及范围的情况下对本文作出各种改变、置换及变更。
符号说明
10 静电放电(ESD)装置
12 触发装置
14 电阻元件/电阻器
16 旁路装置/旁路晶体管/高电子迁移率晶体管(HEMT)
18 放电装置/HEMT/放电晶体管
40 ESD装置
42 电容器
50 ESD装置
52 晶体管
60 ESD装置
62 晶体管
70 系统
71 第一ESD装置
72 第二ESD装置
73 第三ESD装置
74 第四ESD装置
75 第五ESD装置
77 内部电路
78 晶体管
802 操作
804 操作
806 操作
808 操作
810 操作
812 操作
814 操作
G 节点
HV_VDD 电压总线
P1 第一输入/输出(I/O)引脚
P2 第二I/O引脚
P3 第三I/O引脚
PVD 引脚
PVS 引脚
VD1 第二内部总线
VDD 第一电压总线
VS1 第一内部总线
VSS 第二电压总线

Claims (20)

1.一种静电放电保护的电路，其包括：
放电装置，其位于第一电压总线与第二电压总线之间；
电阻元件，其经配置以响应于高到低静电放电ESD事件而启动所述放电装置，在所述高到低ESD事件期间，所述第一电压总线相对于所述第二电压总线呈高电位；及
旁路装置，其经配置以响应于低到高ESD事件而绕过所述电阻元件且启动所述放电装置，在所述低到高ESD事件期间，所述第二电压总线相对于所述第一电压总线呈高电位。
2.根据权利要求1所述的电路，其进一步包括经配置以检测ESD事件的触发装置，其中所述触发装置安置于所述第一电压总线与所述电阻元件的一端之间。
3.根据权利要求2所述的电路，其中所述触发装置包含电容器。
4.根据权利要求2所述的电路，其中所述触发装置包含晶体管，所述晶体管包含一起耦合到所述第一电压总线的源极及漏极且包含耦合到所述电阻元件的所述一端的栅极。
5.根据权利要求4所述的电路，其中所述晶体管包含高电子迁移率晶体管HEMT。
6.根据权利要求2所述的电路，其中所述触发装置包含经叠接的若干晶体管。
7.根据权利要求6所述的电路，其中所述晶体管的各者包含HEMT。
8.根据权利要求2所述的电路，其中所述放电装置包含HEMT，所述HEMT包含耦合到所述第一电压总线的漏极、耦合到所述第二电压总线的源极及耦合到所述电阻元件的所述一端的栅极。
9.根据权利要求2所述的电路，其中所述旁路装置包含HEMT，所述HEMT包含耦合到所述第二电压总线的源极、耦合到所述第二电压总线的栅极及耦合到所述电阻元件的所述一端的漏极。
10.一种静电放电保护的系统，其包括：
内部电路；及
若干装置，其经配置以保护所述内部电路免受ESD事件，所述装置的各者包含：
放电装置，其位于第一电压总线与第二电压总线之间；
电阻元件，其经配置以响应于高到低静电放电ESD事件而启动所述放电装置，在所述高到低ESD事件期间，所述第一电压总线相对于所述第二电压总线呈高电位；及
旁路装置，其经配置以响应于低到高ESD事件而绕过所述电阻元件且启动所述放电装置，在所述低到高ESD事件期间，所述第二电压总线相对于所述第一电压总线呈高电位。
11.根据权利要求10所述的系统，其中所述装置的第一者安置于所述第一电压总线与所述第二电压总线之间，所述装置的所述第一者经配置以响应于ESD事件而使ESD电流放电朝向所述第一电压总线及所述第二电压总线的一者。
12.根据权利要求10所述的系统，其中所述装置的第二者安置于所述第一电压总线与第一导电引脚之间，所述装置的所述第二者经配置以响应于ESD事件而使ESD电流放电朝向所述第一电压总线。
13.根据权利要求12所述的系统，其中所述装置的第三者安置于第一引脚与所述第二电压总线之间，所述装置的所述第三者经配置以响应于ESD事件而使ESD电流放电朝向所述第二电压总线。
14.根据权利要求10所述的系统，其中所述装置的第四者安置于所述第一电压总线与第二引脚之间，所述第二引脚经由第一内部总线耦合到所述内部电路，所述装置的所述第四者经配置以响应于ESD事件而朝向所述第一电压总线及所述第一内部总线的一者使ESD电流放电。
15.根据权利要求14所述的系统，其中所述装置的第五者安置于所述第二电压总线与第三引脚之间，所述第三引脚经由第二内部总线耦合到所述内部电路，所述装置的所述第五者经配置以响应于ESD事件而朝向所述第二电压总线及所述第二内部总线的一者使ESD电流放电。
16.根据权利要求10所述的系统，其中所述若干装置进一步包含经配置以检测ESD事件的触发装置，其中所述触发装置安置于所述第一电压总线与所述电阻元件的一端之间。
17.根据权利要求16所述的系统，其中所述放电装置包含HEMT，所述HEMT包含耦合到所述第一电压总线的漏极、耦合到所述第二电压总线的源极及耦合到所述电阻元件的所述一端的栅极。
18.根据权利要求16所述的系统，其中所述旁路装置包含HEMT，所述HEMT包含耦合到所述第二电压总线的源极、耦合到所述第二电压总线的栅极及耦合到所述电阻元件的所述一端的漏极。
19.一种静电放电保护的方法，其包括：
在第一电压总线与第二电压总线之间提供放电装置，在正常操作期间，所述第一电压总线具有高于所述第二电压总线的电压电平；
由电阻元件响应于高到低HL类型的ESD事件而启动所述放电装置，在所述HL类型的所述ESD事件期间，所述第一电压总线相对于所述第二电压总线呈高电位；及
由旁路装置响应于低到高LH类型的ESD事件而启动所述放电装置，在所述LH类型的所述ESD事件期间，所述第二电压总线相对于所述第一电压总线呈高电位，所述旁路装置绕过所述电阻元件。
20.根据权利要求19所述的方法，其中在正常操作期间使所述放电装置保持切断状态。
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