WO2020098404A1 - 带电压隔离的低功耗pmos管衬底切换电路和集成芯片 - Google Patents

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Abstract

一种带电压隔离功能的低功耗PMOS管衬底切换电路，包括衬底电压切换控制单元（10）、衬底电压切换单元（11）、第一电压输入端（Vcc）、第二电压输入端（V SPAD）和衬底电压输出端（V MAX），所述衬底电压切换控制单元（10）包括多个PMOS管和弱下拉器件，用于产生控制信号控制衬底电压切换单元（11），将衬底电压输出端（V MAX）始终连接到第一电压输入端（Vcc）、第二电压输入端（V SPAD）的最高电位，所述衬底电压切换单元（11）包括多个PMOS管，用于将PMOS管的衬底始终连接到第一电压输入端（Vcc）、第二电压输入端（V SPAD）的最高电位，所述PMOS管为低耐压器件。上述切换电路使得器件的耐压值控制在安全工作范围以内，电源电压差分辨率高，功耗消耗低。既降低了芯片生产制造成本，也提高了芯片耐压兼容性，拓宽了芯片应用范围。

Description

带电压隔离的低功耗PMOS管衬底切换电路和集成芯片
相关申请
本申请要求2018年11月14日申请的，申请号为201811354080.5，名称为“一种带电压隔离的低功耗PMOS管衬底切换电路”的中国专利申请的优先权，在此将其全文引入作为参考。
技术领域
本申请涉及集成电路设计领域，尤其涉及一种带电压隔离的低功耗PMOS管衬底切换电路和集成芯片。
背景技术
集成电路芯片设计中，一般将PMOS晶体管的衬底接最高电位，NMOS晶体管的衬底接最低电位，以保证源漏极与衬底间的寄生PN结处于反向偏置，防止漏电或闩锁效应(Latch-up)，对于多电源系统而言，通用做法为设计专门的衬底切换电路，以选取多电源系统中的最高电位，从而保证电路模块的正常供电。
传统的衬底切换电路，如图1所示，由两个二极管构成，两个输入端(V CC，V SPAD)分别连接到两个二极管的正端，两个二极管的负端连在一起构成输出端V MAX。该电路非常简单，但缺陷也较为明显，当两个电压较为接近时，即压差低于PN节的V TH阈值时，V MAX切换电路无法完成电压切换功能，甚至会引起Lath-up效应。
中国专利号CN 105049029B的申请专利公开了一种PMOS管衬底切换电路，所述PMOS管衬底切换电路至少包括：第一PMOS管、第二PMOS管、第三PMOS管、弱下拉器件、第一电压输入端、第二电压输入端以及衬底电压输出端；所述第一PMOS管的漏端与第二PMOS管的漏端连接至衬底电压输出端；所述第一PMOS管的栅端与第三PMOS管的漏端相连，并通过所述弱下拉器件与地连接；所述第一PMOS管的源端、第二PMOS管的栅端和第三PMOS管的栅端均与所述第一电压输入端相连；所述第二PMOS管的源端和第三PMOS管的源端均与所述第二电压输入端相连。该申请专利解决电压差分辨率低的问题，并且实现了根据多电源输入电压的高低进行自动切换，同时具有电路简洁实用，硅片面积小的特点。但当电源电压超出了器件的正常耐压范围时，该电路存在耐压击穿风险，所述衬底切换功能将全部失效。
现今市面上主流32位通用MCU控制芯片均支持5V-Tolerance IO功能(即3.3V正常工 作电压的器件，最高可以承受5V电压而不发生损坏)。因此，提供一种使用低耐压器件实现高耐压值的自动衬底切换电路，成为亟待解决的问题。
发明内容
本申请的目的在于克服现有技术中，当电源电压超出了器件的正常耐压范围时，可能出现的器件耐压击穿导致衬底切换功能失效的技术问题，并基于此，提出一种带电压隔离的低功耗PMOS管衬底切换电路。
一种带电压隔离的低功耗PMOS管衬底切换电路，包括衬底切换控制单元、衬底切换单元、第一电压输入端、第二电压输入端和衬底电压输出端，所述衬底切换控制单元包括多个PMOS管和弱下拉器件，用于产生电压控制信号，控制衬底切换单元，将衬底电压输出端始终连接到第一电压输入端、第二电压输入端的最高电位，所述衬底切换单元包括多个PMOS管，用于将PMOS管的衬底始终连接到第一电压输入端、第二电压输入端的最高电位，所述PMOS管为低耐压器件。
在其中一个实施例中，所述衬底切换控制单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和弱下拉器件，所述第一PMOS管的源端通过弱下拉器件连接至第二电压输入端，所述第一PMOS管的漏端通过弱下拉器件与地连接，所述第一PMOS管的栅端连接至第一电压输入端；所述第二PMOS的源端与第四PMOS管的漏端连接，所述第二PMOS的漏端通过弱下拉器件与地连接，所述第二PMOS管的栅端通过弱下拉器件与地连接，所述第二PMOS管的栅端还与第三PMOS管的栅端连接；所述第三PMOS的源端通过弱下拉器件连接至衬底电压输出端，所述第三PMOS的源端还与第四PMOS管的栅端连接，所述第三PMOS管的漏端通过弱下拉器件与地连接，所述第三PMOS管的栅端分别与第一PMOS管的漏端和第二PMOS管的栅端连接，所述第三PMOS管的栅端还通过弱下拉器件与地连接；所述第四PMOS管的源端通过弱下拉器件连接至衬底电压输出端，所述第四PMOS的漏端与第二PMOS的源端连接，所述第四PMOS管的栅端连接至衬底电压输出端，所述第四PMOS管的栅端还与第三PMOS管的源端连接。
在其中一个实施例中，所述弱下拉器件为电流源器件和/或电阻。
在其中一个实施例中，所述弱下拉器件包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻和电流源器件，所述电流源器件包括第一NMOS管、第二NMOS管和第三NMOS管，所述第一电阻的一端与第一PMOS管的源端连接，所述第一电阻的另一端连接至第二电压输入端，所述第二电阻的一端分别与第一PMOS管的漏端、第二NMOS管的栅端连接，所述第二电阻的一端与地连接，所述第三电阻的一端分别与第一NMOS管的漏 端、第二NMOS管的栅端连接，所述第三电阻的另一端连接至第一电压输入端，所述第一NMOS管的源端接地，所述第四电阻的一端与第四PMOS管的源端连接，所述第四电阻的另一端连接至衬底电压输出端，所述第五电阻的一端分别与第三PMOS管的源端、第四PMOS管的栅端连接，所述第五电阻的另一端连接至衬底电压输出端，所述第一NMOS管的漏端通过第三电阻连接至第一电压输入端，所述第一NMOS管的漏端还与第二NMOS管的栅端连接，所述第一NMOS管的栅端与第一PMOS管的漏端连接；所述第二NMOS的源端接地，所述第二NMOS的漏端与第二PMOS管的漏端连接，所述第二NMOS管的栅端与第一NMOS管的漏端连接；所述第三NMOS的源端接地，所述第三NMOS管的漏端与第三PMOS管的漏端连接，所述第三NMOS管的栅端分别与第三PMOS管的栅端和第二PMOS管的栅端连接。
在其中一个实施例中，所述衬底切换单元包括第五PMOS管和第六PMOS管，所述第五PMOS管的源端连接至衬底电压输出端，所述第五PMOS管的漏端连接至第一电压输入端，所述第五PMOS管的栅端分别与第二PMOS的源端、第四PMOS管的漏端连接；所述第六PMOS的源端连接至衬底电压输出端，所述第六PMOS管的漏端连接至第二电压输入端，所述第六PMOS管的栅端分别与第三PMOS管的源端、第四PMOS管的栅端连接。
在其中一个实施例中，所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的衬底连接在一起。
在其中一个实施例中，所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的阈值电压为V TH，第一电压输入端为V CC，第二电压输入端为V SPAD、衬底电压输出端为V MAX，当V SPAD≤V CC时，V MAX为V CC；当V SPAD≥V CC+V TH时，V MAX切换为V SPAD。
一种集成芯片，包括上述的带电压隔离的低功耗PMOS管衬底切换电路。
由上述对本申请的描述可知，与现有技术相比，本申请提供的一种带电压隔离的低功耗PMOS管衬底切换电路，采取了器件耐压隔离方法，使得器件的耐压值控制在安全工作范围以内，达到使用低耐压器件实现高耐压值的自动衬底切换电路，电源电压差分辨率高，功耗消耗低。既降低了芯片生产制造成本，也提高了芯片耐压兼容性，拓宽了芯片应用范围。
附图说明
图1为本申请背景技术中传统的衬底切换电路；
图2为本申请带电压隔离的低功耗PMOS管衬底切换电路；
图3为本申请逻辑功能验证及功耗验证图；
图4为本申请电路逻辑功能验证的内部节点图；
图5为本申请第一电阻R1、第三电阻R3、第四电阻R4、第五电阻R5连接方式的MOS替换电路图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下通过实施例，并结合附图，对本申请的光伏组件清洁系统进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
如图2所示，一种带电压隔离的低功耗PMOS管衬底切换电路，包括衬底电压切换控制单元10、衬底电压切换单元11、第一电压输入端Vcc、第二电压输入端V SPAD和衬底电压输出端V MAX。所述衬底电压切换控制单元10包括多个PMOS管和弱下拉器件，产生电压控制信号，具体的，产生合理的判断逻辑电平，控制衬底电压切换单元11，将衬底电压输出端V MAX始终连接到第一电压输入端Vcc、第二电压输入端V SPAD的最高电位。所述衬底电压切换单元11包括多个PMOS管，用于将PMOS管的衬底始终连接到第一电压输入端Vcc、第二电压输入端V SPAD的最高电位。所述PMOS管为低耐压器件。
根据工艺厂制程控制监测(PCM)规格文档提供的器件电气参数信息，得到可供选择的MOS器件及耐压特性如下：
Figure PCTCN2019108997-appb-000001
对于3.3V电源输入支持5V-Tolerance应用场景，由表格数据可知，可使用的器件类型为：nod33ll_ckt、pod33ll_ckt、nld50ll_ckt、pld50ll_ckt。其中nod33ll_ckt/pod33ll_ckt为普通3.3V耐压器件，其各端口的安全工作电压范围为0～3.3V，nod50ll_ckt/pod50ll_ckt为5.0V耐压器件，其栅极的安全工作电压范围为0～3.3V，漏极、源极的安全工作电压范围为5.0V。由于栅极不能承受5.0V电压，该器件为不完全功能高耐压器件。因此，当5.0V电源输入时，需要设计合理的隔离电路，保证器件的各端口电压均在安全电压范围以内，其中PMOS管PM1～PM6，选择器件类型PLD50LL_CKT；NMOS管NM1～NM3，选择NLD33LL_CKT；电阻器R1～R5，选择通用Poly电阻；
如图2所示，所述衬底切换控制单元10包括第一PMOS管PM1、第一PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4和弱下拉器件，所述第一PMOS管PM1的源端通过弱下拉器件连接至第二电压输入端V SPAD，所述第一PMOS管PM1的漏端通过弱下拉器件与地V GND连接，所述第一PMOS管PM1的栅端连接至第一电压输入端Vcc；所述第二PMOS管PM2的源端与第四PMOS管PM4的漏端连接，所述第二PMOS管PM2的漏端通过弱下拉器件与地V GND连接，所述第二PMOS管PM2的栅端通过弱下拉器件与地V GND连接，所述第二PMOS管PM2的栅端还与第三PMOS管PM3的栅端连接；所述第三PMOS管PM3的源端通过弱下拉器件连接至衬底电压输出端V MAX，所述第三PMOS管PM3的源端还与第四PMOS管PM4的栅端连接，所述第三PMOS管PM3的漏端通过弱下拉器件与地V GND连接，所述第三PMOS管PM3的栅端分别与第一PMOS管PM1的漏端和第一PMOS管PM2的栅端连接，所述第三PMOS管PM3的栅端还通过弱下拉器件与地V GND连接；所述第四PMOS管PM4的源端通过弱下拉器件连接至衬底电压输出端V MAX，所述第四PMOS的漏端与第二PMOS的源端连接，所述第四PMOS管PM4的栅端连接至衬底电压输出端V MAX，所述第四PMOS管PM4的栅端还与第三PMOS管PM3的源端连接，所述弱下拉器件为电流源器件和/或电阻，所述弱下拉器件包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5和电流源器件，所述电流源器件包括第一NMOS管NM1、第二NMOS管NM2和第三NMOS管NM3，所述第一电阻R1的一端与第一PMOS管PM1的源端连接，所述第一电阻R1的另一端连接至第二电压输入端V SPAD，所述第二电阻R2的一端分别与第一PMOS管PM1的漏端、第二NMOS管NM2的栅端连接，所述第二电阻R2的一端与地V GND连接，所述第三电阻R3的一端分别与第一NMOS管NM1的漏端、第二NMOS管NM2的栅端连接，所述第三电阻R3的另一端连接至第一电压输入端Vcc，所述第一NMOS管NM1的源端接地V GND，所述第四电阻R4的一端与第四PMOS管PM4的源端连接，所述第四电阻R4的另一端连接至衬底电压 输出端V MAX，所述第五电阻R5的一端分别与第三PMOS管PM3的源端、第四PMOS管PM4的栅端连接，所述第五电阻R5的另一端连接至衬底电压输出端V MAX，所述第一NMOS管NM1的漏端通过第三电阻R3连接至第一电压输入端Vcc，所述第一NMOS管NM1的漏端还与第二NMOS管NM2的栅端连接，所述第一NMOS管NM1的栅端与第一PMOS管PM1的漏端连接；所述第二NMOS的源端接地V GND，所述第二NMOS的漏端与第一PMOS管PM2的漏端连接，所述第二NMOS管NM2的栅端与第一NMOS管NM1的漏端连接；所述第三NMOS的源端接地V GND，所述第三NMOS管NM3的漏端与第三PMOS管PM3的漏端连接，所述第三NMOS管NM3的栅端分别与第三PMOS管PM3的栅端和第一PMOS管PM2的栅端连接。
所述衬底切换单元11包括第五PMOS管PM5和第六PMOS管PM6。所述第五PMOS管PM5的源端连接至衬底电压输出端V MAX，所述第五PMOS管PM5的漏端连接至第一电压输入端Vcc，所述第五PMOS管PM5的栅端分别与第二PMOS管PM2的源端、第四PMOS管PM4的漏端连接；所述第六PMOS的源端连接至衬底电压输出端V MAX，所述第六PMOS管PM6的漏端连接至第二电压输入端V SPAD，所述第六PMOS管PM6的栅端分别与第三PMOS管PM3的源端、第四PMOS管PM4的栅端连接，且，所述第一PMOS管PM1、第一PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6的衬底连接在一起。
所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的阈值电压为V TH，第一电压输入端为V CC，第二电压输入端为V SPAD、衬底电压输出端为V MAX，当V SPAD≤V CC时，V MAX为V CC；当V SPAD≥V CC+V TH时，V MAX切换为V SPAD。
具体的，将上述电路分为5个支路进行分析：
当0≤V SPAD≤V CC≤3.3V，即正常情况下的应用，V SPAD与V CC均在3.3V以下，此应用下所有器件均在安全电压下工作，无耐压承受风险。
支路1：对第一电阻R1、第一PMOS管PM1、第二电阻R2形成的支路，因为V SPAD≤V CC，第一PMOS管PM1截止，V NET1被第二电阻R2下拉至地V GND，V NET1＝0。此支路由于第一PMOS管PM1截止，无电源到地V GND的回路。不消耗功耗。
支路2：对第一NMOS管NM1、第三电阻R3形成的支路，第一NMOS管NM1而言，其栅极被第二电阻R2下拉至地V GND，第一NMOS管NM1截止,V NET2被第三电阻R3上拉至V CC，V NET2＝V CC。由于第一NMOS管NM1截止，此支路不消耗功耗。
支路3：对第五电阻R5、第三PMOS管PM3、第三NMOS管NM3形成的支路，V NET1＝ 0，第三NMOS管NM3截止，第三PMOS管PM3导通，第三PMOS管PM3和第三NMOS管NM3到地V GND的支路不导通，V NET4被第五电阻R5上拉至V MAX，V NET4＝V MAX。由于第三NMOS管NM3截止，此支路不消耗功耗。
支路4：对第四电阻R4、第四PMOS管PM4、第二PMOS管PM2、第二NMOS管NM2组成的支路，V NET4＝V MAX，第四PMOS管PM4截止。V NET1＝0，V NET2＝V CC，第二PMOS管PM2与第二NMOS管NM2均导通，将V NET3下拉至电位V TH(PM2)。由于第四PMOS管PM4截止，此支路不消耗功耗。
支路5：对于第五PMOS管PM5、第六PMOS管PM6组成的支路，因V NET3＝V TH(PM2)，当V CC电压超过V TH(PM2)+V TH(PM5)时，第五PMOS管PM5导通，V MAX＝V CC,又V NET4＝V MAX,第六PMOS管PM6截止，无漏电流从V CC流向V SPAD。此电路各支路均有部分器件处于截止状态，没能形成从电源到地V GND的电流回路，无功耗消耗。
当0≤V CC+V TH≤V SPAD≤5.0V，为5V-Tolerance应用，V CC在3.3V以下，而V SPAD最高电压可以达到5V。对5V高压而言，可能会引起器件耐压风险，需要合理设计电路，以规避风险。
支路1：对第一电阻R1、第一PMOS管PM1、第二电阻R2形成的支路，当V SPAD超过V CC+V TH(PM1)时，第一PMOS管PM1导通，形成的支路电流为
Figure PCTCN2019108997-appb-000002
该电流注入第二电阻R2上的压降为：
Figure PCTCN2019108997-appb-000003
支路2：对第一NMOS管NM1、第三电阻R3形成的支路，随着V SPAD电压升高，V NET1电压逐渐抬高。当V NET1超过第一NMOS管NM1的阈值电压时，即V NET1>V TH(NM1)，第一NMOS管NM1导通，V NET2被下拉至地V GND。该支路的电流消耗为：
Figure PCTCN2019108997-appb-000004
支路3：对第五电阻R5、第三PMOS管PM3、第三NMOS管NM3形成的支路，当V NET1超过第三NMOS管NM3阈值电压，第三NMOS管NM3导通，第三PMOS管PM3起电平平移作用，可计算出V NET4的电压为：
Figure PCTCN2019108997-appb-000005
该支路的消耗电流为：
Figure PCTCN2019108997-appb-000006
支路4：对第四电阻R4、第四PMOS管PM4、第二PMOS管PM2、第二NMOS管 NM2组成的支路，因V NET2被下拉至地V GND，第二NMOS管NM2截止。而V NET4如上述计算值，为中间电平，当其比V MAX低一个电压阈值时，第四PMOS管PM4开启，此时V NET3被第四电阻R4上拉至V MAX。因第二NMOS管NM2截止，没有形成电流回路，该支路不消耗电流。
支路5：对于第五PMOS管PM5、第六PMOS管PM6组成的支路，V NET3被上拉至V CC，V NET4为中间电平，第五PMOS管PM5截止，第六PMOS管PM6导通，有V MAX＝V SPAD，且该支路没有形成电流回路，不消耗电流。
器件耐压特性分析：本申请中，接触到高电压的器件为第一PMOS管PM1～第六PMOS管PM6，它们可能存在耐压风险。接下来对其端口电压逐一分析，重点分析源极与栅极之间的电压差，判断其是否在安全电压范围以内。
PM1：该器件为源极跟随器接法，源极跟随器的特性使得其源极电压始终比V CC电平高一个阈值(大概在0.7V左右，远低于3.3V安全工作电压)，故该器件无耐压风险。
PM2:其源极与栅极电压差为：
Figure PCTCN2019108997-appb-000007
PM3：因为V NET1、V NET4均为中间电平，且PM3为源极跟随器接法，无耐压风险。
PM4或PM6：其源极与栅极电压差为：
Figure PCTCN2019108997-appb-000008
PM5：V NET3被上拉至V MAX，故其源栅间的电压差为0，无耐压风险。
由分析可知，器件第二PMOS管PM2、第四PMOS管PM4和第六PMOS管PM6可能存在耐压风险。观察其源栅电压差表达式，可以看出，其源栅电压与第一电阻R1、第二电阻R2相关。因此，合理设计R2、R1的电阻值，即可保证源栅电压差在安全电压范围以内，具体的，当其满足如下约束式:
Figure PCTCN2019108997-appb-000009
Figure PCTCN2019108997-appb-000010
即可保证源栅电压差在安全电压范围以内。
功耗分析：电路的总电流消耗为各支路的工作电流消耗之和。观察各支路的电流消耗表达式，可知总电流消耗与电阻R2、R1、R5相关。故合理设计R2、R1、R5的电阻值，即可保证该电路的总电流消耗在极低范围以内。
综上所述，本申请在正常电压工作范围内，能实现电压自动切换功能，且不消耗功耗。在5V-Tolerance应用情况下，通过合理设计R1、R2、R5的电阻值，即可保证电路在耐压安全情况下，仅消耗极低功耗，来实现多电源电压自动切换功能。
对上述电路进行仿真，设计如下参数R1＝1Mohm，R2＝1.2Mohm，R3＝2.5Mohm，R4＝300Kohm，R5＝2.0Mohm。
如图3所示，为本申请的逻辑功能验证及功耗验证图，分三阶段描述。
第一阶段，时间轴100uS以内，系统没有上电。V CC＝0，V SPAD＝0，输出V MAX＝0，此阶段不消耗功耗。
第二阶段，时间轴100uS至518us之间，此时V CC＝3.0V，V SPAD从0V逐渐上升至4V左右(比V CC高一个阈值电压)，输出V MAX＝V CC，也阶段不消耗功耗。
第三阶段，时间轴518uS至800uS之间，此时V CC＝3.0V，V SPAD从4.0V逐渐上升至5V，输出V MAX＝V SPAD，此时I VCC＝1.2uA，I VSPAD＝2.5uA，共消耗3.7uA。
上述仿真验证结果说明，该申请电路可以实现不同电源之间的自动切换，在正常应用情况下，不消耗功耗。在5V-Tolerance应用情况下，仅消耗极低的功耗(3.7uA左右)。
如图4所示，给出了本申请电路逻辑功能验证的内部节点图，着重分析前面可能存在耐压风险的第二PMOS管PM2、第四PMOS管PM4、第六PMOS管PM6器件。
第二PMOS管PM2：其源栅极电压差为V NET3-V NET1，整个切换过程中，其最大压差在3.3V以内。确认该器件端口工作电压在安全范围以内。
第四PMOS管PM4：其源栅极电压差为V MAX-V NET4，整个切换过程中，其最大压差在3.0V以内。确认该器件端口工作电压在安全范围以内。
第六PMOS管PM6：其源栅极电压差为V SPAD-V NET4，整个切换过程中，其最大压差在3.0V以内。确认该器件端口工作电压在安全范围以内。
上述仿真验证结果说明，该申请电路在实现多电源间的自动切换时，各端口工作电压均在安全范围以内，不存在耐压风险。
其中第一电阻R1、第三电阻R3、第四电阻R4、第五电阻R5可被如图5所示连接方式的MOS替换，可以全部被替换，也可以是其中的任意组合方式。
一种集成芯片，包括上述的带电压隔离的低功耗PMOS管衬底切换电路。
由上述对本申请的描述可知，与现有技术相比，本申请提供的一种带电压隔离的低功耗PMOS管衬底切换电路，采取了器件耐压隔离方法，使得器件的耐压值控制在安全工作范围以内，达到使用低耐压器件实现高耐压值的自动衬底切换电路，电源电压差分辨率高，功耗消耗低。既降低了芯片生产制造成本，也提高了芯片耐压兼容性，拓宽了芯片应用范 围。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (8)

  1. 一种带电压隔离功能的低功耗PMOS管衬底切换电路，其特征在于：包括衬底切换控制单元、衬底切换单元、第一电压输入端、第二电压输入端和衬底电压输出端，
    所述衬底切换控制单元包括多个PMOS管和弱下拉器件，用于产生控制信号控制衬底切换单元，将衬底电压输出端始终连接到第一电压输入端、第二电压输入端的最高电位，
    所述衬底切换单元包括多个PMOS管，用于将PMOS管的衬底始终连接到第一电压输入端、第二电压输入端的最高电位，所述PMOS管为低耐压器件。
  2. 根据权利要求1所述的带电压隔离功能的低功耗PMOS管衬底切换电路，其特征在于：所述衬底切换控制单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和弱下拉器件，所述第一PMOS管的源端通过弱下拉器件连接至第二电压输入端，所述第一PMOS管的漏端通过弱下拉器件与地连接，所述第一PMOS管的栅端连接至第一电压输入端；所述第二PMOS的源端与第四PMOS管的漏端连接，所述第二PMOS的漏端通过弱下拉器件与地V GND连接，所述第二PMOS管的栅端通过弱下拉器件与地V GND连接，所述第二PMOS管的栅端还与第三PMOS管的栅端连接；所述第三PMOS的源端通过弱下拉器件连接至衬底电压输出端，所述第三PMOS的源端还与第四PMOS管的栅端连接，所述第三PMOS管的漏端通过弱下拉器件与地连接，所述第三PMOS管的栅端分别与第一PMOS管的漏端和第二PMOS管的栅端连接，所述第三PMOS管的栅端还通过弱下拉器件与地连接；所述第四PMOS管的源端通过弱下拉器件连接至衬底电压输出端，所述第四PMOS管的漏端与第二PMOS管的源端连接，所述第四PMOS管的栅端连接至衬底电压输出端，所述第四PMOS管的栅端还与第三PMOS管的源端连接。
  3. 根据权利要求2所述的带电压隔离的低功耗PMOS管衬底切换电路，其特征在于：所述弱下拉器件为电流源器件、电阻或者两者的组合。
  4. 根据权利要求3所述的带电压隔离的低功耗PMOS管衬底切换电路，其特征在于：所述弱下拉器件包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻和电流源器件，所述电流源器件包括第一NMOS管、第二NMOS管和第三NMOS管，所述第一电阻的一端与第一PMOS管的源端连接，所述第一电阻的另一端连接至第二电压输入端，所述第二电阻的一端分别与第一PMOS管的漏端、第二NMOS管的栅端连接，所述第二电阻的一端与地V GND连接，所述第三电阻的一端分别与第一NMOS管的漏端、第二NMOS管的栅端连接，所述第三电阻的另一端连接至第一电压输入端，所述第一NMOS管的源端接地V GND，所述第四电阻的一端与第四PMOS管的源端连接，所述第四电阻的另一端连接至衬底电压输出端，所述第五电阻的一端分别与第三PMOS管的源端、第四PMOS管的栅端连 接，所述第五电阻的另一端连接至衬底电压输出端，所述第一NMOS管的漏端通过第三电阻连接至第一电压输入端，所述第一NMOS管的漏端还与第二NMOS管的栅端连接，所述第一NMOS管的栅端与第一PMOS管的漏端连接；所述第二NMOS的源端接地V GND，所述第二NMOS的漏端与第二PMOS管的漏端连接，所述第二NMOS管的栅端与第一NMOS管的漏端连接；所述第三NMOS的源端接地，所述第三NMOS管的漏端与第三PMOS管的漏端连接，所述第三NMOS管的栅端分别与第三PMOS管的栅端和第二PMOS管的栅端连接。
  5. 根据权利要求2所述的带电压隔离的低功耗PMOS管衬底切换电路，其特征在于：所述衬底切换单元还包括第五PMOS管和第六PMOS管，所述第五PMOS管的源端连接至衬底电压输出端，所述第五PMOS管的漏端连接至第一电压输入端，所述第五PMOS管的栅端分别与第二PMOS管的源端、第四PMOS管的漏端连接；所述第六PMOS管的源端连接至衬底电压输出端，所述第六PMOS管的漏端连接至第二电压输入端，所述第六PMOS管的栅端分别与第三PMOS管的源端、第四PMOS管的栅端连接。
  6. 根据权利要求5所述的带电压隔离的低功耗PMOS管衬底切换电路，其特征在于：所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的衬底连接在一起。
  7. 根据权利要求5或6所述的带电压隔离的低功耗PMOS管衬底切换电路，其特征在于：所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的阈值电压为V TH，第一电压输入端为V CC，第二电压输入端为V SPAD，衬底电压输出端为V MAX，当V SPAD≤V CC时，V MAX为V CC；当V SPAD≥V CC+V TH时，V MAX切换为V SPAD。
  8. 一种集成芯片，其特征在于：包括权利要求1-7中任意一项所述的带电压隔离的低功耗PMOS管衬底切换电路。
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