CN101877583A - 缓冲装置及静电放电防护电路 - Google Patents

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Abstract

一种缓冲装置及静电放电防护电路。其中，缓冲装置包含：第一驱动电路，耦接于该缓冲装置的信号输入端与第一参考电位之间；限流组件，包含第一端与第二端，其中，该第一端耦接于该信号输入端；以及第二驱动电路，耦接于该限流组件的该第二端与第二参考电位之间；其中，该限流组件限制流经该第二驱动电路的静电放电电流量，并使流经该第一驱动电路的静电放电电流量大于流经该第二驱动电路的静电放电电流量。利用本发明减小了I/O缓冲装置的尺寸，降低了制造成本。

Description

缓冲装置及静电放电防护电路
技术领域
本发明涉及一种缓冲装置，更具体地，涉及一种缓冲装置及静电放电防护电路。
背景技术
在集成电路(Integrated Circuit，简称IC)中，输入/输出(Input/Output，简称I/O)缓冲器是用以驱动集成电路之输出信号经由该I/O缓冲器之I/O焊盘(pad)输出至另一电子装置(例如，另一集成电路)。通常地，I/O缓冲器的驱动能力取决于I/O缓冲器的尺寸。例如，构成I/O缓冲器的晶体管的宽度可能需要设计为几百微米(micrometer)，用以为输出信号提供足够的驱动能力。另外，由于制造后的I/O缓冲器的I/O焊盘裸露于外界环境中，因此，释放静电的能力成为人们对I/O缓冲器的另一关注点。为了满足静电放电(Electrostatic Discharge，简称ESD)的规格要求，IC制造更是对构成I/O缓冲器的晶体管的ESD规则进行了标准化，以维持静电产生的高电流。通常在集成电路中，晶体管的ESD规则远大于核心晶体管的正常设计规则检查(Design Rule Check，简称DRC)规则。相应地，传统I/O缓冲器在集成电路中占据较大面积，从而增加了集成电路的成本。因此，在维持集成电路驱动输出信号并释放静电的能力的同时，如何为集成电路提供小尺寸的I/O缓冲器成为半导体制造产业关注的焦点。
发明内容
有鉴于此，本发明提供一种缓冲装置及静电放电防护电路，用以降低成本并维持ESD性能。
一种缓冲装置，包含：一第一驱动电路，耦接于该缓冲装置的一信号输入端与一第一参考电位(potential)之间；一限流组件，包含一第一端与一第二端，其中，该第一端耦接于该信号输入端；以及一第二驱动电路，耦接于该限流组件的该第二端与一第二参考电位之间；其中，该限流组件限制流经该第二驱动电路的静电放电电流量，并使流经该第一驱动电路的静电放电电流量大于流经该第二驱动电路的静电放电电流量。
一种静电放电防护电路，包含：一缓冲装置，包含：一第一驱动电路，耦接于一信号输入焊盘与一第一电位输入焊盘之间；一限流组件，包含一第一端与一第二端，其中该第一端耦接于该信号输入焊盘；一第二驱动电路，耦接于该限流组件的该第二端与一第二电位输入焊盘之间，其中该第一电位输入焊盘与该第二电位输入焊盘包含一电源输入焊盘与一接地焊盘；以及一箝位装置(clamping device)，耦接于该第一电位输入焊盘与该第二电位输入焊盘之间；其中，该限流组件限制流经该第二驱动电路的静电放电电流量，并使流经该第一驱动电路的静电放电电流量大于流经该第二驱动电路的静电放电电流量。
一种静电放电防护电路，包含：多个并联的缓冲装置，其中，该多个并联的缓冲装置包含：一第一缓冲装置，包含：一第一驱动电路，耦接于一第一信号输入焊盘与一第一参考电位之间；一第一限流组件，包含一第一端与一第二端，其中，该第一端耦接于该第一信号输入端；以及一第二驱动电路，耦接于该第一限流组件的该第二端与一第二参考电位之间；以及一第二缓冲装置，包含：一第三驱动电路，耦接于一第二信号输入端与该第一参考电位之间；一第二限流组件，包含一第一端与一第二端，其中，该第一端耦接于该第二信号输入焊盘；以及一第三驱动电路，耦接于该第二限流组件的该第二端与该第二参考电位之间；其中，该第一限流组件限制流经该第二驱动电路的静电放电电流量，并使流经该第一驱动电路的静电放电电流量大于流经该第二驱动电路的静电放电电流量。
利用本发明所提供的缓冲装置及静电放电防护电路，在维持缓冲装置的驱动能力(也就是，直流特性)与ESD性能的同时，与传统I/O缓冲装置相比，本发明大大减小了I/O缓冲装置的尺寸，从而降低了制造成本。
附图说明
第1图为根据本发明第一实施例的缓冲装置100的电路示意图。
第2图为第1图所示的缓冲装置100的平面架构200与传统缓冲装置的平面架构2002的比较示意图。
第3图为传统缓冲装置与第1图所示的缓冲装置100的直流特性说明示意图。
第4图为根据本发明第二实施例的缓冲装置400的示意图。
第5图为根据本发明第三实施例的ESD防护电路500的示意图。
第6图为根据本发明第四实施例的ESD防护电路600的示意图。
具体实施方式
在说明书及权利要求当中使用了某些词汇来指称特定的组件。所属领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过其它装置或连接手段间接地电性连接至该第二装置。说明书后续描述为实施本发明的较佳实施方式，然该描述乃以说明本发明的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附的权利要求所界定者为准。
请参照第1图，第1图为根据本发明第一实施例的缓冲装置100的电路示意图。缓冲装置100包含第一驱动电路102、限流组件104及第二驱动电路106。为便于描述，如第1图所示，控制逻辑电路110耦接于第一驱动电路102与第二驱动电路106，控制逻辑电路110用以控制第一驱动电路102与第二驱动电路106来产生输出信号。第一驱动电路102耦接于缓冲装置100的信号输入端(如第1图所示的节点Ns)与第一参考电位Vss之间。限流组件104耦接于节点Ns与第二驱动电路106之间。第二驱动电路106耦接于限流组件104与第二参考电位Vdd之间。
在本实施例中，第二驱动电路106可包含至少一个场效应晶体管，例如第1图所示的多个PMOS(P型金氧半导体)晶体管MP1～MPn(n≥1)，限流组件104可包含至少一个电阻，例如第1图所示的多个电阻R1～Rn，其中，PMOS晶体管MP1～MPn分别于节点N1～Nn耦接于电阻R1～Rn，如第1图所示。电阻R1～Rn可以是多晶硅电阻(polyresistors)、金属硅化物阻绝电阻(salicide blocking resistors)、金属硅化物扩散电阻(no-salicide diffusion resistors)或上述电阻类型的任意组合，然本发明并不以此为限，任何其它电阻性组件亦可作为备选。电阻R1～Rn的电阻值可以不小于零且不大于电阻值Roptimal，然本发明并不以此为限。电阻值Roptimal可根据驱动能力进行调整。对于较强的驱动能力，电阻值Roptimal可较小。电阻R1～Rn的电阻值可以相同或互不相同。请注意，第一驱动电路102可为拉低电路(pull-low circuit)，第二驱动电路106可为拉高电路(pull-up circuit)。在本实施例中，拉低电路通过第一NMOS(N型金氧半导体)晶体管MN1与第二NMOS晶体管MN2来实施，其中，第一NMOS晶体管MN1级联(cascaded)于第二NMOS晶体管MN2。此外，如第1图所示的实施例中，由于第二NMOS晶体管MN2的栅极端节点Ngn2可电性连接至第二参考电位Vdd，因此，第二NMOS晶体管MN2可为恒定导通(always on)晶体管；以及第一NMOS晶体管MN1与PMOS晶体管MP1～MPn可经由控制逻辑电路110来控制。由于第一驱动电路102可为级联电路，因此，第二参考电位Vdd可设置为一个相当高的供应电压，例如5V。
另外，信号输入焊盘112(例如，I/O焊盘)可电性连接至信号输入端(如第1图所示的节点Ns)，以及缓冲装置100可进一步包含第一驱动电路102的辅助电路108，其中，辅助电路108可耦接于信号输入焊盘112(也就是，节点Ns)与第一参考电位Vss之间，以及仅当辅助电路108被ESD动作所触发时，辅助电路108开始运作。在本实施例中，辅助电路108包含第三NMOS晶体管MN3及第四NMOS晶体管MN4，其中，第三NMOS晶体管MN3级联于第四NMOS晶体管MN4。类似地，如第1图所示的实施例中，由于第四NMOS晶体管MN4的栅极端节点Ngn4可电性连接至第二参考电位Vdd，因此，第四NMOS晶体管MN4可为恒定导通(always on)晶体管；以及第三NMOS晶体管MN3于缓冲装置100正常运作期间可为恒定关闭(alwaysoff)晶体管，其中，第三NMOS晶体管MN3的栅极端节点Ngn3可经由电阻Rd耦接于第一参考电位Vss。
根据第1图所示实施例的缓冲装置100，当在信号输入焊盘112处产生正极性静电压(positive stress of the static electricity)时，限流组件104对从信号输入焊盘112流至节点Nvdd的电流进行限流(hinder)，其中，节点Nvdd耦接于第二参考电位Vdd；或者当在信号输入焊盘112处产生负极性静电压(negative stress of the static electricity)时，限流组件104对从节点Nvdd流至信号输入焊盘112的电流进行限流。限流组件104可限制流经第二驱动电路106的ESD电流量，并使流经第一驱动电路102的ESD电流量大于流经第二驱动电路106的ESD电流量。流经第二驱动电路106的ESD电流量甚至可以为零。换言之，当在信号输入焊盘112处产生静电时，第一驱动电路102与辅助电路108从信号输入焊盘112释放静电至节点Nvss，或者反之亦然，其中，节点Nvss耦接于第一参考电位Vss。由于有可能不存在流经PMOS晶体管MP1～MPn的ESD电流，因此，可以不必一定令PMOS晶体管MP1～MPn的布局符合ESD规则。相应地，第二驱动电路106的尺寸可减小为第2图所示。
第2图为第1图所示的缓冲装置100的平面架构200与传统缓冲装置的平面架构2002的比较示意图。缓冲装置100的平面架构200包含控制逻辑电路110及第二驱动电路106、限流组件104与第一驱动电路102的布局。请注意，为了更清楚说明本发明的特征，在第2图中亦提供传统缓冲装置的平面架构2002，传统缓冲装置的平面架构2002为不包含限流组件104的传统缓冲装置。传统缓冲装置的平面架构2002包含控制逻辑电路110及传统第二驱动电路2006与传统第一驱动电路2004的布局。如传统缓冲装置的平面架构2002所示，符合ESD规则的传统第二驱动电路2006的面积远大于不符合ESD规则的第二驱动电路106的面积。此外，如第2图所示，即便将限流组件104的面积包含其中，缓冲装置100的总面积仍然小于传统缓冲装置的总面积(例如，总面积减少大约20％，也就是，节省20％I/O面积)。更具体地，本发明可重新排布第二驱动电路106的PMOS晶体管MP1～MPn，以减少第二驱动电路106的面积。换言之，在本实施例中，第一驱动电路102的每个晶体管(如第1图所示的NMOS晶体管MN1与NMOS晶体管MN2)与第二驱动电路106的每个晶体管(如第1图所示的PMOS晶体管MP1～MPn)均包含一个栅极。NMOS晶体管MN1与NMOS晶体管MN2的栅极的方向大致正交于PMOS晶体管MP1～MPn的栅极的方向，其中，NMOS晶体管MN1与NMOS晶体管MN2的栅极的方向平行于第2图所示的Y轴，PMOS晶体管MP1～MPn的栅极的方向平行于第2图所示的X轴。此外，在第二驱动电路106中，PMOS晶体管MP1～MPn的间距为S1，在第一驱动电路102中，NMOS晶体管MN1与NMOS晶体管MN2的间距为S2，间距S1小于间距S2。相应地，本发明所提出的缓冲装置100在成本上要低于传统缓冲装置。
第3图为传统缓冲装置与第1图所示的缓冲装置100的直流特性说明示意图。曲线302所示为传统第一驱动电路2004与第一驱动电路102的直流特性，曲线304所示为第二驱动电路106的直流特性，曲线306所示为传统第二驱动电路2006的直流特性。如图所示，当晶体管运作在奥姆(ohmic)区时，传统第一驱动电路2004的直流特性曲线可与第一驱动电路102的直流特性曲线相重叠；第二驱动电路106的直流特性与传统第二驱动电路2006的直流特性相比，仅下降了少许，这对I/O缓冲装置来说是可以接受的。
请参照第4图，第4图为根据本发明第二实施例的缓冲装置400的示意图。缓冲装置400包含第一驱动电路402、限流组件404及第二驱动电路406。另外，控制逻辑电路410进一步耦接于第一驱动电路402与第二驱动电路406。控制逻辑电路410可用于控制第一驱动电路402与第二驱动电路406，以产生输出信号至信号输入焊盘412。第一驱动电路402耦接于缓冲装置400的节点Ns′与第一参考电位Vss′之间。限流组件404耦接于节点Ns′与第二驱动电路406之间。第二驱动电路406耦接于限流组件404与第二参考电位Vdd′之间。
缓冲装置400可进一步包含第一驱动电路402的辅助电路408，其中，辅助电路408可耦接于信号输入焊盘412(也就是，节点Ns′)与第一参考电位Vss′之间，以及仅当辅助电路408被ESD动作所触发时，辅助电路408开始运作。与缓冲装置100相比，缓冲装置400的第一驱动电路402与辅助电路408分别包含一个NMOS晶体管(如第4图所示的NMOS晶体管MN1′与NMOS晶体管MN2′)，而不是级联的晶体管。因此，第二参考电位Vdd′可设置为相对较低的供应电压，如3.3V。请注意，本领域具有通常知识者能够轻易了解，缓冲装置400同样具有降低成本以及与缓冲装置100的直流特性类似的优点，因此，简洁起见，此处不再赘述。限流组件404可限制流经第二驱动电路406的ESD电流量，并使流经第一驱动电路402的ESD电流量大于流经第二驱动电路406的ESD电流量。流经第二驱动电路406的ESD电流量甚至可为零，也就是说，第二驱动电路406的布局不必一定符合ESD规则。相应地，第二驱动电路406能够实现如第2图所示的尺寸缩小。
请参照第5图，第5图为根据本发明第三实施例的ESD防护电路500的示意图。ESD防护电路500包含缓冲装置502与箝位装置504。根据本实施例，缓冲装置502可采用本发明实施例中的缓冲装置100或缓冲装置400。因此，缓冲装置502包含第一驱动电路5022、限流组件5024及第二驱动电路5026。第一驱动电路5022耦接于信号输入焊盘5028与第一电位输入焊盘5030之间。限流组件5024包含耦接于信号输入焊盘5028的第一端(如第5图所示的节点N1″)。第二驱动电路5026耦接于限流组件5024的第二端(如第5图所示的节点N2″)与第二电位输入焊盘5032之间，其中，第一电位输入焊盘5030与第二输入焊盘5032可分别包含电源输入焊盘与接地焊盘。箝位装置504可耦接于第一电位输入焊盘5030与第二电位输入焊盘5032之间。另外，缓冲装置502可进一步包含第一驱动电路的辅助电路5034，辅助电路5034耦接于信号输入焊盘5028与第一电位输入焊盘5030之间，以及仅当辅助电路5034被ESD动作所触发时，辅助电路5034开始运作。需要注意，在第一驱动电路5022的NMOS晶体管(如第1图所示的NMOS晶体管MN1与NMOS晶体管MN2，或如第4图所示的NMOS晶体管MN1′)及辅助电路5034可以符合ESD规则的同时，第二驱动电路5026的PMOS晶体管可以不符合ESD规则。
当ESD防护电路500在PS模式(positive-to-VSS mode)下进行测试时，第一驱动电路5022与辅助电路5034从信号输入焊盘5028释放静电至第一电位输入焊盘5030，其中，电位输入焊盘5030可为接地焊盘。当ESD防护电路500在NS模式(negative-to-VSS mode)下进行测试时，第一驱动电路5022与辅助电路5034从第一电位输入焊盘5030释放静电至信号输入焊盘5028。
当ESD防护电路500在PD模式(positive-to-VDD mode)下进行测试时，静电经由第一驱动电路5022、辅助电路5034及箝位装置504从信号输入焊盘5028释放至第二电平输入焊盘5032，而不是经由第二驱动电路5026进行释放，这是由于限流组件5024对流经第二驱动电路5026且由静电产生的电流进行限流。限流组件5024对流经第二驱动电路5026的ESD电流量进行限流，并使流经第一驱动电路5022的ESD电流量大于流经第二驱动电路5026的ESD电流量。流经第二驱动电路5026的ESD电流量甚至可为零。由于限流组件5024对流经第二驱动电路5026的ESD电流量进行限流，因此，第二驱动电路5026的布局不必一定符合ESD规则。相应地，第二驱动电路5026能够实现如第2图所示的尺寸缩小。
当ESD防护电路500在ND模式(negative-to-VDD mode)下进行测试时，静电经由箝位装置504、第一驱动电路5022及辅助电路5034从第二电位输入焊盘5032释放至信号输入焊盘5028，而不是经由第二驱动电路5026进行释放，这是由于限流组件5024对流经第二驱动电路5026且由静电产生的电流量进行限流。
需要注意，在PS模式下，第一驱动电路5022与辅助电路5034的NMOS晶体管(如第1图所示的NMOS晶体管MN1～MN4，或如第4图所示的NMOS晶体管MN1′与NMOS晶体管MN2′)可运作于击穿(breakdown)区。在NS模式下，第一驱动电路5022与辅助电路5034的寄生二极管(parasitic diode)(图中未示)有可能正偏(forward biased)。在PD模式下，第一驱动电路5022与辅助电路5034的NMOS晶体管有可能运作于击穿区，箝位装置504的寄生二极管有可能正偏。在ND模式下，箝位装置504的晶体管可运作于击穿区，第一驱动电路5022与辅助电路5034的寄生二极管有可能正偏。
请参照第6图，第6图为根据本发明第四实施例的ESD防护电路600的示意图。如第6图所示，ESD防护电路600包含第一缓冲装置602与第二缓冲装置604。需要注意，根据本发明该实施例的ESD防护电路可包含多个并联的缓冲装置，并不仅限于两个缓冲装置。在本实施例中，为便于说明，以两个并联的缓冲装置(如第6图所示的第一缓冲装置602与第二缓冲装置604)为例进行描述，然本发明并不以此为限。根据本实施例，第一缓冲装置602与第二缓冲装置604中的至少一个为本发明的缓冲装置100或缓冲装置400。在本实施例中，第一缓冲装置602与第二缓冲装置604，第一缓冲装置602与第二缓冲装置604均为缓冲装置100或缓冲装置400。因此，第一缓冲装置602包含第一驱动电路6022、限流组件6024及第二驱动电路6026。第一驱动电路6022耦接于第一信号输入端(如第6图所示的信号输入焊盘6028)与第一电位输入焊盘6034之间。限流组件6024包含耦接于信号输入焊盘6028的第一端(如第6图所示的节点N1′″)。第二驱动电路5026耦接于限流组件6024的第二端(如第6图所示的节点N2″′)与第二电位输入焊盘6032之间，其中，第一电位输入焊盘6034与第二电位输入焊盘6032分别包含接地焊盘与电源焊盘。第一缓冲装置602进一步包含第一驱动电路6022的辅助电路6030，其中，辅助电路6030耦接于信号输入焊盘6028与第一电位输入焊盘6034之间，以及仅当辅助电路6030被ESD动作所触发时，辅助电路6030开始运作。类似地，第二缓冲装置604包含第一驱动电路6042、限流组件6044及第二驱动电路6046。第一驱动电路6042耦接于第二信号输入端(如第6图所示的信号输入焊盘6048)与第一电位输入焊盘6034之间。限流组件6044包含耦接于信号输入焊盘6048的第一端(如第6图所示的节点N3′″)。第二驱动电路6046耦接于限流组件6044的第二端(如第6图所示的节点N4″′)与第二电位输入焊盘6032之间。第二缓冲装置604进一步包含第一驱动电路6042的辅助电路6040，其中，辅助电路6040耦接于信号输入焊盘6048与第一电位输入焊盘6034之间，以及仅当辅助电路6040被ESD动作所触发时，辅助电路6040开始运作。限流组件6024限制流经第二驱动电路6026的ESD电流量，并使流经第一驱动电路6022的ESD电流量大于流经第二驱动电路6026的ESD电流量；限流组件6044限制流经第二驱动电路6046的ESD电流量，并使流经第一驱动电路6042的ESD电流量大于流经第二驱动电路6046的ESD电流量。流经第二驱动电路6026与流经第二驱动电路6046的ESD电流量甚至可为零。由于限流组件6024与限流组件6044分别限制流经第二驱动电路6026与流经第二驱动电路6046的ESD电流量，因此，第二驱动电路6026与第二驱动电路6046的布局不必一定符合ESD规则。相应地，第二驱动电路6026与第二驱动电路6046能够实现如第2图所示的尺寸缩小。
需要注意，在第一驱动电路6022、第一驱动电路6042、辅助电路6030与辅助电路6040的NMOS晶体管符合ESD规则的同时，第二驱动电路6026与第二驱动电路6046的PMOS晶体管可以不符合ESD规则。
当ESD防护电路600在IO-to-IO模式下进行测试时，第一驱动电路6022与辅助电路6030从信号输入焊盘6028释放静电至第一电位输入焊盘6034；第一驱动电路6042与辅助电路6040从信号输入焊盘6048释放静电至第一电位输入焊盘6034。反之亦然。
为了测试根据本发明的ESD防护电路500，ESD防护电路500可经由两家不同的制造厂来加工，从而制造ESD防护电路500的两种版本，一个版本可运作在3.3V(例如，Vdd′＝3.3V)，以及另一个版本可运作在5V(例如，Vdd＝5V)。另外，每个版本可经由两种模式进行测试，即人体模式(Human Body Mode，HBM)与机器模式(Machine Mode，MM)。经由测试，确定如下两组参数：在人体模式下，I/O焊盘与接地焊盘(也就是IO-to-VSS)间的ESD路径的承受电压(tolerantvoltage)，及I/O焊盘与电源输入焊盘(也就是IO-to-VDD)间的ESD路径的承受电压；在机器模式下，I/O焊盘与接地焊盘(也就是IO-to-VSS)间的ESD路径的承受电压，及I/O焊盘与电源输入焊盘(也就是IO-to-VDD)间的ESD路径的承受电压。经由对两组参数的比较，可以发现，在维持缓冲装置的驱动能力(也就是，直流特性)与ESD性能的同时，与传统I/O缓冲装置相比，本发明大大减小了I/O缓冲装置的尺寸。
上述的实施例仅用来例举本发明的实施方式，以及阐释本发明的技术特征，并非用来限制本发明的范畴。任何本领域技术人员可依据本发明的精神轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利范围应以权利要求为准。

Claims (23)

1.一种缓冲装置，其特征在于，所述缓冲装置包含：
第一驱动电路，耦接于所述缓冲装置的信号输入端与第一参考电位之间；
限流组件，包含第一端与第二端，其中，所述第一端耦接于所述信号输入端；以及
第二驱动电路，耦接于所述限流组件的所述第二端与第二参考电位之间；
其中，所述限流组件限制流经所述第二驱动电路的静电放电电流量，并使流经所述第一驱动电路的静电放电电流量大于流经所述第二驱动电路的静电放电电流量。
2.如权利要求1所述的缓冲装置，其特征在于，所述限流组件包含至少一电阻。
3.如权利要求1所述的缓冲装置，其特征在于，所述信号输入端电性连接至信号输入焊盘，以及所述第二驱动电路包含至少一场效应晶体管，所述至少一场效应晶体管不符合静电放电规则。
4.如权利要求1所述的缓冲装置，其特征在于，所述信号输入端电性连接至信号输入焊盘，以及所述缓冲装置更包含所述第一驱动电路的辅助电路，其中，所述辅助电路耦接于所述信号输入焊盘与所述第一参考电位之间，以及仅当所述辅助电路被静电放电动作所触发时，所述辅助电路开始运作。
5.如权利要求1所述的缓冲装置，其特征在于：
所述第一驱动电路包含至少一场效应晶体管；以及
所述第二驱动电路包含至少一场效应晶体管；
其中，所述第一驱动电路的每个场效应晶体管与所述第二驱动电路的每个场效应晶体管均包含栅极，所述第一驱动电路的所述至少一场效应晶体管的栅极的方向正交于所述第二驱动电路的所述至少一场效应晶体管的栅极的方向。
6.如权利要求1所述的缓冲装置，其特征在于：
所述第一驱动电路包含至少一场效应晶体管；以及
所述第二驱动电路包含至少一场效应晶体管；
其中，所述第二驱动电路的所述至少一场效应晶体管的间距小于所述第一驱动电路的所述至少一场效应晶体管的间距。
7.一种静电放电防护电路，其特征在于，所述静电放电防护电路包含：
缓冲装置，包含：第一驱动电路，耦接于信号输入焊盘与第一电位输入焊盘之间；限流组件，包含第一端与第二端，其中所述第一端耦接于所述信号输入焊盘；第二驱动电路，耦接于所述限流组件的所述第二端与第二电位输入焊盘之间，其中所述第一电位输入焊盘与所述第二电位输入焊盘包含电源输入焊盘与接地焊盘；以及
箝位装置，耦接于所述第一电位输入焊盘与所述第二电位输入焊盘之间；
其中，所述限流组件限制流经所述第二驱动电路的静电放电电流量，并使流经所述第一驱动电路的静电放电电流量大于流经所述第二驱动电路的静电放电电流量。
8.如权利要求7所述的静电放电防护电路，其特征在于，在第一静电放电模式下，所述第一驱动电路从所述信号输入焊盘释放静电至所述第一电位输入焊盘；在第二静电放电模式下，所述第一驱动电路从所述第一电位输入焊盘释放静电至所述信号输入焊盘；在第三静电放电模式下，所述第一驱动电路与所述箝位装置从所述信号输入焊盘释放静电至所述第二电位输入焊盘；以及在第四静电放电模式下，所述第一驱动电路与所述箝位装置从所述第二电位输入焊盘释放静电至所述信号输入焊盘。
9.如权利要求8所述的静电放电防护电路，其特征在于，所述第一电位输入焊盘为所述接地焊盘，所述第二电位输入焊盘为所述电源输入焊盘，所述第一静电放电模式为PS模式，所述第二静电放电模式为NS模式，所述第三静电放电模式为PD模式，以及所述第四静电放电模式为ND模式。
10.如权利要求7所述的静电放电防护电路，其特征在于，所述限流组件包含至少一电阻。
11.如权利要求7所述的静电放电防护电路，其特征在于，所述第二驱动电路包含至少一场效应晶体管，所述至少一场效应晶体管不符合静电放电规则。
12.如权利要求7所述的静电放电防护电路，其特征在于，所述缓冲装置更包含：
所述第一驱动电路的辅助电路；
其中，所述辅助电路耦接于所述信号输入焊盘与所述第一电位输入焊盘之间，以及仅当所述辅助电路被静电放电动作所触发时，所述辅助电路开始运作。
13.如权利要求7所述的静电放电防护电路，其特征在于：
所述第一驱动电路包含至少一场效应晶体管；以及
所述第二驱动电路包含至少一场效应晶体管；
其中，所述第一驱动电路的每个场效应晶体管与所述第二驱动电路的每个场效应晶体管均包含栅极，所述第一驱动电路的所述至少一场效应晶体管的栅极的方向正交于所述第二驱动电路的所述至少一场效应晶体管的多个栅极的方向。
14.如权利要求7所述的静电放电防护电路，其特征在于：
所述第一驱动电路包含至少一场效应晶体管；以及
所述第二驱动电路包含至少一场效应晶体管；
其中，所述第二驱动电路的所述至少一场效应晶体管的间距小于所述第一驱动电路的所述至少一场效应晶体管的间距。
15.一种静电放电防护电路，其特征在于，所述静电放电防护电路包含：
多个并联的缓冲装置，其中，所述多个并联的缓冲装置包含：
第一缓冲装置，包含：第一驱动电路，耦接于第一信号输入焊盘与第一参考电位之间；第一限流组件，包含第一端与一第二端，其中，所述第一端耦接于所述第一信号输入端；以及一第二驱动电路，耦接于所述第一限流组件的所述第二端与第二参考电位之间；以及
第二缓冲装置，包含：第三驱动电路，耦接于第二信号输入端与所述第一参考电位之间；第二限流组件，包含第一端与第二端，其中，所述第一端耦接于所述第二信号输入焊盘；以及第三驱动电路，耦接于所述第二限流组件的所述第二端与所述第二参考电位之间；
其中，所述第一限流组件限制流经所述第二驱动电路的静电放电电流量，并使流经所述第一驱动电路的静电放电电流量大于流经所述第二驱动电路的静电放电电流量。
16.如权利要求15所述的静电放电防护电路，其特征在于，在静电放电模式下，所述第一驱动电路域所述第三驱动电路从所述第一信号输入焊盘释放静电至所述第二信号输入焊盘。
17.如权利要求16所述的静电放电防护电路，其特征在于，所述静电放电模式为IO-to-IO模式。
18.如权利要求15所述的静电放电防护电路，其特征在于，所述第一限流组件与所述第二限流组件中的至少一个包含至少一电阻。
19.如权利要求15所述的静电放电防护电路，其特征在于，所述第二驱动电路与所述第四驱动电路中的至少一个包含至少一场效应晶体管，所述至少一场效应晶体管不符合静电放电规则。
20.如权利要求15所述的静电放电防护电路，其特征在于，所述第一缓冲装置更包含：
所述第一驱动电路的辅助电路；
其中，所述辅助电路耦接于所述第一信号输入焊盘与所述第一参考电位之间，以及仅当所述辅助电路被静电放电动作所触发时，所述辅助电路开始运作。
21.如权利要求15所述的静电放电防护电路，其特征在于，所述第二缓冲装置更包含：
所述第三驱动电路的辅助电路；
其中，所述辅助电路耦接于所述第二信号输入焊盘与所述第一参考电位之间，以及仅当所述辅助电路被静电放电动作所触发时，所述辅助电路开始运作。
22.如权利要求15所述的静电放电防护电路，其特征在于：
所述第一驱动电路包含至少一个场效应晶体管；以及
所述第二驱动电路包含至少一个场效应晶体管；
其中，所述第一驱动电路的每个场效应晶体管与所述第二驱动电路的每个场效应晶体管均包含栅极，所述第一驱动电路的所述至少一场效应晶体管的栅极的方向正交于所述第二驱动电路的所述至少一场效应晶体管的栅极的方向。
23.如权利要求15所述的静电放电防护电路，其特征在于：
所述第一驱动电路包含至少一场效应晶体管；以及
所述第二驱动电路包含至少一场效应晶体管；
其中，所述第二驱动电路的所述至少一场效应晶体管的间距小于所述第一驱动电路的所述至少一场效应晶体管的间距。
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