JP2006203960A

JP2006203960A - 半導体装置

Info

Publication number: JP2006203960A
Application number: JP2005009780A
Authority: JP
Inventors: Katsukichi Mitsui; 克吉光井
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-01-18
Filing date: 2005-01-18
Publication date: 2006-08-03

Abstract

【課題】本発明は、外部電源を通常動作電源電圧範囲より低い低電圧領域の範囲で動作させることで消費電流を抑制することが可能な半導体装置を提供する。
【解決手段】外部より供給される外部電源電圧Ｖｄｄよりも高い電圧の内部電源電圧Ｖｐｐを、外部電源電圧Ｖｄｄを昇圧駆動し、基準電圧Ｖｒｅｆと比較することによって発生させる、単数段の容量素子からなるチャージポンプを有する昇圧電源回路１と、昇圧電源回路１が昇圧駆動を行う際に発生する発振起動信号ＲＥＮに基づいて、外部電源投入直後と所定期間経過後とを判別する判別信号／ＣＯＵＮＴを発生するカウンタリセット回路７と、カウンタリセット回路７からの判別信号／ＣＯＵＮＴに基づいて、外部電源投入直後と所定期間経過後とで、昇圧電源回路１に供給する基準電圧Ｖｒｅｆを変化させる基準電圧発生回路２とを備える。
【選択図】図１

Description

本発明は、半導体装置に係る発明であって、特に、消費電流を抑制するために、外部より供給される外部電源電圧が所定の値より低い電圧で駆動される半導体装置に関するものである。

近年、低消費電力の観点から、半導体装置で消費される電流を抑制することが要求される場合がある。消費される電流を抑制するには、一般的に、半導体装置の外部に設けられた外部電源を通常動作電源電圧範囲よりも低い低電圧領域の範囲で動作させる方法がある。つまり、外部仕様において、通常の動作電源電圧範囲よりも低い低電圧領域の範囲で半導体装置を駆動させて、半導体装置の低消費電力化を図る方法である。

なお、半導体装置は、外部から供給される外部電源電圧よりも高い電圧を発生する内部昇圧電源を備える場合が多い。特に、内部昇圧電源には、容量素子からなるチャージポンプ回路が使用される場合がある。ここで、内部昇圧電源を設けた半導体集積回路の例を、特許文献１に示す。

特開２０００−３３９９５８号公報

内部昇圧電源を設けた半導体装置に対しても、外部電源を通常動作電源電圧範囲よりも低い低電圧領域で動作させることで消費される電流を抑制することが考えられる。しかし、当該半導体装置において、外部電源を通常動作電源電圧範囲よりも低い低電圧領域の範囲で動作させると消費電流がかえって増加し、消費電流を抑制する外部仕様を満たさない場合があった。

なお、チャージポンプ等の構成を変更することで、上記問題を解決することは可能であるが、外部電源投入後に半導体装置が正常動作するまでの時間が長くなったり、コストが高くなる等の弊害があった。

そこで、本発明は、電源投入後から正常動作するまでの時間が長くなることも、コストを上昇させることもなく、外部電源を通常動作電源電圧範囲より低い低電圧領域の範囲で動作させることで消費電流を抑制することが可能な半導体装置を提供することを目的とする。

本発明に係る解決手段は、外部より供給される外部電源電圧よりも高い電圧の内部電源電圧を、外部電源電圧を昇圧駆動し、基準電圧と比較することによって発生させる、単数段の容量素子からなるチャージポンプを有する昇圧電源回路と、昇圧電源回路が昇圧駆動を行う際に発生する発振起動信号に基づいて、外部電源投入直後と所定期間経過後とを判別する判別信号を発生するカウンタリセット回路と、カウンタリセット回路からの判別信号に基づいて、外部電源投入直後と所定期間経過後とで、昇圧電源回路に供給する基準電圧を変化させる基準電圧発生回路とを備える。

本発明に記載の半導体装置は、判別信号に基づいて、外部電源投入直後と所定期間経過後とで、昇圧電源回路に供給する基準電圧を変化させるので、電源投入後から正常動作するまでの時間が長くなることも、コストを上昇させることもなく、外部電源を通常動作電源電圧範囲より低い低電圧領域の範囲で動作させることで消費電流を抑制することが可能となる効果がある。

（実施の形態）
図１２に、本発明の前提となる半導体装置に含まれる内部昇圧電源のブロック図を示す。図１２に示す内部昇圧電源は、内部電源電圧Ｖｐｐを発生する昇圧電源回路１と、基準電圧Ｖｒｅｆを発生し、昇圧電源回路１に供給する基準電圧発生回路２とで構成されている。図１３に、本発明の前提となる内部昇圧電源に含まれる基準電圧発生回路２の回路図を示す。図１３に示すように、ＰＭＯＳトランジスタＱ１〜Ｑ３はソースが外部電源電圧Ｖｄｄに接続され、ゲートが共通に接続される。さらに、ＰＭＯＳトランジスタＱ１のドレインは自身及びＰＭＯＳトランジスタＱ２及びＱ３のゲートに接続される。

ゲートが共通のＮＭＯＳトランジスタＱ４及びＱ５において、ＮＭＯＳトランジスタＱ４はドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが抵抗Ｒ１（基準抵抗値Ｒref）を介して接地される。一方、ＮＭＯＳトランジスタＱ５のドレインは自身のゲートとの間が短絡されるとともに、ＰＭＯＳトランジスタＱ２のドレインに接続され、ソースが接地される。

そして、ＰＭＯＳトランジスタＱ１〜Ｑ３は同一トランジスタサイズで設けられ、ＮＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ５とはトランジスタサイズ比がＡ（Ａ＞１）：１に設定される。

ＰＭＯＳトランジスタＱ３のドレインは、ゲートが接地されたＰＭＯＳトランジスタＱ６のソースに接続され、ＰＭＯＳトランジスタＱ６のドレインは、ゲートが接地されたＰＭＯＳトランジスタＱ７のドレインに接続されている。さらに、ＰＭＯＳトランジスタＱ７のソースは、ゲートが接地されたＰＭＯＳトランジスタＱ８のドレインに接続され、ＰＭＯＳトランジスタＱ８のソースも接地される。

このような構成において、ＰＭＯＳトランジスタＱ１及びＱ２はカレントミラーを構成するため、それぞれのドレイン電流は共通の定電流ｉoとなる。また、ＮＭＯＳトランジスタＱ４及びＱ５のゲートが共通であるため、ＮＭＯＳトランジスタＱ４のソース電位は接地電位（ＧＮＤ）からΔＶ上昇し、サイズ比（Ａ：１）の違いが相殺される。その結果、低電流ｉoの値がΔＶ／Ｒrefで決定する。

その結果、基準電圧Ｖｒｅｆは、ＰＭＯＳトランジスタＱ７及びＱ８の閾値電圧をＶth、ＰＭＯＳトランジスタＱ７及びＱ８のチャネル抵抗をＲＣとすると、（Ｖth＋ｉo・ＲＣ）で決定する。また、外部電源電圧Ｖｄｄと基準電圧Ｖｒｅｆとの関係は、外部電源電圧Ｖｄｄが所定の値より低い低電圧領域の範囲において、基準電圧Ｖｒｅｆが外部電源電圧Ｖｄｄに比例して上昇し（以下、この範囲での外部電源電圧Ｖｄｄを外部電源電圧Ｖｄｄの低電圧領域という）、外部電源電圧Ｖｄｄが所定の値より高い高電圧領域の範囲において、Ｖth＋ｉo・ＲＣで決定されるレベルで基準電圧Ｖｒｅｆが一定値となる（以下、この範囲での外部電源電圧Ｖｄｄを外部電源電圧Ｖｄｄの高電圧領域という）。

図１４に、本発明の前提となる内部昇圧電源に含まれる昇圧電源回路１のブロック図を示す。図１４に示す昇圧電源回路１は、昇圧検出回路３と、発振回路４と、昇圧チャージポンプ５で構成されている。ここで、昇圧検出回路３は、基準電圧Ｖｒｅｆと内部電源電圧Ｖｐｐとを比較し発振起動信号ＲＥＮを出力している。図１５に、昇圧検出回路３の回路図を示す。

図１５に示すように、ゲート及びドレインが共通のＰＭＯＳトランジスタＱ９はソースに内部電源電圧Ｖｐｐを受け、ゲート及びドレインが共通のＰＭＯＳトランジスタＱ１０のソースはＰＭＯＳトランジスタＱ９のドレインに接続され、ドレインが接地される。

そして、ＰＭＯＳトランジスタＱ９のドレインとＰＭＯＳトランジスタＱ１０のソースとの間のノードＮ１がコンパレータ２１の反転入力に接続される。コンパレータ２１は非反転入力に基準電圧Ｖｒｅｆを受け、比較結果を発振起動信号ＲＥＮとして出力する。具体的には、ＰＭＯＳトランジスタＱ９及びＱ１０において内部電源電圧Ｖｐｐが分圧され、分圧電圧ＳＩＧとしてコンパレータ２１の反転入力に入力される。この分圧電圧ＳＩＧが基準電圧Ｖｒｅｆを上回った場合、発振起動信号ＲＥＮは”Ｌ”パルスとなり、分圧電圧ＳＩＧが基準電圧Ｖｒｅｆを下回った場合、発振起動信号ＲＥＮは”Ｈ”パルスとなる。

図１６は、昇圧検出回路３による発振起動信号ＲＥＮの発生タイミングを示すタイミング図である。同図に示すように、内部電源電圧Ｖｐｐに基づく分圧電圧ＳＩＧが基準電圧Ｖｒｅｆ以下となる期間に、“Ｈ”パルスとなる発振起動信号ＲＥＮが間欠的に発生する。

なお、基準電圧Ｖｒｅｆは電源投入直後から安定状態に至るまでの期間は外部電源電圧Ｖｄｄに比例して上昇しているため、上記期間においても基準電圧Ｖｒｅｆと分圧電圧ＳＩＧとの比較動作によって発振起動信号ＲＥＮは間欠的に“Ｈ”パルスを発生する。

次に、図１４に示すように、発振回路４は、発振起動信号ＲＥＮに基づいて発振信号ＲＯＳＣを発生している。図１７は、発振回路４の内部構成を示す回路図である。同図に示すように、ＮＡＮＤゲートＧ１は一方入力に発振起動信号ＲＥＮを受ける。直列に接続されるインバータＧ２〜Ｇ４のうち、初段のインバータＧ２の入力がＮＡＮＤゲートＧ１の出力に接続され、最終段のインバータＧ４の出力が発振信号ＲＯＳＣとなる。そして、インバータＧ３の出力がＮＡＮＤゲートＧ１の他方入力となる。

このような構成の発振回路４は発振起動信号ＲＥＮが“Ｈ”の期間に発振状態となり、発振信号ＲＯＳＣを発生し、発振起動信号ＲＥＮが“Ｌ”の期間は非発振状態となり、発振信号ＲＯＳＣを停止する。この発振信号ＲＯＳＣが昇圧チャージポンプ５に供給され、昇圧チャージポンプ５が制御される。すなわち、発振起動信号ＲＥＮは、発振信号ＲＯＳＣを介して昇圧チャージポンプ５の活性／非活性を制御する信号として機能する。

昇圧チャージポンプ５は、発振信号ＲＯＳＣに基づき、外部電源電圧Ｖｄｄを昇圧して内部電源電圧Ｖｐｐを発生する。図１８は、昇圧チャージポンプ５の内部構成を示す回路図である。同図に示すように、チャージポンプ駆動信号発生回路６は、発振信号ＲＯＳＣを受け、発振信号ＲＯＳＣが発振している際、インバータＧ１１〜Ｇ１３にそれぞれ駆動信号Ｄ１〜Ｄ３を出力する。

インバータＧ１１の出力はキャパシタＣ１の一方電極Ｃ１Ｅに接続され、キャパシタＣ１の他方電極Ｃ１ＢはＮＭＯＳトランジスタＱ１１のソース及びＮＭＯＳトランジスタＱ１２及びＱ１３のゲートに接続される。

ＮＭＯＳトランジスタＱ１１はドレイン及びゲートが共通に外部電源電圧Ｖｄｄに接続され、ＮＭＯＳトランジスタＱ１２のドレインは外部電源電圧Ｖｄｄに接続される。

インバータＧ１２の出力はキャパシタＣ２の一方電極Ｃ２Ｅに接続され、キャパシタＣ２の他方電極Ｃ２ＢはＮＭＯＳトランジスタＱ１３のソース及びＮＭＯＳトランジスタＱ１４のゲートに共通接続される。

インバータＧ１３の出力はキャパシタＣ３の一方電極Ｃ３Ｅに接続され、キャパシタＣ３の他方電極Ｃ３ＢはＮＭＯＳトランジスタＱ１２のソース及びＮＭＯＳトランジスタＱ１４のドレインに共通接続される。

昇圧チャージポンプ５は、発振信号ＲＯＳＣに従って、外部電源電圧Ｖｄｄよりも高い電圧の内部電源電圧Ｖｐｐを発生させる。また、図１４に示すように、内部電源電圧Ｖｐｐは、昇圧検出回路３にフィードバックされて基準電圧Ｖｒｅｆと比較され、昇圧チャージポンプ５の間欠動作により電圧が維持されている。図１４に示すような昇圧電源回路１の回路構成を取ることによって、内部電源電圧Ｖｐｐの時間変化は図１６に示すようになる。この内部電源電圧Ｖｐｐについて時間平均を取り、当該値の外部電源電圧Ｖｄｄに対する変化を図１９に示す。図１９に示すグラフでは、横軸を外部電源電圧Ｖｄｄとした場合の基準電圧Ｖｒｅｆの変化も示している。

ところで、図１８に示した昇圧チャージポンプ５は容量素子一段構成であり、このような構成の昇圧チャージポンプ５では、外部電源電圧Ｖｄｄを２倍以上に昇圧した内部電源電圧Ｖｐｐを得ることはできない。これは、当該構成の昇圧チャージポンプ５が、予め容量素子（キャパシタＣ１〜Ｃ３）のプラス極（Ｃ１Ｂ〜Ｃ３Ｂ）を外部電源電圧Ｖｄｄに充電させておき、マイナス極（Ｃ１Ｅ〜Ｃ３Ｅ）の電位をＧＮＤから外部電源電圧Ｖｄｄに遷移させ、容量素子（キャパシタＣ１〜Ｃ３）の容量結合により、プラス極（Ｃ１Ｂ〜Ｃ３Ｂ）を昇圧する構成であるからである。つまり、当該構成の昇圧チャージポンプ５は、容量素子（キャパシタＣ１〜Ｃ３）のプラス極（Ｃ１Ｂ〜Ｃ３Ｂ）の電位を最大で外部電源電圧Ｖｄｄの２倍までしか昇圧することができない。

よって、昇圧電源回路１において、内部電源電圧Ｖｐｐを１／２に分圧して分圧電圧ＳＩＧを得る設定の場合、分圧電圧ＳＩＧは必ず外部電源電圧Ｖｄｄ以下となる。一方、基準電圧Ｖｒｅｆは、低電圧領域においては外部電源電圧Ｖｄｄとほぼ一致する関係にある。そのため、分圧電圧ＳＩＧは、基準電圧Ｖｒｅｆを超えることができず、発振起動信号ＲＥＮが”Ｈ”を発生し続けることになる。発振起動信号ＲＥＮが”Ｈ”を発生し続けると、発振信号ＲＯＳＣが発振し続けることになり、昇圧チャージポンプ５が連続動作することとなって消費電流が増大する。

図２０は、外部電源電圧Ｖｄｄを変化させた場合の消費電流Ｉｓｂを示すグラフである。なお、図２０の横軸は外部電源電圧Ｖｄｄを、縦軸は消費電流Ｉｓｂ（ｌｏｇスケール）をそれぞれ表している。図２０を見ると、外部電源電圧Ｖｄｄの低電圧領域（図１９及び図２０では、約１．８Ｖ以下の範囲）において消費電流Ｉｓｂがピークとなっていることが分かる。このため、通常動作電源電圧範囲が高電圧領域（図１９及び図２０では、約１．８Ｖより大きい範囲）に設定されている場合に、外部電源電圧Ｖｄｄを通常動作電源電圧範囲よりも低い低電圧領域で駆動させると、かえって消費電流Ｉｓｂを増加させてしまうことになる。つまり、図１２に示すような半導体装置の内部昇圧電源を構成した場合には、外部電源電圧Ｖｄｄを通常動作電源電圧範囲よりも低い低電圧領域の範囲で駆動させることで消費電流Ｉｓｂを抑制するという外部仕様を満たせないことになる。

上記のような問題を解決するために、昇圧チャージポンプ５のチャージポンプ段を増やすことで内部電源電圧Ｖｐｐを外部電源電圧Ｖｄｄの２倍以上に昇圧することが考えられる。しかし、この方法では、昇圧に必要な電流が増大するため、電流効率が低下して消費電流を増大させる問題がある。

また、基準電圧Ｖｒｅｆを外部電源電圧Ｖｄｄに漸近させないように、昇圧チャージポンプ５を駆動する方法が考えられる。しかし、この方法であれば、電源投入時においても基準電圧Ｖｒｅｆの立ち上げが遅れるので昇圧電源回路１の起動が遅くなり、電源投入時から半導体装置が正常に駆動可能になるまでの時間が長くなる問題がある。

さらに、分圧電圧ＳＩＧを昇圧電源電圧Ｖｐｐの１／２以外になるように昇圧検出回路３で分圧し、昇圧チャージポンプ５を連続動作させないように設定する方法もある。しかし、この方法であれば、図１５に示したように同一サイズのＰＭＯＳトランジスタＱ９とＰＭＯＳトランジスタＱ１０を直列に接続して同一のバイアス条件で動作することで、１／２の中間電位を得る簡単な回路構成を採用することができなくなる。

また、図１５に示す回路構成の代わりに、図２１に示すような配線抵抗体で分圧する回路構成も考えられる。しかし、配線抵抗体の単位面積あたりの抵抗値は、トランジスタのチャネル抵抗よりも低いため、トランジスタのチャネル抵抗と同等の抵抗を確保するためには、トランジスタのチャネル抵抗の占有面積より大きな占有面積を必要とする。

また、図１５に示す回路構成の代わりに、図２２に示すような通常のＭＯＳトランジスタに比べて極端に閾値電圧が小さい特殊なＭＯＳトランジスタを用いて、図２３に示す回路構成も考えられる。なお、図２２の横軸はＭＯＳトランジスタのゲートとソース間の電圧ＶＧＳを表し、縦軸はＭＯＳトランジスタのドレインとソース間に流れる電流Ｉｄｓ（ｌｏｇスケール）を表している。しかし、特殊なＭＯＳトランジスタを半導体装置に追加するには、新たな製造工程を追加する必要があり、製造コストを上昇させる問題がある。

そこで、本実施の形態に係る半導体装置では、上記の問題点を解決するために、図１に示す内部昇圧電源を有している。図１に示す内部昇圧電源は、内部電源電圧Ｖｐｐを発生する昇圧電源回路１と、基準電圧Ｖｒｅｆを発生し、昇圧電源回路１に供給する基準電圧発生回路２と、昇圧電源回路１からの発振起動信号ＲＥＮに基づいて判別信号／ＣＯＵＮＴを発生し、基準電圧発生回路２に供給するカウンタリセット回路７とで構成されている。

図２に、本実施の形態に係る基準電圧発生回路２の回路図を示す。図２に示すように、ＰＭＯＳトランジスタＱ１〜Ｑ３はソースが外部電源電圧Ｖｄｄに接続され、ゲートが共通に接続される。さらに、ＰＭＯＳトランジスタＱ１のドレインは自身及びＰＭＯＳトランジスタＱ２及びＱ３のゲートに接続される。

ＰＭＯＳトランジスタＱ３のドレインは、ＰＭＯＳトランジスタＱ１５のソースに接続され、ＰＭＯＳトランジスタＱ１５のドレインは、ゲートが接地されたＰＭＯＳトランジスタＱ７のソースに接続されている。さらに、ＰＭＯＳトランジスタＱ７のドレインは、ゲートが接地されたＰＭＯＳトランジスタＱ８のソースに接続され、ＰＭＯＳトランジスタＱ８のドレインも接地される。

さらに、判別信号／ＣＯＵＮＴがゲートに入力されるＰＭＯＳトランジスタＱ１６は、ソースが電源に接続され、ドレインがＮＭＯＳトランジスタＱ１７のドレインと接続される。ＮＭＯＳトランジスタＱ１７は、ゲートに判別信号／ＣＯＵＮＴが入力され、ソースが接地される。

また、ＰＭＯＳトランジスタＱ１６のドレインは、ＰＭＯＳトランジスタＱ１８及びＮＭＯＳトランジスタＱ１９のゲートと接続される。ＰＭＯＳトランジスタＱ１８は、ドレインがＮＭＯＳトランジスタＱ１９のドレインとＰＭＯＳトランジスタＱ１５のゲートに接続され、ソースがＰＭＯＳトランジスタＱ７のドレインと接続される。ＮＭＯＳトランジスタＱ１９のソースは接地される。

このように構成される基準電圧発生回路２は、判別信号／ＣＯＵＮＴに”Ｌ”が入力されると、ノードＮ１は接地電位にプルダウンされ、図１３に示した基準電圧発生回路２と同じ回路構成となる。そのため、図２に示す基準電圧発生回路２の基準電圧Ｖｒｅｆは、低電圧領域において外部電源電圧Ｖｄｄに漸近することになる。

一方、図２に示す基準電圧発生回路２は、判別信号／ＣＯＵＮＴに”Ｈ”が入力されると、ノードＮ１はノードＮ２の電位に等しくなる。これにより、外部電源電圧Ｖｄｄが、ＰＭＯＳトランジスタＱ７及びＱ８の閾値電圧Ｖthの２倍を超えない範囲範囲（Ｖｄｄ＜２Ｖｔｈ）において、ノードＮ２の電位がゲートに入力されるＰＭＯＳトランジスタＱ１５により、ノードＮ３の外部電源電圧Ｖｄｄ側の電流が制限されることになるので、基準電圧Ｖｒｅｆは外部電源電圧Ｖｄｄに漸近することなく、外部電源電圧Ｖｄｄより所定の電圧分だけ低い値を取ることになる。

なお、外部電源電圧Ｖｄｄが高電圧領域の場合、基準電圧Ｖｒｅｆは、判別信号／ＣＯＵＮＴの”Ｈ”，”Ｌ”の変化及び外部電源電圧Ｖｄｄの変化に関係なく一定値を取る。

本実施の形態に係る昇圧電源回路１は、図１４乃至図１８に示した内容と同じであるため詳細な説明は省略する。次に、本実施の形態に係るカウンタリセット回路７のブロック図を図３に示す。図３に示すカウンタリセット回路７は、計数信号発生回路８、計数回路９ａ，９ｂ、デコード回路１０とを備えている。

図４に、計数信号発生回路８の回路図を示す。同図に示すように、発振起動信号ＲＥＮをインバータＧ５の入力に受け、インバータＧ５の出力が、直列に接続された４段のインバータＧ６〜Ｇ９のうち、初段のインバータＧ６の入力に接続されるとともに、１段のインバータＧ１０の入力に接続される。

ＮＡＮＤゲートＧ１６は一方入力にインバータＧ９の出力を受け、他方入力にインバータＧ５の出力を受ける。ＮＡＮＤゲートＧ１７は一方入力にインバータＧ８の出力を受け、他方入力にインバータＧ１０の出力を受ける。そして、ＮＡＮＤゲートＧ１６の出力がインバータＧ１８を介して計数信号Ｌとして出力され、ＮＡＮＤゲートＧ１７の出力がインバータＧ１９を介して計数確定信号Ｔ（ストローブ信号ＳＴＲＢ）として出力される。

このような構成において、発振起動信号ＲＥＮの“Ｈ”，“Ｌ”変化に伴い、“Ｈ”，“Ｌ”が変化する計数信号Ｌ及び計数確定信号Ｔ（計数信号Ｌと計数確定信号Ｔとは信号値が反対の関係）が出力される。但し、計数信号Ｌと計数確定信号Ｔとの間には“Ｈ”，“Ｌ”変化に時間差が生じる。

計数信号Ｌは直列に接続された計数回路９ａ，９ｂの初段の計数回路９ａに入力され、計数回路９ａ，９ｂよりそれぞれ選択信号ＳＥＬ＜１＞，ＳＥＬ＜２＞が出力される。図５は図３で示した計数回路９ａ，９ｂの内部構成を示す回路図である。同図において、計数回路９ａ，９ｂは入力を入力信号Ｘ１で示し、出力を出力信号Ｘ２で示している。入力信号反転信号バーＸ１は入力信号Ｘ１を（図示しない）インバータ等で反転させて得られる信号を意味する。

インバータＧ２２及びスイッチドインバータＧ２３によりループを構成し、インバータＧ２２の入力にトランスファゲートＧ２１が設けられる。トランスファゲートＧ２１は入力信号Ｘ１が“Ｌ”（入力反転信号バーＸ１が“Ｈ”）のとき導通状態となる。インバータＧ２２の出力はトランスファゲートＧ２４を介してインバータＧ２５の入力に接続される。

トランスファゲートＧ２４は入力信号Ｘ１が“Ｈ”（入力反転信号バーＸ１が“Ｌ”）のとき導通状態となる。インバータＧ２５はスイッチドインバータＧ２６とループを構成し、インバータＧ２５の出力がインバータＧ２７及びＧ２８を介して出力信号Ｘ２として出力される。また、インバータＧ２７の出力がトランスファゲートＧ２１を介してインバータＧ２２の入力に接続される。

スイッチドインバータＧ２３は入力信号Ｘ１が“Ｌ”（入力反転信号バーＸ１が“Ｈ”）のとき動作状態となり、スイッチドインバータＧ２６は入力信号Ｘ１が“Ｈ”（入力反転信号バーＸ１が“Ｌ”）のとき動作状態となる。

このような構成において、計数回路９ａ（９ｂ）は、入力信号Ｘ１の“Ｌ”，“Ｈ”変化が２回行われると出力信号Ｘ２が“Ｌ”，“Ｈ”変化が１回発生する。

次に、デコード回路１０は選択信号ＳＥＬ＜１＞，ＳＥＬ＜２＞及びストローブ信号ＳＴＲＢを共通に受け、判別信号／ＣＯＵＮＴを出力する。

図６は図３で示したデコード回路１０の内部構成を示す回路図である。同図に示すように、ＮＡＮＤゲートＧ３１は一方入力に選択信号ＳＥＬ＜２＞を受け、他方入力に選択信号ＳＥＬ＜１＞を受ける。インバータＧ３２の入力はストローブ信号ＳＴＲＢを受ける。ＮＯＲゲートＧ３３は一方入力にＮＡＮＤゲートＧ３１の出力信号を受け、他方入力にインバータＧ３２の出力信号を受ける。このＮＯＲゲートＧ３３の出力が判別信号／ＣＯＵＮＴとなる。

よって、判別信号／ＣＯＵＮＴは、選択信号ＳＥＬ＜１＞が“Ｈ”、ＳＥＬ＜２＞が“Ｈ”、ストローブ信号ＳＴＲＢが“Ｈ”のときに“Ｈ”となり、それ以外のときは“Ｌ”となる。

このようにカウンタリセット回路７は、発振起動信号ＲＥＮが入力されることにより、分圧電圧ＳＩＧが基準電圧Ｖｒｅｆを超えた回数が計数されることになる。本実施の形態に係るカウンタリセット回路７では、計数回路９ａ，９ｂを２つ設けているため、外部電源投入後、２の２乗＝４回”Ｈ”の発振起動信号ＲＥＮを計数した時点で、判別信号／ＣＯＵＮＴが”Ｌ”から”Ｈ”に遷移する。

図７（ａ）〜（ｃ）に、本実施の形態に係る内部昇圧電源の外部電源投入後からの駆動波形を示す。なお、図７（ａ）では、内部電源電圧Ｖｐｐ、外部電源電圧Ｖｄｄ及び基準電圧Ｖｒｅｆの波形を、図７（ｂ）では、判別信号／ＣＯＵＮＴの波形を、図７（ｃ）では、発振起動信号ＲＥＮの波形をそれぞれ示している。

まず、外部電源を投入すると、外部電源電圧Ｖｄｄは所定の値まで急速に立ち上がる。図７（ａ）では、外部電源投入から約１１０μｓｅｃで所定の外部電源電圧Ｖｄｄを得ている。外部電源投入直後、判別信号／ＣＯＵＮＴは”Ｌ”であり、基準電圧Ｖｒｅｆは外部電源電圧Ｖｄｄに漸近するよう増加する。それに伴い昇圧電源回路１が駆動することにより内部電源電圧Ｖｐｐが発生する。上述したように、昇圧電源回路１では、内部電源電圧Ｖｐｐを分圧した分圧電圧ＳＩＧが基準電圧Ｖｒｅｆと比較され、発振起動信号ＲＥＮが出力される。図７（ｃ）では、約１２５μｓｅｃの時点で分圧電圧ＳＩＧが基準電圧Ｖｒｅｆを下回り、”Ｈ”の発振起動信号ＲＥＮが出力されている。

”Ｈ”の発振起動信号ＲＥＮが４回発生した約１８０μｓｅｃ時点で、図７（ｂ）に示すように判別信号／ＣＯＵＮＴは”Ｈ”に遷移する。判別信号／ＣＯＵＮＴが”Ｈ”に遷移すると、上述したように基準電圧発生回路２は、基準電圧Ｖｒｅｆが外部電源電圧Ｖｄｄに漸近しないように制御する。

このように、カウンタリセット回路７は、外部電源投入後から数百μｓｅｃ〜数十ｍｓｅｃのオーダーの時間を計測することができ、内部昇圧電源が立ち上がり段階（外部電源投入後から数百μｓｅｃ〜数十ｍｓｅｃまでの期間）と立ち上がり後の段階とを判別信号／ＣＯＵＮＴで容易に峻別することができる。

本実施の形態に係る内部昇圧電源は、このカウンタリセット回路７を利用して、外部電源投入直後（内部昇圧電源が立ち上がり段階）と、所定期間経過後（立ち上がり後の段階）とで、外部電源電圧Ｖｄｄに対する基準電圧Ｖｒｅｆの特性を制御している。

上述したように、図２に示す基準電圧発生回路２は、判別信号／ＣＯＵＮＴに”Ｌ”が入力される外部電源投入直後（内部昇圧電源が立ち上がり段階）において、図１３に示した基準電圧発生回路２と同じ回路構成となるので、図８に示すように基準電圧Ｖｒｅｆが低電圧領域において外部電源電圧Ｖｄｄに漸近する。

なお、外部電源電圧Ｖｄｄの低電圧領域において、基準電圧Ｖｒｅｆが外部電源電圧Ｖｄｄに漸近すれば、分圧電圧ＳＩＧが基準電圧Ｖｒｅｆを超えることはできず、昇圧チャージポンプ５が連続動作することになり消費電流Ｉｓｂが増大する。外部電源電圧Ｖｄｄの低電圧領域において、消費電流Ｉｓｂが増大する様子を図９に示す。なお、図９の横軸は外部電源電圧Ｖｄｄを、縦軸は消費電流Ｉｓｂ（ｌｏｇスケール）を表している。

一方、図２に示す基準電圧発生回路２は、判別信号／ＣＯＵＮＴに”Ｈ”が入力される所定期間経過後（立ち上がり後の段階）において、ＰＭＯＳトランジスタＱ１５が、ノードＮ３の外部電源電圧Ｖｄｄ側の電流を制限するので、図１０に示すような基準電圧Ｖｒｅｆは外部電源電圧Ｖｄｄに漸近することなく、外部電源電圧Ｖｄｄより所定の電圧分だけ低い値を取ることになる。

外部電源電圧Ｖｄｄの低電圧領域において、基準電圧Ｖｒｅｆが外部電源電圧Ｖｄｄに漸近せず、外部電源電圧Ｖｄｄより所定の電圧分だけ低い値を取ることで、分圧電圧ＳＩＧが基準電圧Ｖｒｅｆを超えることができ、昇圧チャージポンプ５を間欠的に動作させる。これにより、本実施の形態に係る半導体装置では、消費電流Ｉｓｂを低く抑えることができる。外部電源電圧Ｖｄｄの低電圧領域において、消費電流Ｉｓｂが低く抑えられる様子を図１１に示す。なお、図１１の横軸は外部電源電圧Ｖｄｄを、縦軸は消費電流Ｉｓｂ（ｌｏｇスケール）を表している。

上述したように、外部電源電圧Ｖｄｄが供給される半導体装置において、通常動作電源電圧範囲が外部電源電圧Ｖｄｄの高電圧領域に設定されている場合に、消費電流を低減するために、半導体装置を通常動作電源電圧範囲より低い外部電源電圧Ｖｄｄで駆動させる外部仕様が要求されることがある。この場合に、図１２に示す内部昇圧電源を、外部電源電圧Ｖｄｄの低電圧領域で駆動すると、常に昇圧チャージポンプ５が連続動作することになり消費電流が増大し、外部電源電圧Ｖｄｄを低くして消費電流を低く抑える仕様を満たせなかった。

しかし、本実施の形態に係る半導体装置では、図１に示す内部昇圧電源を備えており、当該内部昇圧電源を外部電源電圧Ｖｄｄの低電圧領域で駆動すると、所定期間経過後、基準電圧Ｖｒｅｆを外部電源電圧Ｖｄｄに漸近しないように制御して、昇圧チャージポンプ５を間欠的に動作させることで消費電流Ｉｓｂを低減している。そのため、本実施の形態に係る半導体装置では、外部電源電圧Ｖｄｄを低くして消費電流を低く抑える仕様を満たすことが可能となる。

なお、本実施の形態に係る半導体装置では、外部電源投入直後においては基準電圧Ｖｒｅｆを外部電源電圧Ｖｄｄに漸近させ、図１２に示す内部昇圧電源と同様の駆動を行っている。そのため、本実施の形態に係る半導体装置では、内部昇圧電源の起動が遅くなる弊害も生じることはない。つまり、本実施の形態に係る半導体装置では、電源投入後から半導体装置が正常動作可能になるまでの時間が長くかかることはない。

以上のように、本実施の形態に係る半導体装置では、カウンタリセット回路７を設け、外部電源投入直後と所定期間経過後とで基準電圧Ｖｒｅｆの外部電源電圧Ｖｄｄに対する特性を変化させることにより、外部電源電圧Ｖｄｄを通常動作電源電圧範囲より低い電圧で駆動させて消費電流を低減させる外部仕様を満たすことができる。また、本実施の形態に係る半導体装置では、消費電流を低減させるために、チャージポンプの段数を増やすことも、特殊なＭＯＳトランジスタを設ける必要もなく、製造コストを上昇させることもない。

上記では、外部電源投入直後と所定期間経過後とで基準電圧Ｖｒｅｆの特性を変化させることを中心に説明した。しかし、本実施の形態に係る内部昇圧電源は、図１４に示すように、内部電源電圧Ｖｐｐを昇圧検出回路３にフィードバックさせ、基準電圧Ｖｒｅｆと比較して昇圧チャージポンプ５を間欠動作させることで、内部電源電圧Ｖｐｐの設定値を維持するように制御されている。そのため、基準電圧Ｖｒｅｆの外部電源電圧Ｖｄｄに対する特性を変化させることは、内部電源電圧Ｖｐｐの設定値の外部電源電圧Ｖｄｄに対する特性を変化させることになる。そこで、以下の説明では、本実施の形態に係る半導体装置について、内部電源電圧Ｖｐｐの設定値の外部電源電圧Ｖｄｄに対する特性を変化させることを中心に行う。

図２に示す基準電圧発生回路２は、判別信号／ＣＯＵＮＴに”Ｌ”が入力される外部電源投入直後（内部昇圧電源が立ち上がり段階）において、図８に示すように基準電圧Ｖｒｅｆは、低電圧領域において外部電源電圧Ｖｄｄに漸近する。本実施の形態に係る昇圧チャージポンプ５では、容量素子（キャパシタＣ１〜Ｃ３）の容量結合により、プラス極（Ｃ１Ｂ〜Ｃ３Ｂ）を昇圧する構成であるから、最大で外部電源電圧Ｖｄｄの２倍までしか昇圧することができない。つまり、外部電源投入直後、内部電源電圧Ｖｐｐの設定値は、最大で外部電源電圧Ｖｄｄの２倍としている。

ただ、実際の昇圧チャージポンプ５では、配線に伴う寄生容量をゼロにすることができないことから、容量結合比率が８５％〜９５％程度、少なくとも８０％以上となることが経験的に分かっている。そのため、外部電源電圧Ｖｄｄの低電圧領域において、基準電圧Ｖｒｅｆが外部電源電圧Ｖｄｄに漸近すれば、内部電源電圧Ｖｐｐの設定値は、少なくとも外部電源電圧Ｖｄｄの１．８倍から２倍の値に漸近することになる。逆に考えると、本実施の形態に係る半導体装置では、外部電源投入直後において、内部電源電圧Ｖｐｐの設定値が、少なくとも外部電源電圧Ｖｄｄの１．８倍から２倍の値に漸近するように、基準電圧Ｖｒｅｆを制御することになる。

一方、図２に示す基準電圧発生回路２は、判別信号／ＣＯＵＮＴに”Ｈ”が入力される所定期間経過後（立ち上がり後の段階）において、図１０に示すような基準電圧Ｖｒｅｆは外部電源電圧Ｖｄｄに漸近することなく、外部電源電圧Ｖｄｄより所定の電圧分だけ低い値を取ることになる。つまり、外部電源電圧Ｖｄｄの低電圧領域において、基準電圧Ｖｒｅｆが外部電源電圧Ｖｄｄに漸近しなければ、内部電源電圧Ｖｐｐの設定値は、外部電源電圧Ｖｄｄの１．８倍より小さい値を取ることになる。逆に考えると、本実施の形態に係る半導体装置では、所定期間経過後において、内部電源電圧Ｖｐｐの設定値が、外部電源電圧Ｖｄｄの１倍から１．８倍の値になるように、基準電圧Ｖｒｅｆを制御することになる。

なお、外部電源電圧Ｖｄｄの高電圧領域おいて、内部電源電圧Ｖｐｐの設定値は、基準電圧Ｖｒｅｆが図８及び図１０に示すように一定値となるため、所定の一定値を取ることになる。また、外部電源電圧Ｖｄｄの高電圧領域おいて、内部電源電圧Ｖｐｐの設定値は、外部電源投入直後も所定期間経過後も同じ一定値を取ることになる。

本発明の実施の形態に係る半導体装置の内部昇圧電源のブロック図である。本発明の実施の形態に係る基準電圧発生回路の回路図である。本発明の実施の形態に係るカウンタリセット回路のブロック図である。本発明の実施の形態に係る計数信号発生回路の回路図である。本発明の実施の形態に係る計数回路の回路図である。本発明の実施の形態に係るデコード回路の回路図である。本発明の実施の形態に係る半導体装置の駆動波形図である。本発明の実施の形態に係る半導体装置の基準電圧Ｖｒｅｆ及び内部電源電圧Ｖｐｐの外部電源電圧Ｖｄｄに対する変化を示す図である。本発明の実施の形態に係る半導体装置の消費電流の外部電源電圧Ｖｄｄに対する変化を示す図である。本発明の実施の形態に係る半導体装置の基準電圧Ｖｒｅｆ及び内部電源電圧Ｖｐｐの外部電源電圧Ｖｄｄに対する変化を示す図である。本発明の実施の形態に係る半導体装置の消費電流の外部電源電圧Ｖｄｄに対する変化を示す図である。本発明の前提となる半導体装置の内部昇圧電源のブロック図である。本発明の前提となる基準電圧発生回路の回路図である。本発明の前提となる昇圧電源回路のブロック図である。本発明の前提となる昇圧検出回路の回路図である。外部電源電圧Ｖｄｄ及び発振起動信号ＲＥＮの時間変化を示す波形図である。本発明の前提となる発振回路の回路図である。本発明の前提となる昇圧チャージポンプの回路図である。本発明の前提となる半導体装置の基準電圧Ｖｒｅｆ及び内部電源電圧Ｖｐｐの外部電源電圧Ｖｄｄに対する変化を示す図である。本発明の前提となる半導体装置の消費電流の外部電源電圧Ｖｄｄに対する変化を示す図である。本発明の前提となる昇圧検出回路の回路図である。本発明の前提となる特殊なＭＯＳトランジスタを説明する図である。本発明の前提となる昇圧検出回路の回路図である。

符号の説明

１昇圧電源回路、２基準電圧発生回路、３昇圧検出回路、４発振回路、５昇圧チャージポンプ、６チャージポンプ駆動信号発生回路、７カウンタリセット回路、８計数信号発生回路、９ａ，９ｂ計数回路、１０デコード回路。

Claims

外部より供給される外部電源電圧よりも高い電圧の内部電源電圧を、前記外部電源電圧を昇圧駆動し、基準電圧と比較することによって発生させる、単数段の容量素子からなるチャージポンプを有する昇圧電源回路と、
前記昇圧電源回路が前記昇圧駆動を行う際に発生する発振起動信号に基づいて、外部電源投入直後と所定期間経過後とを判別する判別信号を発生するカウンタリセット回路と、
前記カウンタリセット回路からの前記判別信号に基づいて、前記外部電源投入直後と前記所定期間経過後とで、前記昇圧電源回路に供給する前記基準電圧を変化させる基準電圧発生回路とを備える半導体装置。
請求項１に記載の半導体装置であって、
前記外部電源電圧が所定の値より低い低電圧領域の範囲内の場合においては、
前記外部電源投入直後の前記基準電圧が、前記外部電源電圧に漸近し、前記所定期間経過後の前記基準電圧が、前記外部電源電圧より所定の電圧分だけ低い値を取り、
前記外部電源電圧が所定の値より高い高電圧領域の範囲内の場合においては、
前記外部電源投入直後の前記基準電圧が、前記外部電源電圧に依存しない第１の一定値を取り、前記所定期間経過後の前記基準電圧が、前記外部電源電圧に依存しない第２の一定値を取ることを特徴とする半導体装置。