KR970017680A - 반도체 메모리 장치 - Google Patents

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Abstract

메모리 셀 어레기(1), 상기 메모리 셀의 판독 전용 메모리 셀중 선택된 것의 전압을 감지하는 감지 증폭기(2), 더미 메모리 셀 어레이의 출력에서 전압을 감지하는 기준 전압 발생 회로(4) 및 상기 감지 증폭기의 감지 전압(Vs)와 기준 전압 발생 회로의 기준 전압(VREF)을 비교하는 비교기(5)를 포함하는 바도체 메모리 장치에서, 바이어스 회로(5)는 전인 단자로부터 감지 증폭기의 출력으로 바이어스 전류(IB1)를 공급하고 또한 전원 단자로부터 기준 전압 발생회로의 출력으로 바이어스 전류(IB2)를 공급한다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 따른 ROM 형 반도체 메모리 장치의 실시예를 설명하는 회로도,
제11도는 제6도의 장치의 판독 동작을 나타내는 타이밍 다이아그램.

Claims (12)

  1. 반도체 메모리 장치에 있어서, 제1및 제2전원 공급 수단(VCC,GND); 상기 전원 공급 수단에 결합되어 있으며 제1판독 전용 메모리 셀(M11,M12,…)을 포함하는 메모리 셀 어레이(1); 상기 제1전원 공급 수단과 상기 메모리 셀 어레이의 출력(SC) 사이에 접속되며 제1노드(Ns)에서의 감지 전압(Vs)을 발생하기 위해 메모리 셀 어레이에서의 전압을 감지하는 감지 증폭기(2); 정상적으로 턴온되는 제2판독 전용 메모리 셀을 포함하며 상기 제2전원 공급 수단에 접속되어 있는 제1더미 메모리 셀 어레이(3); 상기 제1전원 공급 수단과 상기 제1더미 메모리 셀 어레이의 출력 사이에 접속되며 제2노드(NR)에서의 기준 전암(VREF)를 발생하기 위해 상기 제1더미 메모리 셀 어레이의 출력에서의 전압을 감지하는 기준 전압 발생회로(4); 상기 제1전원 공급 수단과 상기 제1노드 사이 및 상기 제1전원 공급 수단과 상기 제2노드 사이에 접속되어 있으며 상기 제1전원 공급 수단으로부터 상기 제1노드로 제1바이어스 전류(IB1)를 공급하며 상기 제1전원 공급 수단으로부터 상기 제2노드로 제2바이어스 전류(IB2)를 공급하는 바이어스 회로(5); 및 상기 감지 증폭기 및 상기 기준 전압 발생 회로에 접속되며 감지 전압과 기준 전압을 비교하여 출력 신호를 발생하는 비교기(5)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 감지 증폭기는 상기 제1전원 공급 단자에 접속된 소스와 사이 제1노드에 접속된 게이트, 및 상기 제1노드에 접속된 드레인을 갖는 제1도전형인 제1인핸스먼트형 MOS 트랜지스터(QS1); 상기 제1노드와 상기 메모리 셀 어레이의 출력 사이에 접속되며 상기 제1도전형과 반대의 제2도전형인 제2인핸스먼트형 MOS 트랜지스터(QS2); 및 상기 제2인핸스먼트형 MOS 트랜지스터의 소스와 게이트 사이에 접속된 제인버터(INVS);를 포함하며, 상기 기준 전압 발생 회로는 상기 제1전원 공급 수단에 접속된 소스와 상기 제2노드에 접속된 게이트 및 상기 제2노드에 접속된 드레인을 갖는 상기 제1도전형인 제3인핸스먼트형 MOS 트랜지스터(QR1); 상기 제2노드와 상기 더미 메모리 셀 어레이의 출력 사이에 접속된 상기 제2도전형인 제4인핸스먼트형 MOS 트랜지스터(QR2); 및 상기 제4인핸스먼트형 MOS 트랜지스터의 소스와 게이트 사이에 접속된 제2인버터(INVR)를; 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 바이어스 회로는 상기 제1전원 공급 수단과 상기 제1노드 사이에 접속된 제1도전형인 제1인핸스먼트형 MOS 트랜지스터(QB1); 상기 제1전원 공급 수단과 상기 제2노드 사이에 접속된 제1도전형인 제2인핸스먼트형 MOS 트랜지스터(QB2); 상기 제1전원 공급 수단과 제3노드 사이에 접속된 제1도전형인 제3인핸스먼트형 MOS 트랜지스터(QB3); 및 상기 제3노드와 상기 제2전원 공급 수단 사이에 접속된 제2더미 메모리 셀 오레이(MB1,MB2,…,MBK,MB1′,MB2′,…,MBK′);를 포함하며, 상기 제3노드는 상기 제1, 제2 및 제3인앤스먼트형 MOS 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제2더미 메모리 셀 어레이는 인핸스먼트형으로 되어 있는 더미셀을 포함하며 그 게이트는 상기 제2전원 공급 수단에 접속되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 제2더미 메모리 셀 어레이는 공핍형으로 되어 있는 더미 셀을 포함하며 그 게이트는 기준 전압 발생 회로(QB4,QB5,QB6)에 접속되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 제2더미 메모리 셀 어레이는 게이트가 상기 제2전원 공급 수단에 접속되어 있는 인핸스먼트형의 더미 셀 및 게이트가 정전압 발생 회로(QB4,QB5,QB6)에 접속되어 있는 공핍형의 더미 셀을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 반도체 메모리 장치에 있어서, 제1 및 제2전원 공급 수단(VCC,GND); 상기 전원 공급 수단에 결합되어 있으며 제1판독 전용 메모리 셀(M11,M12,…)을 포함하는 메모리 셀 어레이(1) , 상기 제1전원 공급 수단과 상기 메모리 셀 어레이의 출력(SC) 사이에 접속되며 제1노드(Ns)에서의 감지 전압(Vs)을 발생하기 위해 메모리인 어레이에서의 전압을 감지하는 감지 증폭기(2); 정상적으로 턴온되는 제2판독 전용 메모리 셀을 포함하며 상기 제2전원 공급 수단에 접속되어 있는 제1더미 메모리 셀 어레이(3) 상기 제1전원 공급 수단과 상기 제1더미 메모리 셀 어레이의 출력 사이에 접속되며 제2노드(NR)에서의 기준 전압(VREF)를 발생하기 위해 상기 제1더미 메모리 셀 어레이의 출력에서의 전압을 감지하는 기준 전압 발생회로(4); 상기 제1전원 공급 수단과 상기 제1노드 사이에 접속되어 있으며 상기 제1전원 공급 수단으로부터 상기 제1노드로 제1바이어스 전류(IB1)를 공급하는 바이어스 회로(5); 및 상기 감지 증폭기 및 상기 기준 전압 발생 회로에 접속되며 감지 전압과 기준 전압을 비교하여 출력 신호를 발생하는 비교기(5)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 감지 증폭기는 상기 제1전원 공급 단자에 접속된 소스와 상기 제1노드에 접속된 게이트, 및 상기 제1노드에 접속된 드레인을 갖는 제1도전형인 제1인핸스먼트형 MOS 트랜지스터(QS1); 상기 제1노드와 상기 메모리 셀 어레이의 출력 사이에 접속되며 상기 제1도전형과 반대의 제2도전형인 제2인핸스먼트형 MOS 트랜지스터(QS2)및 상기 제2인핸스먼트형 MOS 트랜지스터의 소스와 게이트 사이에 접속된 제 인버터(INVs)를; 포함하며, 상기 기준 전압 발생 회로는 상기 제1전원 공급 수단에 접속된 소스와 상기 제2노드에 접속된 게이트 및 상기 제2노드에 접속된 드레인을 갖는 상기 제1도전형인 제3인핸스먼트형 MOS 트랜지스터(QR1); 상기 제2노드와 상기 더미 메모리 셀 어레이의 출력 사이에 접속된 상기 제2도전형인 제4인핸스먼트형 MOS 트랜지스터(QR2) 및 상기 제4인핸스먼트형 MOS 트랜지스터의 소스와 게이트 사이에 접속된 제2인버터(INVR)를; 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 바이어스 회로는 상기 제1전원 공급 수단과 상기 제1노드 사이에 접속된 제1도전형인 제1인핸스먼트형 MQS 트랜지스터(QB1); 상기 제1전원 공급 수단과 제3노드 사이에 접속된 상기 제1도전형인 제2인핸스먼트형 MOS트랜지스터(QB3); 및 상기 제3노드와 상기 제2전원 공급 수단 사이에 접속된 제2더미 메모리 셀 어레이(MB1,MB2,…,MBK,MB1′,MB2′,…,M|BK′)를; 포함하며, 상기 제3노드는 상기 제1및 제2인핸스먼형 MOS 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제2더미 메모리 셀 어레이는 인핸스먼트형으로 되어 있는 더미 셀을 포함하며 그 게이트는 상기 제2전원 공급 수단에 접속되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 제2더미 메모러 셀 어레이는 공핍형으로 되어 있는 더미 셀을 포함하며 그 게이트는 기준 전압 발생 회로(QB4,QB5,QB6)에 접속되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 제2더미 메모리 셀 어레이는 게이트가 상기 제2전원 공급 수단에 접속되어 있는 인핸스먼트형의 더미 셀; 및 게이트가 정전압 발생 회로(QB4,QB5,QB6)에 접속되어 있는 공핍형의 더미 셀을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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