TWI269308B - Semiconductor memory - Google Patents

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TWI269308B
TWI269308B TW094121599A TW94121599A TWI269308B TW I269308 B TWI269308 B TW I269308B TW 094121599 A TW094121599 A TW 094121599A TW 94121599 A TW94121599 A TW 94121599A TW I269308 B TWI269308 B TW I269308B
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Description

1269308 九、發明說明： L考务明所屬技系好領】 發明領域 本發明有關於-種具有虛擬位元線的半導體記憶體。 5 【先前技^T】 、 發明背景 在一個形成於一個半導體記憶體中之記憶體細胞陣列 (真實記憶體細胞陣列）内之元件或者導線的密度是比被設 置於该s己憶體細胞陣列外部之週邊電路的那個更高。根據 10這個理由，在該記憶體細胞陣列與該週邊電路之周圍部份 的邊界處，該等元件或者導線的密度（一致性）明顯地改 變。由於在密度上的差異，該周圍部份是易於受到在是為 半導體記憶體之其中一個製程之微影處理中的暈影 (halation)所影響。由於該暈影，在該周圍部份中之記憶體 15細胞或者導線的形狀是與在該記憶體細胞陣列中之記憶體 細胞或者導線的形狀不同。在形狀上的差異引致短路故障 或者迅急故障（snap failure)，藉此降低該半導體記憶體的 產量。 通常，在半導體記憶體中，為了防止在該周圍部份中 2〇之元件形狀因暈影而起的敗壞，一個虛擬記憶體細胞陣列 疋形成於該記憶體細胞陣列的周圍部份。該虛擬記憶體細 胞陣列具有與該真實記憶體細胞陣列之結構相同的結構並 且包括虛擬記憶體細胞、一條虛擬字線、與一條虛擬位元 線。該等虛擬記憶體細胞是為虛擬的而且不儲存寫入資 5 12693〇8 料。根據這個理由，典型地，該虛擬字線與該虛擬位元線 是連接到一個預先充電電壓，其是為一條位元線的桿準 壓。 在曰本未審查專利申請案公告第2000-339979號案 中，一種具有虛擬記憶體細胞的實際上接地非揮發性半導 體°己憶體是被揭露。在該半導體記憶體中，一條連接到每 個虛擬記憶體細胞的虛擬位元線經由一個電晶體來暫時地 接收一個負電壓俾可增加該虛擬記憶體細胞的臨界電壓。 a 象此，一個與該虛擬記憶體細胞相鄰之真實記憶體細胞的 %取邊界是被防止被降低。然而，在該虛擬記憶體細胞的 界電壓被增加之後，該虛擬位元線變成處於懸浮狀態。 ir、持續處於懸浮狀態一段長時間的位元線會根據在一條 相鄰之導線之電壓上的改變來改變（串擾）。根據這個理 由’故障會因該串擾而發生。 在曰本專利番查專利申請案公告第10—144889號案 中，一種DRAM是被揭露，在該DRAM中，用於把被固定 到一個預先充電電壓之虛擬位元線連接到虛擬記憶體細胞 的接點未被形成。在該DRAM中，該等虛擬位元線是被防 止被連接到該等真實記憶體細胞的電容器來經由該等虛擬 2〇 記憶體細胞的電容器被電氣地短路，藉此防止茂漏故障。 然而，該等虛擬記憶體細胞是被基本地形成俾可防止該暈 影。根據這個理由，如果該等虛擬記憶體細胞之圖案的形 狀改變的話，對暈影的效果會被降低。 在該半導體記憶體中，像DRAM或其類似般，是有很 6 1269308 夕丨月况為σ亥專虛擬位元線是被固定到該預先充電電壓， 即，透過它們資料被輸出/輸入之真實位元線的重置電壓。 另方面，由於微細元件結構，在相鄰之導線之間的距離 及在該等導線與該等元件之間的距離是傾向於微小。根據 5 乂個理由，在該等虛擬位元線與其他導線之間或者在該等 、虛擬位元線與該等元件（電㈣）之間，紐障會容易發 生此外，由於微細元件結構，縱使該半導體的製造條件 φ 稍微改變，這類型之賴故障的原因（故障地點）會改變。 根據k個理由，產生在該等虛擬位元線之茂漏故障的原因 10在整批晶圓之間會改變或者會根據在晶圓中之半導體記憶 體晶片的位置而改變以及會在製造整批之間改變。 忒洩漏故障增加待機電流而因此降低產量。特別地， 该待機電流的規格對被安裝在由電池供以電力之手持式終 端裝置的半導體s己憶體是更嚴格。在如此的半導體記憶體 15中，由於在待機電流上的增加，產量會被明顯地降低。 鲁 【考务明内】 發明概要 本發明之目的是為提供一種能夠降低由虛擬位元線所 扣弓I致之待機電流及能夠提升產量的半導體記憶體。 ^根據本發明之第-特徵，一種半導體記憶體包括保持 寫入貝料的真貫記憶體細胞及不保持寫入資料的虛擬記憶 體細胞。虛擬位元線是連接到該等虛擬記憶體細胞。一個 貞電壓產生ϋ根據-個外部供應電壓來產生—個負電壓， 其是在該半導體記憶體的内部電路中被使用。被供應有該 7 1269308 .θ々包路元件疋被形成與該等虛擬位元線相鄰。該等 :擬位讀是㈣_條連接導線來直接連接至—條被供應 > :iC的負電壓線。例如，當判斷被連接到該尊真實 5 、豆:胞的真貫位兀線是因在半導體記憶體之製造條件 …文又而易於連接到相鄰之電路元件來電氣地短路時， 〔等虛擬位兀線亦是易於連接到相鄰的電路元件來電氣地 根據本發明的第_特徵，縱使當該等虛擬位元線是 •、彳目㈣電路元件來電氣地短路m能夠被防止 等=線與該等電路元件之間。由於軸 忒負包壓產生器能夠被防止不必要地運作，藉 =止待機電流增加。結果’該半導體記憶體的產量“ 被長：升。 ;在本發明之第-特徵的半導體記憶體中，最好的是， 立只負電壓產生益所產生的負電壓是為形成於該等虛擬記 15 fe'體細胞中之每一者中之虛擬電晶體的基體電壓。當判斷 • 賴㈣等真實記憶體細胞的真實位元線是易於連接至構 成A等真貫兄憶體細胞之電晶體的基體來電氣地短路時， =虛擬位元線亦是易於連接至該等虛擬電晶體的基體來 二地短路。根據以上所述的結構，縱使當該等虛擬位元 0線疋連接至該等虛擬電晶體的基體來電氣地短路時，茂漏 能夠被防止發生在該等虛擬位元線與該等虛擬電晶體的基 體之間。結果，待機電流能夠被防止增加而因此該半導體 記憶體的產量能夠被提升。 在本發明之第一特徵的半導體記憶體中，最好的是， 1269308 5
10 15
由該負電壓產生器所產生的負電壓以_個重置電壓，立 是被=到真實字線俾可_形成於該等真實記憶體細胞 内的真貫電㈣。當判斷該等真實位域 等真實字線來電氣地短路時，鱗纽位元線亦是 接至該等真實字線來電氣地鱗。根據以切述的籌， 縱使當料麵位元、岐軸域等真實字線來電_短 路時，㈣_伽止發生在料虛巍元線與該等真者 字線之間。特別地，由於戶斤右吉每a 、貝 s ^ ^ ^ ^ r- 、斤有真貝子線在待機期間被保持 至该重置電壓，在該铸體記《的電源開啟期間，該重 置電壓是被供應一段長時間。結果，該待機電流能夠被防 止增加而因此該半導體記憶體的產量能夠被提升。 根據本發明的第二特徵，一種半導體記憶體包括保持 寫入貧料的真實記憶體細胞衫保持寫人⑽的虛擬記憶 體細胞。虛擬位元線是連接至該等虛擬記憶體細胞。數個 内部電壓產生雜據外部供應電壓來產生在料導體記憶 體之内部電路巾被制之數種類型的㈣電壓。被供應有 該等内部電壓的電路元件是形成與料虛擬位元線相鄰。 -個連接歧電路㈣等虛難元線連接至數條内部電壓 線中之任-者’該數條内部電壓線是分別被供應有該等内 部電壓。根據本發明的第二特徵，該等虛擬位元線能夠被 連接至該等把内部電壓供應至該等電路元件的内部電壓 線，其是易於連接至該等虛擬位元線來電氣地短路。該連 接的改變能夠針對每個半導體記憶體來被完成。因此，即 使在該料於電氣地短路的電路元件是因在半導體記憶體 20 1269308 之製造條件上之改變而被改變成其他電路元件時，該等虛 挺位元線此夠根據該改變來輕易地連接至額外的内部電壓 線。結果’即使當主要故障種類是因該製造條件的改變而 被改變時，該待機電流能夠被防止增加而因此該半導體記 5 憶體的產量能夠被提升。 在本發明之第二特徵的半導體記憶體中，最好的是， 該連接設定電路具有一個程式規劃電路及一個開關電路。 在3亥私式規劃電路中，表示要連接至該虛擬位元線之内部 電壓線的資訊可以被事先程式規劃。該開關電路會根據該 10 程式規劃電路的程式規劃狀態來把該等虛擬位元線連接至 該等内部電壓線中之任一者。藉由設置該程式規劃電路， 在該半導體記憶體的製程中，表示該等内部電壓線的資訊 能夠被輕易地程式規劃。 在本發明之第二特徵的半導體記憶體中，最好的是， 15 該程式規劃電路具有一個具有熔絲的熔絲電路並且輸出一 個處於一個預定邏輯位準的訊號，在該熔絲電路中，資訊 是根據被燒斷或者未被燒斷狀態來被程式規劃。該開關電 路會根據該邏輯位準來連接至該等内部電壓線中之任一 者。藉由以熔絲構築該程式規劃電路，在該半導體記憶體 20 的製程中，表示該等内部電壓線的資訊能夠藉由使用現存 的設備來被程式規劃。根據這個理由，根據以上所述的結 構，在半導體記憶體之成本上的增加能夠被防止。 在本發明之第二特徵的半導體記憶體中，最好的是， 一個命令解碼器把一個外部命令解碼。當由該命令解竭器 10 1269308 解碼的外部命令是為一個連接設定命令時，不管該程式規 劃電路的程式規劃狀態，該開關電路會根據一個由該連接 設定命令所表示的連接規格來把該等虛擬位元線連接至該 專内部電壓線中之任一者。根據這個理由，不管程式規劃 5 狀態，在程式規劃之前和之後，該等虛擬位元線能夠連接 至一條任意内部電壓線。例如，藉由在程式規劃之前使用 該命令解碼器，是能夠評估該程式規劃電路應該如何被程 式規劃。藉由在程式規劃之後使用該命令解碼器，在其内 之故障是在製造之後被偵測之半導體記憶體的故障原因能 10夠被詳細地評估。 例如，當接收開放給半導體記憶體之使用者之數種類 型之運作命令的預定組合時，該命令解碼器識別該連接設 疋命令。或者，當接收一個不是開放給使用者的測試命令 時，該命令解碼器識別該連接設定命令。該連接規袼是由， 15例如，與該連接設定命令一起被供應之一個外部位址訊號 與一個外部資料訊號中之至少一者來決定。 在本發明之第二特徵的半導體記憶體中，最好的是， 該連接設定電路是由一個形成於一個半導體基體上俾對應 於一個要被使用於半導體製程之光罩之圖案形狀並且把該 20等内部電壓線中之任一者連接到該等虛擬位元線的導電薄 膜構築而成。當在該半導體記憶體之製造條件上的改變及 在該等真實位元線和該等虛擬位元線與該等易於連接該等 真實位元線和虛擬位元線來電氣地短路之電路元件之間的 關係是被判斷時，藉由根據在製造條件上之改變來改變要 11 !2693〇8 被形成的導電薄膜（光罩），該半導體記憶體的產量能夠被 提升。 根據本發明的第/特徵，一種製造半導體記憶體的方 法是被提供。為了製造本發明之以上所述之第二特徵的半 V體C憶體，在一個晶圓測試處理中，形成於一個晶圓上 接近一個半導體記憶體晶片之評估電路的電氣特性是被評 估。接著，在一個程式規劃處理中，一個程式規劃電路是 根據在該晶圓測試處理中的評估結果來被程式規劃。例 如，該程式規劃處理是為一個允許被形成於該程式規劃電 1〇路中之熔絲被燒斷/不燒斷的熔化處理。根據本發明的第三 特徵，該等虛擬位元線能夠根據每個半導體記憶體晶片之 半導體記憶體的電氣特性來連接至一條想要的内部電壓 線。結果，該半導體記憶體的產量能夠被提升。 根據本發明的第二特徵，一種製造半導體記憶體的方 法疋被提供。為了製造本發明之以上所述之第二特徵的半 V體。己丨思體，在一個運送測試處理中，一個形成於一個晶 圓上的半導體記憶體晶片是被判斷是良好的抑或是不良 的在一個程式規劃處理中，一個程式規劃電路是根據在 该運送測試處理中被判斷之不良晶片之故障種類來被程式 2〇 查丨1 2 ' 列如，該程式規劃處理是為一個允許形成於該程式 規劃電路中之熔絲被燒斷/不燒斷的熔化處理。根據本發明 的第四特徵，該等虛擬位元線能夠根據每個半導體記憶體 半&體§己憶體之故障種類的分佈來被連接至一條想要的 内邛電壓線。結果，該半導體記憶體的產量能夠被提升。 12 l2693〇8 圖式簡單說明 本發明的本質、原理、及效用將會由於後面配合該等 、圖閱項的洋細描述而變得更清楚明白，在該等附圖中， $ 同的"卩件疋由相同的標號標示，在該等附圖中： 第1圖疋為一個顯示本發明之第一實施例之半導體記 十思體的方塊圖； 罘2圖是為一個顯示在第1圖中所示之記憶體細胞陣列 之細節的電路圖； 第Θ疋為一個顯示在第2圖中所示之記憶體細胞陣列 10之細節的佈局圖； Θ疋為個沿著第3圖之線Α-Α’的橫截面圖； 第5圖是為一個顯示本發明之第二實施例之半導體記 憶體的方塊圖； 第6圖是為一個顯示在第5圖中所示之熔絲電路與開關 15電路之細節的電路圖； 苐7圖疋為一個顯示在該第二實施例中之一個在晶圓 被完成之後之製程的流程圖； 第8圖疋為一個描繪一個於在第7圖中所示之流程中之 處理的圖示’在該處理中，一條要連接至一條虛擬位元線 20的電壓線是被決定； 第9圖是為一個顯示一個在第三實施例之半導體記憶 體中之於晶圓被完成之後之製程的流程圖； 第10圖是為-個顯示在本發明之第四實施例之半導體 吕己憶體中之5己憶體細胞陣列之細節的佈局圖； 13 1269308 弟11圖疋為一個顯示本發明之第五實施例之半導體記 憶體的方塊圖； 第12圖是為_個顯示在第n圖中所示之開關電路之細 節的電路圖， 5 第13圖是為一個顯示在第五實施例中之開關電路之設 定方法的時序圖；& 第14圖是為一個顯示在本發明之第六實施例之半導體 記憶體中之開關電路之設定方法的時序圖。 【實方冷式】 10較佳實施例之詳細說明 於此後’本發明的實施例將會配合該等圖式來作描 述。於該等圖式中，一個雙圓形表示一個外部端。在該等 圖式中’一條由粗線所表示的訊號線是由數條線構築而 成。此外’有粗線連接至它那裡之一個方塊的一部份是由 15 數個電路構築而成。一個在尾巴具有”Z”的訊號表示一個正 邏輯而一個在前頭具有，，/，，的訊號表示一個負邏輯。有一個 訊號傳輸至它那裡的一條訊號線是由與該訊號之名字相同 的標號標示。 第1圖顯示本發明之第一實施例的半導體記憶體。該半 20 導體記憶體是，例如，藉由利用CMOS處理技術來被形成如 FCRAM (快速週期RAM)。該FCRAM是為一種偽SRAM， 其具有一個DRAM記憶體核心及一個SRAM界面。特別地， 該FCRAM是被設計被安裝於一個由電池供以電力且具有 低待機電流的手持式終端裝置。特別地，在該FCRAM中之 14 1269308 待機電流的規格（測試規格）是嚴格的。 該FCRAM具有一個STTZ產生器1〇、一個^^^產生器 12、一個VPP產生器14、一個VNWL產生器16 (負電壓產生 裔）、一個VBB產生恭18(負電壓產生器）、一個yep產生 5态20、一個VII產生态22、一個命令解碼器24、一個運作控 制電路26、一個位址解碼器28、一個資料輪入/輸出電路 30、及一個記憶體核心CORE。 當一個外部供應電壓VDD(例如，ι·8ν)是比一個預定 電壓低4，δ亥STTZ產生器1〇 (電源開啟重置電路）輸出一 ίο個起動裔(正脈衝訊號）。該起動哭訊號sttz被 供應到要被初始化的一個閂或其類似而且把這些電路設定 成初始化狀態。由於該起動器訊號STTZ，在被供以電力起 動之後，該FCRAM是被設定在一個重置狀態，直到該外部 供應電壓VDD變成該預定電壓為止，藉此防止故障。 15 该VPR產生器12精由使用該供應電壓vdd來產生一個 把在下面所述之位元線BL和/BL預先充電的預先充電電壓 VPR (例如’ 0.8V)。藉由使用該供應電壓vdd，該VPP產 生器14產生一個升壓電壓VPP(例如，3V)，其是為在下面 所述之字線WL的咼位準電屢（作動位準）。藉由利用該供 20應電壓VDD ’該VNWL產生器16產生一個重置電壓VNWL (例如，-0.4V)，其是為該字線Wl的重置電壓（不作動位 準）。 藉由利用該供應電壓VDD，該VBB產生器18產生一個 基體電壓VBB (例如，-0.4V)，其是被供應到該pcRAM之 15 1269308 在下面所述之記憶體細胞MC的p-井區域和半導體基體。藉 由利用該供應電壓VDD，該VCP產生器2〇產生一個細胞板 电壓VCP (例如，〇·8ν)，其是被供應到在下面所述之記憶 體、、、田胞书谷态C1的共同電極。藉由利用該供應電壓VDD， π亥VII產生裔22產生一個内部供應電壓γη (例如，ay)， 其是被供應到内部電路（主要地邏輯電路），像該命令解碼 裔24、該運作控制電路26、或其類似。在不與在該供應電 C VDD之值上的改變有依存關係下，該預先充電電壓 VPR、該升壓電壓VPP、該重置電壓VNWl、該基體電壓 10 VBB、該細胞板電壓VCP、與該供應電壓νπ是固定的。 該VPR產生器12、該vpp產生器14、該vCp產生器2〇、 與該VII產生器22僅在該等電壓VPR，VPP，vcp，和νπ是比期 待值（例如，〇.8兄3乂0.8兄和1.6¥)更低時運作來產生該等 私壓並且把該等電壓vpR，vpp,vcp> νπ升高到該等期待 15值。该VNWL產生器丨6、該VBB產生器18僅在該等電壓 VNWL和VBB疋比該等期待值（例如，_〇·4ν)更高時運作 來產生該等電壓並且把該等電壓VNWL*VBB降低到該等 期待值。當該等電壓 該等期待值時，該等產生器12，14，16，18,20，和22不執行該等 20電壓的產生運作，而因此它們的電力消耗變成小。 。亥咋$解碼态24接收作為一個命令的一個晶片致能訊 號/CE、一個輸出致能訊號/〇E、及一個寫入致能訊號/we、 把接收的命令解碼、及把作為一個内部命令訊號疋^^^ (寫 入命令和讀取命令）之該被解碼的命令輸出到該運作控制 16 電路26。根據自該命令解碼器24供應出來的内部命令訊號 ICMD，該運作控制電路26產生時序訊號俾執行一個讀取運 作、一個寫入運作、及一個恢復運作。當在該FCRAM中所 產生的恢復命令與該讀取命令（或者該寫入命令）彼此衝 突時，該運作控制電路26具有一個決定這些命令之優先權 的仲裁器（圖中未示）。該恢復命令是由一個恢復計時器 (圖中未示）周期性地產生。 該位址解碼器28把一個經由一個位址端AD來被供應 的外部位址訊號AD解碼並且把一個解碼訊號ADEC輸出到 該記憶體核心CORE。該FCRAM採用一個位址非多工方 法，在其中，一個列位址訊號與一個行位址訊號是被同時 接收。於該讀取運作之時，該資料輸入/輸出電路30把經由 一個共用資料匯流排CDB來從該記憶體核心轉移的讀取資 料輸出到一個外部貧料端DQ (例如’8位元）。於該寫入運 作之時’該資料輸入/輸出電路30經由該外部資料端DQ來接 收寫入資料並且經由該共用資料匯流排CDB來把被接收的 外部資料訊號轉移到該記憶體核心CORE。 該記憶體核心CORE具有一個記憶體細胞陣列ary、字 解碼器WD、感應放大器S A、和一個行解碼器（圖中未 示）。該記憶體細胞陣列ARY具有數個各包括一個轉移電 晶體T1與一個電容器C1的記憶體細胞MC、數條各被連接至 該等記憶體細胞MC中之每一者之轉移電晶體耵之閘極的 子線WL、及數條各連接至该轉移電晶體τ 1之資料輸入/輸 出節點的位元線BL (或者/BL)。 12693〇s 該字解碼器WD根據該解碼訊號ADEC的列解碼訊號 來選擇該等字線WL中之任一者。該升壓電壓vpp是被供應 刻該被選擇的字線WL。此外，該重置電壓VNWL是被供應 釗該等未被選擇的字線。該感應放大器SA具有感應放大器 $ 和行開關（圖中未示）。例如’在該讀取運作之時，該感廣 放大器把經由該位元線BL (或者/BL)來從該記憶體細胞 讀取出來之資料的訊號量放大。該行開關經由該共用資 科匯流排CDB來把在該位元線BL上的讀取資料轉移到該資 料輸入/輸出電路30，及把經由該共用資料匯流排CDB來被 供應的寫入^料轉移到該位元線BL (或者/BL)。該行解碼 器（圖中未示）根據該解碼訊號ADEC的行解碼訊號來輸 出一個控制訊號俾可控制該行開關。 第2圖顯示在第1圖中所示之記憶體細胞陣列ARY的細 節。該記憶體細胞陣列ARY具有數個以矩陣形式排列的記 15憶體細胞MC、數條在該圖式中之縱向方向上佈設的真實字 線WL、及數條在該圖式中之橫向方向上佈設的真實位元線 BL和/BL。在該記憶體細胞陣列ary的周圍部份中，一對 沿著一對真實位元線BL和/BL的虛擬位元線DBL和/DBL和 兩條沿著該真實字線WL的虛擬字線DWL是被形成。該等虛 20擬位元線DBL和/DB L與該等虛擬字線DWL的佈局（在該等 導線之間的間隔、該導線的寬度、及其類似）是分別與該 等真實位元線BL和/BL與該真實字線WL的那些相同。具有 與該真實記憶體細胞MC之結構相同之結構的虛擬記憶體 細胞DMC是連接至該虛擬位元線/DBL。該等虛擬記憶體細 18 1269308 胞DMC是連接至接近該真實記憶體細胞的虛擬字線 DWL。如同該真實記憶體細胞]^(：：一樣，該虛擬記憶體細胞 DMC具有一個轉移電晶體T1 (虛擬電晶體）和一個電容器 C1 (虛擬電容器）。該真實記憶體細胞持經由該外部 5資料端DQ來被供應的寫入資料。該虛擬記憶體細胞!)…^ 不保持寫入資料。 在本貫施例中’該等虛擬位元線DBL和/DBL是連接至 一條基體電壓線VBB。該等虛擬字線DWL是連接至一條重 置電壓線VNWL。該等真實字線WL是交替地連接至在該圖 1〇式中的上字解碼器WD和下字解碼器（圖中未示）。該對真 實位元線BL和/BL是交替地連接至在該圖式中的右感應放 大為S A和左感應放大器（圖中未示）。例如，於該讀取運 作之時，該等真實字線WL中之一者是根據該位址訊號AD 來被選擇。該被選擇的真實字線WL把對應於該對真實位元 15線BL^WBL +之一條位元線（例如，BL)之真實記憶體細胞 MC的真實轉移電晶體T1打開。該感應放大器sa把在經由 δ玄真貫轉移電晶體T1從該真實記憶體細胞mc之真實電容 裔C1讀取之在該真實位元線BL上的電荷（讀取電壓）與該 真實位元線/BL之預先充電電壓VPR之間的電壓差放大俾 20 可產生讀取資料。 弟3圖顯示在第2圖中所示之記憶體細胞陣列ary的佈 局。在該圖式中，該等字線WL和DWL是由半色調佈點區域 表示而該等記憶體細胞MC和DMC之轉移電晶體T1的源極/ 汲極區域（特別地，有離子被植入來形成源極/汲極區域的 19 1269308 區域）是由點折線表示。該等記憶體細胞]^(：和DMC之該等 電容器C1與該等轉移電晶體τι的連接節點，即，該等記憶 體細胞MC和DMC之擴散區域的接點（記憶體細胞接點 MCNT)，是由附加了符號X的矩形形狀表示。此外，該等 5記憶體細胞MC和DMC之電容器C1的形狀（在下面所述之 於第4圖中所示的圓柱狀部份CYL)是由單一 _點_鏈線表 示。一條細胞板電壓線VCP，其是為該等電容器C1的共用 電極，是由一條兩個-點-鏈線表示。在該圖式之左下方之由 粗線所表示的矩形框架分別表示該等記憶體細胞]^€。與該 10等位元線BL，/BL，和/DBL重疊之以斷線形式表示的矩形框 架表示用於把該等位元線BL，/BL，和/DBL連接至該等轉移 電曰曰體T1之源極/汲極區域中之一者的位元線接點bcnt。 在本實施例中，在沒有通過像電晶體或其類似之該等元件 下，該等虛擬位元線DBL和/DBL是經由一條連接導線cw 15來直接連接至一條基體電壓線VBB (負電壓線）。 在本實施例的FCRAM中，從用於製造該扣!^%之半 導體製造設備之特性與該位元線接點]8(：：]^1之結構和形 狀，能夠見到的是該位元線接點BCNT至一個n_型擴散區域 的定位邊界在該記憶體細胞陣列ARY的周圍部份中是小 20的。如果該位元線接點BCNT的形成位置自該n-型擴散區域 Ν+的中央偏離的話，該位元線接點BCNT會連接至一個卜 型井區域PWELL(-0.4V，一個被供應有負電壓的電路元件） 俾電氣地短路。當該虛擬位元線/DBL是連接至該預先充電 電壓線VPR (0.8V)時，與習知技術相似，一個漏電流因電 20 1269308 氣短路的發生而自該預先充tf壓線VPR朗該基體電遷 線VBB。結果，縱使在該FCRAM的待機周期中，在第… 中所示的該VPR產生器12和該VBB產生器18固定地運作: 可產生該等電壓VPR和VBB，藉此增加該待機電流。 另方面在本只施例中，該虛擬位元線/DBL是直接 連接到該基體電壓線VBB。根據這個理由，即使在該虛擬 位元線/DBL的位元線接點BCNT是連接到該p型井區域 PWELL (-0.4V)來電氣地短路時，該漏電流不發生。該徵 產生器！2與該娜產生㈣不執行無用的運作，藉此防止 1〇該待機電流增加。因此，特別地，在具有待機電流之嚴格 規格的FCRA财，產量能夠被防止因由該虛擬位元線/祖 之接點故P早所引致的待機電流故障而降低。 料圖顯示沿著第3圖之線A_A，的剖面。在第4圖中，該 虛擬記憶體細胞DMC的剖面是被顯示，但是該記憶體細胞 15 MC的剖面是相同。該n_型擴散區域N+，其是為該虛擬記憶 體細胞DMC之轉移電晶體T1 (虛擬電晶體）的源極/汲極區 域，是形成於對應於該記憶體細胞陣列ARY之基體之該p_ 型井區域PWELL的表面上。該心型擴散區域N+是在該等字 線WL和I3WL作為光罩下以自我對準形式藉由植入像鱗 20 (P)、石申（As)、或其類似般的雜質及藉由熱擴散該雜質來 被形成。该虛擬位元線/DBL是經由該位元線接點BCNT來 連接至該η·型擴散區域N+。此外，該p•型井區域澤似本 身可以是為-個p-型半導體基體或者可以藉由植入雜質於 一個P-型或者η-型半導體基體上來被形成。 21 1269308 該等經由一個絕緣體薄膜來形成於該>型井區域 PWELL上的字線WL和DWL構成該等轉移電晶體τι的閘 極。該等虛擬記憶體細胞DMC中之每一者的電容器Cl (該 圓柱狀部份）是經由該記憶體細胞接點MCNT來連接至兮
5 η-型擴散區域N+。一個絕緣體薄膜聰，其是由在該圖式中X 之粗線表示，是形成於該圓柱狀部份CYL與該細胞板電壓 線VCP之間。 如上所述，在該第一實施例中，當判斷該虛擬位元線 /DBL的位元線接點BCNT是易於連接至該口型井區域 1〇 PWELL來電氣地短料’該虛擬位元線是直接連接至被供 應有該記憶體細胞MC之基體電壓VBB的基體電壓線 VBB。根據這個理由，即使當該位元雜點卿了是連接至 該P-型井區域PWELL來電氣地短路時，該待機電流能夠被 防止因該電氣短路而增加。結果，該FCRAM的產量能夠被 15提升。在沒有處理懸浮狀態下，該虛擬位元線/DBL是固定 地連接至該基體電壓線VBB。根據這個理由，因串擾而起 的故障不發生。在該記憶體細胞陣列ARY中，該虛擬記憶 體細胞DMC、該虛擬位元線DBL和/亂、及該虛擬字線 DWM具有與在習知技術中之那些相同的形狀，而因此對晕 20 影的效果是被維持。 第5圖頒示本發明之第二實施例的半導體記憶體。與在 該第-實施例中所描述之那些相同的部件是由相同的標號 才示示而且其之詳細描述將會被省略。在本實施例中，於在 忒第一貝施例中的pcRAM中，一個熔絲電路32 (程式規劃 22 1269308 電路）及一個開關電路34是被新诉^ 々近地形成。其他的結構是 與在該第一實施例中的那些相同。 一 J此外，雖然未被顯示， 該FCRAM具有一個接替不良記怜 ^ ^體細胞MC與字線WL的 5 冗餘記憶體細制、-個㈣不“‘㈣細胞妮與位元線 BL和脱的冗餘域體細胞行、及—個冗餘㈣電路，在 其中’-個表示該被接替之記憶體細賴c的位址是被程式 規劃。 該炼絲電路32根據-個内建炫絲來把作動訊號acti 至ACT4中之任-者設定成高位準或者把所有的作動訊號 K) ACTmACT4設定成低位準。該開關電路％根據該等作動 訊號ACT 1至ACT4來把該等内部電壓線vpR,vnwl，卿 和VCP與-條接地線VSS中之任—者連接至該虛擬位元線 /亂。«絲電路32和該開關電路34作用如—個用於把該 虛擬位兀線/DBL連接至該數條分別被供應有該等内部電壓 15之内部電壓、線徽，领肌,卿，卿，和心中之任一者的 連接設定電路。 第6圖顯示在第5圖中所示之、溶絲電路32和開關電路％ 的細節。该熔絲電路32具有產生該等作動訊號act (Am 至ACT4)的次-熔絲電路32a，32b，32c，和32d。該等次熔絲電 2〇路32a，32b，32c，和32d中之每一者具有一個熔絲朽 (FS1,FS2,FS3^uFS4) ^ (1¾ 個反相|§)。該等次-熔絲電路32^32|3,32<：，和32d中之每一 者疋由该起動器訊號STTZ初始化並且根據該熔絲朽（fsi 至FS4)的程式規劃狀態來輪出一個處於一個邏輯位準的 23 1269308 訊號。當該熔絲FS被程式規劃時（燒斷狀態），每個作動 訊號ACT改變成高位準。當該溶絲FS未被程式規劃時（未 燒斷狀態），每個作動訊號ACT改變成低位準。在本實施 例中’如果需要的話，該熔絲電路32的熔絲FS1至FS4是在 5 一個用於解救該故障的熔絲處理（該FCRAM的製造處理） 中被燒斷。根據這個理由，由於該FCRAM之電源開啟的重 置’該等作動訊號ACT1至ACT4被輸出。 該開關電路34具有五個把該等内部電壓線
VPR，VNWL，VBB，和接地線VSS連接至該虛擬位元線/DBL 10的碰⑺電晶體及一個四-輸入NOR電路。該四-輸入NOR電 路接收該等作動訊號ACT1至ACT4作為輸入。該等nMOS電 晶體的閘極接收該等作動訊號ACT1至ACT4及該四-輸入 NOR電路的輸出。根據這個理由，由於該FCRAM之電源開 啟的重置’該等電壓線VPR,VNWL，VBB，和VCP與該接地線 15 VSS中之任一者是連接至該虛擬位元線/DBL。在第6圖中， 僅該炼絲FS2被燒斷，僅對應於該重置電壓線VNWL的 nM0S電晶體被打開，而其他的nMOS電晶體被關閉。據此， 該虛擬位元線/DBL是被固定到該重置電壓VNWL。當所有 溶絲FS1至FS4不被燒斷時，該四_輸入n〇r電路輸出高位 20準’而因此該等虛擬位元線DBL和/DBL是連接到該接地線 VSS。 第7圖顯示一個在一個晶圓被完成之後於該第二實施 例中的製造處理。在這裡，數晶片與一個具有在 該FCRAM中之記憶體細胞陣列ary之一部份或者具有不 24 1269308 同閘極尺寸之不同電晶體形成於其内的TEG (測試元件組) 晶片是形成於該晶圓上。該TEG晶片是為一個非直接地評 估在該晶圓上之該等F C R A Μ晶片之電氣特性的評估電 路。在整批出去之後，首先，一個晶圓測試（晶圓可接受 5測試）是藉由利用該TEG晶片來被執行。在該晶圓測試中， 該電晶體的基本特性，像臨界電壓及其類似、產生於該圮 憶體細胞陣列中之故障種類及其類似般，是被評估。這時， 該位元線BL或/BL之短路故障的原因亦被評估。 接著，在一個第一測試處理（基本測試中，Ac特性 10與DC特性的測量（該FCRAM的運作測試）是被執行。透過 該第一測試，具有一個可解除故障的FCRAM (要被解除的 FCRAM)是被偵測。然後，透過一個溶絲燒斷處理（嫁絲 燒斷），要被解除之FCRAM的冗餘熔絲電路是被程式規 劃。這時，根據透過該晶圓測試而會清楚明白之該位元線 15 BL或者/BL之短路故障的原囪，於第6圖中所示的溶絲電路 32是被程式規劃。透過程式規劃，該等電壓線 VPR，VNWL，VBB，VCP，和VSS中之任一者是連接至該虛擬 位元線/DBL。接著，透過一個第二測試處理（基本測試 2) ’AC特性與DC特性的測量（FCRAM的運作測試）是被 20執行。透過該第二測試處理，良好晶片與不良晶片是被分 開。 當該等FCRAM是在該晶圓上時被運送時，該晶圓是被 包裝俾可被運送。當該等被包裝的FCRAM被運送時，該晶 圓是被切割且該等FCRAM晶片是被切割出來。該等 25 1269308 FCRAMW是透過封裝處理來被模鑄成_封裝體。缺後， 最後測試處理（最後測試），一個對故障的最後測 匕括在該封魏理巾所產生的故障，是被執行。 第8圖顯示—個用於決定於在第7圖中所示之流程中要 5被連接至該虛擬位元線/DBL之電壓線的處理。料定是由 -個執行該晶圓測試之LSI測試器執行。決定資訊=:圓 數目或者晶片數目一起被傳輸到一個溶絲燒斷設備。 當該位元線之短路故障的主要原因（種類）是為在相 鄰之位元線BL與/BL之間的電氣短路時（位元對故障），相 H)鄰之虛擬位元線/DBL和位元線扎是易於連接來電氣地短 路。這時，在該熔絲燒斷處理中，熔絲FS1被燒斷。在該 FCRAM的電源開啟之後，該虛擬位元線細l是被固定到該 預先充電電壓VPR(内部電壓）。據此，縱使當該虛擬位^ 線_L和該位元線BL是被連接來電氣地短路時漏電流不 發生而且該VPR產生器12 (内部電壓產生器）是被防止無 用運作。結果’產量能夠被防止因由該虛擬位元線/DBL所 引致之待機電流故障而降低。 類似地，該位元線之短路故障的主要原因是為在該位 元線BL或/BL與该子線WL之間的電氣短路時（位元線故障 20和子線故障發生），相鄰的虛擬位元線/DBL和字線WL是易 於連接來電氣地短路。這電氣短路發生，例如，在該虛擬 位元線/DBL的位元線接點BCNT與該字線…乙之間，如在第 4圖中所不。這時，在該熔絲燒斷處理中，該熔絲fs2被燒 斷。在该FCRAM的電源開啟之後，該虛擬位元線/DBL是被 26 1269308 固定至該重置電壓VNWL (内部電壓）。據此，在字線肌 被保持於麵擇狀態（VNWL)的待顧射，該物肌產 生器16(内部電壓產生器）能夠被防止無用運作。結果，產 S能夠被防止因由該虛擬位元線/DBL所引致的待機電流故 5 障而降低。 與第一實施例相同，當該位元線之短路故障的主要原 因是在該位元線BL或者/BL與該p_型井區域pWELL之間的 龟氣短路日才（位元線故障和恢復故障發生），該虛擬位元線 /DBL與該γ型井區域1>冒]£1^是易於連接來電氣地短路。這 10時，在該熔絲燒斷處理中，熔絲FS3被燒斷。在該fcram 的電源開啟之後，該虛擬位元線/DBL是被固定到該基體電 壓VBB (内部電壓）。據此，在該待機周期中，該vbb產生 器18 (内部電壓產生器）能夠被防止無用運作。結果，產量 能夠被防止因由該虛擬位元線/ D B L所引致之待機電流故障 15 而降低。 當該位元線之短路故障的主要原因是在該位元線Bl 或者/BL與該細胞板電壓線VCP之間的電氣短路時（單一 位元線故障），該虛擬位元線/DBL與該細胞板電壓線VCP 是易於連接來電氣地短路。這電氣短路發生，例如，在該 20虛擬位元線/DBL的佈線層與該細胞板電壓線VCP的佈線層 之間，如在第4圖中所示。這時，在該熔絲燒斷處理中，熔 絲FS4被燒斷。在該FCRAM的電源開啟之後，該虛擬位元 線/DBL是被固定到該細胞板電壓VCP (内部電壓）。據此， 在該待機周期中，該VCP產生器20 (内部電壓產生器）能夠 27 1269308 被防止無用運作。結果，產量能夠被防止因由該虛擬位元 線/DBL所引致之待機電流故障而降低。 此外，當該位元線之短路故障的數種原因及任何故障 種類是以相同的比率發生時，在該熔絲燒斷處理中，該等 5炼絲FS1至FS4不被切斷。在該FCRAM的電源開啟之後，該 虛擬位元線/DBL是被固定至接地電壓vss。當該等故障種 犬員的無生比率是貫質上相同時，該虛擬位元線/DBL是被固 疋至接地笔壓VSS，其是為在該等正電壓vpR和yep與該等 負電壓VNWL和VBB之間的中間值。因此，即使當以上所 ίο述之故障中之任一者發生於該虛擬位元線/DBL時，該電壓 差會疋小且洩漏量會被減至最小程度。因此，於第5圖中所 示之產生器12，16，18,和20的無用運作能夠被減至最少程度 而且待機故障比率能夠被降低。 如上所述，即使在該第二實施例中，與在以上所述之 15第一實施例中之那些相同的優點能夠被得到。此外，在本 實施例中，透過該熔絲電路32的程式規劃，虛擬位元線/dbl 能夠被連接至該等電壓線VPR，VNWL，VBB，VCP,與VSS中 之任一者。根據這個理由，縱使當該]?(：：]^八]^的製造條件改 It而且與該待機電流故障有關的主要故障種類改變時，該 20溶絲電路32是根據新的故障種類來被程式規劃，以致於該 待機電流能夠被防止增加而因此該FCRAM的產量能夠被 提升。 由於該溶絲電路32被形成，在該FCRAM的製造處理 中’表示該等電壓線VPR，VNWL,VBB，VCP，和VSS的資訊能 28 1269308 夠耩由_現存的設備來被㈣程式規劃。根據這個理 由，依據本實施例，在該FCRAM之成本上的增加能夠被防 止。 田數個易於連接至該虛擬位元線/DBL來電氣地短路 5的電路兀件存在而且固定地供應至這些電路元件的電壓是 為正電壓與負電壓時，如果數個與該待機電流故障有關的 故障種類是實質上彼此相同的話，該虛擬位元線/DBL是連 接至接地線VSS。當該虛擬位元線/DBL與該等電路元件中 之任一者是連接來電氣地短路時，在供應至那個電路元件 10之電壓與該接地電壓之間的差在數個FCRAM中會平均地 小。因此，根據本發明的本實施例，之待機電流 值的分佈會轉移至下側。結果，FCRAM的產量能夠被提升。 該熔絲電路32是根據在該晶圓測試中的評估結果來被 程式規劃而因此，根據該FCRAM的電氣特性，該虛擬位元 15線/DBL能夠就每個於其上形成有FCRAM的晶圓來被連接 至想要的電壓。結果，FCRAM的產量能夠被提升。 第9圖顯示一種在該晶圓被完成之後於本發明之第三 實施例之半導體記憶體中的製造處理。與在該第一和第二 實施例中所描述之那些相同的部件是由相同的標號標示而 20 且其之詳細描述將會被省略。本實施例的半導體記憶體是 與第二實施例的FCRAM (第5圖）相同。該等製造處理是與 在第7圖中的那些相同，除了該晶圓測試與該第一測試之 外0 在本實施例中，於該TEG晶片被評估的晶圓測試中， 29 1269308 該電晶體的基本特性，像臨界電壓及其類似般，是被評估。 接著，在該第一測試中，該可解除FCRAM被偵測，在該記 憶體細胞陣列中之虛擬位元線DBL和/DBL的連接被改變， 而且該故障種類被評估。這時，該等位元線BL和/BL之短 5 路故障的原因（故障種類）亦從該等故障種類的分佈來被 評估出來。然後’與該第二實施例一樣，該FCRAM的冗餘 熔絲電路是透過該熔絲燒斷處理來被程式規劃。同樣地， 根據該第一測試的評估結果，該等熔絲FS1至FS4被燒斷 (第6圖）而該虛擬位元線/DBL是連接至該等内部電壓線 10 VPR，VNWL，VBB，和VCP與該接地線VSS中之任一者。 如上所述’即使在該第三實施例中，與在以上所述之 第一實施例中之那些相同的優點能夠被得到。此外，在本 實施例中，藉由利用該可解除FCRAM是於其中被偵測之第 一測試的效果，該虛擬位元線/DBL·能夠被連接至該等内部 15電壓線^1>1^1^界1^耶，和\^?與該接地線\^8中之任一 者。結果，FCRAM的產量能夠被提升。 弟10圖顯不在本發明之弟四實施例之半導體記憶體中 之記憶體細胞陣列ARY的佈局。與在第一和第二實施例中 所描述之那些相同的部件是由相同的標號標示而且其之詳 20細描述將會被省略。在本實施例中，於該記憶體細胞陣列 ARY的末端，該預先充電電壓線vpr、該重置電壓線 VNWL、該基體電壓線VBB、該細胞板電壓線vcp、與該 接地線VSS的導線是沿著該等虛擬位元線dbl和/DBL連續 地彼此並聯配置。該等内部電壓線vpr，vnwl,vbb,vcp， 30 1269308 和VSS中之每一者是以該FCRAM晶片的最上層金屬導線層 M3形成。 該等虛擬位元線DBL和/DBL的導線（其是以在 PWELL上的第二導線層形成，如在第4圖中所示）是經由一 5 個接點CNT來連接至一條導線M3DBL。該導線M3DBL是以 該導線層M3形成。該記憶體細胞陣列ARY的其他結構是與 該第一實施例（第3圖）的那些相同。連接至該等虛擬位元 線DBL和/DBL的導線M3DBL是經由一個導電薄膜CND來 連接至該等電壓線乂？11；\^\¥1^¥66，¥€?，和¥33中之任一 1〇 者（在這例子中，VNWL)。該導電薄膜CND是形成於該半 導體基體上俾對應於被用於製造該FCRAM之半導體製造 處理之光罩的圖案形狀。在這例子中，用於形成該導電薄 膜CND的光罩是為一個對應於該金屬導線層m3的光罩。五 種類型的光罩可以根據該導電薄膜CND的形成位置來被產 15 生。
本實施例，例如，當在該FCRAM之製造條件上的改變 及在該位元線BL，/BL，DBL，或者/DBL與該易於連接該位元 線BL，/BL，DBL，或者/DBL來電氣地短路之電路元件之間的 關係被判斷時，是有效的。該電路元件是為相鄰之位元線 20 BL或者/BL(VPR)、字線WL(VNWL)、p-型井區域pWELL (VBB)、與該電容器C1(VCP)中之一者。然後，該等虛擬 位元線DBL和/DBL是連接至對應於被供應到易於與該虛擬 位元線DBL或者/DBL連接來電氣地短路之電路元件之内部 電壓的内部電壓線（VPR、VNWL、VBB、與Vcp中之任一 31 1269308 者）。 或者，在FCRAM的大量生產期間，根據在由在製造條 件上之改變所引致之故障種類之分佈上的改變，該光罩可 以被改變俾可改變要被形成之導電薄膜CND的位置。用於 5形成該導電薄膜CND的光罩是在一個最後導線處理中被使 用。根據這個理由，該光罩根據在該製造條件上的改變來 被fe易改變。由於該連接有該虛擬位元線DBL和/DBL的電 壓線能夠根據在該故障種類上之改變來被改變，該待機電 Ϊ 流能夠防止因在該故障種類上之改變而增加而因此產量能 1 〇 夠被防止降低。 如上所述，即使在該第四實施例中，與在以上所述之 第一實施例中之那些相同的優點能夠被得到。此外，在本 實施例中，用於形成該導電薄膜CND的光罩是根據在該製 造條件上的改變來被改變，而因此FCRAM的產量能夠被提 15升。 第11圖顯示本發明之第五實施例的半導體記憶體。與 <1 在第一和第二實施例中所述之那些相同的部件是由相同的 標5虎標不而且其之洋細描述將會被省略。取代第二實施例 的命令解碼器24、運作控制電路26、及開關電路34，本實 2〇 施例的FCRAM具有一個命令解碼器25、一個運作控制電路 27、及一個開關電路37。此外，該FCRAM額外地具有〜個 開關控制電路38。其他的結構是實質上與該第二實施例 (第5圖）的那些相同。 除了該命令解碼器24的功能之外，該命令解碼器μ具 32 1269308 有一個功能為，當被供應到該等外部端/CE,/OE，和/WE的外 部命令訊號和被供應到該位址端AD的外部位址訊號被判 斷是為一個在下面所述的連接設定命令時，輸出一個表示 一個連接設定命令的内部命令訊號ICMD (連接設定命 5 令）。除了該運作控制電路26的功能之外，該運作控制電 路27具有一個功能為，當接收該連接設定命令時，把一個 連接設定訊號CSET自低位準設定成高位準並且保持高位 準。該運作控制電路27具有一個功能為，響應於該起動器 訊號STTZ的高位準，把該連接設定訊號CSET重置到低位 10 準。根據這個理由，設定一次的該連接設定訊號CSET不被 重置直到下一個電源開啟為止。 當該連接設定訊號CSET處於高位準時，根據被供應到 该外部資料端DQ之較低3個位元之資料的值，該開關控制 電路38把設定訊號SET1至SET5中之任一者設定成高位準 15 並且保持餘下的設定訊號SET在低位準。在該資料值與該等 設定值SET1至SET5之間的關係是被顯示於在下面所述的 第13圖中。該開關控制電路38具有一個保持該等設定訊號 SET1至SET5之輸出位準的閃（圖中未示）。根據這個理 由，該等設定訊號SET1至SET5是被保持在相同值直到它們 20 透過下一個電源開啟來被重置為止。 當所有設定訊號SET1至SET5處於低位準時，該開關電 路37根據來自該熔絲電路32的作動訊號ACT1至ACT4來把 該等電壓線VPR，VNWL，VBB，VCP，與VSS中之任一者連接 到該虛擬位元線/DBL。當該等設定訊號SET1至SET5中之任 33 1269308 一者處於高位準時，即，當該連接設定命令被供應時，不 官該熔絲電路32的程式規劃狀態，該開關電路37根據由該 連接設定命令所表示的連接規格來把該等電壓線 VPR，VNWL，VBB，VCP，與VSS中之任一者連接至該虛擬位 5 元線/DBL。 第12圖顯示在第11圖中所示之開關電路37的細節。該 開關電路37具有第一、第二、和第三開關電路37a,37b，和 37c。該第三開關電路37c具有把該等電壓線 VPR，VNWL，VBB，VCP，與VSS連接至該虛擬位元線的nM〇s 10電晶體。當該連接設定訊號CSET處於高位準時，該第一開 關電路37a把該等設定訊號SET1至SET5的位準輸出到該第 三開關電路37c。當該連接設定訊號CSET處於低位準時， 該第一開關電路37a的輸出處於懸浮狀態。 當該連接設定訊號CSET處於低位準時，該第二開關電 15路37b輸出該等作動訊號ACT1至ACT4的位準和該等作動 訊號ACT1至ACT4的NOR邏輯到該第三開關電路37c。當該 連接設定訊號CSET處於高位準時，該第二開關電路37b的 輸出處於懸浮狀態。根據這個理由，當該連接設定訊號 CSET處於低位準時，與該第一實施例一樣，該虛擬位元線 2〇 /DBL是連接至該等電壓線VPR，VNWL,VBB,VCP，與VSS中 之任一者。當該連接設定訊號處於高位準時，不管該等作 動訊號ACT1至ACT4的位準，該虛擬位元線/DBL是根據該 等設定訊號SET1至SET5來連接至該等電壓線 VPR，VNWL，VBB，VCP，與VSS中之任一者。 34 1269308 第13圖顯示在第五實施例中之開關電路37的設定方 法。在本實施例中，當一個讀取命令RD1、一個寫入命令 WR1、一個讀取命令RD2、與寫入命令WR2和WR3被連續 地供應時，該熔絲電路32的程式規劃資訊變成無效。在這 5 裡，為了確認該連接設定命令，該命令解碼器25必須連同 該等命令RD1，WR1，RD2，WR2,和WR3 —起接收預定值 CODE1至CODE5作為該位址訊號AD。該虛擬位元線/DBL 是根據與該連接設定命令一起供應之資料訊號Dq的值來 連接至該等電壓線VPR，VNWL，VBB，VCP，與VSS中之任一 10 者。即，當接收開放給FCRAM之使用者之數種類型之運作 命令的預定組合時，該命令解碼器25確認該連接設定命令。 與該等寫入命令WR1至WR2—起供應的寫入資料DQ 具有一個任意值。當與該寫入命令WR3一起被供應之寫入 資料DQ的較低3個位元（KEY)是為十六進位法標記法的 15 〇lh至05h時，該開關控制電路38把對應的設定訊號SET設定 成咼位準。當以上所述之條件中之任一者未被滿足時，該 連接設定命令不被確認。透過該連接設定命令的確認，該 連接設定訊號CSET改變成高位準而且該等設定訊號SET1 至SET5中之任一者改變成高位準。 20 如上所述，即使在該第五實施例中，與在以上所述之 第二或者第三實施例中之那些相同的優點能夠被得到。此 外’在本實施例中，根據該連接設定命令，該熔絲電路32 的程式規劃狀態會是無效的而且該虛擬位元線/DBL能夠被 連接至該等電壓線VPR，VNWL，VBB，VCP，與VSS中之任一 35 1269308 者。例如，如果该連接設定命令是在該溶絲電路32的程式 規劃之別被供應而且該虛擬位元線/DBL的電壓值是被設定 成不同的值的話，在該FCRAM之待機電流上的改變能夠就 每個晶片來被評估。此外，如果該連接設定命令是在該熔 5絲電路32的程式規劃之後被供應而且該虛擬位元線/DBL的 電壓值是被設定成不同的值的話，待機電流故障是在製造 之後被偵測之FCRAM之故障的原因能夠被詳細地評估。 該連接設定命令是由開放給使用者之運作命令的組合 來被確認。根據這個理由，設計一個安裝有FCRAM之系統 1〇的使用者，以及該半導體的製造者，能夠追縱該待機電流 故障的原因。特別地，當僅供該使用者用的FCrAM是被開 發時或者當該半導體的製造者及使用者共同開發一個系統 時是有效的。此外，由於該連接設定命令是藉由使用該等 現存的命令端/CE，/OC，和/WE、該位址端AD、及該資料端 15 £)(^來被供應，一個供專屬使用用的端無法被要求。結果，
該FCRAM的晶片尺寸能夠被防止增加。此外，該FCRAM 在封裝狀態中能夠被評估。此外，要連接至該虛擬位元線 /DBL的電壓線是根據被供應至該資料端dq的值來被選擇 而因此數種類型的内部電壓能夠藉少量的位元來被輕易設 20 定。 第14圖顯示在本發明之第六實施例之半導體記憶體中 之開關電路的設定方法。與在該第一、第二、和第五實施 例中所述之那些相同的部件是由相同的標號表示而且其之 詳細描述將會被省略。在本實施例中，藉由使用一個不開 36 1269308 放給使用者之專屬使用用的連接設定命令（測試命令或者 禁止命令），該溶絲電路32變成無效而且虛擬位元線/dbl 是根據該連接設定命令來連接至該電壓線。根據這個理 由，本實施例的FCRAM是藉由改變在該第五實施例中之命 5令解碼裔25的邏輯來被形成。其他的結構是與該第五實施 例的那些相同。 在本實施例中，當四個命令〇：1至(：：4 (禁止命令），其 不開放給使用者，是被連續地供應時，該連接設定命令被 .確認。然後，根據接著該命令C4來與該寫入命令WR1 一起 10供應之外部資料訊號DQ的值，該熔絲電路32的程式規劃資 §fl 成無效而且5亥虛擬位元線/DBL是連接至該等電壓線 VPR，VNWL，VBB，VCP，與VSS中之任一者。 如上所述，即使在該第六實施例中，與該第二、第三 和第五實施例之那些相同的優點能夠被得到。此外，在本 15貫施例中，由於该連接設定命令是由該使用者供應，連接 至該虛擬位元線/DBL的電壓線能夠被防止由該使用者改 變0 此外，在以上所述的實施例中，本發明被應用到 FCRAM的例子是被描述。然而，本發明不受限於該等實施 2〇例。例如，本發明能夠被應用到一般的偽SRAM、SDRAM、 SRAM、FeRAM (鐵電RAM)、半導體記憶體，像更新記憶 體或其類似般、具有被内建之這些記憶體之記憶體核心的 系統LSI。 在以上所述的第一實施例中，虛擬位元線/DBL被直接 37 1269308 連接至该基體電壓線vbb的例子是被描述。然而，本發明 不文限於該貫施例。例如，當判斷該位元線bl，/bl，dbl， 或者/DBL是易於連接至該字線WL來電氣地短路時，該虛擬 位元線/DBL可以連接至把重置電供應到該字線
5 WL的重置電壓線VNWL。據此，即使當該虛擬位元線/DBL 疋貝際上連接至該字線WL來電氣地短路時，洩漏能夠被防 止發生在該虛擬位元線/DBL與該字線％1^之間。特別地，所 有子線WL在待機期間是被保持在重置電壓VNWL。結果， 忒待機電流能夠被防止增加而因此該FCRAM的產量能夠 10 被提升。 在以上所述的第五和第六實施例中，要連接至該虛擬 位7L線/DBL之電壓線是根據被供應至該資料端DQ之值來 •被選擇的例子是被描述。然而，本發明不受限於該等實施 例。例如，要連接至該虛擬位元線/DBL的電壓線可以根據 15被供應至該位址端AD的值來被選擇。 【圖式簡單說明】 第1圖是為一個顯示本發明之第一實施例之半導體記 憶體的方塊圖； 第2圖是為一個顯示在第1圖中所示之記憶體細胞陣列 2〇 之細節的電路圖； 第3圖是為一個顯示在第2圖中所示之記憶體細胞陣列 之細節的佈局圖； 第4圖是為一個沿著第3圖之線A-A，的橫截面圖； 第5圖是為一個顯示本發明之第二實施例之半導體記 38 1269308 憶體的方塊圖； 第6圖是為一個顯示在第5圖中所示之熔絲電路與開關 電路之細節的電路圖； 第7圖是為一個顯示在該第二實施例中之一個在晶圓 5 被完成之後之製程的流程圖； 第8圖是為一個描繪一個於在第7圖中所示之流程中之 處理的圖示，在該處理中，一條要連接至一條虛擬位元線 的電壓線是被決定； 第9圖是為一個顯示一個在第三實施例之半導體記憶 10 體中之於晶圓被完成之後之製程的流程圖； 第10圖是為一個顯示在本發明之第四實施例之半導體 記憶體中之記憶體細胞陣列之細節的佈局圖； 第11圖是為一個顯示本發明之第五實施例之半導體記 憶體的方塊圖； 15 第12圖是為一個顯示在第11圖中所示之開關電路之細 節的電路圖； 第13圖是為一個顯示在第五實施例中之開關電路之設 定方法的時序圖；及 第14圖是為一個顯示在本發明之第六實施例之半導體 20 記憶體中之開關電路之設定方法的時序圖。 【主要元件符號說明】 10 STTZ產生器 16 VNWL產生器 12 VPR產生器 18 VBB產生器 14 VPP產生器 20 VCB產生器 39 1269308
22 VII產生器 VPP 升壓電壓 24 命令解碼器 WL 字線 25 命令解碼器 VNWL 重置電壓 26 運作控制電路 VBB 基體電壓 27 運作控制電路 MC 記憶體細胞 28 位址解碼器 VCP 細胞板電壓 30 資料輸入/輸出電路 C1 記憶體細胞電容為 32 熔絲電路 VII 内部供應電壓 34 開關電路 /CE 晶片致能訊號 37 開關電路 /OE 輸出致能訊號 38 開關控制電路 AVE 寫入致能訊號 32a 次-熔絲電路 ICMD 内部命令訊號 32b 次-熔絲電路 AD 外部位址訊號 32c 次-熔絲電路 ADEC 解碼訊號 32d 次-熔絲電路 CDB 共用資料匯流排 37a 第一開關電路 DQ 外部資料端 37b 第二開關電路 ARY 記憶體細胞陣列 37c 第三開關電路 WD 字解碼器 CORE 記憶體核心 SA 感應放大器 STTZ 起動器訊號 MC 記憶體細胞 VDD 外部供應電壓 T1 轉移電晶體 BL 位元線 DBL 虛擬位元線 /BL 位元線 /DBL 虛擬位兀線 VPR 預先充電電壓 DWL 虛擬子線 40 1269308
DMC 虛擬記憶體細胞 CSET 連接設定訊號 MCNT 記憶體細胞接點 SET1 設定訊號 BCNT 位元線接點 SET2 設定訊號 CW 連接導線 SET3 設定訊號 INS 絕緣體薄膜 SET4 設定訊號 ACT1 作動訊號 SET5 設定訊號 ACT2 作動訊號 RD1 讀取命令 ACT3 作動訊號 RD2 讀取命令 ACT4 作動訊號 WR1 寫入命令 FS1 熔絲 WR2 寫入命令 FS2 熔絲 WR3 寫入命令 FS3 熔絲 CODE1預定值 FS4 、溶絲 CODE2預定值 LT 閂 CODE3預定值 BUF 緩衝器 CODE4預定值 M3DBL 導線 CODE5預定值 M3 最上層金屬導線層 KEY 較低3個位元 CNT 接點 CND 導電薄膜 41

Claims (1)

1269308 十、申請專利範圍： 1. 一種半導體記憶體，包含： 保持寫入資料的真實記憶體細胞； 不保持寫入資料的虛擬記億體細胞； 5 一條連接至該等虛擬記憶體細胞的虛擬位元線； 一個負電壓產生器，該負電壓產生器根據一個外部供 應電壓來產生一個要在該半導體記憶體之内部電路中被 使用的負電壓； 一條被供應有該負電壓的負電壓線； 10 一個被形成接近該等虛擬位元線且被供應有該負電 壓的電路元件；及 一條把該虛擬位元線直接連接到該負電壓線的連接 導線。 2. 如申請專利範圍第1項所述之半導體記憶體，更包含被形 15 成於該等虛擬記憶體細胞内的虛擬電晶體，其中 由該負電壓產生器所產生的負電壓是為該等虛擬電 I 晶體中之每一者的基體電壓。 3. 如申請專利範圍第1項所述之半導體記憶體，更包含被形 成於該等真實記憶體細胞内的真實電晶體，及一條連接 20 至該等真實記憶體細胞的真實字線，其中 由該負電壓產生器所產生的負電壓是為一個被供應 至該字線來把該等真實電晶體關閉的重置電壓。 4. 一種半導體記憶體，包含： 保持寫入資料的真實記憶體細胞； 42 A2693〇8 不保持寫入資料的虛擬記憶體細胞； 一條連接至該等虛擬記憶體細胞的虛擬位元線； 數個内部電壓產生器，該數個内部電壓產生器分別根 5 據〜個外部供應電壓來產生要在該半導體記憶體之内部 ^路中被使用之數種類型的内部電壓； 數條分別被供應有該等内部電壓的内部電壓線； 被形成接近該虛擬位元線且被供應有該等内部電壓 的電路元件；及 一個把該虛擬位元線連接至該等内部電壓線中之任 10 一者的連接設定電路。 5·如申請專利範圍第4項所述之半導體記憶體，其中，該連 接設定電路具有 一個程式規劃電路，在其中，表示一條要被連接至該 虛擬位元線之内部電壓線的資訊是事先被程式規劃及 15 一個根據該程式規劃電路的程式規劃狀態來把該虛 擬位元線連接至該等内部電壓線中之任一者的開關電 ，路。 6·如申請專利範圍第5項所述之半導體記憶體，其中 該程式規劃電路具有-個具有一個溶絲的炫絲電 20路，在其中，該資訊是根據燒斷或者未燒斷狀態來被程 式規劃並且輸出一個處於預定邏輯位準的訊號且 該開關電路是根據該_轉來連接至該等内部電 壓線中之任一者。 7.如申請專利範圍第5項所述之半導體記憶體，更包含一個 43 1269308 把一=外部命令解碼的命令解碼器，其中 =由該命令解μ所解碼的外部命令是為一個連接 設定命令時，不管該程式規劃電路的程式_狀態，該 開關^•路根據—個由該連接歧命令所表示的連接規格 5來把該虛擬位元線連接至該㈣部電壓線中之任-者。 8. 士申D月專利範圍第7項所述之半導體記憶體，其中 °亥〒令解喝器在接收開放給該半導體記憶體之使用 者之數種類型之命令的預定組合時確認該連接設定命 令0 10 9.如申請專利範圍第7項所述之半導體記憶體，其中 5亥命令解碼器在接收一個不開放給使用者的測試命 令時確認該連接設定命令。 10.如申請專利範圍第7項所述之半導體記憶體，其中 該開關電路接收一個外部位址訊號與一個外部資料 15 汛號中之至少一者的值作為該連接規袼，該外部位址訊 號與該外部資料訊號是與該連接設定命令一起被供應。 ► 11·如申請專利範圍第4項所述之半導體記憶體，其中 該等内部電壓中之灵少一者是為負電壓且 該連接設定電路把該虛擬位元線連接至該等内部電 20 壓線中之任一者或者^一條接地線。 12·如申請專利範圍第4項所述之半導體記憶體，其中 該連接設定電路是形成有一個導電薄膜，該導電薄 膜是形成於一個半導體基體上俾對應於一個在一個半導 體製造過程中所使用之光罩的圖案形狀並且把該等内部 44 1269308 電壓線中之任一者連接至該虛擬位元線。 13.—種製造半導體記憶體的方法，該半導體記憶體具有 保持寫入貨料的真貫記憶體細胞’ 不保持寫入資料的虛擬記憶體細胞， 5 一條被連接至該等虛擬記憶體細胞的虛擬位元線， 數個内部電壓產生器，該等内部電壓產生器分別根 據一個外部供應電壓來產生要在該半導體記憶體之内部 電路中被使用之數種類型的内部電壓， 數條分別被供應有該内部電壓的内部電壓線， 10 一個程式規劃電路，在其中，表示一條要連接至該 虛擬位元線之内部電壓線的資訊是事先被程式規劃，及 一個開關電路，該開關電路根據該程式規劃電路的 程式規劃狀態來把該虛擬位元線連接至該等内部電壓線 中之任一者，該方法包含如下之步驟： 15 一個評估一個形成於一個晶圓上之接近一個半導體 記憶體晶片之評估電路之電氣特性的晶圓測試處理步 ί 驟；及 一個根據在該晶圓測試處理中之評估結果來程式規 劃該程式規劃電路的程式規劃處理步驟。 20 14.如申請專利範圍第13項所述之製造半導體記憶體的方 法，其中 該程式規劃處理是為一個熔絲處理，在其中，一個 形成於該程式規劃電路中之熔絲是被燒斷或者未被燒 斷。 45 1269308 i5.-種製造半導體記憶體的方法，該半導體記憶體具有 保持寫入資料的真實記憶體細胞， 不保持寫入資料的虛擬記憶體細胞， 連接至該等虛擬記憶體細胞的虛擬位元線， 數個内部電壓產生器，該等内部電壓產生器分別根 據一個外部供應電壓來產生要在該半導體記憶體之内部 電路中被使用之數種類型的内部電壓， 數‘为別被供應有該内部電壓的内部電壓線， -個程式_電路，在其巾，表示_條要連接至該 虛擬位元線之内部電壓_資訊是被事先程式規劃，及 -個開關電路，該開關電路根據該程式規劃電路的 程式規劃狀態來把該虛擬位元線連接至料㈣電壓線 中之任一者，該方法包含如下之步驟： β 一個決定-個形成於-個㈣上之半導體記憶體晶 片疋良好或者不良的運送測試處理步驟；及 -個根據在該運送輯處理中被判斷之不良晶片之 故障麵來城料雜歧劃的料^處理 步驟。 此如申料職圍第b項所叙製造轉妓憶 法，其中 該程式規劃處理是為一個熔絲處理，在其中，一個 形成於該程式_電路的_是被燒斷或者錢斷。固 46
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