CN1832032A - 半导体存储器 - Google Patents

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Abstract

本发明提供了一种半导体存储器。当判定出与实存储器单元连接的实位线很可能连接到相邻的电路元件而电短路时，哑位线被连接到向电路元件提供电压的电压线。例如，经由连接布线线路，哑位线直接连接到负电压线。或者，哑位线选择性地连接到内部电压线中的某一条。即使当哑位线连接到相邻的电路元件而电短路时，也可以防止在哑位线与电路元件之间出现泄漏。由于可以防止泄漏，所以可以防止内部电压产生器不必要地操作，并且可以防止待机电流增大。结果，可以提高半导体存储器的生产率。

Description

半导体存储器
技术领域
本发明涉及具有哑位线(dummy bit line)的半导体存储器。
背景技术
半导体存储器中所形成的存储器单元阵列(实存储器单元阵列)中的元件或布线线路的密度高于在存储器单元阵列外部提供的外围电路。因此，在存储器单元阵列的周边部分和外围电路的交界处，元件或布线线路的密度(规律性)显著变化。由于密度差异，周边部分很可能受到光刻工艺中的光晕的影响，所述光刻工艺是半导体存储器制造工艺之一。由于光晕，周边部分中的存储器单元或布线线路的形状与存储器单元阵列中的存储器单元或布线线路的形状不同。形状的不同引起短路故障或者断路故障，从而降低了半导体存储器的生产率。
在半导体存储器中，为了防止周边部分中的元件形状由于光晕而恶化，通常在存储器单元阵列的周边部分中形成哑存储器单元阵列。哑存储器单元阵列具有与实存储器单元阵列相同的结构，并且包括哑存储器单元、哑字线和哑位线。哑存储器单元是形状哑元，并不存储写数据。因此，哑字线和哑位线一般连接到预充电电压，所述预充电电压是位线的正常电压。
在日本未实审专利申请公布No.2000-339979中，公开了一种被虚拟接地的具有哑存储器单元的非易失性半导体存储器。在该半导体存储器中，与各个哑存储器单元相连接的哑位线经由晶体管临时接收负电压，以便增大哑存储器单元的阈值电压。因此，防止了与该哑存储器单元相邻的实存储器单元的读余量被降低。但是，在哑存储器单元的阈值电压被增大之后，哑位线变为浮动状态。长时间连续处于浮动状态的位线可能会根据相邻布线线路的电压变化而变化(串扰)。因此，可能由于串扰而出现误操作。
在日本未实审专利申请公布No.10-144889中，公开了一种DRAM，其中没有形成用于将哑位线连接到哑存储器单元的接点，哑位线被固定到预充电电压。该DRAM中，防止了哑位线连接到会经由哑存储器单元的电容器被电短路的实存储器单元的电容器，从而防止了泄漏故障。但是，哑存储器单元本质上是被形成以便防止光晕。因此，如果哑存储器单元的图案形状改变，则可能降低了在光晕方面的作用。
在诸如DRAM等的半导体存储器中，有许多其中哑位线被固定到预充电电压的情况，所述预充电电压即通过其输入/输出数据的实位线的复位电压。另一方面，利用微元件结构，相邻布线线路之间的距离以及布线线路与元件之间的距离趋于变小。因此，在哑位线与其他布线线路之间，或者在哑位线与元件(晶体管)之间，可能容易发生泄漏故障。另外，利用微元件结构，即使半导体的制造条件稍微改变，这种类型的泄漏故障的起因(故障位置)也可能变化。因此，哑位线中所产生的泄漏故障的起因可能在一个批次的晶片之间变化，或者可能根据半导体存储器芯片在晶片中的位置以及在制造多个批次时而改变。
泄漏故障增大了待机电流，从而降低了生产率。尤其是，对于被安装在由电池供电的手持终端上的半导体存储器来说，待机电流的标准更加严格。在这样的半导体存储器中，由于待机电流增大，可能会显著降低生产率。
发明内容
本发明的一个目的是提供一种能够降低哑位线引起的待机电流和能够提高生产率的半导体存储器。
根据本发明的第一方面，一种半导体存储器包括保持写数据的实存储器单元和不保持写数据的哑存储器单元。哑位线连接到哑存储器单元。负电压产生器根据外部供电电压，产生在半导体存储器的内部电路中使用的负电压。邻近哑位线，形成有被提供了负电压的电路元件。哑位线经由连接布线线路，直接连接到被提供了负电压的负电压线。例如，当判定出由于半导体存储器的制造条件变化，与实存储器单元连接的实位线很可能连接到相邻的电路元件而电短路时，哑位线也很可能连接到相邻的电路元件而电短路。根据本发明的第一方面，即使哑位线连接到相邻的电路元件而被电短路时，也可以防止在哑位线与电路元件之间出现泄漏。由于可以防止泄漏，所以可以防止负电压产生器不必要地操作，从而防止待机电流增大。结果，可以提高半导体存储器的生产率。
在根据本发明第一方面的半导体存储器中，由负电压产生器产生的负电压优选地是每个哑存储器单元中所形成的哑晶体管的衬底电压。当判定出与实存储器单元连接的实位线很可能连接到构成实存储器单元的晶体管的衬底而电短路时，哑位线也很可能连接到哑晶体管的衬底而电短路。根据上述配置，即使哑位线连接到哑晶体管的衬底而电短路，也可以防止在哑位线与哑晶体管的衬底之间出现泄漏。结果，可以防止待机电流增大，从而提高半导体存储器的生产率。
在根据本发明第一方面的半导体存储器中，由负电压产生器产生的负电压优选地是被提供给实字线而使得实存储器单元中所形成的实晶体管关断的复位电压。当判定出实位线很可能连接到实字线而电短路时，哑位线也很可能连接到实字线而电短路。根据上述配置，即使哑位线连接到实字线而电短路，也可以防止在哑位线与实字线之间出现泄漏。尤其是，由于在待机期间全部实字线都被保持到复位电压，在半导体存储器的加电期间，提供了长时间的复位电压。结果，可以防止待机电流增大，从而提高半导体存储器的生产率。
根据本发明的第二方面，一种半导体存储器包括保持写数据的实存储器单元和不保持写数据的哑存储器单元。哑位线连接到哑存储器单元。多个内部电压产生器根据外部供电电压，产生在半导体存储器的内部电路中使用的多种内部电压。邻近哑位线，形成有被提供了内部电压的电路元件。连接设置电路将哑位线连接到分别被提供了内部电压的多条内部电压线中的任一个。根据本发明的第二方面，哑位线可以连接到向很可能连接到哑位线而电短路的电路元件提供内部电压的内部电压线。可以对每个半导体存储器作出连接改变。因此，即使当由于半导体存储器的制造条件变化，很可能被电短路的电路元件变为其他电路元件时，哑位线也可以根据该变化而容易地连接到另外的内部电压线。结果，即使主故障种类由于制造条件的改变而改变，也可以防止待机电流增大，从而可以提高半导体存储器的生产率。
在根据本发明第二方面的半导体存储器中，连接设置电路优选地具有编程电路和开关电路。在编程电路中，指示要被连接到哑位线的内部电压线的信息可以预先被编程。开关电路可以根据编程电路的编程状态，将哑位线连接到内部电压线中的某一条。通过提供编程电路，在半导体存储器的制造工艺中，指示内部电压线的信息可以容易地被编程。
在根据本发明第二方面的半导体存储器中，编程电路优选地具有熔丝电路，该熔丝电路具有熔丝，其中根据熔断或未熔断状态编程了信息，并且熔丝电路输出预定逻辑电平的信号。根据该逻辑电平，开关电路可以连接到内部电压线中的某一条。通过构建具有熔丝的编程电路，在半导体存储器的制造工艺中，指示内部电压线的信息可以通过使用现有设备而被编程。因此，根据上述配置，可以防止半导体存储器的成本增加。
在根据本发明第二方面的半导体存储器中，命令译码器优选地对外部命令译码。当由命令译码器译码的外部命令是连接设置命令时，开关电路可以根据由连接设置命令指示的连接规格(connection specification)，将哑位线连接到内部电压线中的某一条，而不管编程电路的编程状态。因此，在编程之前和之后，哑位线可连接到任意内部电压线，而不管编程状态如何。例如，通过在编程之前使用命令译码器，可以评估编程电路应如何被编程。通过在编程之后使用命令译码器，可以详细评估在制造之后检测出故障的半导体存储器的故障起因。
例如，当接收到对半导体存储器的用户开放的多种操作命令的的预定组合时，命令译码器识别出连接设置命令。或者，当接收到不对用户开放的测试命令时，命令译码器识别出连接设置命令。通过与连接设置命令一同提供的外部地址信号和外部数据信号中的至少一个，确定连接规格。
在根据本发明第二方面的半导体存储器中，连接设置电路优选地由导电膜构成，该导电膜与用于半导体制造工艺的光掩模的图案形状相对应地形成在半导体衬底上，并将内部电压线中的任一条连接到哑位线。当判定出半导体存储器的制造条件，以及实位线和哑位线与实位线和哑位线很可能与其连接而电短路的电路元件之间的关系变化时，通过根据制造条件的改变来改变要被形成的导电膜(光掩模)，可以提高半导体存储器的生产率。
根据本发明的第三方面，提供了一种制造半导体存储器的方法。为了制造根据上述本发明第二方面的半导体存储器，在晶片测试过程中，评估在半导体存储器芯片附近形成在晶片上的评估电路的电特性。接着，在编程过程中，根据晶片测试过程中的评估结果，对编程电路编程。例如，编程过程是使得编程电路中所形成的熔丝被熔断/不熔断的熔丝处理。根据本发明的第三方面，对于每个半导体存储器芯片，哑位线可以根据半导体存储器的电特性而连接到希望的内部电压线。结果，可以提高半导体存储器的生产率。
根据本发明的第四方面，提供了一种制造半导体存储器的方法。为了制造根据上述本发明第二方面的半导体存储器，在出货测试过程中，判定晶片上所形成的半导体存储器芯片是好的还是坏的。在编程过程中，根据在出货测试过程中判定的坏芯片的故障种类，对编程电路编程。例如，编程过程是使得编程电路中所形成的熔丝被熔断/不熔断的熔丝处理。根据本发明的第四方面，对于每个半导体存储器芯片，哑位线可以根据半导体存储器的故障种类的分布而连接到希望的内部电压线。结果，可以提高半导体存储器的生产率。
附图说明
当结合附图阅读时，从下面详细的描述，本发明的性质、原理和实用性将变得更加清楚，附图中类似的部分用相同的参考标号指代，其中：
图1是示出了根据本发明第一实施例的半导体存储器的框图；
图2是示出了图1所示的存储器单元阵列的细节的电路图；
图3是示出了图2所示的存储器单元阵列的细节的布局图；
图4是沿图3的线A-A′取得的截面图；
图5是示出了根据本发明第二实施例的半导体存储器的框图；
图6是示出了图5所示的熔丝电路和开关电路的细节的电路图；
图7是示出了晶片完成之后第二实施例中的制造过程的流程图；
图8是图示了图7所示的流程中，确定要被连接到哑位线的电压线的过程的示图；
图9是示出了晶片完成之后根据第三实施例的半导体存储器中的制造过程的流程图；
图10是示出了根据本发明第四实施例的半导体存储器中的存储器单元阵列的细节的布局图；
图11是示出了根据本发明第五实施例的半导体存储器的框图；
图12是示出了图11所示的开关电路的细节的电路图；
图13是示出了第五实施例中的开关电路的设置方法的时序图；以及
图14是示出了根据本发明第六实施例的半导体存储器中的开关电路的设置方法的时序图。
具体实施方式
下文中，将参考附图描述本发明的实施例。附图中，双圆圈表示外部端子。附图中，由粗线指示的信号线是由多条线路组成的。此外，粗线所连接的块的部分是由多个电路组成的。具有后缀“Z”的信号表示正逻辑，具有前缀“/”的信号表示负逻辑。传输一个信号的信号线由与该信号名称相同的参考标号指示。
图1示出了根据本发明第一实施例的半导体存储器。该半导体存储器例如通过使用CMOS工艺技术被形成为FCRAM(快周期RAM)。FCRAM是一种伪SRAM，其具有DRAM存储器核心和SRAM接口。尤其是，FCRAM被设计为安装到由电池供电的手持终端上，并具有低的待机电流。具体地说，FCRAM的待机电流标准(测试标准)是严格的。
FCRAM具有STTZ产生器10、VPR产生器12、VPP产生器14、VNWL产生器16(负电压产生器)、VBB产生器18(负电压产生器)、VCP产生器20、VII产生器22、命令译码器24、操作控制电路26、地址译码器28、数据输入/输出电路30和存储器核心CORE。
当外部供电电压VDD(例如1.8V)低于预定电压时，STTZ产生器10(加电复位电路)输出启动信号STTZ(正脉冲信号)。启动信号STTZ被提供到要被初始化的锁存器等，并将这些电路设置到初始状态。利用启动信号STTZ，在被加电之后，FCRAM被设置在复位状态中，直到外部供电电压VDD变到预定电压，从而防止误操作。
通过使用供电电压VDD，VPR产生器12产生预充电电压VPR(例如0.8V)，以通过使用供电电压VDD来对下面将描述的位线BL和/BL预充电。通过使用供电电压VDD，VPP产生器14产生升压电压VPP(例如3V)，该电压是下面将描述的字线WL的高电平电压(激活电平)。通过使用供电电压VDD，VNWL产生器16产生复位电压VNWL(例如-0.4V)，该电压是字线WL的复位电压(去活电平)。
通过使用供电电压VDD，VBB产生器18产生衬底电压VBB(例如-0.4V)，该电压被提供到FCRAM的半导体衬底和下面将描述的存储器单元MC的p阱区域。通过使用供电电压VDD，VCP产生器20产生单元极板电压VCP(例如0.8V)，该电压被提供到下面将描述的存储器单元电容器C1的公共电极。通过使用供电电压VDD，VII产生器22产生内部供电电压VII(例如1.6V)，该电压被提供到内部电路(主要是逻辑电路)，例如命令译码器24、操作控制电路26等。预充电电压VPR、升压电压VPP、复位电压VNWL、衬底电压VBB、单元极板电压VCP和供电电压VII是恒定的，而与供电电压VDD的值的变化不相关。
VPR产生器12、VPP产生器14、VCP产生器20和VII产生器22仅当电压VPR、VPP、VCP和VII低于期望值(例如，0.8V、3V、0.8V和1.6V)时才操作以产生电压，并将电压VPR、VPP、VCP和VII提升到期望值。VNWL产生器16和VBB产生器18仅当电压VNWL和VBB高于期望值(例如-0.4V)时才操作以产生电压，并将电压VNWL和VBB降低到期望值。当电压VPR、VPP、VCP、VII、VNWL和VBB具有期望值时，产生器12、14、16、18、20和22不执行电压的产生操作，从而它们的功耗变得很小。
命令译码器24接收作为命令的芯片使能信号/CE、输出使能信号/OE和写使能信号/WE，对所接收的命令译码，并将经译码的命令作为内部命令信号ICMD(写命令和读命令)输出到操作控制电路26。操作控制电路26根据从命令译码器24提供的内部命令信号ICMD，产生用于执行读操作、写操作和刷新操作的定时信号。当FCRAM中所产生的读命令(或者写命令)与刷新命令互相冲突时，操作控制电路26具有判断这些命令的优先级的判优器(未示出)。刷新命令由刷新定时器(未示出)周期性地产生。
地址译码器28对经由地址端子AD提供的外部地址信号AD译码，并将译码信号ADEC输出到存储器核心CORE。FCRAM采用地址非复用方法，其中行地址信号和列地址信号同时被接收。在读操作的时候，数据输入/输出电路30将经由公共数据总线CDB从存储器核心CORE传输来的读数据输出到外部数据端子DQ(例如8位)。在写操作的时候，数据输入/输出电路30经由外部数据端子DQ接收写数据，并将所接收的外部数据信号经由公共数据总线CDB传输到存储器核心CORE。
存储器核心CORE具有存储器单元阵列ARY、字译码器WD、读出放大器SA和列译码器(未示出)。存储器单元阵列ARY具有多个存储器单元MC、字线WL和位线BL(或/BL)，其中每个存储器单元MC包括传输晶体管T1和电容器C1，每条字线WL连接到一个存储器单元MC的传输晶体管T1的栅极，每条位线BL连接到传输晶体管T1的数据输入/输出节点。
字译码器WD根据经译码的信号ADEC的行译码信号，选择字线WL中的某一个。升压电压VPP被提供到被选择的字线WL。此外，复位电压VNWL被提供到未被选择的字线。读出放大器SA具有多个读出放大器和列开关(未示出)。例如，在读操作的时候，读出放大器放大经由位线BL(或/BL)从存储器单元MC读出的数据的信号量。列开关经由公共数据总线CDB，将位线BL上的读数据传输到数据输入/输出电路30，并将经由公共数据总线CDB提供的写数据传输到位线BL(或/BL)。列译码器(未示出)根据经译码的信号ADEC的列译码信号，输出控制信号，以控制列开关。
图2示出了图1所示的存储器单元阵列ARY的细节。存储器单元阵列ARY具有排列为矩阵形状的多个存储器单元MC、在图中的纵向方向上布线的多条实字线WL，以及在图中的横向方向上布线的多条实位线BL和/BL。在存储器单元阵列ARY的周边部分中，形成了伴随一对实位线BL和/BL的一对哑位线DBL和/DBL，以及伴随实字线WL的两条哑字线DWL。哑位线DBL和/DBL以及哑字线DWL的布局(布线线路之间的间隔、布线线路宽度等)分别与实位线BL和/BL和实字线WL相同。哑位线/DBL连接有结构与实存储器单元MC相同的哑存储器单元DMC。哑存储器单元DMC连接到在实存储器单元MC附近的哑字线DWL。与实存储器单元MC相似，哑存储器单元DMC具有传输晶体管T1(哑晶体管)和电容器C1(哑电容器)。实存储器单元MC保持经由外部数据端子DQ提供的写数据。哑存储器单元DMC不保持写数据。
在本实施例中，哑位线DBL和/DBL连接到衬底电压线VBB。哑字线DWL连接到复位电压线VNWL。实字线WL交替连接到图中的上字译码器WD和下字译码器(未示出)。图中，实位线对BL和/BL交替连接到右读出放大器SA和左读出放大器(未示出)。例如，在读操作的时候，根据地址信号AD，一条实字线WL被选择。被选择的实字线WL导通与一对实位线BL和/BL中的一条位线(例如，BL)相对应的实存储器单元MC的实传输晶体管T1。读出放大器SA放大经由实传输晶体管T1从实存储器单元MC的实电容器C1读出的实位线BL上的电荷(读电压)与实位线/BL的预充电电压VPR之间的电压差，以产生读数据。
图3示出了图2所示的存储器单元阵列ARY的布局。图中，字线WL和DWL由网点区域指示，存储器单元MC和DMC的传输晶体管T1的源/漏区域(具体地说，被注入离子以形成源/漏区域的区域)由虚线指示。存储器单元MC和DMC的传输晶体管T1与电容器C1的连接节点，即存储器单元MC和DMC的扩散区域的接点(存储器单元接点MCNT)，由划叉的矩形指示。此外，存储器单元MC和DMC的电容器C1的形状(下面将描述的图4中所示的圆筒状部分CYL)由点划线指示。作为电容器C1的公共电极的单元极板电压线VCP由双点划线指示。图形左下方的粗线指示的矩形框分别表示存储器单元MC。与位线BL、/BL和/DBL交叠的虚线矩形框表示用于将位线BL、/BL和/DBL连接到传输晶体管T1的源/漏区域之一的位线接点BCNT。在本实施例中，哑位线DBL和/DBL经由连接布线线路CW，直接连接到衬底电压线VBB(负电压线)，而不经过诸如晶体管等的元件。
在本实施例的FCRAM中，从位线接点BCNT的结构和形状以及用于制造FCRAM的半导体生产设备的特性可以看出，在存储器单元阵列ARY的周边部分，位线接点BCNT到n型扩散区域的定位余量小。如果位线接点BCNT的形成位置偏离了n型扩散区域N+的中心，则位线接点BCNT可能会连接到p型阱区域PWELL(-0.4V，被提供以负电压的电路元件)而被电短路。当哑位线/DBL连接到预充电电压线VPR(0.8V)时，与现有技术相似，由于发生电短路，漏电流从预充电电压线VPR流到衬底电压线VBB。结果，即使在FCRAM的待机周期中，图1所示的VPR产生器12和VBB产生器18也总是操作以产生电压VPR和VBB，从而增大了待机电流。
另一方面，在本实施例中，哑位线/DBL直接连接到衬底电压线VBB。因此，即使哑位线/DBL的位线接点BCNT连接到p型阱区域PWELL(-0.4V)而被电短路时，也不会出现漏电流。VPR产生器12和VBB产生器18不进行无用的操作，从而防止了待机电流增加。从而，尤其是在具有严格的待机电流标准的FCRAM中，可以防止由于哑位线/DBL的接点故障引起的待机电流故障而造成生产率下降。
图4示出了沿图3的线A-A′取得的截面。图4中，示出了哑存储器单元DMC的截面，而存储器单元MC的截面是相同的。作为哑存储器单元DMC的传输晶体管T1(哑晶体管)的源/漏区域的n型扩散区域N+形成在与存储器单元阵列ARY的衬底相对应的p型阱区域PWELL的表面上。n型扩散区域N+通过如下方式形成：利用字线WL和DWL作为光掩模，以自对准方式注入诸如磷(P)、砷(As)等的杂质，并使杂质热扩散。哑位线/DBL经由位线接点BCNT连接到n型扩散区域N+。此外，p型阱区域PWELL可以是p型半导体衬底自身，或者可以通过在p型或者n型半导体衬底上注入杂质而形成。
经由绝缘体膜形成在p型阱区域PWELL上的字线WL和DWL构成了传输晶体管T1的栅极。每个哑存储器单元DMC的电容器C1(圆筒状部分CYL)经由存储器单元接点MCNT连接到n型扩散区域N+。在圆筒状部分CYL与单元极板电压线VCP之间，形成了在图中由粗线指示的绝缘体膜INS。
如上所述，在第一实施例中，当判断出哑位线/DBL的位线接点BCNT很可能连接到p型阱区域PWELL而被电短路时，哑位线被直接连接到被提供了存储器单元MC衬底电压VBB的衬底电压线VBB。因此，即使位线接点BCNT连接到p型阱区域PWELL而被电短路，也可以防止待机电流由于电短路而增大。结果，可以提高FCRAM的生产率。哑位线/DBL总是连接到衬底电压线VBB，而不是处于浮动状态。因此，不发生由于串扰而引起的误操作。在存储器单元阵列ARY中，哑存储器单元DMC、哑位线DBL和/DBL以及哑字线DWL具有与现有技术相同的形状，从而保持了在光晕方面的作用。
图5示出了根据本发明第二实施例的半导体存储器。与第一实施例所描述的相同的部分用相同的参考标号表示，并且将省略对其的详细描述。在本实施例中，在第一实施例的FCRAM中，新形成了熔丝电路32(编程电路)和开关电路34。其他配置与第一实施例相同。此外，虽然未示出，但是该FCRAM具有冗余存储器单元行、冗余存储器单元列和冗余熔丝电路，其中冗余存储器单元行补救坏的存储器单元MC和字线WL，冗余存储器单元列补救坏的存储器单元MC和位线BL和/BL，指示被补救的存储器单元MC的地址被编程在冗余熔丝电路中。
熔丝电路32根据内置熔丝将激活信号ACT1到ACT4中的某一个设置到高电平，或者将全部激活信号ACT1到ACT4设置到低电平。开关电路34根据激活信号ACT1到ACT4，将内部电压线VPR、VNWL、VBB和VCP以及地线VSS中的某一个连接到哑位线/DBL。熔丝电路32和开关电路34用作连接设置电路，其将哑位线/DBL连接到分别被提供了内部电压的多条内部电压线VPR、VNWL、VBB、VCP和VSS中的某一个上。
图6示出了图5所示的熔丝电路32和开关电路34的细节。熔丝电路32具有产生激活信号ACT(ACT1到ACT4)的子熔丝电路32a、32b、32c和32d。子熔丝电路32a、32b、32c和32d的每一个具有熔丝FS(FS1、FS2、FS3和FS4)、锁存器LT和缓冲器BUF(两个反相器)。子熔丝电路32a、32b、32c和32d的每一个被启动信号STTZ初始化，并以根据熔丝FS(FS1到FS4)的编程状态的逻辑电平，输出信号。当熔丝FS被编程(熔断状态)时，各激活信号ACT变为高电平。当熔丝FS没有被编程(未熔断状态)时，各激活信号ACT变为低电平。在本实施例中，如果需要的话，在用于补救故障的熔丝过程(FCRAM的制造过程)中，熔丝电路32的熔丝FS1到FS4被熔断。因此，利用FCRAM的加电复位，输出了激活信号ACT1到ACT4。
开关电路34具有将内部电压线VPR、VNWL、VBB和VCP以及地线VSS连接到哑位线/DBL的五个nMOS晶体管，以及一个四输入NOR电路。四输入NOR电路接收激活信号ACT1到ACT4作为输入。nMOS晶体管的栅极接收激活信号ACT1到ACT4以及四输入NOR电路的输出。因此，利用FCRAM的加电复位，电压线VPR、VNWL、VBB和VCP以及地线VSS中的某一个连接到哑位线/DBL。图6中，只有熔丝FS2被熔断，只有与复位电压线VNWL相对应的nMOS晶体管被导通，并且其他nMOS晶体管被关断。因此，哑位线/DBL被固定到复位电压VNWL。当全部熔丝FS1到FS4未被熔断时，四输入NOR电路输出高电平，从而哑位线DBL和/DBL被连接到地线VSS。
图7示出了晶片完成之后第二实施例中的制造过程。这里，在晶片上形成了多个FCRAM芯片和一个TEG(测试元件组)芯片，其中TEG芯片中形成有FCRAM中的存储器单元阵列ARY的一部分或者具有不同栅极尺寸的各种晶体管。TEG芯片是间接评估晶片上的FCRAM芯片电特性的评估电路。在批次产出后，首先，通过使用TEG芯片执行晶片测试(Wafer Acceptable Test，晶片合格测试)。在晶片测试中，评估晶体管的基本特性(诸如阈值电压等)以及存储器单元阵列中所产生的故障类别等等。此时，也可以评估位线BL或/BL的短路故障的起因。
接着，在第一测试过程(Primary Test 1，初级测试1)中，执行AC特性和DC特性的测量(FCRAM的操作测试)。通过第一测试，检测出具有可补救故障的FCRAM(要被补救的FCRAM)。然后，通过熔丝熔断工艺(Fuse Blow，熔丝熔断)，要被补救的FCRAM的冗余熔丝电路被编程。此时，根据通过晶片测试而表明的位线BL或/BL的短路故障的起因，图6所示的熔丝电路32被编程。通过编程，电压线VPR、VNWL、VBB、VCP和VSS中的某一个被连接到哑位线/DBL。接着，通过第二测试过程(Primary Test 2，初级测试2)，执行AC特性和DC特性的测量(FCRAM的操作测试)。通过第二测试过程，区分出好的芯片和坏的芯片。
当FCRAM处于芯片上而被出货时，晶片被封装以便出货。当被封装的晶片出货后，晶片被划片，切割出FCRAM芯片。通过封装工艺，FCRAM芯片被模塑在封装件中。然后，通过最终测试过程(Final Test，最终测试)执行包括封装工艺中所产生故障的故障的最终测试。
图8示出了用于确定在图7所示的熔断中，要被连接到哑位线/DBL的电压线的过程。通过执行芯片测试的LSI测试器来执行该确定。确定出的信息连同晶片号或者芯片号，被传送到熔丝熔断设备。
当位线短路故障的主起因(类别)是相邻位线BL和/BL之间的电短路(成对位线故障)时，相邻的哑位线/DBL和位线BL很可能被连接而电短路。此时，在熔丝熔断工艺中，熔丝FS1被熔断。在FCRAM加电之后，哑位线/DBL被固定到预充电电压VPR(内部电压)。因此，即使当哑位线/DBL和位线BL被连接而电短路时，也不会出现漏电流，并且防止了VPR产生器12(内部电压产生器)不必要的操作。结果，可以防止生产率由于哑位线/DBL所引起的待机电流故障而被降低。
类似地，当位线短路故障的主起因是位线BL或/BL与字线WL之间的电短路(出现位线故障和字线故障)时，相邻的哑位线/DBL和字线WL很可能被连接而电短路。这种电短路例如出现在图4所示的哑位线/DBL的位线接点BCNT与字线WL之间。此时，在熔丝熔断工艺中，熔丝FS2被熔断。在FCRAM加电之后，哑位线/DBL被固定到复位电压VNWL(内部电压)。因此，在字线WL被保持在未选择状态(VNWL)的待机时段中，可以防止VNWL产生器16(内部电压产生器)不必要地操作。结果，可以防止生产率由于哑位线/DBL所引起的待机电流故障而被降低。
与第一实施例类似，当位线短路故障的主起因是位线BL或/BL与p型阱区域PWELL之间的电短路(出现位线故障和刷新故障)时，哑位线/DBL和p型阱区域PWELL很可能被连接而电短路。此时，在熔丝熔断工艺中，熔丝FS3被熔断。在FCRAM加电之后，哑位线/DBL被固定到衬底电压VBB(内部电压)。因此，在待机时段中，可以防止VBB产生器18(内部电压产生器)不必要地操作。结果，可以防止生产率由于哑位线/DBL所引起的待机电流故障而被降低。
当位线短路故障的主起因是位线BL或/BL与单元极板电压线VCP之间的电短路(单个位线故障)时，哑位线/DBL和单元极板电压线VCP很可能被连接而电短路。这种电短路例如出现在图4所示的哑位线/DBL的布线层与单元极板电压线VCP的布线层之间。此时，在熔丝熔断工艺中，熔丝FS4被熔断。在FCRAM加电之后，哑位线/DBL被固定到单元极板电压VCP(内部电压)。因此，在待机时段中，可以防止VCP产生器20(内部电压产生器)不必要地操作。结果，可以防止生产率由于哑位线/DBL所引起的待机电流故障而被降低。
另外，当存在位线短路故障的多种起因，并且任何故障种类以相同的比例出现时，在熔丝熔断工艺中，不切断熔丝FS1到FS4。在FCRAM加电之后，哑位线/DBL被固定到地电压VSS。当故障种类的出现比例基本相同时，哑位线/DBL被固定到地电压VSS，其是正电压VPR和VCP和负电压VNWL和VBB之间的中间值。从而，即使当在哑位线/DBL中出现上述故障中的任何一种，电压差也可以较小，并且泄漏量可以最小化。因此，图5所示的产生器12、16、18和20的不必要的操作可以最小化，并且可以降低待机故障率。
如上所述，即使在第二实施例中，也可以获得与上述第一实施例相同的优点。此外，在本实施例中，通过对熔丝电路32的编程，哑位线/DBL可以连接到电压线VPR、VNWL、VBB、VCP和VSS中的任何一个上。因此，即使当FCRAM的制造条件改变以及与待机电流故障有关的主故障种类改变时，熔丝电路32也可根据新的故障种类而被编程，使得可以防止待机电流增大，从而提高FCRAM的生产率。
由于形成了熔丝电路32，所以在FCRAM的制造过程中，通过使用现有设备，可以容易地编程指示电压线VPR、VNWL、VBB、VCP和VSS的信息。因此，根据本实施例，可以避免FCRAM的成本增加。
当存在很可能连接到哑位线/DBL而被电短路的多个电路元件，并且恒定地提供给这些电路元件的电压是正电压和负电压时，如果与待机电流故障有关的多个故障种类彼此基本相等，则哑位线/DBL被连接到地线VSS。当哑位线/DBL和任何电路元件被连接而电短路时，在多个FCRAM中，提供给该电路元件的电压与地电压之间的差可以平均较小。因此，根据本发明的实施例，FCRAM的待机电流值的分布可以向较低侧移动。结果，可以提高FCRAM的生产率。
根据晶片测试的评估结果，熔丝电路32被编程，从而，根据FCRAM的电特性，对于其上形成FCRAM的每个晶片，哑位线/DBL可以被连接到希望的电压线。结果，可以提高FCRAM的生产率。
图9示出了晶片完成之后，本发明第三实施例的半导体存储器中的制造过程。与第一和第二实施例中所描述的相同的部分用相同的参考标号表示，并且将省略对其的详细描述。本实施例的半导体存储器与第二实施例的FCRAM(图5)相同。除了晶片测试和第一测试之外，制造过程与图7所示的相同。
在本实施例中，在评估TEG芯片的晶片测试中，评估晶体管的基本特性，例如阈值电压等。接着，在第一测试中，检测可被补救的FCRAM，改变存储器单元阵列中的哑位线DBL和/DBL的连接，并且评估故障种类。此时，还从故障种类的分布中评估位线BL和/BL的短路故障的起因(故障种类)。然后，与第二实施例类似，通过熔丝熔断工艺，编程要被补救的FCRAM的冗余熔丝电路。类似地，根据第一测试的评估结果，熔丝FS1到FS4被熔断(图6)，哑位线/DBL被连接到内部电压线VPR、VNWL、VBB和VCP以及地线VSS的某一个上。
如上所述，即使在第三实施例中，也可以获得与上述第一实施例相同的优点。此外，在本实施例中，通过使用其中检测可补救的FCRAM的第一测试的结果，哑位线/DBL可以被连接到内部电压线VPR、VNWL、VBB和VCP以及地线VSS的某一个上。结果，可以提高FCRAM的生产率。
图10示出了根据本发明第四实施例的半导体存储器中的存储器单元阵列ARY的布局。与第一和第二实施例中所描述的相同部分用相同的参考标号表示，并且将省略对其的详细描述。在本实施例中，在存储器单元阵列ARY的一端，预充电电压线VPR、复位电压线VNWL、衬底电压线VBB、单元极板电压线VCP和地线VSS的布线线路沿着哑位线DBL和/DBL彼此平行地排列。每条内部电压线VPR、VNWL、VBB、VCP和VSS都是利用FCRAM芯片的最上的金属布线层M3形成的。
哑位线DBL和/DBL的布线线路(利用PWELL上的第二布线层形成，如图4所示)经由接点CNT连接到布线线路M3DBL。布线线路M3DBL利用布线层M3形成。存储器单元阵列ARY的其他配置与第一实施例(图3)相同。与哑位线DBL和/DBL相连的布线线路M3DBL经由导电膜CND，连接到电压线VPR、VNWL、VBB、VCP和VSS中的某一个(本示例中是VNWL)上。导电膜CND在半导体衬底上与半导体制造工艺中用于制造FCRAM的光掩模的图案形状相对应地形成。在该示例中，用于形成导电膜CND的光掩模是与金属布线层M3相对应的光掩模。根据导电膜CND的形成位置，可以创建五种光掩模。
例如当判断出FCRAM的制造条件改变以及位线BL、/BL、DBL或/DBL与很可能被连接到位线BL、/BL、DBL或/DBL而电短路的电路元件之间的关系改变时，本实施例是高效的。该电路元件是相邻位线BL或/BL(VPR)、字线WL(VNWL)、p型阱区域PWELL(VBB)和电容器C1(VCP)中的一个。然后，哑位线DBL和/DBL连接到与被提供给很可能被连接到哑位线DBL或/DBL而被电短路的电路元件的内部电压相对应的内部电压线(VPR、VNWL、VBB和VCP中的某一个)。
或者，在FCRAM的大规模生产期间，根据由制造条件变化引起的故障种类的分布的变化，可以改变光掩模，使得改变要被形成的导电膜CND的位置。用于形成导电膜CND的光掩模被用在最终布线工艺中。因此，光掩模容易根据制造条件的变化而改变。由于哑位线DBL和/DBL所连接的电压线可以根据故障种类的变化而改变，所以可以防止由于故障种类变化而造成待机电流增大，从而可以防止生产率降低。
如上所述，即使在第四实施例中，也可以获得与上述第一实施例相同的优点。此外，在本实施例中，用于形成导电膜CND的光掩模根据制造条件的变化而改变，从而可以提高FCRAM的生产率。
图11示出了根据本发明第五实施例的半导体存储器。与第一和第二实施例所描述的相同的部分用相同的参考标号表示，并且将省略对其的详细描述。代替第二实施例的命令译码器24、操作控制电路26和开关电路34，本实施例的FCRAM具有命令译码器25、操作控制电路27和开关电路37。此外，该FCRAM另外具有开关控制电路38。其他配置与第二实施例(图5)基本相同。
除了命令译码器24的功能以外，命令译码器25还具有这样的功能：当判断出被提供给外部端子/CE、/OE和/WE的外部命令信号和被提供给地址端子AD的外部地址信号是下面所描述的连接设置命令时，它输出指示连接设置命令的内部命令信号ICMD(连接设置命令)。除了操作控制电路26的功能以外，操作控制电路27还具有这样的功能：当接收了连接设置命令时，将连接设置信号CSET从低电平设置到高电平，并且保持高电平。操作控制电路27具有这样的功能：响应于高电平启动信号STTZ，将连接设置信号CSET复位到低电平。因此，连接设置信号CSET一旦被设置，就会直到下一次加电才被复位。
当连接设置信号CSET是高电平时，根据被提供给外部数据端子DQ的低3位的数据值，开关控制电路38将设置信号SET1到SET5中的某一个设置到高电平，并保持其余的设置信号SET处于低电平。数据值与设置信号SET1到SET5之间的关系示出在下面描述的图13中。开关控制电路38具有保存设置信号SET1到SET5的输出电平的锁存器(未示出)。因此，设置信号SET1到SET5被保持在相同的值，直到他们通过下一次加电而被复位。
当全部设置信号SET1到SET5都是低电平时，根据来自熔丝电路32的激活信号ACT1到ACT4，开关电路37将电压线VPR、VNWL、VBB、VCP和VSS中的某一个连接到哑位线/DBL。当设置信号SET1到SET5中的任一个是高电平时，即当提供了连接设置命令时，根据连接设置命令所指示的连接规格，开关电路37将电压线VPR、VNWL、VBB、VCP和VSS中的某一个连接到哑位线/DBL，而不管熔丝电路32的编程状态如何。
图12示出了图11所示的开关电路37的细节。开关电路37具有第一、第二和第三开关电路37a、37b和37c。第三开关电路37c具有将电压线VPR、VNWL、VBB、VCP和VSS连接到哑位线/DBL上的nMOS晶体管。当连接设置信号CSET是高电平时，第一开关电路37a将设置信号SET1到SET5的电平输出到第三开关电路37c。当连接设置信号CSET是低电平时，第一开关电路37a的输出处于浮动状态。
当连接设置信号CSET是低电平时，第二开关电路37b将激活信号ACT1到ACT4的电平以及激活信号ACT1到ACT4的NOR逻辑输出到第三开关电路37c。当连接设置信号CSET是高电平时，第二开关电路37b的输出处于浮动状态。因此，当连接设置信号CSET是低电平时，与第一实施例类似，哑位线/DBL被连接到电压线VPR、VNWL、VBB、VCP和VSS中的某一个上。当连接设置信号是高电平时，根据设置信号SET1到SET5，哑位线/DBL被连接到电压线VPR、VNWL、VBB、VCP和VSS的某一个上，而不管激活信号ACT1到ACT4的电平如何。
图13示出了第五实施例中的开关电路37的设置方法。在本实施例中，当读命令RD1、写命令WR1、读命令RD2和写命令WR2和WR3被顺序提供时，熔丝电路32的编程信息变为无效。这里，为了识别连接设置命令，命令译码器25需要连同命令RD1、WR1、RD2、WR2和WR3一起，接收预定值CODE1到CODE5作为地址信号AD。根据连同连接设置命令一起提供的数据信号DQ的值，哑位线/DBL被连接到电压线VPR、VNWL、VBB、VCP和VSS中的某一个上。即，当接收了对FCRAM的用户开放的多种操作命令的预定组合时，命令译码器25识别出连接设置命令。
连同写命令WR1到WR2一起提供的写数据DQ具有任意值。当连同写命令WR3一同提供的写数据DQ的低3位(KEY)是十六进制表示法的01h到05h时，开关控制电路38将相应的设置信号SET设置到高电平。当上述条件中的任何一个不被满足时，不识别出连接设置命令。通过识别出连接设置命令，连接设置信号CSET改变到高电平，并且设置信号SET1到SET5中的某一个被改变到高电平。
如上所述，即使在第五实施例中，也可以获得与上述第二或第三实施例相同的优点。此外，在本实施例中，根据连接设置命令，熔丝电路32的编程状态可以被无效，并且哑位线/DBL可以连接到电压线VPR、VNWL、VBB、VCP和VSS中的某一个上。例如，如果在熔丝电路32的编程之前提供了连接设置命令，并且哑位线/DBL的电压值被设置为各种值，则可以对于每个芯片评估FCRAM的待机电流的变化。此外，如果在熔丝电路32的编程之前提供了连接设置命令，并且哑位线/DBL的电压值被设置为各种值，则可以详细地评估在制造后检测出待机电流故障的FCRAM的故障起因。
连接设置命令通过对用户开放的操作命令的组合被识别。因此，设计在其上安装FCRAM的系统的用户以及半导体的制造商可以追踪待机电流故障的起因。尤其是当开发用户专用的FCRAM或者当半导体的制造商与用户共同开发系统时，这是高效的。此外，由于连接设置命令是通过使用现有的命令端子/CE、/OE和/WE、地址端子AD和数据端子DQ而提供的，所以不需要专用的端子。结果，可以防止FCRAM的芯片尺寸增大。此外，可以在被封装的状态中评估FCRAM。此外，要被连接到哑位线/DBL的电压线是根据提供到数据端子DQ的值而选择的，从而可以容易地通过少量的位来设置多种内部电压。
图14示出了根据本发明第六实施例的半导体存储器的开关电路的设置方法。与第一、第二和第五实施例所描述的相同的部分用相同的参考标号表示，并且将省略对其的详细描述。在本实施例中，通过使用不对用户开放的专用连接设置命令(测试命令或者禁止命令)，根据连接设置命令，熔丝电路32变为无效，并且哑位线/DBL被连接到电压线。因此，本实施例的FCRAM是通过改变第五实施例中的命令译码器25的逻辑而形成的。其他配置与第五实施例相同。
在本实施例中，当不对用户开放的四个命令C1到C4(禁止命令)被顺序提供时，识别出连接设置命令。然后，根据在命令C4之后与写命令WR1一同提供的外部数据信号DQ，熔丝电路32的编程信息变为无效，并且哑位线/DBL被连接到电压线VPR、VNWL、VBB、VCP和VSS中的某一个上。
如上所述，即使在第六实施例中，也可以获得与第二、第三和第五实施例相同的优点。另外，在本实施例中，由于连接设置命令不是由用户提供的，所以可以防止与哑位线/DBL连接的电压线被用户改变。
此外，在上述这些实施例中，描述了本发明被应用到FCRAM的情形。但是，本发明并不限于这些实施例。例如，本发明可以被应用于普通伪SRAM、SDRAM、SRAM、FeRAM(铁电RAM)、诸如闪存等的半导体存储器、具有内置的这些存储器的存储器核心的系统LSI。
在上述第一实施例中，描述了其中哑位线/DBL直接连接到衬底电压线VBB的示例。但是，本发明并不限于该实施例。例如，当判断出位线BL、/BL、DBL或/DBL很可能连接到字线WL而电短路时，哑位线/DBL可以被连接到向字线WL提供复位电压VNWL的复位电压线VNWL。因此，即使当哑位线/DBL实际连接到字线WL而电短路，也可以防止在哑位线/DBL与字线WL之间出现泄漏。尤其是在待机期间全部字线WL都被保持在复位电压VNWL。结果，可以防止待机电流增大，从而可以提高FCRAM的生产率。
在上述第五和第六实施例中，描述了其中根据被提供到数据端子DQ的值而选择要被连接到哑位线/DBL的电压线的示例。但是，本发明并不限于这些实施例。例如，可以根据被提供到地址端子AD的值来选择要被连接到哑位线/DBL的电压线。

Claims (16)

1.一种半导体存储器，包括：
保持写数据的实存储器单元；
不保持写数据的哑存储器单元；
与所述哑存储器单元连接的哑位线；
负电压产生器，所述负电压产生器根据外部供电电压，产生要在所述半导体存储器的内部电路中使用的负电压；
被提供了所述负电压的负电压线；
形成在所述哑位线附近并被提供了所述负电压的电路元件；和
将所述哑位线直接连接到所述负电压线的连接布线线路。
2.根据权利要求1所述的半导体存储器，还包括形成在所述哑存储器单元中的哑晶体管，其中
由所述负电压产生器产生的所述负电压是每个所述哑晶体管的衬底电压。
3.根据权利要求1所述的半导体存储器，还包括形成在所述实存储器单元中的实晶体管，以及与所述实存储器单元连接的实字线，其中
由所述负电压产生器产生的所述负电压是被提供给所述字线以使所述实晶体管关断的复位电压。
4.一种半导体存储器，包括：
保持写数据的实存储器单元；
不保持写数据的哑存储器单元；
与所述哑存储器单元连接的哑位线；
多个内部电压产生器，所述多个内部电压产生器分别根据外部供电电压，产生要在所述半导体存储器的内部电路中使用的多种内部电压；
分别被提供了所述内部电压的多条内部电压线；
形成在所述哑位线附近并被提供了所述内部电压的电路元件；和
将所述哑位线连接到任一条所述内部电压线的连接设置电路。
5.根据权利要求4所述的半导体存储器，其中，所述连接设置电路具有
编程电路，在所述编程电路中预先编程了指示要被连接到所述哑位线的内部电压线的信息，和
开关电路，所述开关电路根据所述编程电路的编程状态，将所述哑位线连接到所述内部电压线中的某一条。
6.根据权利要求5所述的半导体存储器，其中
所述编程电路具有熔丝电路，所述熔丝电路具有熔丝，所述信息根据熔断或未熔断状态被编程在所述熔丝电路中，并且所述熔丝电路输出预定逻辑电平的信号，并且
所述开关电路根据所述逻辑电平，连接到所述内部电压线中的某一条。
7.根据权利要求5所述的半导体存储器，还包括对外部命令译码的命令译码器，其中
当被所述命令译码器译码的所述外部命令是连接设置命令时，所述开关电路根据由所述连接设置命令指示的连接规格，将所述哑位线连接到所述内部电压线中的某一条，而不管所述编程电路的编程状态。
8.根据权利要求7所述的半导体存储器，其中
当接收到对所述半导体存储器的用户开放的多种命令的预定组合时，所述命令译码器识别出所述连接设置命令。
9.根据权利要求7所述的半导体存储器，其中
当接收到不对用户开放的测试命令时，所述命令译码器识别出所述连接设置命令。
10.根据权利要求7所述的半导体存储器，其中
所述开关电路接收外部地址信号和外部数据信号中的至少一个的值作为所述连接规格，其中所述外部地址信号和所述外部数据信号连同所述连接设置命令一同被提供。
11.根据权利要求4所述的半导体存储器，其中
所述内部电压中的至少一个是负电压，并且
所述连接设置电路将所述哑位线连接到所述内部电压线或者地线中的任一条。
12.根据权利要求4所述的半导体存储器，其中
所述连接设置电路利用导电膜形成，所述导电膜在半导体衬底上与半导体制造工艺中所使用的光掩模的图案形状相对应地形成，并且将所述内部电压线中的任一条连接到所述哑位线。
13.一种制造半导体存储器的方法，所述半导体存储器具有
保持写数据的实存储器单元，
不保持写数据的哑存储器单元，
与所述哑存储器单元连接的哑位线，
多个内部电压产生器，所述多个内部电压产生器分别根据外部供电电压，产生要在所述半导体存储器的内部电路中使用的多种内部电压，
分别被提供了所述内部电压的多条内部电压线，
编程电路，在所述编程电路中预先编程了指示要被连接到所述哑位线的内部电压线的信息，和
开关电路，所述开关电路根据所述编程电路的编程状态，将所述哑位线连接到所述内部电压线中的某一条，所述方法包括以下步骤：
评估在晶片上形成在半导体存储器芯片附近的评估电路的电特性的晶片测试过程步骤；以及
根据所述晶片测试过程中的评估结果，对所述编程电路编程的编程过程步骤。
14.根据权利要求13所述的制造半导体存储器的方法，其中
所述编程过程是熔丝处理，其中形成在所述编程电路中的熔丝被熔断或者不被熔断。
15.一种制造半导体存储器的方法，所述半导体存储器具有
保持写数据的实存储器单元，
不保持写数据的哑存储器单元，
与所述哑存储器单元连接的哑位线，
多个内部电压产生器，所述多个内部电压产生器分别根据外部供电电压，产生要在所述半导体存储器的内部电路中使用的多种内部电压，
分别被提供了所述内部电压的多条内部电压线，
编程电路，在所述编程电路中预先编程了指示要被连接到所述哑位线的内部电压线的信息，和
开关电路，所述开关电路根据所述编程电路的编程状态，将所述哑位线连接到所述内部电压线中的某一条，所述方法包括以下步骤：
判断在晶片上形成的半导体存储器芯片是好的还是坏的的出货测试过程步骤；以及
根据所述出货测试过程中所判定的坏芯片的故障种类，对所述编程电路编程的编程过程步骤。
16.根据权利要求15所述的制造半导体存储器的方法，其中
所述编程过程是熔丝处理，其中形成在所述编程电路中的熔丝被熔断或者不被熔断。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336374A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 存储阵列、存储器及编程、无冗余和冗余读取、操作方法
CN105336376A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 存储阵列、存储器及编程、无冗余和冗余读取、操作方法
CN107039089A (zh) * 2017-04-14 2017-08-11 上海华虹宏力半导体制造有限公司 快闪存储器的缺陷检测方法、耐久测试方法和制造方法
CN108573971A (zh) * 2017-03-07 2018-09-25 联华电子股份有限公司 半导体存储器结构
WO2021077388A1 (zh) * 2019-10-25 2021-04-29 江苏时代全芯存储科技股份有限公司 记忆体测试阵列

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008146784A (ja) * 2006-12-13 2008-06-26 Elpida Memory Inc 半導体記憶装置
US8004920B2 (en) * 2007-05-29 2011-08-23 Micron Technology, Inc. Power saving memory apparatus, systems, and methods
KR20100063497A (ko) * 2008-12-03 2010-06-11 삼성전자주식회사 더미 파워 라인을 구비하는 반도체 장치
KR20100071211A (ko) * 2008-12-19 2010-06-29 삼성전자주식회사 셀 어레이로 인가되는 리키지 커런트를 막는 더미 셀 비트 라인 구조를 갖는 반도체 소자 및 그 형성 방법
KR101539309B1 (ko) * 2009-01-05 2015-07-24 삼성전자주식회사 반도체 메모리 장치
JP5032621B2 (ja) * 2010-03-18 2012-09-26 株式会社東芝 不揮発性半導体メモリ及びその製造方法
JP5711481B2 (ja) 2010-08-19 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP5922994B2 (ja) * 2012-06-13 2016-05-24 ルネサスエレクトロニクス株式会社 Ｄｒａｍ装置
JP6080544B2 (ja) * 2012-12-26 2017-02-15 ルネサスエレクトロニクス株式会社 半導体装置
KR101705172B1 (ko) * 2015-01-29 2017-02-09 경북대학교 산학협력단 반도체 메모리 장치
KR102649318B1 (ko) * 2016-12-29 2024-03-20 삼성전자주식회사 상태 회로를 포함하는 메모리 장치와 그것의 동작 방법
CN108389860B (zh) * 2017-02-03 2021-06-22 联华电子股份有限公司 半导体装置
KR20190068098A (ko) 2017-12-08 2019-06-18 삼성전자주식회사 다이나믹 랜덤 억세스 메모리 장치
KR102608306B1 (ko) 2019-05-10 2023-12-01 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0757475A (ja) * 1993-08-09 1995-03-03 Nec Corp 半導体メモリ集積回路装置
KR100197576B1 (ko) 1996-10-31 1999-06-15 윤종용 서브 더미 비트라인 및 서브 더미 워드라인을 가지는반도체 메모리 장치
JP3575988B2 (ja) * 1998-05-28 2004-10-13 沖電気工業株式会社 半導体記憶装置
JP3584181B2 (ja) 1999-05-27 2004-11-04 シャープ株式会社 不揮発性半導体記憶装置
JP2001014898A (ja) * 1999-06-28 2001-01-19 Mitsubishi Electric Corp 半導体記憶装置
JP2002109900A (ja) * 2000-09-28 2002-04-12 Mitsubishi Electric Corp 半導体装置、および半導体記憶装置のテスト方法
JP4262911B2 (ja) * 2001-09-27 2009-05-13 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP2004303342A (ja) * 2003-03-31 2004-10-28 Toshiba Corp 半導体記憶装置
KR100506941B1 (ko) * 2003-08-19 2005-08-05 삼성전자주식회사 더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336374A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 存储阵列、存储器及编程、无冗余和冗余读取、操作方法
CN105336376A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 存储阵列、存储器及编程、无冗余和冗余读取、操作方法
CN108573971A (zh) * 2017-03-07 2018-09-25 联华电子股份有限公司 半导体存储器结构
CN108573971B (zh) * 2017-03-07 2019-08-23 联华电子股份有限公司 半导体存储器结构
CN107039089A (zh) * 2017-04-14 2017-08-11 上海华虹宏力半导体制造有限公司 快闪存储器的缺陷检测方法、耐久测试方法和制造方法
WO2021077388A1 (zh) * 2019-10-25 2021-04-29 江苏时代全芯存储科技股份有限公司 记忆体测试阵列

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