KR19990030131A - 리던던시 회로를 가진 반도체 메모리 - Google Patents

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Abstract

본 발명은 메모리 셀 어레이를 가진 메모리에 관한 것이다. 에레이는 다수의 기본적인 메모리 셀과 리던던시 메모리 셀을 포함한다. 디코더는 어드레스 및 정상상태 신호에 응답하여 기본적인 메모리 셀중 어드레싱된 셀을 선택하고 어드레스 및 결함상태 신호에 응답하여 리던던시 메모리 셀을 어드레싱한다. 리던던시 디코더는 전기적 소거가능 판독전용 메모리를 가진다. 리던던시 디코더는 정상상태 신호를 발생시키고 판독전용 메모리 셀이 결함상태로 프로그래밍될 때 정상상태 신호를 결함상태 신호를 변환시킨다. 판독전용 메모리 셀중 각 셀은 플레시 메모리 셀, 강유전성 메모리 셀 또는 다른 형태의 전기적 소거가능 판독전용 메모리 셀을 포함하며, 상기 판독전용 메모리 셀은 실질적으로 비휘발성이며 비교적 긴 기간동안 프로그램된 상태를 유지한다. 이러한 구조에 있어서, 전기적 소거가능 판독전용 메모리 셀은 전기적으로 프로그래밍되고, 결함있는 기본적인 메모리 셀은 리던던시 메모리 셀로 교체되며, 메모리는 패키징된다.

Description

리던던시 회로를 가진 반도체 메모리
본 발명은 일반적으로 반도체 메모리, 특히 리던던시 회로를 가진 반도체 메모리에 관한 것이다.
종래에 공지된 바와같이, 반도체 메모리는 행 및 열로 배열된 메모리 셀의 어레이, 메모리 셀의 행중 한 행을 선택적으로 어드레싱하는 행 어드레스 디코더, 및 메모리 셀의 열중 한 열을 선택하는 열 어드레스 디코더를 포함한다. 반도체 메모리가 고밀도로 집적됨에 따라, 칩상에 결함있는 셀의 수가 증가되었다. 이들 결함은 전형적으로 번-인동안 검출된다. 오늘날, 고밀도 메모리는 리던던시 메모리 셀을 포함한다. 특히, 행 및 열 어드레스 디코더는 결함있는 셀을 분리하여 그들을 칩상에 가공된 리던던시 셀로 대체하기에 적합한 리던던시 회로를 가진다. 결함있는 셀을 분리하여 리던던시 셀로 대체하기 위해 사용되는 기술은 가용성 링크를 사용한다. 번-인후 그리고 패키징전에, 만일 메모리 셀에서 결함이 발견된다면, 레이저는 가용성 링크(fusible link)의 일부분을 절단하여 개방 회로를 형성한다. 레이저가 적절한 가용성 링크를 절단하면, 칩은 패키징되며 메모리는 재검사된다. 임의의 경우에, 패키징 공정 그 자체는 결함이 발생되도록 하여 패키징된 메모리의 유효성을 훼손시킨다.
본 발명의 목적은 결함있는 메모리 셀을 절단할 수 있는 리던던시 회로를 가진 반도체 메모리를 제공하는 데 있다.
도 1은 본 발명에 따른 메모리의 단순화된 개략도.
도 2는 도 1의 메모리에 사용되는 전기적 소거가능 판독전용 메모리 셀을 나타낸 도면.
본 발명에 따르면, 메모리 셀 어레이를 가진 메모리가 제공된다. 어레이는 다수의 기본적인 메모리 셀 및 리던던시 메모리 셀을 포함한다. 디코더는 어드레스 및 정상상태 신호에 응답하여 기본적인 메모리 셀중 어드레싱된 셀을 선택하고 어드레스 및 결함상태 신호에 응답하여 리던던시 메모리 셀을 어드레싱하기 위하여 사용된다. 리던던시 디코더는 전기적 소거가능 판독전용 메모리 셀을 가진다. 리던던시 디코더는 정상상태 신호를 발생시켜 판독전용 메모리 셀이 결합상태로 프로그래밍될 때 정상상태 신호를 결합상태 신호로 변환시킨다.
판독전용 메모리 셀의 각 셀은 플레시 메모리 셀, 강유전성 메모리 셀 또는 다른 형태의 전기적 소거가능 판독전용 메모리 셀을 포함하며, 상기 판독전용 메모리 셀은 비휘발성이며 매우 긴 기간동안 프로그래밍된 상태를 유지할 수 있다. 이러한 구조에 있어서는 전기적 소거가능 판독전용 메모리 셀이 전기적으로 프로그래밍할 수 있기 때문에 메모리가 패키징된후에 결함있는 기본적인 메모리 셀이 리던던시 메모리 셀로 교체된다.
본 발명의 다른 특징에 따르면, 메모리는 메모리 셀 어레이를 가진다. 어레이는 기본적인 메모리 셀의 다수의 행 및 열과 리던던시 메모리 셀의 하나의 행을 열을 포함한다. 행 디코더는 행 어드레스 및 정상상태 행 신호에 응답하여 기본적인 메모리 셀의 행중 어드레싱된 한 행을 선택하고 행 어드레스 및 결함상태 행 신호에 응답하여 리던던시 메모리 셀의 행을 어드레싱한다. 열 디코더는 열 어드레스 및 정상상태 열 신호에 응답하여 기본적인 메모리 셀의 열중 어드레싱된 열을 선택하고, 열 어드레스 및 결합상태 열 신호에 응답하여 리던던시 메모리 셀의 열을 어드레싱한다. 리던던시 행 디코더는 다수의 제 1 전기적 소거가능 판독전용 메모리를 가진다. 리던던시 행 디코더는 정상상태 행 신호를 발생시켜서 다수의 제 1 전기적 소거가능 판독전용 메모리 셀이 행 결함상태로 프로그래밍될 때 상기 정상상태 행 신호를 결함상태 행 신호로 변환시킨다. 다수의 제 1 전기적 소거가능 판독전용 메모리 셀중 선택된 셀은 결함상태를 가진 메모리 셀의 기본적인 행중 한 행에 대응하는 행 결함상태로 프로그래밍된다. 리던던시 열 디코더는 다수의 제 2 전기적 소거가능 판독전용 메모리 셀을 가진다. 리던던시 열 디코더는 정상상태 열 신호를 발생시켜서 다수의 제 2 판독전용 메모리 셀이 열 결함상태로 프로그래밍될 때 상기 정상상태 열 신호를 결함상태 열 신호를 변환시킨다. 다수의 제 2 판독전용 메모리 셀중 선택된 셀은 결함상태를 가진 메모리 셀의 기본적인 열중 한 열에 대응하는 열 결함상태로 프로그래밍된다.
본 발명의 일 실시예에 있어서, 어레이의 메모리 셀은 다이나믹 랜덤 액세스 메모리 셀, 즉 DRAM 셀이다. 판독전용 메모리 셀의 각 셀은 DRAM 셀과 동일한 반도체 몸체에 형성된 소오스, 드레인 및 게이트 영역을 가진 트랜지스터를 포함한다. 제 1 절연층은 게이트 영역상에 배치된다. 제 1 플로팅 게이트는 제 1 절연층상에 배치된다. 제 2 절연층은 제 1 플로팅 게이트상에 배치된다. 제 2 게이트는 제 2 절연층상에 배치된다. 판독전용 메모리 셀은 플로팅 게이트의 전하저장에 따라 프로그래밍되도록 배치된다.
도 1에는 메모리 셀(14N, 14R)의 어레이(12)를 가진 메모리(10)가 도시되어 있다. 메모리(10)는 예를들어 랜덤 액세스 메모리(RAM) 회로, 동적 RAM(DRAM) 회로, 동기식 DRAM(SDRAM) 회로, 정적 RAM(SRAM) 회로 또는 조합 DRAM 논리회로 또는 임의의 회로장치이다. 특히, 어레이(10)는 다수의 행과 열로 이루어진 기본적인 메모리 셀(14N)과 하나의 행 및 하나의 열로 이루어진 리던던시 메모리 셀(14R)을 포함한다. 단순화를 위해, 여기서는 단지 4개의 행(R0-R3)과 4개의 열(C0-C3)을 가진 메모리(10)가 도시되나, 전형적인 메모리는 16개, 36개 또는 그 이상의 행 과 열을 가진다.
행 디코더 섹션(16)이 제공된다. 행 디코더 섹션(16)은 기본적인 행 디코더(18) 및 리던던시 행 디코더(19)를 포함한다. 기본적인 행 디코더(18)는 정상상태 행 신호가 기술된 방식으로 리던던시 디코더(19)에 의해 라인(20)상에서 발생될 때 하나의 행 어드레스, 여기서는 2비트 어드레스(A, B)에 응답하여 기본적인 메모리 셀(14N)의 행(R0-R3)중 어드레싱된 행을 선택한다. 메모리의 패키징후에, 만일 메모리(10)의 포스트-패키지 검사동안 기본적인 메모리 셀(14N)에서 결함이 발견된다면, 디코더(16)의 리던던시 행 디코더(19)는, 기술된 방식으로, 결함있는 기본적인 메모리 셀(14N)을 가진 행(R0-R3) 대신에 행 어드레스(A, B)에 응답하여 리던던시 메모리 셀의 행(RN)을 어드레싱하기 위하여 프로그래밍된다.
따라서, 기본적인 행 디코더(18)는 다수의 AND 게이트(210-213)를 포함하며, 각각의 AND 게이트는, 도시된 바와같이, 기본적인 메모리 셀(14N)의 행(R0-R3)중 대응하는 한 행에 접속된 출력을 가진다. 행 디코더(18)는 한쌍의 인버터(19A, 19B)를 포함하며, 각각의 인버터는, 도시된 바와같이, 어드레스 비트, 즉 A 및 B의 보수를 발생시키기 위하여 어드레스 비트(A, B)중 한 비트에 접속된다. 각각의 AND 게이트(210-213)에는 라인(20)을 통해 신호가 공급되며, 도시된 바와같이 차례로 가 입력된다. 따라서, 라인(10)상의 신호가 논리 1이고 라인(A, B)상의 비트가 00이라면, AND 게이트(210)의 출력은 논리 1(즉, 정상상태 행에서)이며, AND 게이트(211-213)의 각 게이트의 출력은 논리 0이다. 따라서, 비트 00인 라인(A, B)상의 행 어드레스에 응답하여, 단지 행 R0만이 선택된다. 유사한 방식으로, 01, 10 및 11의 어드레스 AB는 각각 행 R1, R2,및 R3를 선택할 것이다. 만일 라인(20)상의 논리 신호가 논리 0(즉, 결함상태 행에서)이라면, 행 R0-R3중 어느 행도 선택되지 않을 것이다.
리던던시 행 디코더(19)는 다수의 제 1 전기적 소거가능 판독전용 메모리 셀(301-304)을 가진다. 리던던시 행 디코더(19)는 포스트-패키징 검사 모드동안 라인(20)을 통해 정상상태 행 신호를 발생시킨다. 만일 메모리(10)가 패키징되고 메모리의 포스트-패키징 검사가 검출된후에 행(R0-R3)중 한 행에서의 기본적인 메모리 셀(14N)이 결함을 가진다면, 리던던시 행 검출기(19)는 행 리던던시 프로그램 터미널(32R)상의 신호에 의해 프로그래밍된 상태로 배치된다. 터미널(32R)상의 신호와 결함있는 기본적인 셀(14N)을 가진 행(R0-R3)중 한 행의 어드레스에 응답하여, 어드레스에 의해 선택된 한쌍의 판독전용 메모리 셀(301-304)은 도전상태로 프로그래밍되어, 리던던시 디코더(19)는 라인(30)상의 정상상태 행 신호(즉, 논리 1)를 결함상태 행 신호(논리 0)로 변환시킨다. 즉, 포스트-검사후 기본적인 메모리 셀(14N)의 한 열에서 결함이 발견될 때, 다수의 제 1 판독전용 메모리 셀중 선택된 셀은 결함상태 행으로 프로그래밍된다. 다수의 제 1 판독전용 메모리 셀(301-304)중 선택된 셀은 결함상태를 가진 메모리 셀(14N)의 기본적인 행(R0-R3)중 한 행에 대응하는 결함상태 행으로 프로그래밍된다.
예를들어, 판독전용 메모리 셀(301-304)이 플레시 메모리 셀로 고려하면, 이 셀(301-304)중 한 전형적인 셀이 도 2에 셀(301)로 도시된다. 이러한 셀(301)은 그 내부에 소오스 영역(S)과, 드레인 영역(D)과, 소오스 및 드레인영역사이에 배치된 게이트 영역이 형성된 반도체 몸체를 포함한다. 게이트 영역은 그 표면상에 형성된 절연층을 가진다. 도핑된 다결정층은 셀에 플로팅 게이트를 제공하기 위하여 절연층상에 형성된다. 제 2 절연층은 플로팅 게이트상에 형성된다. 게이트 전극은 제 2 절연층상에 배치된다. 반도체 몸체에는 또한 DRAM 셀(41N, 41R)이 형성된다. 따라서, 여기에서는 판독전용 메모리 셀이 플로팅 게이트에 존재할 수 있는 임의의 전하를 제거함으로써, 즉 게이트를 자외선에 노출시킴으로써 비도전상태로 배치되며, 소오스 및 게이트 전극에 전위를 형성하여 전하를 플로팅 게이트내로 터널링함으로써 도전상태로 프로그래밍된다.
도 1를 다시 참조하면, 셀(301-304)의 게이트 전극은 리던던시 행 프로그램 터미널(32R)에 접속된다. 셀(301-304)의 드레인 영역(D)은, 도시된 바와같이, 라인(A, B, A, B)상의 신호에 접속된다. 셀(301, 302)의 소오스 영역(S)은 함께 접속되며 AND 게이트(40)의 제 1 입력에 접속된다. 셀(303, 304)의 소오스 영역(S)은 함께 접속되고 AND 게이트(40)의 제 2 입력에 접속된다. AND 게이트(40)의 출력은 인버터(42)를 통해 라인(20)에 접속된다. 따라서, 포스트-패키지 검사후에, 전압이 행 리던던시 프로그램 터미널(32R)에 공급되고 결함 행, 본 실시예에서는 행 R1의 어드레스가 행 어드레스 AB(즉, A=0, B=1)로 제공될때, 셀(302, 303)은 프로그래밍되고, 즉 전하가 플로팅 게이트내로 터널링되어 셀(302, 303)이 도전상태로 배치된다. 따라서, 리던던시 행(RR)은 01의 AB 어드레스가 행(R1) 대신에 행 디코더 섹션(16)에 공급될 때 선택된다. 이는 AND 게이트(40)가 논리 0를 발생시킬 때 인버터(42)가 논리 0을 발생시키기 때문이다.
열 디코더 섹션(22)이 제공된다. 열 디코더 섹션(22)은 행 디코더 섹션(16)과 동일하며, 기본적인 열 디코더(24) 및 리던던시 열 디코더 섹션(26)을 포함한다. 기본적인 열 디코더 섹션(24)은 행 어드레스, 여기서는 2비트 어드레스(C, D)와 기술될 방식으로 리던던시 디코더(26)에 의해 라인(28)상에서 발생되는 정상상태 행 신호에 응답하여 기본적인 메모리 셀(14N)의 열(C0-C4)중 어드레싱된 열을 선택한다. 메모리의 패키징후에, 만일 메모리(10)의 포스트-패키지 검사동안 기본적인 메모리 셀(14N)에서 결함이 발견된다면, 디코더 섹션(22)의 리던던시 열 디코더(24)는 기술될 방식으로 결함있는 기본적인 메모리 셀(14N)을 가진 행(C0-C3) 대신에 행 어드레스(C, D) 및 라인(28)상에서 발생된 결함상태 열 신호에 응답하여 리던던시 메모리 셀(14R)의 행(CN)을 어드레싱한다. 따라서, 라인(28)상의 신호가 논리 1이라면, 00, 01, 10 및 11의 어드레스(CD)는 각각 열 C0, C1, C2, C3를 선택한다. 만일 라인(28)상의 논리신호가 논리 0이라면, 행(C0-C3)중 어느것도 선택되지 않는다.
리던던시 열 디코더(19)는 리던던시 열 디코더(19)와 동일하며 도시되지 않은 다수의 제 2 전기적 소거가능 판독전용 메모리 셀을 가진다. 리던던시 열 디코더(22)는 라인(28)을 통해 정상상태 열 신호를 발생시켜서, 다수의 제 2 판독전용 메모리 셀중 선택된 셀(도시안됨)이 리던던시 열 프로그램 터미널(32C)상의 리던던시 열 프로그램 신호에 응답하여 열 결함상태로 프로그래밍될 때 라인(28)상의 정상상태 열 신호를 결함상태 열 신호로 변환시킨다. 다수의 제 2 판독전용 메모리 셀중 선택된 셀은 결함상태를 가진 메모리 셀의 기본적인 열중 한 열에 대응하는 결함상태 열로 프로그래밍된다.
다른 실시예는 첨부된 특허청구범위의 사상 및 범위내에 있다.
본 발명은 결함있는 메모리 셀을 절단할 수 있는 효과를 가진다.

Claims (7)

  1. 다수의 기본적인 메모리 셀 및 하나의 리던던시 메모리 셀을 가지는 메모리 셀 어레이와;
    어드레스 및 정상상태 신호에 응답하여 상기 기본적인 메모리 셀중 어드레싱된 셀을 선택하고 상기 어드레스 및 결함상태 신호에 응답하여 상기 리던던시 메모리 셀을 어드레싱하는 디코더와;
    전기적 소거가능 판독전용 메모리 셀을 가지며, 정상상태 신호를 발생시키고 상기 판독전용 메모리 셀이 결함상태로 프로그래밍될 때 상기 정상상태 신호를 상기 결함상태 신호로 변환하는 리던던시 디코더를 포함하는 것을 특징으로 하는 메모리.
  2. 기본적인 메모리 셀의 다수의 행과 리던던시 메모리 셀의 하나의 행을 가지는 메모리 셀 어레이와;
    어드레스 및 정상상태 신호에 응답하여 상기 기본적인 메모리 셀의 행중 어드레싱된 행을 선택하고, 상기 어드레스 및 결함상태 신호에 응답하여 상기 리던던시 메모리 셀의 행을 어드레싱하는 디코더와;
    다수의 전기적 소거가능 판독전용 메모리 셀을 가지며, 상기 정상상태 신호를 발생시키고 상기 판독전용 메모리 셀중 선택된 셀이 결함상태로 프로그래밍될 때 상기 정상상태 신호를 상기 결함상태 신호로 변환하는 리던던시 디코더를 포함하며, 상기 판독전용 메모리 셀중 선택된 셀은 결함상태를 가진 메모리 셀의 기본적인 행중 한 행에 대응하는 결함상태로 프로그래밍되는 것을 특징으로 하는 메모리.
  3. 기본적인 메모리 셀의 다수의 행 및 열과 리던던시 메모리 셀의 하나의 행 및 열을 가지는 메모리 셀 어레이와;
    행 어드레스 및 정상상태 행 신호에 응답하여 기본적인 메모리 셀의 행중 어드레싱된 행을 선택하고, 상기 행 어드레스 및 결함상태 행 신호에 응답하여 상기 리던던시 메모리 셀의 행을 어드레싱하는 행 디코더와;
    열 어드레스 및 정상상태 열 신호에 응답하여 기본적인 메모리 셀의 열중 어드레싱된 열을 선택하고 열 어드레스 및 결함상태 열 신호에 응답하여 상기 리던던시 메모리 셀의 열을 어드레싱하는 열 디코더와;
    다수의 제 1 전기적 소거가능 판독전용 메모리 셀을 가지며, 상기 정상상태 행 신호를 발생시키고 상기 다수의 제 1 판독전용 메모리 셀중 선택된 셀이 행 결함상태로 프로그래밍될 때 상기 정상상태 행 신호를 상기 결함상태 행 신호로 변환시키는 리던던시 행 디코더를 포함하는데, 상기 다수의 제 1 판독전용 메모리 셀중 선택된 셀은 결함상태를 가지는 메모리 셀의 기본적인 행중 한 행에 대응하는 행 결함상태로 프로그래밍되며;
    다수의 제 2 전기적 소거가능 판독전용 메모리 셀을 가지며, 상기 정상상태 열 신호를 발생시키고 상기 다수의 제 2 판독전용 메모리 셀중 선택된 셀이 열 결함상태로 프로그래밍될 때 상기 정상상태 열 신호를 결함상태 열 신호로 변환시키는 리던던시 열 디코더를 포함하며, 상기 다수의 제 2 판독전용 메모리 셀중 선택된 셀은 결함상태를 가지는 메모리 셀의 기본적인 열중 한 열에 대응하는 열 결함상태로 프로그래밍되는 것을 특징으로 하는 메모리.
  4. 제 3항에 있어서, 상기 다수의 제 1 및 제 2 판독전용 메모리 셀중 각 셀은 플레시 메모리 셀인 것을 특징으로 하는 메모리.
  5. 제 3항에 있어서, 상기 다수의 제 1 및 제 2 판독전용 메모리 셀중 각 셀은 강유전성 메모리 셀인 것을 특징으로 하는 메모리.
  6. 제 3항에 있어서, 상기 판독전용 메모리 셀중 각 셀은 반도체 몸체내에 형성된 소오스, 드레인 및 게이트를 가지는 트랜지스터와, 상기 게이트상에 배치된 제 1 절연층과, 상기 제 1 절연층상에 배치된 제 1플로팅 게이트와, 상기 제 1 플로팅 게이트상에 배치된 제 2 절연층과, 상기 제 2 절연층상에 배치된 제 2 게이트를 포함하는 것을 특징으로 하는 메모리.
  7. 제 8항에 있어서, 상기 제 1 게이트는 도핑된 다결정 실리콘을 포함하는 것을 특징으로 하는 메모리.
KR1019980039850A 1997-09-25 1998-09-25 리던던시 회로를 가진 반도체 메모리 KR19990030131A (ko)

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