JPH11149792A - メモリ - Google Patents
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- JPH11149792A JPH11149792A JP10268241A JP26824198A JPH11149792A JP H11149792 A JPH11149792 A JP H11149792A JP 10268241 A JP10268241 A JP 10268241A JP 26824198 A JP26824198 A JP 26824198A JP H11149792 A JPH11149792 A JP H11149792A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
Abstract
(57)【要約】
【課題】 メモリがパッケージングされた後でも故障し
たノーマルメモリセルが冗長メモリセルによって置き換
えられるメモリを提供することである。 【解決手段】 上記課題は、メモリセルのアレイを有
し、このアレイは複数のノーマルメモリセル及び冗長メ
モリセルを有し、デコーダを有し、このデコーダはノー
マルメモリセルのうちのアドレス指定されたセルをアド
レス及びノーマル状態信号に応答して選択し、さらにこ
のデコーダは冗長メモリセルをアドレス及び障害状態信
号に応答してアドレス指定し、冗長デコーダは電子工学
的に消去可能なリードオンリーメモリセルを有し、冗長
デコーダはノーマル状態信号を発生し、リードオンリー
メモリセルが障害状態にプログラムされる場合にはノー
マル状態信号を障害状態信号に変換することによって解
決される。
たノーマルメモリセルが冗長メモリセルによって置き換
えられるメモリを提供することである。 【解決手段】 上記課題は、メモリセルのアレイを有
し、このアレイは複数のノーマルメモリセル及び冗長メ
モリセルを有し、デコーダを有し、このデコーダはノー
マルメモリセルのうちのアドレス指定されたセルをアド
レス及びノーマル状態信号に応答して選択し、さらにこ
のデコーダは冗長メモリセルをアドレス及び障害状態信
号に応答してアドレス指定し、冗長デコーダは電子工学
的に消去可能なリードオンリーメモリセルを有し、冗長
デコーダはノーマル状態信号を発生し、リードオンリー
メモリセルが障害状態にプログラムされる場合にはノー
マル状態信号を障害状態信号に変換することによって解
決される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関す
る。より特定すれば本発明は冗長回路を有する半導体メ
モリに関する。
る。より特定すれば本発明は冗長回路を有する半導体メ
モリに関する。
【０００２】
【従来の技術】当業者には周知のように、半導体メモリ
は行及び列のマトリクス状に配置されるメモリセルのア
レイ、メモリセルの行のうちの１つを選択的にアドレス
指定するための行アドレスデコーダ及びメモリセルの列
のうちの１つを選択するための列アドレスデコーダを有
する。半導体メモリが高密度に集積されるにつれて、チ
ップ上の故障セルの数も相応して増加する。これらの故
障は大抵の場合バーンインによって検出される。今日で
は、高密度メモリは冗長メモリセルを有する。より特定
すると、行及び列アドレスデコーダは、故障セルを減結
合して有効にこれら故障セルをチップ上に製造された冗
長セルによって置き換えるための冗長回路を有する。故
障セルを減結合してこれらを冗長セルによって置き換え
るのに使用される１つの技術はフューズ可能なリンクの
利用である。バーンインの後、パッケージングの前にも
しメモリセルの故障が判明したら、レーザを使用してフ
ューズ可能なリンクの部分を蒸発させ、これにより開回
路を作る。レーザが適当なフューズ可能なリンクを開回
路にした後で、チップはパッケージングされメモリが再
検査される。幾つかのケースでは、このパッケージング
プロセス自体によって故障が発生し、これによりパッケ
ージングされたメモリの有用性が損なわれてしまう。
は行及び列のマトリクス状に配置されるメモリセルのア
レイ、メモリセルの行のうちの１つを選択的にアドレス
指定するための行アドレスデコーダ及びメモリセルの列
のうちの１つを選択するための列アドレスデコーダを有
する。半導体メモリが高密度に集積されるにつれて、チ
ップ上の故障セルの数も相応して増加する。これらの故
障は大抵の場合バーンインによって検出される。今日で
は、高密度メモリは冗長メモリセルを有する。より特定
すると、行及び列アドレスデコーダは、故障セルを減結
合して有効にこれら故障セルをチップ上に製造された冗
長セルによって置き換えるための冗長回路を有する。故
障セルを減結合してこれらを冗長セルによって置き換え
るのに使用される１つの技術はフューズ可能なリンクの
利用である。バーンインの後、パッケージングの前にも
しメモリセルの故障が判明したら、レーザを使用してフ
ューズ可能なリンクの部分を蒸発させ、これにより開回
路を作る。レーザが適当なフューズ可能なリンクを開回
路にした後で、チップはパッケージングされメモリが再
検査される。幾つかのケースでは、このパッケージング
プロセス自体によって故障が発生し、これによりパッケ
ージングされたメモリの有用性が損なわれてしまう。
【０００３】
【発明が解決しようとする課題】本発明の課題は、メモ
リがパッケージングされた後でも故障したノーマルメモ
リセルが冗長メモリセルによって置き換えられるメモリ
を提供することである。
リがパッケージングされた後でも故障したノーマルメモ
リセルが冗長メモリセルによって置き換えられるメモリ
を提供することである。
【０００４】
【課題を解決するための手段】上記課題は、メモリセル
のアレイを有し、このアレイは複数のノーマルメモリセ
ル及び冗長メモリセルを有し、デコーダを有し、このデ
コーダはノーマルメモリセルのうちのアドレス指定され
たセルをアドレス及びノーマル状態信号に応答して選択
し、さらにこのデコーダは冗長メモリセルをアドレス及
び障害状態信号に応答してアドレス指定し、冗長デコー
ダは電子工学的に消去可能なリードオンリーメモリセル
を有し、この冗長デコーダはノーマル状態信号を発生
し、リードオンリーメモリセルが障害状態にプログラム
される場合にはノーマル状態信号を障害状態信号に変換
することによって解決される。
のアレイを有し、このアレイは複数のノーマルメモリセ
ル及び冗長メモリセルを有し、デコーダを有し、このデ
コーダはノーマルメモリセルのうちのアドレス指定され
たセルをアドレス及びノーマル状態信号に応答して選択
し、さらにこのデコーダは冗長メモリセルをアドレス及
び障害状態信号に応答してアドレス指定し、冗長デコー
ダは電子工学的に消去可能なリードオンリーメモリセル
を有し、この冗長デコーダはノーマル状態信号を発生
し、リードオンリーメモリセルが障害状態にプログラム
される場合にはノーマル状態信号を障害状態信号に変換
することによって解決される。
【０００５】
【発明の実施の形態】本発明によれば、メモリセルのア
レイを有するメモリが設けられる。このアレイは複数の
ノーマルメモリセル及び冗長メモリセルを有する。デコ
ーダが設けられ、このデコーダはノーマルメモリセルの
うちのアドレス指定されたセルをアドレス及びノーマル
状態信号に応答して選択し、さらに冗長メモリセルをア
ドレス及び障害状態信号に応答してアドレス指定する。
冗長デコーダは電子工学的に消去可能なリードオンリー
メモリセルを有する。この冗長デコーダはノーマル状態
信号を発生し、リードオンリーメモリセルが障害状態に
プログラムされる場合にノーマル状態信号を障害状態信
号に変換する。
レイを有するメモリが設けられる。このアレイは複数の
ノーマルメモリセル及び冗長メモリセルを有する。デコ
ーダが設けられ、このデコーダはノーマルメモリセルの
うちのアドレス指定されたセルをアドレス及びノーマル
状態信号に応答して選択し、さらに冗長メモリセルをア
ドレス及び障害状態信号に応答してアドレス指定する。
冗長デコーダは電子工学的に消去可能なリードオンリー
メモリセルを有する。この冗長デコーダはノーマル状態
信号を発生し、リードオンリーメモリセルが障害状態に
プログラムされる場合にノーマル状態信号を障害状態信
号に変換する。
【０００６】リードオンリーメモリセルの各々は、フラ
ッシュメモリセル、強誘電体メモリセル又は他のタイプ
の電子工学的に消去可能なリードオンリーメモリセルを
有し、これらメモリセルの各々は実質的には不揮発性で
あり、比較的長い期間そのプログラムされた状態を保持
することができる。このような装置によって、電子工学
的に消去可能なリードオンリーメモリセルは電子工学的
にプログラミング可能であるので、メモリがパッケージ
ングされた後でも故障したノーマルメモリセルが冗長メ
モリセルによって置き換えられる。
ッシュメモリセル、強誘電体メモリセル又は他のタイプ
の電子工学的に消去可能なリードオンリーメモリセルを
有し、これらメモリセルの各々は実質的には不揮発性で
あり、比較的長い期間そのプログラムされた状態を保持
することができる。このような装置によって、電子工学
的に消去可能なリードオンリーメモリセルは電子工学的
にプログラミング可能であるので、メモリがパッケージ
ングされた後でも故障したノーマルメモリセルが冗長メ
モリセルによって置き換えられる。
【０００７】本発明の他の特徴によれば、メモリセルの
アレイを有するメモリが設けられており、このアレイは
ノーマルメモリセルの複数の行及び列と冗長メモリセル
の行及び列とを有する。行デコーダが設けられ、この行
デコーダはノーマルメモリセルの行のうちのアドレス指
定された行を行アドレス及びノーマル行状態信号に応答
して選択し、さらに冗長メモリセルの行を行アドレス及
び行障害状態信号に応答してアドレス指定する。列デコ
ーダが設けられ、この列デコーダはノーマルメモリセル
の列のうちのアドレス指定された列を列アドレス及びノ
ーマル列状態信号に応答して選択し、さらに冗長メモリ
セルの列を列アドレス及び列障害状態信号に応答してア
ドレス指定する。冗長行デコーダは電子工学的に消去可
能な第１の複数のリードオンリーメモリセルを有する。
この冗長行デコーダはノーマル行状態信号を発生し、第
１の複数のリードオンリーメモリセルのうちの選択され
たセルが行障害状態にプログラムされる場合にはノーマ
ル行状態信号を行障害状態信号に変換する。この第１の
複数のリードオンリーメモリセルのうちの選択されたセ
ルは故障状態を有するメモリセルのノーマル行のうちの
１つの行に相応して行障害状態にプログラムされる。冗
長列デコーダは電子工学的に消去可能な第２の複数のリ
ードオンリーメモリセルを有する。この冗長列デコーダ
はノーマル列状態信号を発生し、第２の複数のリードオ
ンリーメモリセルのうちの選択されたセルが列障害状態
にプログラムされる場合にはノーマル列状態信号を列障
害状態信号に変換する。この第２の複数のリードオンリ
ーメモリセルのうちの選択されたセルは故障状態を有す
るメモリセルのノーマル列のうちの１つの列に相応して
列障害状態にプログラムされる。
アレイを有するメモリが設けられており、このアレイは
ノーマルメモリセルの複数の行及び列と冗長メモリセル
の行及び列とを有する。行デコーダが設けられ、この行
デコーダはノーマルメモリセルの行のうちのアドレス指
定された行を行アドレス及びノーマル行状態信号に応答
して選択し、さらに冗長メモリセルの行を行アドレス及
び行障害状態信号に応答してアドレス指定する。列デコ
ーダが設けられ、この列デコーダはノーマルメモリセル
の列のうちのアドレス指定された列を列アドレス及びノ
ーマル列状態信号に応答して選択し、さらに冗長メモリ
セルの列を列アドレス及び列障害状態信号に応答してア
ドレス指定する。冗長行デコーダは電子工学的に消去可
能な第１の複数のリードオンリーメモリセルを有する。
この冗長行デコーダはノーマル行状態信号を発生し、第
１の複数のリードオンリーメモリセルのうちの選択され
たセルが行障害状態にプログラムされる場合にはノーマ
ル行状態信号を行障害状態信号に変換する。この第１の
複数のリードオンリーメモリセルのうちの選択されたセ
ルは故障状態を有するメモリセルのノーマル行のうちの
１つの行に相応して行障害状態にプログラムされる。冗
長列デコーダは電子工学的に消去可能な第２の複数のリ
ードオンリーメモリセルを有する。この冗長列デコーダ
はノーマル列状態信号を発生し、第２の複数のリードオ
ンリーメモリセルのうちの選択されたセルが列障害状態
にプログラムされる場合にはノーマル列状態信号を列障
害状態信号に変換する。この第２の複数のリードオンリ
ーメモリセルのうちの選択されたセルは故障状態を有す
るメモリセルのノーマル列のうちの１つの列に相応して
列障害状態にプログラムされる。
【０００８】本発明の１つの実施形態では、アレイ状の
メモリセルはダイナミックランダムアクセスメモリセ
ル、つまりＤＲＡＭセルである。リードオンリーメモリ
セルの各々はトランジスタを有し、このトランジスタは
ＤＲＡＭと同一の半導体物体で形成されたソース、ドレ
イン及びゲート領域を有する。第１の絶縁層はゲート領
域の上に配置される。第１のフローティングゲートは第
１の絶縁層の上に配置される。第２の絶縁層は第１のフ
ローティングゲートの上に配置される。第２のゲートは
第２の絶縁層の上に配置される。リードオンリーメモリ
セルは、フローティングゲートの電荷蓄積に従ってプロ
グラムされた状態に置かれる。
メモリセルはダイナミックランダムアクセスメモリセ
ル、つまりＤＲＡＭセルである。リードオンリーメモリ
セルの各々はトランジスタを有し、このトランジスタは
ＤＲＡＭと同一の半導体物体で形成されたソース、ドレ
イン及びゲート領域を有する。第１の絶縁層はゲート領
域の上に配置される。第１のフローティングゲートは第
１の絶縁層の上に配置される。第２の絶縁層は第１のフ
ローティングゲートの上に配置される。第２のゲートは
第２の絶縁層の上に配置される。リードオンリーメモリ
セルは、フローティングゲートの電荷蓄積に従ってプロ
グラムされた状態に置かれる。
【０００９】
【実施例】本発明の実施例を図面に基づいて詳しく説明
する。
する。
【００１０】図１にはメモリセル１４Ｎ、１４Ｒのアレ
イ１２を有するメモリ１０が図示されている。メモリ１
０は、例えばランダムアクセスメモリ（ＲＡＭ）回路、
ダイナミックＲＡＭ（ＤＲＡＭ）回路、シンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）回路、スタティックＲＡＭ（ＳＲ
ＡＭ）回路又は併合されたＤＲＡＭ論理回路又は何らか
の回路装置である。より特定すれば、アレイ１０はノー
マルメモリセル１４Ｎの複数の行及び列と冗長メモリセ
ル１４Ｒの行及び列とを有する。ここでは、メモリ１０
をわかりやすくするために、４つの行Ｒ0〜Ｒ3及び４つ
の列Ｃ0〜Ｃ3だけが図示されており、典型的なメモリに
は１６、３２又はこれより多くのこのような行及び列が
存在する。
イ１２を有するメモリ１０が図示されている。メモリ１
０は、例えばランダムアクセスメモリ（ＲＡＭ）回路、
ダイナミックＲＡＭ（ＤＲＡＭ）回路、シンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）回路、スタティックＲＡＭ（ＳＲ
ＡＭ）回路又は併合されたＤＲＡＭ論理回路又は何らか
の回路装置である。より特定すれば、アレイ１０はノー
マルメモリセル１４Ｎの複数の行及び列と冗長メモリセ
ル１４Ｒの行及び列とを有する。ここでは、メモリ１０
をわかりやすくするために、４つの行Ｒ0〜Ｒ3及び４つ
の列Ｃ0〜Ｃ3だけが図示されており、典型的なメモリに
は１６、３２又はこれより多くのこのような行及び列が
存在する。
【００１１】行デコーダセクション１６が設けられてい
る。この行デコーダセクション１６はノーマル行デコー
ダ１８と冗長行デコーダ１９とを含む。ノーマル行状態
信号がライン２０で冗長デコーダ１９によって後述する
やり方で発生される場合、ノーマル行デコーダ１８はノ
ーマルメモリセル１４Ｎの行Ｒ0〜Ｒ3のうちのアドレス
指定された行を行アドレス、ここでは２ビットアドレス
Ａ，Ｂに応答して選択する。メモリのパッケージングの
後で、もしノーマルメモリセル１４Ｎがメモリ１０のパ
ッケージ後の検査中に故障していると判明したならば、
デコーダ１６の冗長行デコーダ１９は、後述するやり方
で、故障ノーマルメモリセル１４Ｎを有する行Ｒ0〜Ｒ3
の代わりに冗長メモリセル１４Ｒの行ＲNを行アドレス
Ａ，Ｂに応答してアドレス指定するようにプログラムさ
れている、とここでは言うにとどめておく。
る。この行デコーダセクション１６はノーマル行デコー
ダ１８と冗長行デコーダ１９とを含む。ノーマル行状態
信号がライン２０で冗長デコーダ１９によって後述する
やり方で発生される場合、ノーマル行デコーダ１８はノ
ーマルメモリセル１４Ｎの行Ｒ0〜Ｒ3のうちのアドレス
指定された行を行アドレス、ここでは２ビットアドレス
Ａ，Ｂに応答して選択する。メモリのパッケージングの
後で、もしノーマルメモリセル１４Ｎがメモリ１０のパ
ッケージ後の検査中に故障していると判明したならば、
デコーダ１６の冗長行デコーダ１９は、後述するやり方
で、故障ノーマルメモリセル１４Ｎを有する行Ｒ0〜Ｒ3
の代わりに冗長メモリセル１４Ｒの行ＲNを行アドレス
Ａ，Ｂに応答してアドレス指定するようにプログラムさ
れている、とここでは言うにとどめておく。
【００１２】従って、図示されているように、ノーマル
行デコーダ１８は複数のＡＮＤゲート２１0〜２１3を有
し、これらＡＮＤゲート２１0〜２１3の各々はそれぞれ
ノーマルメモリセル１４Ｎの行Ｒ0〜Ｒ3のうちの相応す
る行に結合された出力側を有する。
行デコーダ１８は複数のＡＮＤゲート２１0〜２１3を有
し、これらＡＮＤゲート２１0〜２１3の各々はそれぞれ
ノーマルメモリセル１４Ｎの行Ｒ0〜Ｒ3のうちの相応す
る行に結合された出力側を有する。
【００１３】
【外１】
【００１４】従って、ライン２０上の信号が論理１だと
仮定して、もしラインＡ及びＢ上のビットが００なら
ば、ＡＮＤゲート２１0の出力は論理１であり（すなわ
ちノーマル行状態にあり）、ＡＮＤゲート２１1〜２１3
の各々の出力は論理０である。それゆえ、ＡＢ上の行ア
ドレス００に応答して行Ｒ0のみが選択される。同様に
して、アドレスＡＢが０１、１０及び１１の場合、それ
ぞれ行Ｒ1、Ｒ2及びＲ3が選択される。もしライン２０
上の論理信号が論理０である（すなわち障害行状態にあ
る）ならば、行Ｒ0〜Ｒ3のどれも選択されないことに注
意してほしい。
仮定して、もしラインＡ及びＢ上のビットが００なら
ば、ＡＮＤゲート２１0の出力は論理１であり（すなわ
ちノーマル行状態にあり）、ＡＮＤゲート２１1〜２１3
の各々の出力は論理０である。それゆえ、ＡＢ上の行ア
ドレス００に応答して行Ｒ0のみが選択される。同様に
して、アドレスＡＢが０１、１０及び１１の場合、それ
ぞれ行Ｒ1、Ｒ2及びＲ3が選択される。もしライン２０
上の論理信号が論理０である（すなわち障害行状態にあ
る）ならば、行Ｒ0〜Ｒ3のどれも選択されないことに注
意してほしい。
【００１５】冗長行デコーダ１９は第１の複数の、ここ
では４個の電子工学的に消去可能なリードオンリーメモ
リセル３０1〜３０4を有する。この冗長行デコーダ１９
はパッケージ後の検査モード中にライン２０上にノーマ
ル行状態信号を発生する。もしメモリ１０がパッケージ
ングされメモリのパッケージ後の検査の後で、メモリが
行Ｒ0〜Ｒ3のうちの１つの行のノーマルメモリセル１４
Ｎが故障していることを検出したならば、この冗長行デ
コーダ１９は行冗長プログラム端末３２Ｒの信号によっ
てプログラムされた状態に置かれる。端末３２の信号と
故障ノーマルセル１４Ｎを有する行Ｒ0〜Ｒ3のうちの１
つの行のアドレスとに応答して、このアドレスにより選
択されるリードオンリーメモリセル３０1〜３０4のうち
の一対は導電性状態にプログラムされ、これにより冗長
デコーダ１９はライン２０上のノーマル行状態信号（す
なわち論理１）を行障害状態信号（すなわち論理０）に
変換する。つまり、パッケージ後の検査の後でノーマル
メモリセル１４Ｎの行が故障していると判明した場合、
第１の複数のリードオンリーメモリセルのうちの選択さ
れたセルは行障害状態にプログラムされる。この第１の
複数のリードオンリーメモリセル３０1〜３０4のうちの
選択されたセルは故障状態を有するメモリセル１４Ｎの
ノーマル行Ｒ0〜Ｒ3のうちの１つの行に相応して行障害
状態にプログラムされるのである。
では４個の電子工学的に消去可能なリードオンリーメモ
リセル３０1〜３０4を有する。この冗長行デコーダ１９
はパッケージ後の検査モード中にライン２０上にノーマ
ル行状態信号を発生する。もしメモリ１０がパッケージ
ングされメモリのパッケージ後の検査の後で、メモリが
行Ｒ0〜Ｒ3のうちの１つの行のノーマルメモリセル１４
Ｎが故障していることを検出したならば、この冗長行デ
コーダ１９は行冗長プログラム端末３２Ｒの信号によっ
てプログラムされた状態に置かれる。端末３２の信号と
故障ノーマルセル１４Ｎを有する行Ｒ0〜Ｒ3のうちの１
つの行のアドレスとに応答して、このアドレスにより選
択されるリードオンリーメモリセル３０1〜３０4のうち
の一対は導電性状態にプログラムされ、これにより冗長
デコーダ１９はライン２０上のノーマル行状態信号（す
なわち論理１）を行障害状態信号（すなわち論理０）に
変換する。つまり、パッケージ後の検査の後でノーマル
メモリセル１４Ｎの行が故障していると判明した場合、
第１の複数のリードオンリーメモリセルのうちの選択さ
れたセルは行障害状態にプログラムされる。この第１の
複数のリードオンリーメモリセル３０1〜３０4のうちの
選択されたセルは故障状態を有するメモリセル１４Ｎの
ノーマル行Ｒ0〜Ｒ3のうちの１つの行に相応して行障害
状態にプログラムされるのである。
【００１６】例えば、リードオンリーメモリセル３０1
〜３０4が各々フラッシュメモリセルであるとすると、
例示的にここでセル３０1が図２に図示されている。こ
のようなセル３０1はソース領域Ｓ、ドレイン領域Ｄ及
びこのソース領域とドレイン領域との間に配置されたゲ
ート領域を形成する半導体物体を有する。このゲート領
域はセル３０1の表面上に形成された絶縁層を有する。
ドーピングされた多結晶質層がこの絶縁層の上に形成さ
れてこのセルのためのフローティングゲートを提供す
る。第２の絶縁層がこのフローティングゲートの上に配
置される。ゲート電極はこの第２の絶縁層の上に配置さ
れる。注意すべきは、この半導体物体はＤＲＡＭセル１
４Ｎ及び１４Ｒも形成することである。従って、ここで
リードオンリーメモリセルは、ゲートに紫外線を照射し
てフローティングゲートに存在するかもしれない電荷を
除去することによって非導電性状態に置かれる。そし
て、このリードオンリーメモリセルは電荷をフローティ
ングゲートにトンネリングさせることによって導電性状
態にプログラムされる。これによりソースとゲート電極
の間に電位差が生じる。
〜３０4が各々フラッシュメモリセルであるとすると、
例示的にここでセル３０1が図２に図示されている。こ
のようなセル３０1はソース領域Ｓ、ドレイン領域Ｄ及
びこのソース領域とドレイン領域との間に配置されたゲ
ート領域を形成する半導体物体を有する。このゲート領
域はセル３０1の表面上に形成された絶縁層を有する。
ドーピングされた多結晶質層がこの絶縁層の上に形成さ
れてこのセルのためのフローティングゲートを提供す
る。第２の絶縁層がこのフローティングゲートの上に配
置される。ゲート電極はこの第２の絶縁層の上に配置さ
れる。注意すべきは、この半導体物体はＤＲＡＭセル１
４Ｎ及び１４Ｒも形成することである。従って、ここで
リードオンリーメモリセルは、ゲートに紫外線を照射し
てフローティングゲートに存在するかもしれない電荷を
除去することによって非導電性状態に置かれる。そし
て、このリードオンリーメモリセルは電荷をフローティ
ングゲートにトンネリングさせることによって導電性状
態にプログラムされる。これによりソースとゲート電極
の間に電位差が生じる。
【００１７】
【外２】
【００１８】セル３０1及び３０2のソース領域Ｓは相互
に接続されてＡＮＤゲート４０の第１の入力側と成って
いる。セル３０3及び３０4のソース領域Ｓは相互に接続
されてＡＮＤゲート４０の第２の入力側と成っている。
ＡＮＤゲート４０の出力側はインバータ４２を介してラ
イン２０に接続されている。従って、パッケージ後の検
査の後で、行冗長プログラム端末３２Ｒに電圧が供給さ
れ、さらに故障のある行、この例では行Ｒ1のアドレス
すなわちＡ＝０、Ｂ＝１が行アドレスＡＢに供給され、
セル３０2及び３０3がプログラムされる。つまり、電荷
がこれらセル３０ 2及び３０3のフローティングゲートに
トンネリングされ、この結果これらのセル３０2及び３
０3が導電性状態に置かれる。従って、ＡＢアドレス０
１が行デコーダセクション１６に供給される場合、行Ｒ
1の代わりに冗長行ＲＲが選択される。というのも、Ａ
ＮＤゲート４０が論理１を発生する場合にはインバータ
４２はライン２０上に論理０を発生するからである。
に接続されてＡＮＤゲート４０の第１の入力側と成って
いる。セル３０3及び３０4のソース領域Ｓは相互に接続
されてＡＮＤゲート４０の第２の入力側と成っている。
ＡＮＤゲート４０の出力側はインバータ４２を介してラ
イン２０に接続されている。従って、パッケージ後の検
査の後で、行冗長プログラム端末３２Ｒに電圧が供給さ
れ、さらに故障のある行、この例では行Ｒ1のアドレス
すなわちＡ＝０、Ｂ＝１が行アドレスＡＢに供給され、
セル３０2及び３０3がプログラムされる。つまり、電荷
がこれらセル３０ 2及び３０3のフローティングゲートに
トンネリングされ、この結果これらのセル３０2及び３
０3が導電性状態に置かれる。従って、ＡＢアドレス０
１が行デコーダセクション１６に供給される場合、行Ｒ
1の代わりに冗長行ＲＲが選択される。というのも、Ａ
ＮＤゲート４０が論理１を発生する場合にはインバータ
４２はライン２０上に論理０を発生するからである。
【００１９】列デコーダセクション２２が設けられてい
る。この列デコーダセクション２２は行デコーダセクシ
ョン１６と等価であり、ノーマル列デコーダ２４及び冗
長列デコーダセクション２６を含む。ノーマル列デコー
ダセクション２４はノーマルメモリセル１４Ｎの列Ｃ0
〜Ｃ4のアドレス指定された列を、列アドレス、ここで
は２ビットアドレスＣ，Ｄ及び、後述するやり方で、冗
長デコーダ２６によりライン２８上に発生されるノーマ
ル列状態信号に応答して選択する。メモリのパッケージ
ングの後で、もしメモリ１０のパッケージ後の検査中に
ノーマルメモリセル１４Ｎが故障していると判明したな
らば、後述するやり方で、デコーダセクション２２の冗
長列デコーダ２４は故障ノーマルメモリセル１４Ｎを有
する列Ｃ0〜Ｃ3の代わりに冗長メモリセル１４Ｒの列Ｃ
Nを列アドレスＣ，Ｄとライン２８上に発生される列障
害状態信号とに応答してアドレス指定する、とここでは
言うにとどめておく。従って、ライン２８上の信号が論
理１だと仮定して、アドレスＣＤが００、０１、１０及
び１１の場合、それぞれ列Ｃ0、Ｃ1、Ｃ2及びＣ3が選択
される。ライン２８上の論理信号が論理０であるなら
ば、列Ｃ0〜Ｃ3のどれも選択されないことに注意してほ
しい。
る。この列デコーダセクション２２は行デコーダセクシ
ョン１６と等価であり、ノーマル列デコーダ２４及び冗
長列デコーダセクション２６を含む。ノーマル列デコー
ダセクション２４はノーマルメモリセル１４Ｎの列Ｃ0
〜Ｃ4のアドレス指定された列を、列アドレス、ここで
は２ビットアドレスＣ，Ｄ及び、後述するやり方で、冗
長デコーダ２６によりライン２８上に発生されるノーマ
ル列状態信号に応答して選択する。メモリのパッケージ
ングの後で、もしメモリ１０のパッケージ後の検査中に
ノーマルメモリセル１４Ｎが故障していると判明したな
らば、後述するやり方で、デコーダセクション２２の冗
長列デコーダ２４は故障ノーマルメモリセル１４Ｎを有
する列Ｃ0〜Ｃ3の代わりに冗長メモリセル１４Ｒの列Ｃ
Nを列アドレスＣ，Ｄとライン２８上に発生される列障
害状態信号とに応答してアドレス指定する、とここでは
言うにとどめておく。従って、ライン２８上の信号が論
理１だと仮定して、アドレスＣＤが００、０１、１０及
び１１の場合、それぞれ列Ｃ0、Ｃ1、Ｃ2及びＣ3が選択
される。ライン２８上の論理信号が論理０であるなら
ば、列Ｃ0〜Ｃ3のどれも選択されないことに注意してほ
しい。
【００２０】冗長列デコーダ２６は冗長行デコーダ１９
と等価であり、ここには図示されてはいない第２の複数
の電子工学的に消去可能なリードオンリーメモリセルを
有する。この冗長列デコーダ２６はノーマル列状態信号
をライン２８上に発生し、ここには図示されてはいない
第２の複数の電子工学的に消去可能なリードオンリーメ
モリセルのうちの選択されたセルが冗長列プログラム端
末３２Ｃの冗長列プログラム信号に応答して列障害状態
にプログラムされる場合にライン２８のノーマル列状態
信号を列障害状態信号に変換する。この第２の複数の電
子工学的に消去可能なリードオンリーメモリセルのうち
の選択されたセルは故障状態を有するメモリセルのノー
マル列のうちの１つの列に相応して列障害状態にプログ
ラムされる。
と等価であり、ここには図示されてはいない第２の複数
の電子工学的に消去可能なリードオンリーメモリセルを
有する。この冗長列デコーダ２６はノーマル列状態信号
をライン２８上に発生し、ここには図示されてはいない
第２の複数の電子工学的に消去可能なリードオンリーメ
モリセルのうちの選択されたセルが冗長列プログラム端
末３２Ｃの冗長列プログラム信号に応答して列障害状態
にプログラムされる場合にライン２８のノーマル列状態
信号を列障害状態信号に変換する。この第２の複数の電
子工学的に消去可能なリードオンリーメモリセルのうち
の選択されたセルは故障状態を有するメモリセルのノー
マル列のうちの１つの列に相応して列障害状態にプログ
ラムされる。
【００２１】他の実施形態は従属請求項に示されてい
る。
る。
【図１】本発明のメモリの簡略化された概略的な回路図
である。
である。
【図２】図１のメモリで使用される電子工学的に消去可
能なリードオンリーメモリセルの概略図である。
能なリードオンリーメモリセルの概略図である。
１０ メモリ １２ メモリセル １６ 行デコーダセクション １８ ノーマル行デコーダ １９ 冗長行デコーダ ２０ ライン ２１ ＡＮＤゲート ２２ 列デコーダセクション ２４ ノーマル列デコーダ ２６ 冗長列デコーダ ２８ ライン ３０ リードオンリーメモリセル ３２Ｃ 冗長列プログラム端末 ４０ ＡＮＤゲート ４２ インバータ １９Ａ，１９Ｂ インバータ
Claims (7)
- 【請求項１】 メモリにおいて、 メモリセルのアレイを有し、該アレイは複数のノーマル
メモリセル及び冗長メモリセルを有し、 デコーダを有し、該デコーダは前記ノーマルメモリセル
のうちのアドレス指定されたセルをアドレス及びノーマ
ル状態信号に応答して選択し、さらに前記デコーダは前
記冗長メモリセルをアドレス及び障害状態信号に応答し
てアドレス指定し、 冗長デコーダは電子工学的に消去可能なリードオンリー
メモリセルを有し、前記冗長デコーダはノーマル状態信
号を発生し、前記リードオンリーメモリセルが障害状態
にプログラムされる場合には前記ノーマル状態信号を前
記障害状態信号に変換する、メモリ。 - 【請求項２】 メモリにおいて、 メモリセルのアレイを有し、該アレイは複数のノーマル
メモリセルの行及び冗長メモリセルの行を有し、 デコーダを有し、該デコーダは前記ノーマルメモリセル
の行のうちのアドレス指定された行をアドレス及びノー
マル状態信号に応答して選択し、さらに前記デコーダは
前記冗長メモリセルの行をアドレス及び障害状態信号に
応答してアドレス指定し、 冗長デコーダは電子工学的に消去可能な複数のリードオ
ンリーメモリセルを有し、前記冗長デコーダはノーマル
状態信号を発生し、さらに前記リードオンリーメモリセ
ルのうちの選択されたセルが障害状態にプログラムされ
る場合には前記ノーマル状態信号を前記障害状態信号に
変換し、前記リードオンリーメモリセルのうちの選択さ
れたセルは故障状態を有するメモリセルのノーマル行の
うちの１つの行に相応して障害状態にプログラムされ
る、メモリ。 - 【請求項３】 メモリにおいて、 メモリセルのアレイを有し、該アレイはノーマルメモリ
セルの複数の行及び列と冗長メモリセルの行及び列とを
有し、 行デコーダを有し、該行デコーダは前記ノーマルメモリ
セルの行のうちのアドレス指定された行を行アドレス及
びノーマル行状態信号に応答して選択し、さらに前記行
デコーダは前記冗長メモリセルの行を行アドレス及び行
障害状態信号に応答してアドレス指定し、 列デコーダを有し、該列デコーダは前記ノーマルメモリ
セルの列のうちのアドレス指定された列を列アドレス及
びノーマル列状態信号に応答して選択し、さらに前記列
デコーダは前記冗長メモリセルの列を列アドレス及び列
障害状態信号に応答してアドレス指定し、 冗長行デコーダは電子工学的に消去可能な第１の複数の
リードオンリーメモリセルを有し、前記冗長行デコーダ
はノーマル行状態信号を発生し、前記第１の複数のリー
ドオンリーメモリセルのうちの選択されたセルが行障害
状態にプログラムされる場合には前記ノーマル行状態信
号を前記行障害状態信号に変換し、前記第１の複数のリ
ードオンリーメモリセルのうちの選択されたセルは故障
状態を有するメモリセルのノーマル行のうちの１つの行
に相応して行障害状態にプログラムされ、 冗長列デコーダは電子工学的に消去可能な第２の複数の
リードオンリーメモリセルを有し、前記冗長列デコーダ
はノーマル列状態信号を発生し、前記第２の複数のリー
ドオンリーメモリセルのうちの選択されたセルが列障害
状態にプログラムされる場合には前記ノーマル列状態信
号を前記列障害状態信号に変換し、前記第２の複数のリ
ードオンリーメモリセルのうちの選択されたセルは故障
状態を有するメモリセルのノーマル列のうちの１つの列
に相応して列障害状態にプログラムされる、メモリ。 - 【請求項４】 第１及び第２の複数のリードオンリーメ
モリセルの各々は、フラッシュメモリセルを有する、請
求項３記載のメモリ。 - 【請求項５】 第１及び第２の複数のリードオンリーメ
モリセルの各々は、強誘電体メモリセルを有する、請求
項３記載のメモリ。 - 【請求項６】 リードオンリーメモリセルの各々はトラ
ンジスタを有し、該トランジスタは半導体物体で形成さ
れたソース、ドレイン及びゲート領域を有し、第１の絶
縁層は前記ゲート領域の上に配置され、第１のフローテ
ィングゲートは前記第１の絶縁層の上に配置され、第２
の絶縁層は前記第１のフローティングゲートの上に配置
され、第２のゲートは前記第２の絶縁層の上に配置され
る、請求項３記載のメモリ。 - 【請求項７】 第１のゲートはドーピングされた多結晶
質シリコンを有する、請求項８記載のメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/937570 | 1997-09-25 | ||
| US08/937,570 US6078534A (en) | 1997-09-25 | 1997-09-25 | Semiconductor memory having redundancy circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11149792A true JPH11149792A (ja) | 1999-06-02 |
Family
ID=25470107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10268241A Withdrawn JPH11149792A (ja) | 1997-09-25 | 1998-09-22 | メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6078534A (ja) |
| EP (1) | EP0905624A3 (ja) |
| JP (1) | JPH11149792A (ja) |
| KR (1) | KR19990030131A (ja) |
| TW (1) | TW405231B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346418B1 (ko) * | 2000-09-28 | 2002-08-01 | 삼성전자 주식회사 | 반도체 메모리 장치 및 이 장치의 구제 방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6367030B1 (en) * | 1997-10-09 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | Address conversion circuit and address conversion system with redundancy decision circuitry |
| JP2000195291A (ja) * | 1998-12-28 | 2000-07-14 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその冗長救済方法 |
| JP2000293998A (ja) | 1999-04-07 | 2000-10-20 | Nec Corp | 半導体記憶装置 |
| US6865702B2 (en) * | 2001-04-09 | 2005-03-08 | Micron Technology, Inc. | Synchronous flash memory with test code input |
| US7162668B2 (en) * | 2001-04-19 | 2007-01-09 | Micron Technology, Inc. | Memory with element redundancy |
| US7640465B2 (en) * | 2001-04-19 | 2009-12-29 | Micron Technology, Inc. | Memory with element redundancy |
| KR100429200B1 (ko) | 2001-06-11 | 2004-05-03 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치의 칼럼 구제회로 및 그구제방법 |
| US6597609B2 (en) | 2001-08-30 | 2003-07-22 | Micron Technology, Inc. | Non-volatile memory with test rows for disturb detection |
| KR100447224B1 (ko) | 2001-09-20 | 2004-09-04 | 주식회사 하이닉스반도체 | 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로 |
| US6928009B2 (en) * | 2003-06-20 | 2005-08-09 | International Business Machines Corporation | Redundancy circuit for memory array and method for disabling non-redundant wordlines and for enabling redundant wordlines |
| US9343184B2 (en) * | 2014-04-07 | 2016-05-17 | Micron Technology, Inc. | Soft post package repair of memory devices |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3940740A (en) * | 1973-06-27 | 1976-02-24 | Actron Industries, Inc. | Method for providing reconfigurable microelectronic circuit devices and products produced thereby |
| US5046046A (en) * | 1978-03-10 | 1991-09-03 | Intel Corporation | Redundancy CAM using word line from memory |
| JPS57130298A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor integrated circuit memory and relieving method for its fault |
| JPS593795A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
| US5381370A (en) * | 1993-08-24 | 1995-01-10 | Cypress Semiconductor Corporation | Memory with minimized redundancy access delay |
| JP3774500B2 (ja) * | 1995-05-12 | 2006-05-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5841709A (en) * | 1995-12-29 | 1998-11-24 | Stmicroelectronics, Inc. | Memory having and method for testing redundant memory cells |
| KR0170271B1 (ko) * | 1995-12-30 | 1999-03-30 | 김광호 | 리던던트셀 테스트 제어회로를 구비하는 반도체 메모리장치 |
-
1997
- 1997-09-25 US US08/937,570 patent/US6078534A/en not_active Expired - Lifetime
-
1998
- 1998-09-09 EP EP98117014A patent/EP0905624A3/en not_active Withdrawn
- 1998-09-22 JP JP10268241A patent/JPH11149792A/ja not_active Withdrawn
- 1998-09-25 KR KR1019980039850A patent/KR19990030131A/ko not_active Application Discontinuation
- 1998-10-13 TW TW087116120A patent/TW405231B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346418B1 (ko) * | 2000-09-28 | 2002-08-01 | 삼성전자 주식회사 | 반도체 메모리 장치 및 이 장치의 구제 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW405231B (en) | 2000-09-11 |
| EP0905624A2 (en) | 1999-03-31 |
| US6078534A (en) | 2000-06-20 |
| KR19990030131A (ko) | 1999-04-26 |
| EP0905624A3 (en) | 1999-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |