KR102608306B1 - 반도체 장치 및 이를 포함하는 반도체 메모리 장치 - Google Patents
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Abstract
본 기술의 일 실시예에 의한 반도체 장치는 메인 회로부 및 복수의 스페어 소자를 포함하고, 메인 회로부의 기능을 변경하기 위하여 선택되며, 복수의 스페어 소자 각각은 전원전압 공급이 차단되도록 구성되는 스페어 회로부를 포함하도록 구성될 수 있다.
Description
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 반도체 장치 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 집적 회로는 복수의 레이어로 구성될 수 있다.
반도체 집적 회로 설계 후, 기능(Function)을 변경하고자 할 때, 최하위 레이어부터 리비전하지 않기 위해 스페어 로직을 준비해둘 수 있다.
그러면 전체 레이어에 대한 리비전 없이 상위 레이어에 대한 리비전을 통해 집적 회로의 기능을 변경할 수 있다.
하지만 스페어 로직을 사용하지 않을 때에는 누설 전류 등에 의해 불필요한 전류가 소모될 수 있다.
본 기술의 실시예는 전력 소모량을 최소화할 수 있는 반도체 장치 및 이를 포함하는 반도체 메모리 장치를 제공할 수 있다.
본 기술의 일 실시예에 의한 반도체 장치는 메인 회로부; 및 복수의 스페어 소자를 포함하고, 상기 메인 회로부의 기능을 변경하기 위하여 선택되며, 상기 복수의 스페어 소자 각각은 전원전압 공급이 차단되도록 구성되는 스페어 회로부;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 반도체 장치는 메모리 코어를 포함하는 메인 회로부; 및 복수의 스페어 소자를 포함하고, 상기 메인 회로부의 기능을 변경하기 위하여 선택되며, 상기 복수의 스페어 소자 각각은 전원전압 공급이 차단되도록 구성되는 스페어 회로부;를 포함하도록 구성될 수 있다.
본 기술에 의하면 메인 회로의 기능을 변경하기 위해 삽입된 스페어 회로로의 전원 공급을 차단하여 반도체 장치, 나아가 이를 포함하는 전자 장치의 소모 전력을 최소화할 수 있다.
도 1은 일 실시예에 의한 반도체 장치의 구성도이다.
도 2는 일 실시예에 의한 스페어 회로의 구성도이다.
도 3 및 도 4는 일 실시예에 의한 스페어 소자의 구성도이다.
도 5 및 도 6은 일 실시예에 의한 스페어 소자의 회로도 및 레이아웃도이다.
도 7 및 도 8은 일 실시예에 의한 스페어 소자의 회로도 및 레이아웃도이다.
도 9 및 도 10은 일 실시예에 의한 스페어 소자의 회로도 및 레이아웃도이다.
도 11은 일 실시예에 의한 데이터 저장 장치 장치의 구성도이다.
도 12는 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 13 및 도 14는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 15는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 16은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 2는 일 실시예에 의한 스페어 회로의 구성도이다.
도 3 및 도 4는 일 실시예에 의한 스페어 소자의 구성도이다.
도 5 및 도 6은 일 실시예에 의한 스페어 소자의 회로도 및 레이아웃도이다.
도 7 및 도 8은 일 실시예에 의한 스페어 소자의 회로도 및 레이아웃도이다.
도 9 및 도 10은 일 실시예에 의한 스페어 소자의 회로도 및 레이아웃도이다.
도 11은 일 실시예에 의한 데이터 저장 장치 장치의 구성도이다.
도 12는 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 13 및 도 14는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 15는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 16은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 반도체 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 반도체 장치(200)는 코어 회로부(201), 입출력 제어부(203), 주변회로부(205) 및 스페어 회로부(207)를 포함할 수 있다.
코어 회로부(201)는 반도체 장치(200)의 동작에 관련된 주요 회로부틀 포함할 수 있다. 반도체 장치(200)가 메모리 장치인 경우 코어 회로부(201)에는 복수의 메모리 셀들이 포함될 수 있다.
입출력 제어부(203)는 코어 회로부(201)에서 독출된 데이터를 전송받아 주변회로부(205)로 출력하거나, 주변회로부(205)에서 제공되는 데이터를 코어 회로부(201)에 라이트할 수 있다.
주변회로부(205)는 데이터 및 어드레스의 입출력을 위한 버퍼, 디코더 및 기타 제어 회로를 포함할 수 있다.
코어 회로부(201), 입출력 제어부(203), 주변회로부(205)는 메인 회로부(210)라 지칭할 수 있다.
스페어 회로부(207)는 다양한 형태를 갖는 복수의 스페어 소자를 포함할 수 있으며, 반도체 장치(200) 제조 후의 리비전 결과에 따라 메인 회로부(210)의 기능을 변경하는 데 사용되는 스페어 소자의 집합일 수 있다.
일 실시예에서, 메인 회로부(210)의 기능을 변경하는 것은 논리 회로를 추가하거나, 신호의 지연시간을 조절하거나, 전압 레벨을 변경하는 것 등을 포함할 수 있다.
반도체 장치(200)의 제조 후 리비전 결과에 따라 코어 회로부(201), 입출력 제어부(203) 및 주변회로부(205)를 포함하는 메인 회로부(210)는 스페어 회로부(207) 내의 스페어 소자를 이용하여 그 기능이 변경될 수 있다.
스페어 회로부(207)에 포함된 복수의 스페어 소자는 메인 회로부(210)의 기능 변경을 위해 사용되지 않은 경우에는 아무런 동작도 수행하지 않는다. 따라서 스페어 소자가 전원전압 공급단에 접속되어 있는 상태에서는 누설전류가 발생하게 된다.
반도체 장치(200)가 고용량, 고집적화됨에 따라 스페어 회로부(207)에 포함되는 스페어 소자의 수도 증가할 수 있으며, 스페어 소자에서 발생하는 누설전류의 총 량은 무시할 수 없는 수준으로 증가할 수 있다.
본 기술의 일 실시예에서, 스페어 회로부(207)에 포함되는 스페어 소자 각각은 전원전압 공급 단자(파워 라인)가 전원전압 공급단에 연결되지 않고 단절되도록 형성될 수 있다.
즉, 스페어 소자를 전원전압 공급단에 연결하지 않고 단절시켜 둠으로써, 스페어 소자에서 발생할 수 있는 누설 전류를 원천적으로 차단할 수 있다.
리비전 결과에 따라 메인 회로부(210)의 기능 변경에 사용할 것으로 결정되는 스페어 소자의 파워 라인은 전원 공급단에 연결하여 정상적인 동작을 수행하도록 함은 자명하다.
도 2는 일 실시예에 의한 스페어 회로의 구성도이다.
도 2를 참조하면, 스페어 회로부(207)는 인버터 회로부(2071), 낸드 게이트 회로부(2073) 및 노어 게이트 회로부(2075)를 포함할 수 있다.
인버터 회로부(2071)는 복수의 인버터 회로(INV)를 포함할 수 있다. 낸드 게이트 회로부(2073)는 복수의 낸드 게이트 회로(ND)를 포함할 수 있고, 노어 게이트 회로부(2075)는 복수의 노어 게이트 회로(NOR)를 포함할 수 있다.
인버터, 낸드 게이트, 노어 게이트 등은 MOS 트랜지스터, 바람직하게는 CMOS 회로로 구성될 수 있다.
본 기술에서는 스페어 회로부(207)에 포함되는 스페어 회로 각각에 포함된 트랜지스터의 파워 라인이 전원전압 공급 단자로부터 단절되도록 구성할 수 있다. 그러므로, 스페어 회로로의 전원 공급이 차단되므로 누설 전류 또한 전혀 발생하지 않게 된다.
도 3 및 도 4는 일 실시예에 의한 스페어 소자의 구성도이다.
도 3을 참조하면, 스페어 소자의 일 예로, PMOS 트랜지스터(250)를 나타내었다.
본 기술의 일 실시예에 의한 PMOS 트랜지스터(250)는 소스 단자가 제 1 라인(251)에 접속되고 드레인 단자가 제 2 라인(253)에 접속될 수 있다. 통상의 PMOS 트랜지스터의 경우 파워 라인인 제 1 라인(251)이 전원전압 공급 단자((VDD)에 접속되나, 본 기술에 의한 PMOS 트랜지스터(250)는 제 1 라인(251)에 절단부(252)가 형성되어 전원전압 공급 단자(VDD)와 PMOS 트랜지스터(250)가 전기적으로 차단될 수 있다.
도 4를 참조하면, 스페어 소자의 일 예로, NMOS 트랜지스터(250-1)를 나타내었다.
본 기술의 일 실시예에 의한 NMOS 트랜지스터(250-1)는 소스 단자가 제 1 라인(256)에 접속되고 드레인 단자가 제 2 라인(257)에 접속될 수 있다. 통상의 NMOS 트랜지스터의 경우 파워 라인인 제 1 라인(256)이 접지전압 공급 단자((VSS)에 접속되나, 본 기술에 의한 NMOS 트랜지스터(250-1)는 제 1 라인(256)에 절단부(258)가 형성되어 접지전압 공급 단자(VSS)와 NMOS 트랜지스터(250-1)가 전기적으로 분리될 수 있다.
도 5 및 도 6은 일 실시예에 의한 스페어 소자의 회로도 및 레이아웃도이다.
도 5는 스페어 회로부(207)에 구비될 수 있는 인버터 회로(INV)의 회로도이다. 도 5에 도시한 것과 같이, 스페어 소자로 사용되는 인버터 회로(INV)는 게이트 단자로 입력 신호(A)가 인가되고, 소스 단자와 출력 단자(OUT1) 사이에 접속되는 제 1 트랜지스터인 PMOS 트랜지스터(P11)와, 게이트 단자로 입력 신호(A)가 인가되고, 출력 단자(OUT1)와 접지단자(VSS) 사이에 접속되는 제 2 트랜지스터인 NMOS 트랜지스터(N11)를 포함할 수 있다. 그리고, 전원전압 공급 단자(VDD)와 파워 라인 즉, 소스 단자 사이에 절단부(261)가 형성되어, 전원 전압(VDD)의 공급을 차단할 수 있다.
도 6은 도 5에 도시한 인버터 회로(INV)의 레이아웃도이다.
도 6의 (a) 및 (b)를 참조하면, 일 실시예에 의한 인버터 회로(INV)는 반도체 기판 상에 형성된 제 1 액티브 영역(ACT11)을 가로지르며 입력신호(A)가 인가되는 게이트 라인(G11)과 게이트 라인(G11) 일측에 형성되고 소스 콘택(C11)과 접속되는 제 1 소스 라인(S11) 및 게이트 라인(G11)의 타측에 형성되고 출력 신호(OUT2)가 인가되는 제 1 드레인 라인(D11)을 포함하는 PMOS 트랜지스터인 제 1 트랜지스터(P11)를 포함할 수 있다.
또한, 인버터 회로(INV)는 게이트 라인(G11), 게이트 라인(G11)의 일측의 제 2 액티브 영역(ACT12)에 형성되며 접지라인(VSS)이 접속되는 제 2 소스 라인(S12) 및 게이트 라인(G11) 타측의 제 2 액티브 영역(ACT12)에 형성되고 제 1 드레인 라인(D11)과 접속되는 제 2 드레인 라인(D12)을 포함하는 NMOS 트랜지스터인 제 2 트랜지스터(N11)를 포함할 수 있다.
본 기술의 인버터 회로(INV)는 제 1 소스 라인(S11)이 전원전압 공급 단자(VDD)와 전기적으로 차단되도록 형성될 수 있다.
일 실시예에서, 도 6(a)와 같이, 소스 콘택(C11)과 전기적으로 접속되는 제 1 소스 라인(S11)은 전원전압 공급 단자(VDD)와 콘택 없이 교차하는 교차부(2611)를 구비하도록 레이아웃될 수 있고 교차부(2611)는 소스 라인(S11)과 전원전압 공급 단자(VDD) 간의 절단부로 작용할 수 있다. 이를 위해 인버터 회로(INV)의 레이아웃시 소스 라인(S11)과 전원전압 공급 단자(VDD)와의 연결을 위한 메탈 콘택(C12)은 생략될 수 있다.
일 실시예에서, 도 6(b)와 같이, 제 1 소스 라인(S11)은 소스 콘택(C11)과 전기적으로 접속된 일측과 전원전압 공급 단자(VDD)와 접속된 타측 사이에 절단부(2613)를 구비할 수 있다.
도 7 및 도 8은 일 실시예에 의한 스페어 소자의 회로도 및 레이아웃도이다.
도 7은 스페어 회로부(207)에 구비될 수 있는 낸드 게이트 회로(ND)의 일 예시도이다. 도 7에 도시한 것과 같이, 스페어 소자로 사용되는 낸드 게이트 회로(ND)는 전원전압(VDD)이 공급되는 라인에 절단부(263)가 형성되어, 전원 전압 공급단자(VDD)와 전기적으로 분리될 수 있다.
구체적으로, 낸드 게이트 회로(ND)는 게이트 단자로 제 1 입력 신호(A1)가 인가되고 소스 단자와 출력 단자(OUT2) 간에 접속되는 제 1 트랜지스터인 제 1 PMOS 트랜지스터(P21), 게이트 단자로 제 2 입력 신호(A2)가 인가되고 소스 단자와 출력 단자(OUT2) 간에 접속되는 제 2 트랜지스터인 제 2 PMOS 트랜지스터(P22), 출력 단자(OUT2)와 접지단자(VSS) 간에 직렬 접속되고, 각각 제 2 입력 신호(A2) 및 제 1 입력 신호(A1)가 게이트 단자로 인가되는 제 3 트랜지스터인 제 1 NMOS 트랜지스터(N21) 및 제 4 트랜지스터인 제 2 NMOS 트랜지스터(N22)를 포함할 수 있다.
제 1 및 제 2 PMOS 트랜지스터(P21, P22)의 소스 단자와 전원전압 공급단자(VDD)는 절단부(263)에 의해 전기적으로 차단될 수 있다.
도 8은 도 7에 도시한 낸드 게이트 회로(ND)의 레이아웃도이다.
도 8의 (a) 및 (b)를 참조하면, 일 실시예에 의한 낸드 게이트 회로(ND)는 제 1 액티브 영역(ACT21)을 가로지르며 제 1 입력신호(A1)가 인가되는 제 1 게이트 라인(G21)과, 제 1 게이트 라인(G21) 일측의 제 1 액티브 영역(ATC21)에 형성되고 소스 콘택(C21)과 접속되는 제 1 소스 라인(S21) 및 제 1 게이트 라인(G21)의 타측에 형성되고 출력 신호(OUT2)가 인가되는 제 1 드레인 라인(D21)을 포함하는 PMOS 트랜지스터인 제 1 트랜지스터(P11)를 포함할 수 있다.
또한, 낸드 게이트 회로(ND)는 제 1 게이트 라인(G21)과 교차되지 않도록 이격되고 제 1 액티브 영역(ACT21)을 가로지르며 제 2 입력신호(A2)가 인가되는 제 2 게이트 라인(G22) 및 제 2 게이트 라인(G22) 일측에 형성되는 제 1 드레인 라인(D21) 및 제 2 게이트 라인(G22) 타측의 제 1 액티브 영역(ACT21)에 형성되고 소스 콘택(C23)과 접속되는 제 2 소스 라인(S22)을 포함하는 PMOS 트랜지스터인 제 2 트랜지스터(P22)를 포함할 수 있다.
낸드 게이트 회로(ND)는 제 2 게이트 라인(G22), 제 2 게이트 라인(G22) 일측의 제 2 액티브 영역(ACT22)에 형성되는 제 2 드레인 라인(D22) 및 제 2 게이트 라인(G22) 타측의 제 2 액티브 영역(ACT22)에 형성되고 제 1 드레인 라인(D21)과 접속되는 제 3 소스 라인(S23)을 포함하는 NMOS 트랜지스터인 제 3 트랜지스터(N21)를 포함할 수 있다.
낸드 게이트 회로(ND)는 제 1 게이트 라인(G21)과, 제 1 게이트 라인(G21) 일측의 제 2 액티브 영역(ACT22)에 형성되고 접지 단자(VSS)와 접속되는 제 4 소스 라인(S24) 및 제 1 게이트 라인(G21) 타측의 제 2 액티브 영역(ACT22)에 형성되는 제 2 드레인 라인(D22)을 포함하는 NMOS 트랜지스터인 제 4 트랜지스터(N22)를 포함할 수 있다.
낸드 게이트 회로(ND)에 포함되는 제 1 및 제 2 트랜지스터(P21, P22)의 제 1 및 제 2 소스 라인(S21, S22)은 전원전압 공급 단자(VDD)와 전기적으로 차단될 수 있다.
일 실시예에서, 도 8(a)와 같이, 소스 콘택(C21)과 전기적으로 접속되는 제 1 소스 라인(S21)은 전원전압 공급 단자(VDD)와 콘택 없이 교차하는 교차부(2631)를 구비하도록 레이아웃될 수 있고 교차부(2631)는 제 1 소스 라인(S21)과 전원전압 공급 단자(VDD) 간의 절단부로 작용할 수 있다. 이를 위해 낸드 게이트 회로(ND)의 레이아웃시 제 1 소스 라인(S21)과 전원전압 공급 단자(VDD)와의 연결을 위한 메탈 콘택(C22)은 생략될 수 있다.
또한, 제 2 소스 라인(S22)은 일측이 소스 콘택(C23)에 전기적으로 접속되고 타측은 전원전압 공급 단자(VDD)와 분리되도록 구성되는 절단부(2633)를 구성할 수 있다.
일 실시예에서, 도 8(b)와 같이, 제 1 소스 라인(S21)은 소스 콘택(C21)과 전기적으로 접속된 일측과 전원전압 공급 단자(VDD)와 접속된 타측 사이에 절단부(2635)를 구비할 수 있다. 제 2 소스 라인(S22)은 일측이 소스 콘택(C23)에 전기적으로 접속되고 타측은 전원전압 공급 단자(VDD)와 분리되도록 구성되는 절단부(2637)를 구성할 수 있다.
도 9 및 도 10은 일 실시예에 의한 스페어 소자의 회로도 및 레이아웃도이다.
도 9는 스페어 회로부(207)에 구비될 수 있는 노어 게이트 회로(NOR)의 일 예시도이다. 도 9에 도시한 것과 같이, 스페어 소자로 사용되는 노어 게이트 회로(NOR)는 전원전압(VDD)이 공급되는 라인에 절단부(265)가 형성되어, 전원 전압 공급단자(VDD)와 전기적으로 분리될 수 있다.
구체적으로, 노어 게이트 회로(NOR)는 소스 단자와 출력 단자(OUT3) 간에 직렬 접속되고 게이트 단자로 각각 제 1 입력 신호(B1) 및 제 2 입력 신호(B2)가 인가되는 제 1 트랜지스터인 제 1 PMOS 트랜지스터(P31)와 제 2 트랜지스터인 제 2 PMOS 트랜지스터(P32), 게이트 단자로 제 1 입력 신호(B1)가 인가되고 출력 단자(OUT3)와 접지 단자(VSS) 간에 접속되는 제 3 트랜지스터인 제 1 NMOS 트랜지스터(N31), 및 게이트 단자로 제 2 입력 신호(B2)가 인가되고 출력 단자(OUT2)와 접지 단자(VSS) 간에 접속되는 제 4 트랜지스터인 제 2 NMOS 트랜지스터(N32)를 포함할 수 있다.
제 1 PMOS 트랜지스터(P31)의 소스 단자와 전원전압 공급단자(VDD)는 절단부(265)에 의해 전기적으로 차단될 수 있다.
도 10은 도 9에 도시한 노어 게이트 회로(NOR)의 레이아웃도이다.
도 10의 (a) 및 (b)를 참조하면, 일 실시예에 의한 노어 게이트 회로(NOR)는 제 1 액티브 영역(ACT31)을 가로지르며 제 1 입력신호(B1)가 인가되는 제 1 게이트 라인(G31)과, 제 1 게이트 라인(G31) 일측의 제 1 액티브 영역(ATC31)에 형성되고 소스 콘택(C31)과 접속되는 제 1 소스 라인(S31) 및 제 1 게이트 라인(G31)의 타측에 형성되는 접합영역(JNC)을 포함하는 PMOS 트랜지스터인 제 1 트랜지스터(P31)를 포함할 수 있다.
또한, 노어 게이트 회로(NOR)는 제 1 게이트 라인(G31)과 교차되지 않도록 이격되고 제 1 액티브 영역(ACT31)을 가로지르며 제 2 입력신호(B2)가 인가되는 제 2 게이트 라인(G32) 및 제 2 게이트 라인(G32) 일측에 형성되는 접합 영역(JNC) 및 제 2 게이트 라인(G32) 타측의 제 1 액티브 영역(ACT31)에 형성되고 드레인 콘택(C33)과 접속되는 제 1 드레인 라인(D31)을 포함하는 PMOS 트랜지스터인 제 2 트랜지스터(P32)를 포함할 수 있다.
노어 게이트 회로(NOR)는 제 1 게이트 라인(G31), 제 1 게이트 라인(G31) 일측의 제 2 액티브 영역(ACT32)에 형성되고 전지 단자(VSS)와 접속되는 제 2 소스 라인(S32)을 포함하는 NMOS 트랜지스터인 제 3 트랜지스터(N31)를 포함할 수 있다.
노어 게이트 회로(NOR)는 제 4 게이트 라인(G32), 제 2 게이트 라인(G32) 일측의 제 2 액티브 영역(ACT32)에 형성되고 제 1 드레인 라인(D31)과 접속되는 제 2 드레인 라인(D32) 및, 제 2 게이트 라인(G32) 타측의 제 2 액티브 영역(ACT32)에 형성되고 접지 단자(VSS)와 접속되는 제 3 소스 라인(S33)을 포함하는 NMOS 트랜지스터인 제 4 트랜지스터(N32)를 포함할 수 있다.
노어 게이트 회로(NOR)에 포함되는 제 1 트랜지스터(P21)의 제 1 소스 라인(S31)은 전원전압 공급 단자(VDD)와 전기적으로 차단될 수 있다.
일 실시예에서, 도 10(a)와 같이, 소스 콘택(C31)과 전기적으로 접속되는 제 1 소스 라인(S31)은 전원전압 공급 단자(VDD)와 콘택 없이 교차하는 교차부(2651)를 구비하도록 레이아웃될 수 있고 교차부(2651)는 제 1 소스 라인(S31)과 전원전압 공급 단자(VDD) 간의 절단부로 작용할 수 있다. 이를 위해 노어 게이트 회로(NOR)의 레이아웃시 제 1 소스 라인(S31)과 전원전압 공급 단자(VDD)와의 연결을 위한 메탈 콘택(C32)은 생략될 수 있다.
일 실시예에서, 도 10(b)와 같이, 제 1 소스 라인(S31)은 소스 콘택(C31)과 전기적으로 접속된 일측과 전원전압 공급 단자(VDD)와 접속된 타측 사이에 절단부(2653)를 구비할 수 있다.
이와 같이, 스페어 소자의 레이아웃시 전원전압 공급단과 분리될 수 있는 절단부를 구성함에 의해 스페어 소자가 미사용 상태일 때 스페어 소자를 통해 흐르는 전류를 원천적으로 차단할 수 있다. 아울러, 리비전 결과에 따라 스페어 소자가 메인 회로로 대체되는 경우에는 스페어 소자의 파워 라인과 전원전압 공급단을 연결하여 정상적으로 동작할 수 있다.
도 11은 일 실시예에 의한 데이터 저장 장치 장치의 구성도이다.
도 11을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110) 및 저장부(120)를 포함할 수 있다.
컨트롤러(110)는 호스트 장치의 요청에 응답하여 저장부(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치의 프로그램(라이트) 요청에 따라 저장부(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기 요청에 응답하여 저장부(120)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
저장부(120)는 복수의 반도체 장치(200)를 포함하며, 컨트롤러(110)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 저장부(120)는 복수의 다이들(Die), 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 저장부(120)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 이루어질 수 있다.
저장부(120)의 제조 과정을 간략히 설명하며 다음과 같다.
먼저 제조할 시스템을 결정하고, 결정된 시스템의 관련 기능을 수행하는 회로를 개략적으로 디자인한다. 그리고, 디자인한 회로를 검증한 다음 셀 또는 블록과 메탈 레이어 간의 연결정보를 표현하는 게이트 레벨의 넷 리스트(Netlist)를 구성한다. 그리고, 넷 리스트에 따라 집적 회로를 정의하는 표준 셀들을 배치 및 라우팅하여 집적 회로의 레이아웃 데이터를 생성할 수 있다. 레이아웃 데이터는 GDS(Graphic Design System) 형식의 데이터일 수 있다.
이후, 집적 회로에 대해 LVS(Layout-Versus-Schematic) 검증을 수행하여 LVS 결과 데이터를 생성할 수 있다. 그리고, 레이아웃 데이터로부터 기생 성분을 추출하고 이에 기초하여 레이아웃 데이터를 수정할 수 있고, 수정된 레이아웃 데이터에 따라 마스크를 생성할 수 있다. 이후, 반도체 기판 상에 증착, 식각, 이온, 세정, 마스크를 이용한 패터닝 공정을 포함하는 다양한 반도체 공정을 진행하여 집적 회로를 제조할 수 있다.
반도체 집적 회로의 설계 후에는 테스트를 수행하고 그 결과에 따라 메탈 리비전(Metal revision)을 수행할 수 있다. 메탈 리비전으로 회로를 수정하기 위하여 GDS 데이터 생성 후 여분의 반도체 소자, 즉 더미 게이트 또는 스페어 로직을 추가해 둘 수 있다.
집적회로 내에 스페어 회로들이 추가되어 있으면 회로설계를 메탈 리비젼시 마스크를 수정하지 않고 메탈 회로를 수정할 수 있다.
스페어 로직은 도 2 내지 도 10에서 설명한 스페어 로직과 같이 미사용시 전원전압 공급이 차단될 수 있는 회로일 수 있다.
한편, 도 11에는 저장매체로 사용되는 불휘발성 메모리 장치의 예를 도시하였으나, 본 기술의 스페어 회로부(207)은 불휘발성 메모리 장치 뿐 아니라 휘발성 메모리 장치에도 동일하게 적용할 수 있음은 물론이다.
도 12는 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 12를 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다. 비휘발성 메모리 장치들(1220-0 ~1220-n)은 도 2 내지 도 10에 도시한 스페어 회로를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 13 및 도 14은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 13을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
비휘발성 메모리 장치들(3231~3232)은 도 2 내지 도 10에 도시한 스페어 회로를 포함할 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 14를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다.
비휘발성 메모리 장치(4230)는 도 2 내지 도 10에 도시한 것과 같은 스페어 회로를 포함할 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 15는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 15를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 11의 데이터 저장 장치(10), 도 12의 데이터 저장 장치(1200), 도 13의 메모리 시스템(3200), 도 14의 메모리 시스템(4200)으로 구성될 수 있다.
도 16은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 16을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
110 : 컨트롤러
120 : 저장부
200 : 반도체 장치
210 : 메인 회로부
207 : 스페어 회로부
110 : 컨트롤러
120 : 저장부
200 : 반도체 장치
210 : 메인 회로부
207 : 스페어 회로부
Claims (15)
- 메인 회로부; 및
복수의 스페어 소자를 포함하고, 상기 메인 회로부의 기능을 변경하는 스페어 회로부;
를 포함하고,
상기 복수의 스페어 소자 각각은, 반도체 기판 상에 형성된 액티브 영역을 가로지르는 적어도 하나의 게이트 라인;
상기 적어도 하나의 게이트 라인 각각의 일측에 형성되는 소스 라인;
상기 적어도 하나의 게이트 라인 각각의 타측에 형성되는 드레인 라인; 및
상기 소스라인과 전원전압 공급단자를 전기적으로 분리하는 절단부;
를 포함하도록 구성되는 반도체 장치. - 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 메인 회로부의 기능 변경은 논리 회로의 추가, 신호의 지연시간 조절, 전압 레벨 변경 중 적어도 하나를 포함하는 반도체 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 스페어 회로는 상기 절단부를 구비하는 제 1 라인;
제 2 라인; 및
상기 제 1 라인과 제 2 라인 간에 형성되는 논리 회로부;
를 포함하고, 상기 제 1 라인은 상기 절단부에 의해 전압 공급 단자와 분리되도록 구성되는 반도체 장치. - 삭제
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 절단부는, 상기 소스라인의 일측과 상기 전원전압 공급 단자 사이에 구비되는 반도체 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 메인 회로부의 기능 변경을 위해 선택되는 스페어 소자의 상기 절단부는 상기 전원전압 공급단자와 전기적으로 연결되는 반도체 장치. - 메모리 코어를 포함하는 메인 회로부; 및
복수의 스페어 소자를 포함하고, 상기 메인 회로부의 기능을 변경하는 스페어 회로부;
를 포함하고,
상기 복수의 스페어 소자 각각은, 반도체 기판 상에 형성된 액티브 영역을 가로지르는 적어도 하나의 게이트 라인;
상기 적어도 하나의 게이트 라인 각각의 일측에 형성되는 소스 라인;
상기 적어도 하나의 게이트 라인 각각의 타측에 형성되는 드레인 라인; 및
상기 소스라인과 전원전압 공급단자를 전기적으로 분리하는 절단부;
를 포함하도록 구성되는 반도체 메모리 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 메인 회로부의 기능 변경은 논리 회로의 추가, 신호의 지연시간 조절, 전압 레벨 변경 중 적어도 하나를 포함하는 반도체 메모리 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 메인 회로부는,
상기 메모리 코어에 데이터를 라이트하거나 상기 메모리 코어로부터 데이터를 독출하는 입출력 제어부; 및
상기 입출력 제어부와 데이터를 교환하기 위한 제어 회로를 포함하는 주변회로;
를 포함하도록 구성되는 반도체 메모리 장치. - 삭제
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 스페어 회로는 상기 절단부를 구비하는 제 1 라인;
제 2 라인; 및
상기 제 1 라인과 제 2 라인 간에 형성되는 논리 회로부;
를 포함하고, 상기 제 1 라인은 상기 절단부에 의해 전압 공급 단자와 분리되도록 구성되는 반도체 메모리 장치. - 삭제
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 절단부는, 상기 소스라인의 일측과 상기 전원전압 공급 단자 사이에 구비되는 반도체 메모리 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 메인 회로부의 기능 변경을 위해 선택되는 스페어 소자의 상기 절단부는 상기 전원전압 공급단자와 전기적으로 연결되는 반도체 메모리 장치.
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|---|---|---|---|
| KR1020190054903A KR102608306B1 (ko) | 2019-05-10 | 2019-05-10 | 반도체 장치 및 이를 포함하는 반도체 메모리 장치 |
| US16/723,800 US11232826B2 (en) | 2019-05-10 | 2019-12-20 | Semiconductor device and semiconductor memory apparatus including the semiconductor device |
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| KR1020190054903A KR102608306B1 (ko) | 2019-05-10 | 2019-05-10 | 반도체 장치 및 이를 포함하는 반도체 메모리 장치 |
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- 2019-05-10 KR KR1020190054903A patent/KR102608306B1/ko active IP Right Grant
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