JP2004312022A - メモリセルフィラメント電極及び方法 - Google Patents
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Abstract
【課題】 相変化が起こるアクティブ領域の体積最小限に抑えることができるメモリセルの電極を、高い歩留まりで、再現性良く提供する。
【解決手段】 本発明の方法は、制御素子と記憶素子を有する形式の不揮発性メモリセルをプログラムするための方法であって、ａ）所定の温度範囲において相変化を受けることにより特徴付けられている第１の材料を含む記憶素子を設けるステップと、ｂ）第１の材料と接触させ、かつ制御素子と電気的に結合させて、負の微分抵抗特性を有する第２の材料を設けるステップと、ｃ）制御素子を制御して、第２の材料を介してフィラメント状の伝導を引き起こし、このフィラメント状の伝導によって、第１の材料の少なくとも一部分の温度が所定の温度範囲に達し、それによって第１の材料の少なくとも一部において相変化を生じさせるステップとを含むことを特徴とする。
【選択図】 図５
【解決手段】 本発明の方法は、制御素子と記憶素子を有する形式の不揮発性メモリセルをプログラムするための方法であって、ａ）所定の温度範囲において相変化を受けることにより特徴付けられている第１の材料を含む記憶素子を設けるステップと、ｂ）第１の材料と接触させ、かつ制御素子と電気的に結合させて、負の微分抵抗特性を有する第２の材料を設けるステップと、ｃ）制御素子を制御して、第２の材料を介してフィラメント状の伝導を引き起こし、このフィラメント状の伝導によって、第１の材料の少なくとも一部分の温度が所定の温度範囲に達し、それによって第１の材料の少なくとも一部において相変化を生じさせるステップとを含むことを特徴とする。
【選択図】 図５
Description
本発明は、相変化メモリセルに関する。より詳細には、本発明は、相変化メモリセルにおいて使用するためのフィラメント状の電極又はフィラメント電極、並びにそのようなフィラメント状の電極とメモリセルを形成し、かつ利用するための方法に関する。
長年にわたり、当技術分野において相変化メモリは公知である。相変化切替機構では、１バイナリビットの情報を記憶するために、ある量の材料を加熱して、材料の構造的な相を変化させる必要がある。相の変化に関連して、メモリ素子に格納される情報を回復するための基礎を形成する電気的特性が変化する。相変化が起こるアクティブ領域の体積又はその断面を最小限に抑えるために、種々の方法が開発されている。
たとえば、先端を形成し、円錐形又は三角形の断面形状を有するテーパーのついた先細の接点又は突出した電極が使用されている。多数のメモリセルを有する実用的なメモリ素子において利用される場合には、特に多層メモリ構造を製造することを企図する場合に、このような電極を、通常、高い歩留まりを確保しながら繰返し同じように製造することが難しい。
本発明は、相変化メモリセルにおいて使用することができる小さな断面を有する電極の提供を課題とする。またそのような小さな断面を有する電極をメモリセルと共に製造するための方法、並びにそのような電極とメモリセルとを共に使用する方法の提供を課題とする。
上記課題は、ａ）第１の電極面積を有する第１の電極と、ｂ）第２の電極面積を有する第２の電極と、ｃ）第１の電極と第２の電極の間に配置されているフィラメント状の伝導媒体であって、印加される電圧に応答して、フィラメント状の伝導領域を介してフィラメント状の伝導が第１の電極と第２の電極の間に延在するように構成され、フィラメント状の伝導領域が、第１の電極面積及び第２の電極面積それぞれに対して小さな断面積を有するフィラメント状の伝導媒体とを含むメモリセルによって解決される。
また他の形態では、フィラメント状の電極とメモリセルが共に製造され、その方法は、
ａ）基板を設けるステップと、
ｂ）基板上に第１の金属層を付着するステップと、
ｃ）第１の金属層をパターニングし、エッチングするステップと、
ｄ）第１の金属層上に第１の層間誘電体（ILD）層を付着するステップと、
ｅ）第１のILD層を貫通する開口部をパターニングしてエッチングし、第１の金属層の一部を露出するステップと、
ｆ）第１の金属層の露出された部分の上に薄い酸化物層を形成するステップと、
ｇ）薄い第２の金属層を付着するステップと、
ｈ）第２の層間誘電体（ILD）層を付着するステップと、
ｉ）結果として生じた表面を平坦化するステップと、
ｊ）相変化材料層を付着するステップと、
ｋ）フィラメント状の伝導媒体の層を付着するステップと、
ｌ）第３の金属層を付着するステップと、
ｍ）第３の金属層をパターニングし、エッチングするステップと、
ｎ）必要であれば、第３の誘電体層を付着するステップと
からなる。
ａ）基板を設けるステップと、
ｂ）基板上に第１の金属層を付着するステップと、
ｃ）第１の金属層をパターニングし、エッチングするステップと、
ｄ）第１の金属層上に第１の層間誘電体（ILD）層を付着するステップと、
ｅ）第１のILD層を貫通する開口部をパターニングしてエッチングし、第１の金属層の一部を露出するステップと、
ｆ）第１の金属層の露出された部分の上に薄い酸化物層を形成するステップと、
ｇ）薄い第２の金属層を付着するステップと、
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ｉ）結果として生じた表面を平坦化するステップと、
ｊ）相変化材料層を付着するステップと、
ｋ）フィラメント状の伝導媒体の層を付着するステップと、
ｌ）第３の金属層を付着するステップと、
ｍ）第３の金属層をパターニングし、エッチングするステップと、
ｎ）必要であれば、第３の誘電体層を付着するステップと
からなる。
さらに別の形態では、不揮発性のメモリセルがプログラムされ、その方法は、制御素子と記憶素子を有する形式の不揮発性メモリセルをプログラムするための方法であって、
ａ）所定の温度範囲において相変化を受けることにより特徴付けられている第１の材料を含む記憶素子を設けるステップと、
ｂ）負の微分抵抗特性を有する第２の材料を、第１の材料と接触させ、かつ制御素子と電気的に結合させて設けるステップと、
ｃ）制御素子を制御して、第２の材料を介してフィラメント状の伝導を引き起こし、このフィラメント状の伝導によって、第１の材料の少なくとも一部分の温度が所定の温度範囲に達し、それによって第１の材料の少なくとも一部において相変化を生じさせるステップと
からなる。
ａ）所定の温度範囲において相変化を受けることにより特徴付けられている第１の材料を含む記憶素子を設けるステップと、
ｂ）負の微分抵抗特性を有する第２の材料を、第１の材料と接触させ、かつ制御素子と電気的に結合させて設けるステップと、
ｃ）制御素子を制御して、第２の材料を介してフィラメント状の伝導を引き起こし、このフィラメント状の伝導によって、第１の材料の少なくとも一部分の温度が所定の温度範囲に達し、それによって第１の材料の少なくとも一部において相変化を生じさせるステップと
からなる。
本発明は、制御素子（150）及び、所定の温度範囲において相変化を受けることにより特徴付けられている第１の材料を含む記憶素子（170）を有する形式の不揮発性メモリセル（10）であって、第２の材料（70）が負の微分抵抗特性を有するものにおいて、この第２の材料が、第１の材料と接触し、かつ制御素子と電気的に結合されている不揮発性メモリセルに関する。制御素子は、第２の材料を介してフィラメント状の伝導を引き起こすように動作され、そのフィラメント状の伝導によって、第１の材料の少なくとも一部分の温度が所定の温度範囲に達し、それによって第１の部分の少なくとも一部分に相変化が生じる。このような構成によって、相変化が起こるアクティブ領域の体積又はその断面を最小限に抑えることができるメモリセルの電極を、高い歩留まりで、再現性良く提供することが可能となる。
本発明の特徴及び利点は、図面を参照する以下に記載する詳細な説明から、当業者には容易に理解することができる。
説明を明瞭にするために、図面を一定の寸法で描いていない。より詳細には、垂直方向及び水平方向の目盛、縮尺が互いに異なる場合があり、また図面毎に変わる場合もある。
本発明に従って形成されている不揮発性メモリセルの種々の実施形態を以下に詳細に記載する。この明細書及び添付の特許請求の範囲の記載を通して、用語「微分抵抗」は、抵抗の両端での電圧降下の小さな変化と、その電圧降下を生み出す電流の変化との比、すなわちその材料に対する電圧−電流特性の傾きを意味する。
制御素子及び記憶素子を有する形式の不揮発性メモリセルは、所定の温度範囲において相変化を受けることにより特徴付けられている第１の材料と、負の微分抵抗特性を有し、第１の材料に接触し、かつ制御素子に電気的に接続されている第２の材料とを含む記憶素子を有する。メモリセルの記憶素子は、第１の材料の相がその初期の相から変更されるか、又は変更されていないかのいずれかのときに、そのセルに情報を格納するようにプログラムされると言われる。制御素子は、第２の材料を介してフィラメント状の伝導を引き起こし、そのフィラメント状の伝導によって第１の材料の少なくとも一部の温度が所定の温度範囲に達するようにし、それによって第１の材料の少なくとも一部において相変化が生じるように操作される。
相変化不揮発性メモリのエネルギー及び速度は、加熱されることになる材料の体積、その体積からエネルギーが漏出する速度、及びエネルギーがシステムにもたらされる速度によって決まる。大きな体積に比べると、小さな体積は、必要とされるエネルギーを低減し及び／又はメモリ相を変更するための速度を高めることができるので、相変化のための体積は小さいことが望ましい。しかしながら、10 nmと等しいか、それよりも小さな横方向の寸法を有する体積を、フォトリソグラフィを利用して画定することは難しい。
本発明の一実施態様では、不揮発性メモリ用途に適用するための、極めて小さな相変化領域を形成するために、電流のフィラメント化を利用する。それは、本発明を任意の特定の動作理論からの帰結に限定することは意図していないが、フィラメント状の伝導のいくつかの特性は、公知であり、本明細書に開示される実施形態の動作に寄与する。
伝導率が負の微分抵抗（NDR）を示すとき、半導体内にフィラメント状の伝導が生じる。NDRは種々の物理的な仕組みによって引き起こされる。電流が加熱を引き起こし、その加熱によって、さらに電流が流れるようになる正の熱伝導率を有する材料では、正の熱伝導率によってフィラメント状の伝導が導かれる。衝撃イオン化、キャリア誘起欠陥生成及びなだれ注入が、NDRに、したがってフィラメント状の伝導に導くさらに別の方法である。電荷によって促進されるトンネル現象は、NDRを生成することができる別の態様である。フィラメント状の伝導を示す材料及び構造は、シリコン（Si）、シリコンゲルマニウム（SiGe）及びガリウム砒素（GaAs）pinダイオード、金属／アモルファスシリコン接合、SiO2及びAl2O3のようなトンネル絶縁体、及びそれらによって形成される他の様々な既知の半導体及び構造を含む。これらの材料又は構造のうちの任意のものを使用することにより、横方向の寸法が約10 nm（ナノメートル）又はそれ未満の極めて小さな電流フィラメントを生成することができる。
そのようなフィラメント内の温度は、通常その周囲を取り巻く材料内よりも相当に高い。周囲を取り巻く材料が低い伝導率を有する場合、そのようなフィラメントを形成するためのエネルギーは小さいであろう。フィラメント内が高温であることにより、フィラメント領域内の材料に相変化が生じ、その結果として、材料の電気的特性に不揮発性の変化が生じる。この状況が図１の構造10によって概略的に示され、相変化材料20が導電性電極30及び35と接触している。電圧源50から供給される電流（Ｉ）が接続60を介して加えられると、フィラメント40が相変化材料20内に形成される。
代替的には、図２に概略的に示すように、フィラメント領域40からの熱が、隣接する媒体70の小さな領域80において相変化を引き起こすことができ、又はフィラメント領域40が電流を集中させ、隣接する媒体70の小さな領域80内に電流を流すことができる。後者の場合には、熱の発生は、媒体70内の高い電流の領域に限定される。実用的なメモリ素子では、電極30及び35の寸法が、通常、フォトリソグラフィによって画定され、メモリの製造中に利用されるフォトリソグラフィ法の解像度によって制限される。図１及び図２の両方によって示す場合では、フィラメント40の寸法はフォトリソグラフィによって画定された電極30及び35の寸法よりもはるかに小さい。第１の構造（図１参照）のいくつかの利点は、製造が簡単であること、電力が低いこと、及び速度が速いことにある。第２の構造（図２参照）の利点の１つは、相変化材料の特性がフィラメント状の伝導材料の特性とは個別に選択可能であり、それによって動作可能なシステムを構成するために利用することができる広範な組の材料がもたらされることにある。相変化材料及びフィラメント状の伝導材料の両方のために同じ材料が選択される場合には、図２の構造は図１の構造と機能的に等価となる。
フィラメント40は、少なくとも２つの態様において相変化材料20と相互作用することができる。第１の形式の相互作用では、フィラメント内の電流が熱い領域を生成し、熱がその熱い領域から相変化材料内に拡散する。それによって、熱の拡散距離内で相変化材料の電気的特性が局部的に変更される。この場合には、相変化材料とフィラメント形成材料の間が実効的に熱接触する必要がある。相変化領域の寸法及び変化の速度は、フィラメント領域から相変化材料内に熱が移動する際の熱の広がり方によって決まる。第２の形式の相互作用では、フィラメントが、導電性フィラメントよりもはるかに高い抵抗を有する相変化材料内に電流を注入する。注入部位が小さいことに起因して、電気エネルギーの到達距離は、素子の寸法ではなく、概ねフィラメントの寸法によって、ある領域に限定される。さらに相変化材料内で、なだれ注入又は衝撃イオン化のような過程が生じ、相変化層の電気的特性に変化を生じさせることができる。この場合、その速度は、相変化材料内の電気エネルギーが熱に変換される速度のみによって決まり、その領域の寸法は、相変化材料内でどこまで熱が拡散するかによって決まる。相互作用の第２の機構は、より速い速度と、より小さな相変化領域と、また少ない必要エネルギーとを示す利点をもたらす可能性がある。
したがって、本発明は、制御素子及び記憶素子を有する形式の不揮発性メモリセルをプログラムするための新規の方法を提供する。その新規の方法を実施する際に、所定の温度範囲において相変化を受けることよって特徴付けられている第１の材料を含む記憶素子が設けられ、第１の材料と接触し、制御素子と電気的に結合されている負の微分抵抗特性を有する第２の材料が設けられる。第２の材料を介してフィラメント状の伝導を引き起こし、そのフィラメント状の伝導によって、第１の材料の少なくとも一部の温度が所定の温度範囲に達するようにし、それにより第１の材料の少なくとも上記一部において相変化が生じるように制御素子が制御される。上記のように、ある適用形態によっては、第１及び第２の材料は同じ材料に、すなわちそれらを同一材料とすることができる。また２つの材料を異なる材料とすることもできる。２つの材料が同一ではない場合であっても、それらの材料は少なくとも１つの方向（たとえば、図２に示す横方向）において同じ広がりを有するようにすることができる。図１及び図２の両方に示すように、この方法は、第１の材料と第２の材料を電気的に直列に接続することにより実施される。
第１の（相変化）材料は、シリコン、ゲルマニウム、ガリウムヒ素、窒化ガリウムのようなカルコゲニド又は半導体、あるいはこれらの物質の合金、化合物、組み合わせ又は混合物を含む。第２の（フィラメント状の伝導）材料は、正の熱抵抗係数を示す材料を含み、第１の材料と同じく、シリコン、ゲルマニウム、ガリウムヒ素、窒化ガリウムのようなカルコゲニド又は半導体、（フィラメント状の伝導を引き起こす前の）窒化シリコン、二酸化シリコン、酸化アルミニウムのような絶縁体、これらの物質の合金、化合物、組み合わせ又は混合物を含む。
上記のように、フィラメント状の伝導は、約10 nm（ナノメートル）未満の横方向寸法を有する第２の材料の領域内で生じる。したがって、第２の材料内のフィラメント状の伝導領域の断面積は、約80平方ナノメートル未満とすることができる。これらの同じ寸法であるという特性（すなわち、約10ナノメートル未満の横方向寸法を有し、かつ約80平方ナノメートル未満のフィラメント状の伝導領域の断面積を有する）は、第１の材料内でフィラメント状の伝導が生じるときに達成され、このとき第１の材料は相変化材料及びフィラメント状の伝導材料の両方として機能している。フィラメント状の伝導は、衝撃イオン化、なだれ注入、電荷誘起欠陥生成又は電荷により促進されたトンネル現象からなる既知の現象を利用することにより引き起こすことができる。
制御素子は、通常フォトリソグラフィによって画定される面積を有する制御素子電極を利用して制御される。フィラメント状の伝導が生じる第２の（フィラメント状の伝導）材料の部分は、制御素子電極の面積よりも小さな断面積を有する。記憶素子は、制御素子電極とは異なる場合もある面積を有する記憶素子電極を有する。フィラメント状の伝導は、記憶素子電極面積よりも小さな断面積を有する第２の材料の領域内で生じ、記憶素子電極面積の何分の１かに制限され、あるいは記憶素子電極面積の100分の１未満に制限され得る。
相変化は、フィラメント状の伝導領域の寸法によって少なくとも部分的に決定される領域内で生じ、その領域はフィラメント電極と考えることができる。結果として、相変化領域は相応に極めて小さい。したがって、相変化が生じる相変化材料の部分は、制御素子電極の面積よりも小さな断面積を有し、制御素子電極面積の何分の１かに制限され、あるいは制御素子電極面積の100分の１未満に制限され得る。同様に、各記憶素子は、ある記憶素子電極面積を有する記憶素子電極を有し、相変化が生じる相変化材料の部分は、記憶素子電極面積よりも小さな断面積を有する。同じく、相変化が生じる部分は、記憶素子電極面積の何分の１かの断面積を有し、記憶素子電極面積の約100分の１未満に制限され得る。
制御素子及び記憶素子を有する形式の不揮発性メモリセルをプログラムするための図２によって示されている方法では、所定の温度範囲において相変化を受けることによって特徴付けられている第１の量の第１の材料を含む記憶素子が設けられる。相変化材料の量は第１の体積を占有する。また負の微分抵抗特性を有する第２の量の第２の材料が設けられるる。この第２の材料は、「フィラメント状の伝導材料」と呼ぶことができる。フィラメント状の伝導材料は、相変化材料と接触して配置され、制御素子と電気的に結合されている。フィラメント状の伝導材料の量は、第２の体積を占有する。制御素子は、第２の（フィラメント状の伝導）材料を介してフィラメント状の伝導を引き起こすように制御される。フィラメント状の伝導は、第２の体積の何分の１かである伝導体積において生じ、フィラメント状の伝導によって、第１の（相変化）材料の少なくとも実効的な一部分の温度が所定の温度範囲に達するようにする。したがって相変化は、第１の（相変化）材料の少なくとも実効的な一部分において生じる。実効的な一部分もまた、第１の体積の何分の１かを占有する。
制御素子及び記憶素子を有する形式の不揮発性メモリセルをプログラムするための図１によって示す方法では、所定の温度範囲において相変化を受け、かつ負の微分抵抗特性を有することによって特徴付けられている材料を含む記憶素子が設けられる。その材料は制御素子と電気的に結合される。制御素子は、その材料を介してフィラメント状の伝導を引き起こし、そのフィラメント状の伝導によって、その材料の少なくとも実効的な一部分の温度が所定の温度範囲に達するように制御される。フィラメント状の伝導領域は、相変化材料を局部的に加熱するための局部的な電流注入源をもたらし得る。
したがって、相変化はその材料の少なくとも実効的な一部分において生じる。この方法では、フィラメント状の伝導が生じる領域と、相変化が生じる実効的な一部分との両方が、その材料によって占有される体積の何分の１かである体積を有する。より詳細には、それらの領域はいずれも、その材料によって占有される体積の約100分の１未満の体積を有する。
先に説明し、図１及び図２によって示す方法のいずれにおいても、フィラメント状の伝導が生じる横方向位置は必ずしも予め決定されていないことが理解されよう。最初にフィラメント状の伝導が生じるときには必ず、それは、導体で形成されている非常に小さな従来の電極と機能的に等価なフィラメント状の電極を形成する。そのフィラメント状の電極の場所が、いずれかの方法においても相変化の体積の場所を決定する。
［構造的態様］
本発明の別の態様を、以下に、最初に概括的に、次に特定の構造的な実施形態に関して記載される多数の新規なメモリセル構造によって明らかにする。そのようなメモリセルの１つの一般的な実施形態（図１によって概略的に示す）は、それぞれの面積を有する第１及び第２の導電性電極と、第１の電極と第２の電極の間に配置されているフィラメント状の伝導媒体とを有する。フィラメント状の伝導媒体は、電圧を印加することに応じて、第１の電極と第２の電極の間のフィラメント状の伝導領域を介してフィラメント状の伝導が延在するように構成されている。フィラメント状の伝導領域は、第１及び第２の電極面積のそれぞれに対して小さな断面積を有する。制御素子が電極のうちの１つに直列に接続される。制御素子は、トンネル接合素子を含み、それは埋込み型のトンネル接合制御素子にすることもできる。フィラメント状の伝導媒体は、負の微分抵抗を有することにより特徴付けられている。またそれは、先に規定したような相変化材料とすることもできる。代替的には、フィラメント状の伝導媒体は、相変化材料とは別個にすることができる。相変化材料は、フィラメント状の伝導媒体と電極のうちの１つとの間に配置することができる。詳細には、相変化材料及びフィラメント状の伝導媒体は、第１の電極と第２の電極の間に直列に配列されている。実際には、フィラメント状の伝導領域は、一旦形成されると、フィラメント状の伝導媒体及び相変化材料の両方を介して延在する。フィラメント状の伝導領域の断面積は、電極のうちのいずれかの面積の100分の１未満に形成することができる。同じことが、相変化した領域の断面積についても言うことができる。
本発明の別の態様を、以下に、最初に概括的に、次に特定の構造的な実施形態に関して記載される多数の新規なメモリセル構造によって明らかにする。そのようなメモリセルの１つの一般的な実施形態（図１によって概略的に示す）は、それぞれの面積を有する第１及び第２の導電性電極と、第１の電極と第２の電極の間に配置されているフィラメント状の伝導媒体とを有する。フィラメント状の伝導媒体は、電圧を印加することに応じて、第１の電極と第２の電極の間のフィラメント状の伝導領域を介してフィラメント状の伝導が延在するように構成されている。フィラメント状の伝導領域は、第１及び第２の電極面積のそれぞれに対して小さな断面積を有する。制御素子が電極のうちの１つに直列に接続される。制御素子は、トンネル接合素子を含み、それは埋込み型のトンネル接合制御素子にすることもできる。フィラメント状の伝導媒体は、負の微分抵抗を有することにより特徴付けられている。またそれは、先に規定したような相変化材料とすることもできる。代替的には、フィラメント状の伝導媒体は、相変化材料とは別個にすることができる。相変化材料は、フィラメント状の伝導媒体と電極のうちの１つとの間に配置することができる。詳細には、相変化材料及びフィラメント状の伝導媒体は、第１の電極と第２の電極の間に直列に配列されている。実際には、フィラメント状の伝導領域は、一旦形成されると、フィラメント状の伝導媒体及び相変化材料の両方を介して延在する。フィラメント状の伝導領域の断面積は、電極のうちのいずれかの面積の100分の１未満に形成することができる。同じことが、相変化した領域の断面積についても言うことができる。
相対的な寸法に関する先の議論から、相変化材料がフィラメント状の伝導に応答して相変化するように適合され、フィラメント状の伝導領域の小さな断面積に概ね等しい断面積を有する小さな部分の相を変化させることができることを理解することができる。このような場合に、たとえばフィラメント状の伝導領域及び相変化材料の相変化した部分のいずれの断面積も、電極のうちのいずれかの面積の寸法の100分の１未満に形成される。
したがって、本発明に従って形成されているメモリセルの一般的な態様は、メモリセルを電圧源に電気的に接続するための第１及び第２の手段と、印加された電圧に応答して、媒体のフィラメント状の伝導領域を介して電流を流すための手段との組み合わせによって表すことができる。その媒体は第１の接続手段と第２の接続手段の間に配置され、フィラメント状の伝導領域は第１の接続手段と第２の接続手段の間に延在する。フィラメント状の伝導領域は、第１及び第２の接続手段のそれぞれの面積に対して小さな断面積を有する。
このセクションの残りの部分では、図３〜図４及び図６〜図９を参照しながら、本発明に従って形成されているメモリの構造的な実施形態の種々の具体的な例を詳細に記述する。
図３及び図４は、互いに直交する異なる方向から見た、本発明に従って形成されているクロスポイントメモリの第１の実施形態の一部を示す側面の断面図である。図３では、列導体110が紙面の横方向に延在し、一方行導体120が紙面に対して垂直に延在している。また図４では、行導体120が紙面の横方向に延在し、一方列導体110が紙面に対して垂直に延在している。層と層の間に設けられている層間誘電体（ILD）115の層が、行導体及び列導体を互いから絶縁している。抵抗性ヒータ素子170が井戸状（桶状）開口部内に形成され、行導体110か又は列導体120のいずれかと接触する。またヒータ素子175が、ヒータ素子170に隣接する井戸状開口部内に形成されている。薄いフィラメント状の伝導層140が、ヒータ素子170の上下いずれか（あるいは上下両方）に、及び/又はヒータ素子175上に配置されている。図３及び図４では、フィラメント状の伝導層140は、ヒータ素子170の下に、かつヒータ素子175の上に配置されている。カルコゲニド相変化記憶素子層130がフィラメント状の伝導層140と接触している。井戸状開口部の底部に形成されている制御素子150（破線の楕円155によって示されている）によって、各ヒータ素子170及び175が制御可能となる。制御素子150は、図３及び図４に示すように、埋込み型のトンネル接合素子とすることができる。破線の丸160はフィラメント状の伝導領域を示す。ヒータ素子180及び185は、ヒータ素子170及び175と類似するが、井戸状の側壁に、抵抗性ヒータ材料の薄い層が設けられ、図中にこれを示す線が描かれている。
図６は、本発明に従って形成されているクロスポイントメモリの第４の実施形態の一部を概略的に示す側面の断面図である。例として、図６に、種々の一般的な相対的寸法を参照記号L1、L2、．．．、L8によって示すが、図６は任意の均等な縮尺比に描かれていない。
図６において、列導体110は紙面の横方向に延在し、一方行導体120は紙面に対して垂直に延在している。列導体110及び行導体120は導電性材料から形成されている。層155はトンネル接合制御素子である。制御素子層155は、相対的に高い読出し状態抵抗と、相対的に低い書込み状態抵抗を示すトンネル接合酸化物とすることができる。矢印240は、制御素子の電子が流れる方向を表す。層140はフィラメント状の伝導層である。層130は記憶素子であり、相変化材料又はトンネル接合からなる。矢印250は、記憶素子の電子が流れる方向を表す。予めプログラムされたフィラメント210は、フィラメント状の伝導層140を貫通する伝導経路をもたらす。メモリセルがプログラムされるとき、第２のフィラメント220が形成される。したがって、第２のフィラメント220は、プログラムされたフィラメントである。長い矢印230は電流の方向を表す。
寸法L1、L2、L3及びL4は、全て互いに概ね等しくすることができる（たとえば約50〜200ナノメートル以下）。層155及び140の全体の厚みL5（すなわちL6＋L7）を、L1の約10分の１とすることができる。ある例示的な厚みとして、たとえばL6を約２〜４ナノメートル、L7を約１〜２ナノメートルとすることができる。記憶素子層130の厚みL8は、たとえば約２〜４ナノメートル以下である。
図７は、図６に示す実施形態に対応する等価回路の概略図である。クロスポイントメモリのメモリセルでは、逆向きのダイオード260及び270が非線形トンネル接合抵抗に等価である（たとえば図６に示す制御素子層155）。等価回路のこの部分の抵抗は、−50 mVを印加された場合に１GΩから、＋50 mVを印加された場合に10 MΩまで変化し、たとえば＋１Vが印加された場合にはわずかに１MΩである。アンチフューズ280は通常、たとえばアルミナトンネル接合アンチフューズの場合に、10 MΩのオフ抵抗（Roff）と500 Ωのオン抵抗（Ron）を有する。図６に示すプログラムされた第２のフィラメント220は、フィラメント形成の前後にそのような抵抗値を有し得る。
図８及び図９は、互いに直交する２つの方向から見た、図６に概略的に示すようなメモリの実施形態の一部を示す側面の断面図である。図８及び図９に示すように、このメモリ構造の実施形態は、上記図３及び４に示す実施形態よりも簡単である。図８では、列導体110が紙面の横方向に延在し、一方行導体120が紙面に対して垂直に延在している。図９では、行導体120が紙面の横方向に延在し、一方列導体110が紙面に対して垂直に延在している。先の実施例と同じく、層間誘電体（ILD）115の層が行導体及び列導体を互いから絶縁している。ヒータ素子170及び175は井戸状（桶状）開口部内に形成され、行導体110又は列導体120のいずれかと接触している。ここで、ヒータ素子170及び175は抵抗ヒータ材料を含む。図８及び図９に示す実施例では、薄いフィラメント状の伝導層140がヒータ素子170及び175の上に配置されている。カルコゲニド相変化記憶素子層130が、フィラメント状の伝導層140と接触している。井戸状開口部の底部に形成されている制御素子150（破線の楕円155によって示されている）によって、各ヒータ素子170又は175が制御される。制御素子150は薄いトンネル接合、たとえば酸化アルミニウム（Al2O3）の薄膜によって形成されている。制御素子150には、図８及び図９に示すような、埋込み型のトンネル接合素子を利用することもできる。破線の丸160は、フィラメント形成が生じる一般的な領域を示す。ヒータ素子180及び185は、ヒータ素子170及び175に類似であるが、ヒータ素子180及び185の井戸状の側壁には、抵抗性ヒータ材料の薄い層が設けられ、これは図中で線により示されている。チタン、タングステン及びその合金が、抵抗性材料として好適である。
図３〜図４及び図６〜図９のようなメモリは、例えば図５のフローチャートに示され、以下にさらに詳細に説明する方法の実施形態によって製造することができる。
［製造］
本発明のメモリを製造するのに適した全体的な方法は、同じ譲受人に譲渡され、2001年10月31日に出願された米国特許出願第10/001,740号及び2002年4月2日に出願された米国特許出願第10/116,213号に記載されており、これらの特許出願をここで参照することにより、その開示内容を全て本明細書に取り入れるものとする。
本発明のメモリを製造するのに適した全体的な方法は、同じ譲受人に譲渡され、2001年10月31日に出願された米国特許出願第10/001,740号及び2002年4月2日に出願された米国特許出願第10/116,213号に記載されており、これらの特許出願をここで参照することにより、その開示内容を全て本明細書に取り入れるものとする。
図５は、本発明によるメモリを製造するための具体的な方法の一実施形態を示すフローチャートである。その方法の種々のステップを参照番号S10、．．．、S130によって示す。図５に示すように、この製造方法は、基板を設けるステップ（S10）から開始される。第１の金属層を基板上に付着する（S20）。第１の金属層をパターニングし、エッチングする（S30）。第１の金属層上に第１の層間誘電体（ILD）を付着する（S40）。第１のILD層を貫通する開口部をパターニングし、エッチングし（S50）、第１の金属層の一部を露出する。第１の金属層の露出された部分上に薄い酸化物層を形成し、薄い第２の金属層を付着し、第２の層間誘電体（ILD）層を付着する（S60）。したがって、ステップS60において、第１の金属層と第２の金属層の間に形成されるトンネル接合は、埋込み型のトンネル接合である。結果として生じる表面を平坦化する（S70）。その表面を平坦化するために、従来の化学機械研磨（CMP）を利用することができる。カルコゲニドのような相変化材料の層を付着する（S80）。フィラメント状の伝導媒体の層を付着する（S90）。第３の金属層を付着する（S100）。第３の金属層をパターニングし、エッチングし（S110）、たとえば行導体を形成する。第３の層間誘電体（ILD）が必要であるならば、第３の層間誘電体を付着する（S120）。第３の層間誘電体を必要としないならば、ステップS120は省略される。第３のILDは、メモリのさらに別のレベルに対する基板を設けるために必要とされることもある。これらの工程を、メモリの多数の層を形成するために、必要に応じて何度でも繰り返すことができる（S130）。
製造過程を説明するための、列線及び行線を形成するために示される具体的な順序は随意であることが理解されなければならない。したがって、たとえば、第１の金属層をパターニングし、エッチングするステップS30を、上記のように列線を画定するために実行することもできるが、代替的には、行線を画定するために実行することもできる。同様に、第３の金属層をパターニングし、エッチングするステップS110を、行線又は列線を画定するために実行することができる。この工程によって、単一のメモリセルを形成することができ、あるいはメモリの層を形成するために、多数のメモリセルを同時に形成することもできる。繰り返す場合には（ステップS130）、第１の層のためにステップS10〜S120を実行し、最後の層までの一連の後続の層毎にステップS20〜S120を繰り返す。最後の層の最後のILDの付着が用途によっては省略されることがあり、あるいはILD層が、バイア及び／又はリードボンディングパッド又は同等のものを設けるためにさらに処理される場合もあることが、当業者には理解されるであろう。
したがって、本発明の他の実施態様は、列線及び行線を有する形式のクロスポイントメモリ構造において、制御素子及び記憶素子を有する形式の不揮発性メモリセルを利用するための方法である。この方法は、電極を各列線に接続すること、別の電極を各行線に接続すること、相変化材料及びフィラメント状の伝導媒体をそれぞれ一対の電極間に配置し、各記憶素子を形成すること、及び各制御素子を制御して、対応する電極に関連付けられているフィラメント状の伝導媒体を介してフィラメント状の伝導を引き起こすことにより、選択された行−列の組み合わせにおいて相変化材料の一部の相を選択的に変化させることを含む。このような方法では、相変化材料はカルコゲニドを含む。またフィラメント状の伝導媒体は半導体を含む。相変化材料及びフィラメント状の伝導媒体を同一とすることができる。制御素子は埋込み型トンネル接合素子を含む。このような方法において、フィラメント状の伝導領域を予めプログラムすることができる。
本発明によって、多数のメモリセルを含む集積回路又は他の電子素子を形成することができることが当業者に理解されるであろう。同様に、多数のそのようなメモリセルを含む大容量記憶素子を形成することもできる。電子回路を支持する基板が、本発明による方法及びメモリセル構造を利用して形成されることが有利なことがある。
本発明の方法及び本発明にしたがって形成される構造は、メモリセル、多数のメモリセルから構成されているメモリ（多層メモリを含む）、大容量記憶素子、集積回路、電子回路を支持する基板、又は他の電子素子において利用することができ、メモリに対する数多くの既知の用途、又は新規の用途に適用することができる。
以上、本発明の具体的な実施形態を開示し、説明してきたが、特許請求の範囲の記載によって規定されるような本発明の範囲及び精神から逸脱することなく、これらの実施形態に対して種々の変更及び変形を当業者は行うことができる。たとえば、開示したカルコゲニド及び他の相変化材料の代わりに、種々の相変化材料を使用することができる。開示したフィラメント状の伝導材料の代わりに、種々の他の材料を利用することができる。工程のステップを実行する順序は、ある程度まで変更可能である。
２０ 相変化材料
３０ 導電性電極
３５ 導電性電極
４０ フィラメント
５０ 電極
６０ 接続
３０ 導電性電極
３５ 導電性電極
４０ フィラメント
５０ 電極
６０ 接続
Claims (10)
- 制御素子と記憶素子を有する形式の不揮発性メモリセルをプログラムするための方法であって、
ａ）所定の温度範囲において相変化を受けることにより特徴付けられている第１の材料を含む記憶素子を設けるステップと、
ｂ）負の微分抵抗特性を有する第２の材料を、前記第１の材料と接触させ、かつ前記制御素子と電気的に結合させて設けるステップと、
ｃ）前記制御素子を制御して、前記第２の材料を介してフィラメント状の伝導を引き起こし、このフィラメント状の伝導によって、前記第１の材料の少なくとも一部分の温度が前記所定の温度範囲に達し、それによって前記第１の材料の前記少なくとも一部において相変化を生じさせるステップと
を含む方法。 - 前記フィラメント状の伝導が、前記第２の材料のある領域において生じ、前記第２の材料の前記ある領域が、電流を注入して前記第１の材料を局部的に加熱するための局部的な熱源を提供する請求項１に記載の方法。
- 前記制御素子が、ある制御素子電極面積を有する制御素子電極を有し、前記記憶素子が、ある記憶素子電極面積を有する記憶素子電極を有し、前記相変化が生じる前記第１の材料の前記部分が、前記制御素子電極面積及び前記記憶素子電極面積のうちの小さい方の100分の１未満の断面積を有する請求項１に記載の方法。
- 制御素子と記憶素子を有する形式の不揮発性メモリセルをプログラムするための方法であって、
ａ）所定の温度範囲において相変化を受けることにより特徴付けられている第１の材料を第１の体積占有する第１の量だけ含む記憶素子を設けるステップと、
ｂ）負の微分抵抗特性を有する第２の材料を、前記第１の材料と接触させ、かつ前記制御素子と電気的に結合させて、第２の体積占有する第２の量だけ設けるステップと、
ｃ）前記制御素子を制御して、前記第２の材料を介してフィラメント状の伝導を引き起こし、このフィラメント状の伝導が前記第２の体積の何分の１かである伝導体積で生じ、前記フィラメント状の伝導によって、前記第１の材料の少なくとも実効的な一部分の温度が前記所定の温度範囲に達し、それにより相変化が前記第１の材料の前記少なくとも実効的な一部分において生じ、当該実効的な一部分が前記第１の体積の何分の１かを占有するステップと
を含む方法。 - 制御素子と記憶素子を有する形式の不揮発性メモリセルをプログラムするための方法であって、
ａ）所定の温度範囲において相変化を受けることにより、かつ負の微分抵抗特性を有することにより特徴付けられている材料を含む記憶素子を設けるステップと、前記材料が前記制御素子に電気的に接続され、
ｂ）前記制御素子を制御して、前記材料を通してフィラメント状の伝導を引き起こし、このフィラメント状の伝導によって前記材料の少なくとも実効的な一部分の温度が前記所定の温度範囲に達し、それによって前記材料の前記少なくとも実効的な一部分において相変化を生じさせるステップと
を含む方法。 - ａ）第１の電極面積を有する第１の電極と、
ｂ）第２の電極面積を有する第２の電極と、
ｃ）前記第１の電極と前記第２の電極の間に配置されているフィラメント状の伝導媒体であって、印加される電圧に応答して、フィラメント状の伝導領域を介してフィラメント状の伝導が前記第１の電極と前記第２の電極の間に延在するように構成され、前記フィラメント状の伝導領域が、前記第１の電極面積及び前記第２の電極面積それぞれに対して小さな断面積を有するフィラメント状の伝導媒体と
を含むメモリセル。 - メモリセルを製造するための方法であって、
ａ）基板を設けるステップと、
ｂ）前記基板上に第１の金属層を付着するステップと、
ｃ）前記第１の金属層をパターニングし、エッチングするステップと、
ｄ）前記第１の金属層上に第１の層間誘電体（ILD）層を付着するステップと、
ｅ）前記第１のILD層を貫通する開口部をパターニングしてエッチングし、前記第１の金属層の一部を露出するステップと、
ｆ）前記第１の金属層の前記露出された部分の上に薄い酸化物層を形成するステップと、
ｇ）薄い第２の金属層を付着するステップと、
ｈ）第２の層間誘電体（ILD）層を付着するステップと、
ｉ）結果として生じた表面を平坦化するステップと、
ｊ）相変化材料層を付着するステップと、
ｋ）フィラメント状の伝導媒体の層を付着するステップと、
ｌ）第３の金属層を付着するステップと、
ｍ）前記第３の金属層をパターニングし、エッチングするステップと、
ｎ）必要であれば、第３の誘電体層を付着するステップと
を含む方法。 - 請求項７に記載のステップａ）〜ｎ）を実行し、１組の複数の層のうちの第１の層を形成するステップと、
後続の層毎に請求項７に記載のステップｂ）〜ｎ）を繰り返すステップと
を含む方法。 - 請求項８に記載の方法によって製造されるメモリ。
- 列線及び行線を有する形式のクロスポイントメモリ構造において制御素子及び記憶素子を有する形式の不揮発性メモリセルを利用するための方法であって、
ａ）各列線に第１の電極を接続するステップと、
ｂ）各行線に第２の電極を接続するステップと、
ｃ）前記第１の電極と前記第２の電極の各対の間に相変化材料及びフィラメント状の伝導媒体を配置し、各記憶素子を形成するステップと、
ｄ）各制御素子を制御し、対応する前記第１の電極と前記第２の電極に関連付けられている前記フィラメント状の伝導媒体を介してフィラメント状の伝導を引き起こすことにより、選択された行−列の組み合わせにおいて前記相変化材料の一部分の相を選択的に変化させるステップと
を含む方法。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009535793A (ja) * | 2006-03-31 | 2009-10-01 | サンディスク スリーディー，エルエルシー | 抵抗率切り換え酸化物または窒化物およびアンチヒューズを含む不揮発性の書き換え可能なメモリセル |
| JP2011142306A (ja) * | 2009-11-30 | 2011-07-21 | Soonwoo Cha | 相変化メモリのためのキーホールフリー傾斜ヒーター |
| JP2013033991A (ja) * | 2005-02-24 | 2013-02-14 | Samsung Electronics Co Ltd | セルダイオードを採用する相変移記憶素子及びその製造方法 |
| US8507315B2 (en) | 2007-06-29 | 2013-08-13 | Sandisk 3D Llc | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
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|---|---|---|---|---|
| KR100615586B1 (ko) * | 2003-07-23 | 2006-08-25 | 삼성전자주식회사 | 다공성 유전막 내에 국부적인 상전이 영역을 구비하는상전이 메모리 소자 및 그 제조 방법 |
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| TW200633193A (en) * | 2004-12-02 | 2006-09-16 | Koninkl Philips Electronics Nv | Non-volatile memory |
| EP1710850B1 (en) * | 2005-04-08 | 2010-01-06 | STMicroelectronics S.r.l. | Lateral phase change memory |
| TWI327374B (en) * | 2007-01-10 | 2010-07-11 | Promos Technologies Inc | Phase change memory device and method of fabricating the same |
| US7906368B2 (en) * | 2007-06-29 | 2011-03-15 | International Business Machines Corporation | Phase change memory with tapered heater |
| US7811851B2 (en) * | 2007-09-28 | 2010-10-12 | Freescale Semiconductor, Inc. | Phase change memory structures |
| US8362821B2 (en) * | 2007-11-22 | 2013-01-29 | Nxp B.V. | Charge carrier stream generating electronic device and method |
| US8586960B2 (en) * | 2008-06-19 | 2013-11-19 | International Business Machines Corporation | Integrated circuit including vertical diode |
| WO2010056621A2 (en) * | 2008-11-12 | 2010-05-20 | University Of Florida Research Foundation, Inc. | Devices for thermally induced transformations controlled by irradiation of functionalized fullerenes |
| JP5404683B2 (ja) * | 2011-03-23 | 2014-02-05 | 株式会社東芝 | 抵抗変化メモリ |
| US8598562B2 (en) | 2011-07-01 | 2013-12-03 | Micron Technology, Inc. | Memory cell structures |
| EP3238252A4 (en) * | 2014-12-19 | 2017-12-27 | Hewlett-Packard Enterprise Development LP | Negative differential resistance (ndr) device based on fast diffusive metal atoms |
| EP3549167B1 (en) * | 2016-12-09 | 2022-10-19 | Nokia of America Corporation | Reconfigurable integrated circuit and operating principle |
| KR20180088193A (ko) * | 2017-01-26 | 2018-08-03 | 삼성전자주식회사 | 적응적 열 저항 및 열 용량을 사용하는 열 관리 장치 및 방법 |
| US10147876B1 (en) * | 2017-08-31 | 2018-12-04 | Sandisk Technologies Llc | Phase change memory electrode with multiple thermal interfaces |
| US11211556B1 (en) * | 2020-07-20 | 2021-12-28 | International Business Machines Corporation | Resistive element for PCM RPU by trench depth patterning |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5462787A (en) * | 1977-10-28 | 1979-05-21 | Agency Of Ind Science & Technol | Semiconductor device and integrated circuit of the same |
| US5536947A (en) * | 1991-01-18 | 1996-07-16 | Energy Conversion Devices, Inc. | Electrically erasable, directly overwritable, multibit single cell memory element and arrays fabricated therefrom |
| US5625220A (en) * | 1991-02-19 | 1997-04-29 | Texas Instruments Incorporated | Sublithographic antifuse |
| US5557136A (en) * | 1991-04-26 | 1996-09-17 | Quicklogic Corporation | Programmable interconnect structures and programmable integrated circuits |
| US5701027A (en) * | 1991-04-26 | 1997-12-23 | Quicklogic Corporation | Programmable interconnect structures and programmable integrated circuits |
| US5177567A (en) * | 1991-07-19 | 1993-01-05 | Energy Conversion Devices, Inc. | Thin-film structure for chalcogenide electrical switching devices and process therefor |
| US5395797A (en) * | 1992-12-01 | 1995-03-07 | Texas Instruments Incorporated | Antifuse structure and method of fabrication |
| US5879955A (en) * | 1995-06-07 | 1999-03-09 | Micron Technology, Inc. | Method for fabricating an array of ultra-small pores for chalcogenide memory cells |
| US6420725B1 (en) * | 1995-06-07 | 2002-07-16 | Micron Technology, Inc. | Method and apparatus for forming an integrated circuit electrode having a reduced contact area |
| US5687112A (en) * | 1996-04-19 | 1997-11-11 | Energy Conversion Devices, Inc. | Multibit single cell memory element having tapered contact |
| US5789277A (en) * | 1996-07-22 | 1998-08-04 | Micron Technology, Inc. | Method of making chalogenide memory device |
| US6337266B1 (en) * | 1996-07-22 | 2002-01-08 | Micron Technology, Inc. | Small electrode for chalcogenide memories |
| US6015977A (en) * | 1997-01-28 | 2000-01-18 | Micron Technology, Inc. | Integrated circuit memory cell having a small active area and method of forming same |
| US5952671A (en) * | 1997-05-09 | 1999-09-14 | Micron Technology, Inc. | Small electrode for a chalcogenide switching device and method for fabricating same |
| US6087689A (en) * | 1997-06-16 | 2000-07-11 | Micron Technology, Inc. | Memory cell having a reduced active area and a memory array incorporating the same |
| US6563156B2 (en) * | 2001-03-15 | 2003-05-13 | Micron Technology, Inc. | Memory elements and methods for making same |
| US6440837B1 (en) * | 2000-07-14 | 2002-08-27 | Micron Technology, Inc. | Method of forming a contact structure in a semiconductor device |
| US6625054B2 (en) * | 2001-12-28 | 2003-09-23 | Intel Corporation | Method and apparatus to program a phase change memory |
-
2003
- 2003-04-07 US US10/410,642 patent/US20040197947A1/en not_active Abandoned
- 2003-10-03 TW TW092127455A patent/TW200421624A/zh unknown
-
2004
- 2004-04-07 JP JP2004112728A patent/JP2004312022A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013033991A (ja) * | 2005-02-24 | 2013-02-14 | Samsung Electronics Co Ltd | セルダイオードを採用する相変移記憶素子及びその製造方法 |
| JP2009535793A (ja) * | 2006-03-31 | 2009-10-01 | サンディスク スリーディー，エルエルシー | 抵抗率切り換え酸化物または窒化物およびアンチヒューズを含む不揮発性の書き換え可能なメモリセル |
| US8592792B2 (en) | 2006-03-31 | 2013-11-26 | Sandisk 3D Llc | Heterojunction device comprising a semiconductor oxide and a resistivity-switching oxide or nitride |
| US8507315B2 (en) | 2007-06-29 | 2013-08-13 | Sandisk 3D Llc | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
| US8809114B2 (en) | 2007-06-29 | 2014-08-19 | Sandisk 3D Llc | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
| US8913417B2 (en) | 2007-06-29 | 2014-12-16 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
| JP2011142306A (ja) * | 2009-11-30 | 2011-07-21 | Soonwoo Cha | 相変化メモリのためのキーホールフリー傾斜ヒーター |
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