JP2000067589A

JP2000067589A - フラッシュＥＥｐｒｏｍメモリシステムとその使用方法

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Publication number: JP2000067589A
Application number: JP11169401A
Authority: JP
Inventors: Eliyahou Harari; ハライエリヤホウ
Original assignee: Individual
Current assignee: Individual
Priority date: 1999-06-16
Filing date: 1999-06-16
Publication date: 2000-03-03

Abstract

(57)【要約】（修正有）【課題】増大した蓄積容量と寿命をもつＥＥｐｒｏｍア
レイと１つのＥＥｐｒｏｍが耐えるプログラムと消去の
回数を増加する技術。【解決手段】フラッシュＥＥｐｒｏｍメモリシステムの
使用方法は、状態を変化可能で読むためにアドレス可能
である電気的に変更可能なメモリセルで、個々のメモリ
セルはフローティングゲートをもつ電界効果トランジス
タを含みしきい値電圧レベルを持ち、該レベルはフロー
ティングゲートに電荷が存在しないときに与えられたレ
ベルをもつが、フローティングゲートにより保持される
電荷により可変的であるメモリアレイのため、アレイの
アオレスされたセルの状態を変更する方法である。２を
超える検出可能な個々のセルの状態に対応する実効的な
２を超えるしきい値電圧を確立するステップであり、こ
こで少なくとも２つの実効しきい値レベルはフローティ
ングゲートの正電荷の量に由来するものであるステップ
である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】（産業上の利用分野)この発
明は一般的には電気的にプログラム可能なリードオンリ
ーメモリ（Ｅｐｒｏｍ）半導体と、電気的に消去可能で
プログラム可能なリードオンリーメモリ（ＥＥｐｒｏ
ｍ）、さらに詳しく言えばそれを利用する技術に関す
る。

【０００２】

【従来の技術】（発明の背景）電気的にプログラム可能
なリードオンリーメモリ（Ｅｐｒｏｍ）は、フィールド
イフェクトトランジスタ構造で、半導体基板領域のチャ
ンネルから絶縁されてソースとドレイン領域間に設けら
れているフローティング導通ゲート（無接続）を用いて
いる。コントロールゲートはフローティングゲートの上
に設けられており、それから絶縁されている。そのトラ
ンジスタのしきい値電圧特性はそのフローティングゲー
ト上に引き留められる電荷の量によってコントロールさ
れる。すなわち、そのソースとドレイン領域間の導通を
許容するために、トランジスタがターンオンされる前に
そのコントロールゲートに加えられなくてはならない電
圧、すなわちその電圧がしきい値電圧、その最小の電圧
（しきい値電圧）である。トランジスタは、その基板の
チャンネル領域の薄い誘電体のゲートを通してフローテ
ィングゲートに電子を加速することによって、２つの状
態のうちの１つをプログラムすることができる。

【０００３】メモリセルのトランジスタの状態は、その
トランジスタのソースとドレインとコントロールゲート
に動作電圧を与えることによって読むことができ、それ
から制御ゲート電圧が選択された時にソースとドレイン
間を流れる電流を検出することによりその装置がオンに
プログラムされているか、またはオフにプログラムされ
ているかを知ることができる。Ｅｐｒｏｍセルの二次元
アレイの中の特定の１つのセルを読み出しのためにアド
レスするためには、そのセルがアドレスされるべきセル
が含まれている列のソースとドレイン線間にソースとド
レイン電圧を与えること、およびアドレスされるべきセ
ルが含まれている行列のコントロールゲートにコントロ
ール電圧を与えることによりなされる。

【０００４】そのようなメモリセルの例として三重ポリ
シリコン、チャンネル分離形電気的消去可能でかつプロ
グラム可能なリードオンリーメモリ（Ｅｐｒｏｍ）があ
る。フローティングとコントロールゲートがチャンネル
の近接部分上に延びているので、これはスピリットチャ
ンネル装置と言われている。これにより、トランジスタ
構造は直列の２つのトランジスタとして働き、その１つ
はフローティングゲート上の電荷レベルに応答する可変
しきいチャンネルを持ち、他の１つはそのフローティン
グゲートの電荷には影響されないで、むしろ通常のフィ
ールドイフェクトトランジスタと同様にそのコントロー
ルゲートに印加される電圧に応答して働く。

【０００５】そのようなメモリセルは三重ポリシリコン
といわれている。なぜらなそれは、ポリシリコン材料の
三重の導電層をもっているからである。フローティング
とコントロールゲートに加えるにさらに消去ゲートが含
まれている。消去ゲートは各メモリセルトランジスタの
フローティングゲート表面に近接して通過しているが、
それらからは薄いトンネル誘電体（トンネル効果を持
つ）によって絶縁されている。セルのフローティングゲ
ートから電荷が消去ゲートにすべてのトランジスタに適
当な電圧が印加されたときに除去される。セルの全体の
アレイまたは特別のセルのグループが同時に消去される
とき、（すなわちフラッシュによって）ときに、そのよ
うなＥｐｒｏｍのセルをフラッシュＥｐｒｏｍアレイと
いう。

【０００６】ＥＥｐｒｏｍは有効寿命が有限であるとい
うことが知られるに到った。性能が劣化する前に、その
ような装置において、プログラムと消去ができる回数は
有限である。その特徴は特定の構造に依存するものであ
るが、10,000回を越える使用サイクルの後にそのプログ
ラム可能性は減少する。そのような装置が、100,000 回
を越える使用サイクルの後には、もはやそのような装置
はプログラムすることもできないし、適性に消去するこ
ともできなくなる。これは、プログラミングまたは消去
のためにフローティングゲートに移送され、または取り
去られる電荷が誘電体内に捕らわれる結果によるものと
信じられている。

【０００７】

【発明が解決しようとする課題】本発明の目的は、増大
した蓄積容量と寿命をもつＥＥｐｒｏｍアレイを提供す
ることにある。さらに、１つのＥＥｐｒｏｍが耐えるこ
とができるプログラムと消去の回数を増加するための技
術を提供することである。本発明のさらに他の目的は、
与えられたサイズのＥｐｒｏｍまたはＥＥｐｒｏｍのア
レイの中に蓄積される情報の量を増加する技術を提供す
ることにある。本発明のさらに他の目的は、磁気ディス
ク記憶装置を置き換えることができる固体メモリとして
使用することができるＥＥｐｒｏｍの半導体チップを提
供することにある。

【０００８】

【課題を解決するための手段】いろいろな目的は、本発
明の種々の観点から達成できる。ここにおいて、簡潔に
一般的に説明すれば、各々のＥｐｒｏｍまたはＥＥｐｒ
ｏｍメモリセルそのプログラムされた電荷を、３または
それ以上のレンジに分割することによって、１以上のデ
ータを記憶することができる。各々のセルはこれによ
り、これらのレンジのうちの１つにプログラムされるこ
とができる。例えば、もし４つのレンジが用いられると
すると、２ビットのデータが１つのセルに蓄積される。
もし８つのレンジが指定されたならば、３ビットが蓄積
される。

【０００９】そのような多段階の記憶ができる現実的な
構成を許容する情報プログラムとセンシング技術が提供
される。さらに、情報を消去するアルゴリズムであっ
て、消去用のトンネル誘電体に与えられる電気的なスト
レスを有効に除去するものが提供され、その結果、プロ
グラムと消去のサイクルにより高い耐久性を与え、そし
て、メモリの寿命を増加させることができる。

【００１０】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムとその使用方法は、（１）電気的に変更可能なメモリセルのアレイはセル
のブロックに分割されており、それは前記ブロック内の
個々のセルをアドレスしてその状態を読み且つ変更させ
る手段をもち、前記メモリセルは個々にフローティング
ゲートをもつ電界効果トランジスタをもち、そしてしき
い値電圧レベルをもち、前記レベルは前記フローティン
グゲートに正味の電圧がないときに与えられるレベルで
あるが、前記レベルは前記フローティングゲートに保持
される正味の電荷量により可変であるメモリセルのアレ
イに関して、前記アレイを操作する方法において：２を
超える複数の実効しいき値の電圧レベルを確立するステ
ップであり、前記レベルは２を超える個々のセルの検出
可能な複数の状態に対応するものであるステップと、前
記ブロック内の１つの少なくとも１つのアドレスされた
セルの実効しきい値レベルを前記複数のレベルの１つに
セットするステップで、前記アドレスされた少なくとも
１つのフローティングゲートの電荷の量を、前記アドレ
スされた少なくとも１つのセルの実効しきい値電圧が前
記実効しきい値電圧の複数のうちの１つに実質的に等し
くなるまで、変更することにより、前記少なくとも１つ
のアドレスされたセルの状態は前記複数の状態の１つに
セットされるステップと、および前記セルのブロックの
個々のブロック内のセルが前記複数の状態の内の１つに
セットされた全回数に等しいカウントを蓄積するステッ
プを含んで構成されている。（２）前記（１）記載の方法において、前記ブロックの
個々のブロックのカウントを蓄積するステップは、前記
ブロックの前記個々のブロックの中に前記カウントを記
憶するように構成されている。（３）前記（１）記載の方法において、少なくとも１つ
の補助的メモリセルブロックを提供するステップと、お
よび前記ブロックの個々の１つの前記カウントがあるセ
ットされた数を超えたことに応答して、前記ブロックの
前記個々の１つの代わりに前記補助ブロックを置き換え
るステップを付加的に含んで構成されている。（４）前記（１）記載の方法において、複数の補助メモ
リセルを提供するステップおよび、前記少なくとも１つ
のアドレスされたメモリセルが不良であることに応答し
て、前記少なくとも１つのアドレスされたセルの代わり
に少なくとも１つの前記補助セルを置き換えるステップ
を付加的に含んで構成されている。（５）前記（１）〜（４）のいずれか１つに記載の方法
において、複数の実効しきい値電圧レベルを確立するス
テップは少なくとも４つのそのようなしきい値電圧レベ
ルを確立するステップを含んで構成されている。（６）電気的に変更可能なメモリセルで複数の明確なセ
ルのブロックに分離されており、前記ブロック中の個々
のセルをアドレスしてそれらの状態を読みかつ変更する
手段をもつシステムにおいて、それぞれのセルはフロー
ティングゲートをもつ電界効果トランジスタを含み、各
セルは１つのしきい値電圧レベルをもつがそのレベルは
前記フローティングゲートの正味の電荷がない場合は所
定のレベルであるが、前記フローティングゲートに保持
される正味の電荷にしたがって可変であり、前記メモリ
システムを動作させる方法において：（ａ）２を超えるメモリセルの複数の実効メモリセルの
しきい値電圧レベルであり、そのレベルは２を超える複
数の個々に検出可能なメモリセルの状態に対応するレベ
ルと、および（ｂ）１つの実効基底メモリセルしきい値
電圧レベルを確立するステップと、前記メモリセルのブ
ロック内で任意の不良セルの代わりに補助セルを提供す
るステップと、前記セルのブロックの少なくとも１つの
内の前記メモリセルのフローティングゲート上の電荷の
量を、前記実効基底しきい値電圧レベルの方向に同時に
変更することにより、その実効しきい値の電圧をプリセ
ットする変更ステップと、少なくとも１つのセルの前記
ブロック内の少なくとも１つのメモリセルのフローティ
ングゲート上の電荷の量を、その実効しきい値電圧を前
記複数の実効しきい値電圧レベルの望ましい１つの方向
に移動させるために変更し、これにより少なくとも１つ
のメモリセルを複数の検出可能な状態の１つにセットす
る変更ステップと、望まれた実効しきい値電圧レベルに
変更されないセルのブロック内の任意のセルのアドレス
を発生するステップと、およびここにおいて、前記セッ
トステップはアドレスがそのように発生した前記少なく
とも１つの任意のメモリセルを前記補助セルで置き換え
ることを含んで構成されている。（７）前記（６）記載の方法において、個々のセルのブ
ロックがプリセットされた回数の総計のカウントを分け
て蓄積するステップを付加的に含んで構成されている。（８）前記（６）記載の方法において、前記プリセット
ステップは、前記少なくとも１つの前記セルのブロック
内のメモリセルのフローティングゲート上の電荷の量を
変更することを、前記少なくとも１つのブロック内のＮ
番目のメモリセル以外の実効しきい値レベルが前記実効
基底しきい値レベルに達するまで続け、ここにおいて、
前記アドレスを発生されるステップは、前記セルのＮ番
目のアドレスを発生させることを含んで構成されてい
る。（９）前記（６）〜（８）のいずれか１つに記載の方法
において、複数の実効しきい値電圧レベルを確立するス
テップは、少なくとも４つのそのようなしきい値電圧レ
ベルを確立するステップを含んで構成されている。（１０）電気的に変更可能なメモリセルのアレイで前記
アレイはセルのブロックに分けられ、前記ブロック内で
個々のセルをアドレスして、その状態を読み出し変更す
る手段をもち、前記メモリセルはフローティングゲート
をもつ電界効果トランジスタを個々に含み、しきい値電
圧レベルを持ち、前記レベルは前記フローティングゲー
トの正味の電荷が存在しない場合、所定のレベルである
が、前記フローティングゲートに保持される正味の電荷
量により可変であり、前記アレイを動作させる方法にお
いて：２を超える個々のセルの複数の検出可能な状態に
対応する２を超える複数の実効しきい値電圧レベルを確
立するステップと、前記ブロックの１つにアドレスされ
た複数のセルの各々の実効しきい値電圧レベルを前記複
数レベルの１つにセットするステップで、前記複数の各
々のセルのフローティングゲート上の電荷の量を、前記
セルの実効しきい値電圧が前記複数の実効しきい値電圧
レベルの１つに実質的に等しくなるまで変化させること
で、前記複数の状態の１つの前記複数のアドレスされた
セルの状態が個々にセットされるものであるステップ
と、前記ブロックの前記１つのブロック以外の少なくと
も１つの前記セルのブロックを補助ブロックの前記１つ
のブロックを前記セルの補助ブロックに置き換えること
で、前記セルの補助ブロック内の複数のセルはその実効
しきい値電圧レベルを前記複数のレベルの１つにセット
するためにアドレス可能となる置き換えステップとを含
んで構成されている。（１１）前記（１０）記載の方法において、個々のセル
のブロックをモニタするステップを含み、そして前記セ
ルのブロックの前記１つが耐久限界に達したことを検出
したことに応答して、前記補助セルの置き換えステップ
を開始するステップを含んで構成されている。（１２）電気的に変更可能なメモリセルアレイで、前記
セルはセルの明確なブロックに分けられており、そして
前記ブロック内の個々のセルをアドレスしてそれらの状
態を読み出し変更する手段を持ち、前記メモリセルはフ
ローティングゲートをもつ電界効果トランジスタを個々
にもち、そして前記セルはしきい値電圧レベルをもち、
前記レベルは前記フローティングゲートに正味の電荷が
ない場合は所定のレベルであるが、前記フローティング
ゲートにより保持される正味の電荷量に応答して可変で
あり、前記アレイを動作させる方法において：２を超え
る複数の実効しきい値電圧レベルを確立し、前記レベル
は２を超える個々のセルの複数の検出可能な状態に対応
するステップと、前記ブロックの１つの中の複数のメモ
リセルの各々の実効しきい値レベルを、前記実効しきい
値電圧レベルの複数のうちの１つに前記実効しきい値電
圧が実質的に等しくなるまで前記セルの各々のフローテ
ィングゲート上の電荷の量を変更することによりセット
し、これにより、前記複数のセルの状態は個々に年季複
数の状態の１つになるようにセットされるステップと、
エラー修正スキームの補助で前記複数のメモリセルの状
態を読むステップとを含んで構成される。（１３）電気的に変更可能なメモリセルのアレイで、前
記セルはセルのブロックに分けられており、そして前記
ブロック内の個々のセルをアドレスしてそれらの状態を
読み出し変更する手段をもち、前記メモリセルはフロー
ティングゲートをもつ電界効果トランジスタを個々に含
み、そして前記セルはしきい値電圧レベルをもち、前記
レベルは前記フローティングゲートに正味の電荷がない
場合は所定のしきい値電圧レベルをもち、前記フローテ
ィングゲートにより保持される正味の電荷に応じて可変
であり、前記アレイを動作させる方法において：２を超
える複数の実効しきい値電圧のレベルを確立し、前記レ
ベルは２を超える個々のセルの複数の検出可能なプログ
ラムされた状態に対応するステップと、前記ブロックの
１つ内の少なくとも１つのアドレスされたセルの実効し
きい値電圧レベルの１つに実質的に等しくなるまで前記
アドレスされたセルのフローティングゲートの電荷の量
を変更して、開始レベルから複数のしきい値電圧レベル
へセットするステップであって、これにより前記アオレ
スされたセルの状態を前記複数のプログラムされた状態
の１つにセットする実効しきい値電圧レベルをセットす
るステップにおいて：前記アドレスされたセルの実効し
きい値電圧を開始レベルから前記複数のしきい値電圧レ
ベルの１つの方に移動させるのに十分な予め定められた
時間、前記アドレスされたセルに一定の電圧を印加する
ステップと、その後に前記アドレスされたセルの電気的
パラメータを、前記アドレスされたセルの実効しきい値
電圧が前記複数のしきい値電圧レベルの内の１つに達し
たか否かを決定するために読み取るステップと、および
前記アドレスされたセルの実効しきい値電圧が前記複数
のしきい値電圧レベルの１つにセットされたことが読み
取りステップにより検出されるまで電圧印加と読み取り
ステップを繰り返すステップとを含んで構成されてい
る。（１４）前記（１３）記載の方法において、前記電圧印
加ステップは、前記与えられた電圧と前記予め定められ
た時間を、前記アドレスされたセルの前記実効しきい値
電圧が前記複数の実効しきい値電圧レベルの隣接する２
つの間の半分より小さく変更さえるようにするステップ
を含んで構成されている。（１５）前記（１３）記載の方法において、読み取りの
ステップは、前記アドレスされたセルを電気的に質問
し、前記アドレスされたセルの電気的パラメータの結果
のレベルを２以上の複数の参照レベルと同時に比較する
ステップを含んで構成されている。（１６）前記（１３）記載の方法において、前記ブロッ
クの１つの内の少なくとも１つのアドレスされたセルの
実効しきい値レベルをセットする前に、前記少なくとも
１つのブロック内のセルの実効しきい値電圧レベルをプ
リセットレベルにリセットするステップを追加的に含
み、前記リセットにおいて：前記少なくとも１つのブロ
ック内のセルに、前記少なくとも１つのブロック中のセ
ルの前記実効しきい値電圧を前記プリセットレベルの方
へ移動させるのに十分な予め定められた時間、与えられ
た電圧を印加し、その後に前記少なくとも１つのブロッ
ク内のセルの前記電気的パラメータを前記少なくとも１
つのブロック内の前記個々のセルの実効しきい値電圧が
前記プリセットレベルに達したか否かを決定するために
読み取るステップと、および前記少なくとも１つのブロ
ック内のセルに電圧を印加してその状態を読み取るステ
ップを、前記少なくとも１つのブロック内のセルの前記
実効しきい値電圧が前記プリセットレベルにリセットさ
れたことが検出されるまで繰り返すステップとを含んで
構成されている。（１７）前記（１６）記載の方法において、前記プリセ
ットレベルは、個々のセルの複数の検出可能なプログラ
ムされた状態に対応する前記複数の実効しきい値電圧レ
ベルの１つに実質的に等しく構成されている。（１８）前記（１６）記載の方法において、実効しきい
値電圧レベルをリセットしている間、前記少なくとも１
つのブロック内のセルに印加された電圧は、前記電圧印
加と読み取りのステップが繰り返されているときに上昇
するように構成されている。（１９）前記（１６）記載の方法において、前記少なく
とも１つのブロック内のセルの前記電気的パラメータを
読むステップは、前記少なくとも１つのブロック内のセ
ルを電気的に質問し、前記少なくとも１つのブロック内
のセルの個々の前記電気的パラメータの得られた結果の
レベルを２以上の複数の参照レベルと同時に比較するこ
とを含んで構成されている。（２０）前記（１３）〜（１９）のいずれか１つに記載
の方法において、前記複数の実効しきい値レベルの内、
少なくとも２つは、前記個々のセルのフローティングゲ
ート上の正味の正電荷によるものであるように構成され
ている。（２１）前記（１３）〜（１９）のいずれか１つに記載
の方法において、前記個々のセルの与えられたしきい値
レベルは少なくとも３ボルトに設定される。（２２）前記（１３）〜（１９）のいずれか１つに記載
の方法において、前記少なくとも１つのアドレスされた
セルの前記実効しきい値電圧レベルがセットされている
間の前記電圧印加と読み取りステップの繰り返しは、前
記電圧印加と読み取りステップの繰り返しのプリセット
最大数が、前記アドレスされたセットの前記実効しきい
値電圧レベルを前記複数のしきい値電圧レベルの１つに
セットせずにセットする間に生じた後に終了させられる
ように構成されている。（２３）前記（１３）〜（１９）のいずれか１つに記載
の方法において、前記電圧印加と読み取りステップの繰
り返しは、前記少なくとも１つのブロック内のセルの実
効しきい値電圧レベルのリセット中に、前記少なくとも
１つのブロック内の個々のセルの幾つかの前記実効しき
い値電圧レベルをリセットせずにリセットする間に電圧
印加とお読み取りステップの繰り返しのプリセット最大
数が発生したあとで終了させられるように構成されてい
る。（２４）前記（１３）〜（１９）のいずれか１つに記載
の方法において、前記少なくとも１つのアドレスされた
セルが欠陥になっことに応答して前記アレイ中の補助的
な良いセルに置き換えるステップを付加的に含んで構成
されている。（２５）前記（１３）〜（１９）のいずれか１つに記載
の方法において、前記少なくとも１つのセルが欠陥にな
ったことに応答して、前記アレイ中の少なくとも１つの
補助セルのブロックに置き換えるステップを付加的に含
んで構成されている。（２６）前記（１３）〜（１９）のいずれか１つに記載
の方法において、少なくとも１つのセルのブロックがリ
セットされた全回数のカウントを蓄積することを付加的
に含んで構成されている。

【００１１】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムの欠点管理エラー補正コードの実施形態は、 (Ａ1) 集積回路メモリシステムは不揮発性のフローテ
ィングゲートメモリセルを含み、個々のセルはそれらの
状態をプログラムし、読み取りのためにアドレス可能で
ある集積回路メモリシステムを動作させる方法は、以下
のステップを含む：複数の明確に区別されたメモリセル
のブロックを提供するステップで、前記個々のブロック
のセルは一緒に消去することができるものであるステッ
プと、少なくとも１つのブロック内のメモリセルの消去
動作を実行するステップと、前記消去動作が行われた後
で、前記少なくとも１つのブロック内で消去されていな
いセルが存在しているか否かを決定し、もしそうならば
そのような消去されていないセルの数を決定するステッ
プと、消去されていないセルの数と許容できる数とを比
較するステップで、前記許容できる数は実質的にセルの
最大数であり、前記セルのデータがもし悪ければエラー
補正の計画によって訂正することができる比較するステ
ップと、もし１つのブロック内の消去されないセルの数
が許容される数よりも少なければ、消去された少なくと
も１つのブロックのメモリを新しいデータで再度プログ
ラムするステップと、もし１つのブロック内の消去され
ないセルの数が許容される数よりも多ければ、消去され
ないセルを他の補助的メモリで置き換えるステップと、
から構成されている。 (Ａ2) 前記 (Ａ1)記載の方法において、前記置き換え
のステップは、少なくとも１つのブロック内の消されな
いセルのアドレスの位置を決定し、前記アドレス位置を
記憶し、そしてそれに補助的な良いセルを置き変えるス
テップを含んで構成されている。 (Ａ3) 前記 (Ａ1)による方法で、少なくともあるブロ
ック内で消去されないセルの数が許容された数よりかな
り大きい他の数を越えれば、フラグを立てるステップを
さらに含んで構成されている。 (Ａ4) 前記 (Ａ1)記載の方法において、消去動作は次
のように実行される：少なくともあるブロックにアドレ
スするステップと、そこにメモリセルの消去サイクルを
開始するステップと、その消去サイクルの間に少なくと
もあるブロック以内でのメモリセルの状態を決定するス
テップと、および少なくとも１つのブロックの全てのメ
モリセルが消去されるべきだと決定されたとき、または
予め定められた条件に達したときに、少なくとも前記１
つのブロックの全てのセルが消去される前に、前記消去
サイクルを終了するステップとを含んで構成されてい
る。 (Ａ5) 前記 (Ａ4)による方法において、前記予め定め
られた条件は、１つのブロック中の総てのメモリセルが
予め定められた数またはより少ない数を残して消去され
たという条件に達するという条件を含んで構成されてい
る。 (Ａ6) 集積回路メモリシステムは不揮発性のフローテ
ィングゲートメモリセルのアレイを含み、個々のセルは
それらの状態をプログラムと読み出しのためにアドレス
可能であり、前記メモリシステムを操作する方法におい
て：メモリセルの複数の区別可能なブロックを提供し、
そこにおいて個々のブロックのセルはある基底状態を形
成するために一緒に消去可能であり、ここにおいて、１
つまたはそれ以上の消されたブロック内のメモリセルは
引き続いて再プログラムされるブロックを提供するステ
ップと、複数のブロックの１つにアドレスし、そこでメ
モリセルの消去サイクルを開始するステップと、消去サ
イクルの間に少なくともあるブロック内でそのメモリセ
ルの状態を決定するステップと、少なくともあるブロッ
クのすべてのメモリセル基底状態に消去されるべきであ
ると決定されたとき、または、少なくともあるブロック
のすべてのセルが消去される前に予め定義された条件に
達したときに消去サイクルを終了するステップと、も
し、少なくともあるブロックのすべてのセルが消去され
る前に消去サイクルが終了させられれば、前記少なくと
もあるブロック内の消去されていないメモリセルの数が
許容された数、すなわちデータが誤っていたときに誤差
修正計画により修正可能なセルの最大数よりも少ないか
多いかを決定するステップと、少なくともあるブロック
以内で消去されないセルの数が許容される数より少なけ
れば、新しいデータで、少なくとも１つの消去されたブ
ロック内のメモリセルを再プログラムするステップと、
少なくともあるブロック内で消去されないセルの数が許
容されている数よりも大きいときに、他の補助的なメモ
リセルを消去されていないメモリセルの代わりに使うス
テップとを含んで構成されている。 (Ａ7) 前記 (Ａ5)記載の方法において、前記代替ステ
ップは、少なくともあるブロック内で消さないセルのア
ドレス位置を決定するステップを含んで構成されてい
る。 (Ａ8) 前記 (Ａ5)による方法において、前記消去サイ
クルの予め定められた条件はある条件に達することであ
り、その条件は少なくとも１つのブロック内のメモリセ
ルの許容される数またはそれ以下である場合を除き前記
少なくとも１つのブロック内のメモリセルの総てが消去
されることを含んで構成されている。 (Ａ9) 前記 (Ａ5)記載の方法において、前記消去サイ
クルは、消去パルスの間で決定された状態で、複数の消
去パルスを少なくとも１つのブロック内の前記メモリセ
ルに印加するステップを含んで構成されている。 (Ａ10) 前記 (Ａ9)記載の方法において、前記消去サイ
クルの予め定められた条件は、前記消去サイクルの間に
ある与えられた消去パルスの数に達するステップを含ん
で構成されている。 (Ａ11) 前記 (Ａ9)記載の方法において、前記複数の消
去パルスは前記消去サイクル中に振幅が増大するもので
あり、前記予め定められた条件は消去パルスの振幅が予
め定められた最大レベルに到達するステップを含んで構
成されている。

【００１２】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムの消去のアルゴリズムの実施形態は、 (Ｂ1) 電気的に消去およびプログラム可能なリードオ
ンリメモリの行および列のアレイ中のアドレスされたセ
ルのブロックを、目標とする消去電荷レベルに消去する
方法で、個々のセルはしきい値電圧をもつ電界効果トラ
ンジスタを持ち、前記電圧はそのフローティングゲート
で電荷のレベル制御することによって変更することがで
きるものにおいて、前記方法は以下のステップを含み:
アドレスされたセルのブロックのセルに適合する制御さ
れた電圧を、それらの個々の電荷レベルを変更するのに
十分な時間、目標とする消去電荷レベルに向かって印加
するステップと、その後に、アドレスされたセルのブロ
ック中の少なくとも複数のセルのフローティングゲート
上の電荷のレベルを読むステップと;前記複数のセルの
いくつかに関連して複数の条件の１つが発生したかを決
定するステップと、複数のセルの少なくともいくつかに
複数の条件の１つが発生したか否かが決定されるまで、
前記のステップを必要なだけ繰り返すステップと、その
後に、アドレスされたセルのブロックのセルのフローテ
ィングゲートおよび電荷のレベルを読むステップと、そ
の後に、アドレスされたセルのブロック中、前記セルは
目標とする消去電荷レベルに到達しないセルＮの数を決
定するステップと、およびその後に、セルＮの数と消去
されていないセルの受容することができる数Ｘと比較す
るステップとを含んで構成されている。 (Ｂ2) 前記 (Ｂ1)による方法において、前記複数のセ
ルの少なくともいくつかは、アドレスされたセルのブロ
ックの中のすべてのセルよりは実質的に少ないものから
成り立っているものである。 (Ｂ3) 前記 (Ｂ1)記載の方法において、複数の条件の
１つが、前記複数のセルに関連して発生したことが確か
められた後で、アドレスされたセルの前記ブロックに対
して消去パルスを印加するステップをさらに含んで構成
されている。 (Ｂ4) 前記 (Ｂ1)による方法において、前記比較のス
テップで、セルＮの数が、許容できる数Ｘを越える消去
レベルに達しなかったことが確認されたことに対応し
て、さらに、(a）前記消去レベルに達していないセルの
アドレス位置を、もし前記消去レベルに達していないセ
ルの数が、前記許容できる数より高い第２のセル数より
少ないか等しいときに、発生するステップか、(b) 前記
消去されたレベルに到達しなかったセルＮの数が前記セ
ルの２番目の数を超えていれば忍耐の限度フラグを発生
させるステップのいずれかを含む方法。 (Ｂ5) 前記 (Ｂ1)による方法において、前記複数の条
件は、セルのアドレスされたブロックの消去目的電圧レ
ベルに達していないセルＮの数が、許容できる数と等し
いかまたは少ないという条件を含んで構成されている。 (Ｂ6) 電気的に消去可能でありプログラム可能なリー
ドオンリメモリ（ＥＥＰＲＯＭ）のセルのアレイのアド
レスされたセルのブロックからメモリ状態を消去する方
法で、前記セルはセルにそれらの状態をプログラムし、
読み、消去するためにセルにアドレスするための手段を
持ち、それぞれのセルは効果的なしきい値の電圧を得る
ためにフローティングゲートの電荷のレベルを制御して
変更できる自然のしきい値の電圧をもつ電界効果トラン
ジスタをもち、前記自然のしきい値の電圧はそのフロー
ティングゲートの電荷のレベルが零に等しいときのそれ
に対応するものである方法において、以下のステップを
含む:消去電圧レベルに向かうが、消去しきい値レベル
に完全に達するには不十分な電圧をそれらの個々のしき
い値電圧を変更するのに十分な予め定められた期間およ
び電圧を前記アドレスされたセルにパルスを印加するス
テップと、その後に、それらの効果的なしきい値の電圧
を確保するために、選ばれた数のセルを通る電流を読む
ステップと、パルス印加および読み取りのステップを複
数回繰り返し、以下の条件の任意の１つが発生して後に
前記パルス印加および読みとりのステップを終了するス
テップと:アドレスされたセルのブロックの選ばれた数
の各々の効果的なしきい値の電圧が消去されたしきい値
レベルに到達したか；前記パルス印加ステップがプリセ
ットした最大の数に到達したか；または、パルスのため
の予め定められた最大の電圧が、最も最近のパルス印加
ステップに到達したか；選ばれた数の多数のセルＮの完
全に消去されないで残った数が、受容することができる
消去されないセルの数に等しいか少ない。 (Ｂ7) 前記 (Ｂ6)による方法で、前回のパルス印加ス
テップのそれよりも前記予め定められた電圧はあるイン
クリメントだけ上昇させられる。 (Ｂ8) 前記 (Ｂ6)による方法において、前記複数の条
件の内の１つが発生したことが最初に検出された後で、
前記アドレスされたセルにさらに消去パルスを印加する
ステップをさらに含んで構成されている。 (Ｂ9) 前記 (Ｂ6)による方法において、セルの選ばれ
た数は、アドレスされたセルの全体の数より明らかに少
ないものである。

【００１３】本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムは、（ア）トランジスタチャンネルの導通を変調すること
ができるフローティングゲート電極上の実電荷によって
規定されるメモリ状態をもつフラッシュ電気的に消去と
プログラム可能なリードオンリーメモリセルにおいて、
電子消去によって除去されるまでは不確定な貯蔵のため
の前記フローティングゲートに２以上の与えられた量の
電荷の中の１つを導入するための手段により、異なるの
明確なメモリ状態が与えられ前記与えられた量は前記明
確な記憶状態に対応することを特徴とする。（イ）前記フローティングゲートは前記トランジスタ
のチャンネルのある一部のチャンネルの導通を変調する
ものである。（ウ）個々のセルにプログラムのために読みおよび消
去、その状態を消去するために、アドレスする手段をも
つ電気的に消去とプログラム可能なリードオンリーメモ
リセルのアレイで、各セルは電界効果トランジスタをも
ち、そのトランジスタは自然のしきい値電圧をもってお
り、そのしきい値電圧は有効なある１つのしきい値電圧
を選択するためにフローティングゲートにあるレベルの
電荷を与えることによって変更可能であり、前記自然の
しきい値電圧はフローティングゲートの電荷が０の状態
に対応するものであり、アドレスされたアレイ中のセル
をメモリ状態をプログラムするための方法であって、複
数の有効なしきい値電圧を確定する工程で、その複数の
レベルは２を越えるものであり、それは２を越える検出
可能な個々のセルの状態に対応するものであり、そのし
きい値電圧をベースレベルに引き下げることによってセ
ルを消去する工程と、そのベースレベルは複数の検出可
能なセルの状態、その状態はフローティングゲートのチ
ャージを増加することによって決められるものの最低の
ものよりも、より低いものであり、セルをその複数の状
態にプログラムする工程であり、そのプログラムはその
実効的しきい値電圧が前記複数の有効なしきい値電圧と
実質的に等しくなるまでそのフローティングゲートに負
の電荷を付加することによって行われる。（エ）前記（ウ）記載の方法において、複数の有効な
しきい値電圧を確立する工程と、少なくともそのような
４つの電圧レベルを確立するものを含み、ここにおい
て、セルは少なくとも２ビットの情報を蓄積することが
可能となる。（オ）前記（エ）記載の方法において、前記しきい値
電圧レベルを確立する工程と、前記セルトランジスタの
前記自然のしきい値電圧よりも低い電圧の少なくとも２
つの電圧を選択する工程を含むものである。（カ）前記（ウ）記載の方法において、前記セルを前
記複数のしきい値電圧レベルの１つにプログラムする工
程と、短いプログラミングパルスによってそのセルにパ
ルスを送る工程と、前記プログラミングパルスが印加さ
れた後に、そこを流れる電流の読み取りを交互に行い、
それをその電流のレベルが前記複数の有効しきい値電圧
の希望する１つになるまでそれを続けるものであり、前
記短いプログラムパルスは２つのしきい値電圧の差の半
分のしきい値電圧を変更するのには不十分な程度に短い
プログラムパルスである。（キ）前記（ウ）記載の方法において、前記セルを消
去する工程は、前記セルを消去パルスによりパルスし、
そこを流れる電流を読み、それを希望するベースしきい
値電圧に達するまで続け、前記各消去パルスの大きさと
持続時間は、最初の消去パルスは前記セルを完全に消去
するのには不十分であり、そして引き続く消去パルスは
その大きさが定められた分だけ前記セルが完全に消去さ
れるまで上昇させられるものである。（ク）前記（キ）記載の方法において、前記セルが完
全にベースしきい値レベルに消去された後にカウンタを
１加算して、前記セルが消去された回数をモニタする付
加的な工程を含むものである。（ケ）前記（キ）記載の方法において、前記セルを消
去する工程は、消去パルスが予め決められたパルスの数
を越えるときには、消去パルスの発生を中止する工程を
含むものである。（コ）個々のセルにプログラムのために読みおよび、
その状態を消去するために、アドレスする手段をもつ電
気的に消去とプログラム可能なリードオンリーメモリセ
ルのアレイで、各セルは電界効果トランジスタをもち、
そのトランジスタは自然のしきい値電圧をもっており、
そのしきい値電圧は有効なある１つのしきい値電圧を選
択するためにフローティングゲートにあるレベルの電荷
を与えることによって変更可能であり、前記自然のしき
い値電圧はフローティングゲートの電荷が０の状態に対
応するものであり、第１と第２のメモリ状態は第１と第
２の有効なしきい値レベルにそれぞれ対応するものであ
って、アレイのアドレスされたセルを前記第１または第
２の状態にプログラムするための方法であって、次の工
程を含む。前記アドレスされたセルを予め定められた時
間と電圧でパルスし、そのフローティングゲートの電荷
を変更し、そのしきい値電圧を変えるのであるが、その
しきい値電圧は前記第１と第２の有効しきい値電圧の１
／２を変化させるのには不十分なものであるその後、前
記セルを流れる電流を読み、前記自己しきい値電圧が新
しく希望する第１または第２の状態に達したかいなかを
決定するために読み、パルス発生を繰り返し、かつ、前
記アドレスされたセルが前記希望する第１または第２の
メモリ状態に達っするまで繰り返して、達したときにそ
のセルのアドレスされたセルのプログラミングが完了と
なる（サ）プログラムと読みとそられの状態の消去のため
にセルにアドレスする手段をもつ電気的に消去およびプ
ログラム可能なリードオンリーメモリセルの複数のそれ
らのセルのアレイで、各セルは有効なしきい値電圧を得
るためにフローティングゲート上の電荷のレベルを制御
することにより可変である自然のしきい値電圧をもつ電
界効果トランジスタをもっており、前記自然のしきい値
電圧はフローティングゲートの電荷が０であるときに対
応するそのようなアレイのためのアドレスされたアレイ
のセルのグループのメモリ状態を消去するための方法で
あって、前記アドレスされたセルを予め定められた時間
と電圧で、前記しきい値電圧を変更することができる
が、完全に前記セルを消去できないレベルでパルスする
工程と、その後に前記アドレスされたセルに流れる電流
をそれらの変更されたしきい値レベルを確認するために
読む工程と、前記パルスを読み出す工程を複数回繰り返
し、パルスをする工程の繰り返しごとに電圧を最後のパ
ルスの工程より一定量だけ増大させる繰り返し工程をも
つ。（シ）前記（サ）記載のメモリ消去方法におい
て、前記セルが消去された全回数と等しいカウントを蓄
積する付加的な工程を含む。（ス）前記（サ）記載のメモリ消去方法において、前
記パルス印加と読みの工程の繰り返しは、以下の条件の
いずれかが最初に発生した時点において終了されるもの
であるアドレスされたセルの各々のしきい値がそれぞれ
消去された状態に達することと、予め定められた数の消
去パルスが印加されたことと、予め決められた消去パル
スの最大電圧に達したこと、または、アドレスされたセ
ルの中で完全に消去されないものが予め決められた容認
できる消去されない数を下回ったとき。（セ）電気的に消去、プログラム可能なリードオンリ
ーメモリセルであって、各セルはチャンネル分離形の電
界効果トランジスタを含み、そのトランジスタは半導体
基板の中にチャンネル領域によって分離されるソースと
ドレイン領域、前記ドレインに近接したチャンネル領域
から絶縁されてその上に位置させられるフローティング
ゲート、前記フローティングゲートから絶縁されその上
に設けられているコントロールゲート、前記ソースに近
接するチャンネルの他の部分をもつトランジスタであっ
て、そのトランジスタは有効なしきい値電圧を得るため
にフローティングゲートの電荷のレベルをコントロール
によって変更できる自然のしきい値電圧をもつ第１の部
分をもち、そしてそこにおいて前記自然のしきい値電圧
はフローティングゲートの電荷が０に等しいときに対応
するものであり、前記第１のトランジスタ部分のコンダ
クタンスはコントロールゲートの電圧とフローティング
ゲートの電荷のレベルによって決定されるものであり、
そして、前記トランジスタは第２の部分を前記第１の部
分に対して直列にもっており、それは前記コントロール
ゲートの電荷によって決定される導電性をもち、前記ア
レイの中のセルの記憶状態を消去し、プログラムし、読
み出すシステムは、次の構成を含むものであり、前記ア
レイをアドレシングのために選ばれた１つのまたはグル
ープのメモリセルを接続する手段と、前記アレイを消去
のために接続する手段と、前記アドレスされたセルまた
はセルのグループの有効しきい値電圧を各セルのフロー
ティングゲート上の電荷を正の方向に移動させることに
より、ベースレベルにするものであり、アドレスされた
セルのフローティングゲートに負の電荷を付加するため
に前記アレイに接続されたプログラム手段と、それは２
以上の有効しきい値電圧の１つに対応するまで、実質的
に行われ、これによりアレイの各セルが２以上の状態の
１つに対応する状態にプログラムされ、アドレスされた
セルに流れる電流の量を決定するために、前記アレイに
接続される読み出し手段と、そこには有効なしきい値電
圧レベルに対応する数に対応する個々の電流を検出する
手段が設けられており、これによりアドレスされたセル
の測定された電流レベルのその状態を決定する。（ソ）前記（コ）に従うメモリアレイの消去，プログ
ラム，読み取りシステムにおいて前記メモリセルのアレ
イは、メモリセルの行のコントロールゲート間に共通接
続をもち、そして前記プログラム手段は前記行のセルの
共通接続に前記第１の高い背の電圧を印加する手段と、
前記第２の高い電圧を、前記行に含まれ彼らに望まれる
特殊なプログラムされるべき有効電圧レベルに達しない
メモリセルのドレインに印加する手段をもつ。（タ）電気的に消去およびプログラムできるリードオ
ンリーメモリシステムであって、次の構成を含む半導体
基板は、複数の記憶セルのアレイを行および列に含み、
各セルはトランジスタを含み、そのトランジスタは次の
ものを含むソース領域とドレイン領域とその間に設けら
れたチャンネル領域をもつ。フローティングゲートをも
ち、その電荷は前記ソースとドレイン間の導通のレベル
に影響を与えるコントロールゲートはその電圧により前
記ソースとドレイン間の導通レベルに影響を与える列手段セルのソースとドレインに印加される電圧を制御するた
めに前記蓄積セルトランジスタのアドレスされた列に接
続可能である。列手段前記セルトランジスタのアドレスされた行に接続可能で
あって、前記セルのコントロールゲートの電圧をコント
ロールするプログラム手段特定のセルのアドレスに応答して行手段と列手段にアド
レスされたセルに電圧を印加してそのフローティングゲ
ートの電荷を上昇させることにより、アドレスされたセ
ルトランジスタのコンダクタンスを減少させる前記列手段応答可能な読み取り手段であって、アドレスされた列の
ソースとドレイン接続上に電圧を印加し、さらに列手段
にも電圧を印加し、アドレスされた行のコントロールゲ
ートの電圧レベルを上昇させることにより、アドレスさ
れたセルのドレインとソース間に流れる電流のレベルを
検出することによりその状態を決定する前記アレイの蓄積セルに接続される消去手段前記複数の蓄積セルトランジスタのフローティングゲー
トから前記電荷を除去する前記システムにおいて以下の改良が含まれる前記読み取り手段はアドレスされたセルの２つの電流レ
ンジの間を区別する手段を含み、これにより各セルが対
応する２以上の状態をもつ前記プログラム手段は、前記読み取り手段に対応する手
段をもち、前記行手段と前記列手段にアドレスされたセ
ルに対してプログラム電圧を供給し、アドレスされたセ
ルに流れる読み取り電流が２つの電流レンジのいずれか
になるまで前記フローティングゲートの電荷を増加させ
る。（チ）前記（タ）記載の改良されたメモリシステム
は、前記複数の蓄積トランジスタセルが消去された回数
をカウントし、蓄積する手段を含む。（ツ）前記（タ）記載の改良されたメモリシステムに
おいて、前記読み取り手段は付加的に少なくとも１つの
検知増幅器をもち、その検知増幅器はアドレスされたセ
ルのドレインに接続可能であり、これにより２以上の参
照レベルが前記作動検知増幅器より与えられ、これによ
って２以上のプログラム可能なコンダクタンスレベルが
各アドレスされたセルに与えられる。（テ）前記（タ）記載の改良されたメモリシステムに
おいて、前記消去手段は、前記行手段と列手段に選択さ
れる改良された手段をもち、消去電圧と短い消去パルス
を与え、それからセル電流を読み取る繰り返しサイクル
をもち、初期の消去電圧はそのセルを完全に消去できる
レベルには不足に選び、少しずつパルスからパルスの量
を増大していって前記パルスは前記セル電流が増加して
希望するレベルになるまで増加され、これにより、完全
にセルが消去される。（ト）前記（テ）記載の改良されたメモリシステムに
おいて、前記消去手段は前記消去サイクルを下記の条件
のいずれか１つの最初の発生まで続行する各アドレスさ
れたセルのしきい値が完全に消去されたベースレベルに
達したこと、または予め定められた数の消去パルスが供
給されたこと、または予め定められている消去パルスの
最大電圧に到達したこと、またはアドレスされたセルの
中で完全に消去されないセルの数が予め決められた消去
されないが、受け入れられる数を下回ったこと。（ナ）前記（タ）記載の改良されたメモリシステムに
おいて、前記トランジスタのフローティングゲートは、
前記ソースとドレイン領域間のチャンネルの第１の部分
のコンダクタンスレベルに影響を与え、そしてソースと
ドレイン領域のチャンネルの第２の部分のコンダクタン
スのレベルはコントロールゲートの電圧によって決定さ
れる。さらに、他の付加的な目的とか、この発明の利
点、好適な実施例とともに添付された図面を参照して説
明される。

【００１４】

【発明の実施の形態】（実施例についての記述）図１を
参照すると、チャンネル分離形ＥｐｒｏｍまたはＥＥｐ
ｒｏｍセルの構造が示されており、この構造は本発明に
よる改良されたメモリアレイとその動作に適するもので
ある。半導体基板１１はソース領域１３とドレイン１５
をもっており、通常これらはイオン打ち込みによって形
成される。ソースとドレインの間にはチャンネル領域１
７が設けられている。チャンネル領域でＬ１が付されて
いる部分の上にフローティングゲート１９が設けられて
おり、それは基板から薄いゲート酸化物２１により分離
されている。チャンネル領域のＬ２が付されている上の
部分にコントロールゲート２３が形成されており、基板
１１から薄いゲート酸化物層２５により分離されてい
る。コントロール２３もまた、フローティングゲート１
９から酸化物層２７により電気的に分離されている。セ
ル内に蓄積されるべきものである希望する状態に対応す
るようにフローティングゲート１９上の電荷の量がプロ
グラムされる。もし、この電荷のレベルがある決められ
たしきい値を越えていれば、このセルは１つの状態にあ
る、とみなされる。もし、そのしきい値以下であれば、
それは他の状態にあると定義される。希望する電荷のレ
ベルは、適当な電圧の組合せをソースとドレインと基板
とコントロールゲートに定められた一定の期間加えるこ
とにより電子を基板１１からフローティングゲート１９
に移動させることによって希望する電荷がプログラムさ
れる。フローティングゲートは、１つのメモリセルの中
に閉じ込められており、そして、そのゲートはその構造
のすべての他の部分から電気的に分離されている。これ
に対して、コントロールゲート２３は多くのセルの上に
横切って延びており、共通のワード線としての機能を果
たしている。以後言及されるように、チャンネル分離形
は２つの電界効果トランジスタを直列に接続したものと
同じ機能を提供するものであり、その１つはフローティ
ングゲート１９をそのコントロールゲートとし、他のも
のはコントロールゲート２３をそのコントロールゲート
とするものである。

【００１５】図１に示されている原始的なチャンネル分
離形のＥｐｒｏｍまたはＥＥｐｒｏｍは、図示されてい
ない消去ゲートが付加されることによってフラッシュＥ
Ｅｐｒｏｍ装置になる。消去ゲートは分離された電極で
あって、前記フローティングゲートのそば２７に位置さ
せられており、それからトンネル誘電体によって分離さ
れている。適当な電圧がソースとドレインと基板とコン
トロールゲートと消去ゲートに印加されたときに、フロ
ーティングゲート上の電荷の量は減少させられる。１つ
の消去ゲートが多くのメモリセルの上に延びているの
で、全体のアレイでないとしても、それらは同時に消去
される。ある従来技術のフラッシュＥＥｐｒｏｍセルに
おいては、フローティングゲートの下に設けられている
ソースまたはドレイン拡散領域が消去電極として用いら
れて、一方他のセルにおいては、消去電極は、コントロ
ールゲートとしての層と同じ層、または分離された導電
層に設けられている。

【００１６】〔多状態記憶〕チャンネル分離形フラッシ
ュＥＥｐｒｏｍ装置は、図２に示されているように、２
つのトランジスタＴ１とＴ２を直列にしたものから構成
される合成トランジスタとみることができる。トランジ
スタＴ１はフローティングゲートトランジスタであっ
て、有効チャンネルの長さＬ１をもち、可変しきい値電
圧Ｖ_T1をもつトランジスタである。トランジスタＴ２は
固定された（エンハンスメント）しきい値電圧Ｖ_T2をも
ち、有効チャンネルの長さＬ２をもつトランジスタであ
る。合成トランジスタのＥｐｒｏｍのプログラム特性を
図３の曲線（ａ）に示す。プログラムされたしきい値電
圧Ｖ_txは、プログラム条件が与えられているときに時間
ｔの関数として描かれている。これらのプログラム条件
は典型的に言えば、Ｖ_CG＝１２Ｖ，Ｖ_D ＝９Ｖ，Ｖ_S ＝
Ｖ_BB＝０Ｖである。Ｖ_CGまたはＶ_D のいずれかが０Ｖで
あるときには、プログラムは起きない（プログラムされ
ていない、消去されていない）装置は、Ｖ_T1は＋1.５Ｖ
で、Ｖ_T2は＋1.０Ｖをもつ。略１００ミリセコンドのプ
ログラムの後で、前記装置はしきい値電圧Ｖ_tx≧＋6.０
Ｖに達する。これは、オフ（“０”）状態を示す。なぜ
ならば、複合装置はＶ_CG＝＋5.０Ｖでは導通しないから
である。従来の装置では、いわゆる“インテリジェント
プログラミング”アルゴリズムを用いていた。これによ
り代表的にはそれぞれ１００マイクロセコンドから１ミ
リセコンド持続するプログラミングパルスが与えられ、
引き続いて検知（読み）動作がなされる。パルスはその
装置が全くオフ状態になったということが検出されるま
で与え続けられ、それから３発の余分なプログラミング
パルスが供給されて、確実なプログラム可能性をもって
いるかということが確かめられる。先行技術のチャンネ
ル分離形のフラッシュＥＥｐｒｏｍ装置では、十分な電
圧Ｖ _ERASE と十分な期間をもつ１つのパルスで消去を行
い、Ｖ_T1がＶ_T2（図３のカーブ（ｂ））以下の電圧に
消去されたかどうかを確かめる。フローティングゲート
トランジスタはディプリーションモード動作（図３の線
（ｃ））に消去されるまで、消去を続けるのであるが、
直列トランジスタＴ２の存在がこのディプリーションし
きい値電圧を不明確にしている。したがって、
（“１”）状態に消去された状態はしきい値電圧Ｖ_tx＝
Ｖ_T2＝＋1.０Ｖによって代表される。メモリの記憶貯蔵
“ウィンドウ”はΔＶ＝Ｖ_tx（“０”）−Ｖ
_tx（“１”）＝6.０−1.０＝5.０Ｖにより与えられる。
しかしながら、真の記憶貯蔵ウィンドウはトランジスタ
Ｔ１のＶ_txの全スウィングによって代表されるべきであ
る。例えば、もし、トランジスタＴ１がディプリーショ
ンしきい値電圧Ｖ_T1＝−3.０Ｖに消去されたとすると、
その結果、真のウィンドウはΔＶ＝6.０Ｖ−（−3.０）
＝9.０Ｖで与えられるべきである。先行技術のフラッシ
ュＥＥｐｒｏｍ装置では、この真の記憶ウィンドウを利
用しているものは、ひとつもない。事実、先行技術のそ
れらは、（図３でハッチングがほどこされた領域Ｄとし
て示されている領域）での装置の動作、ここでは、Ｖ_T1
はＶ_T2よりもより低くなっている領域をみんな無視して
いる。

【００１７】本発明は、この全記憶ウィンドウの特徴を
利用した計画を最初に提案するものである。これは、よ
り広い記憶ウィンドウを用いることにより、２つのバイ
ナリー状態より以上の貯蔵を可能にし、その結果として
１つのセルあたりに１ビット以上の記憶を可能にするも
のである。例えば、１つのセルに２ではなく、４を貯蔵
することが可能であり、この状態は以下のしきい値電圧
をもつものである。状態“３”： −Ｖ_T1＝−３．０Ｖ，Ｖ_T2＝＋1.０Ｖ（最も導通している状態）＝１，１とする。状態“２”： −Ｖ_T1＝−０．５Ｖ，Ｖ_T2＝＋1.０Ｖ（中間の導通）＝１，０とする。状態“１”： −Ｖ_T1＝＋2.０Ｖ，Ｖ_T2＝＋1.０Ｖ（低い導通）＝０，１とする。状態“０”： −Ｖ_T1＝＋４．５Ｖ，Ｖ_T2＝＋1.０Ｖ（不導通）＝０，０とする。この４つの状態のいずれかを検知するために、コントロ
ールゲートはＶ_CG＝＋5.０Ｖに上昇させられる。そし
て、ソースドレイン電流Ｉ_DSが複合装置を介して検知さ
れる。すべての４つのしきい値状態に対して、Ｖ_T2＝＋
1.０Ｖであるから、トランジスタＴ２は単に直列抵抗と
してふるまう。合成トランジスタの４つの状態に対応す
る導通電流Ｉ_DSについて、図４にＶ_CGの関数として示し
てある。電流検出増幅器は、これら４つの導通状態間を
容易に区別することができる。現実問題として可能性の
ある状態の数は、検知増幅器の雑音の感度と、温度が上
昇したときの期待される時間経過による電荷の損失によ
って、影響を受ける。１つのセルあたりの３ビットの貯
蔵のためには８つの識別できる導通状態が必要であり、
１つのセルに４ビットの貯蔵をするためには１６の識別
できる導通状態が必要となる。多状態記憶セルについて
は、すでにＲＯＭ（リードオンリーメモリ）とＤＲＡＭ
（ダイナミックランダムアクセスメモリ）に関連して提
案されてきている。ＲＯＭにおいては、異なったチャン
ネルイオン打ち込みをすることにより、２つ以上の恒久
的なしきい値電圧を形成することにより、いくつかの固
定的な導通状態の１つをもつことができる。先行技術で
ある多段階ＤＲＡＭセルが提案されているが、ここにお
いては、アレイの各セルは物理的には他のセルと全く同
一である。しかしながら、各セルのキャパシタに貯蔵さ
れる電荷は量子化されており、その結果としていつくか
の異なった読み出し信号レベルを得るものである。その
ような先行技術の多段階ＤＲＡＭの貯蔵については、ア
イイーイーイーのジャーナルソリッドステイトサーキ
ット(IEEE Journal of Solid-State Circuits)，1988年
第27頁にエム．ホリグチ（M.Horiguchi)等の論文として
「セルの貯蔵を１６レベル用いることによる大容量半導
体ファイルメモリ」（“An Experimental Large-Capaci
tySemiconductor File Memory Using 16-Levels/Cell S
torage”）、第２の多段階ＤＲＡＭの例はアイイーイー
イーのカスタム集積回路会議において、1988年の 5月の
P4.4.1にティー. フルヤマ(T. Furuyama) 等による「マ
クロセルまたは論理記憶用途のための１セルあたり２
ビットの記憶をするＤＲＡＭについての実験」（“An E
xperimental 2-Bit/Cell Storage DRAM for Macrocell
orMem-ory-on-Logic Applications”）に記述されてい
る。

【００１８】Ｅｐｒｏｍにおいて多段階記憶を有効に利
用するためには、その装置のプログラムのアルゴリズム
がいくつかの導通状態のいずれかもプログラムを許容す
ることが必要となる。まず始めに、“３”の状態（この
実施例では＋３．０Ｖ）よりもより負の電圧Ｖ_T1までに
消去できる必要がある。それから装置は、短いプログラ
ムパルス（典型的には持続時間が１から１０マイクロセ
コンドのパルス）でプログラムされる。プログラム条件
は、１つのパルスがその装置のしきい値を引き続く２つ
の状態間のしきい値の差の２分の１を越えるような影響
を移動させないことである。その装置は、その導通電流
Ｉ_DSと参照電源Ｉ_REF のｉ（ｉ＝０，１，２，３）は希
望する導通状態に対応する（４つの状態に対応するため
には、４つの参照レベルが必要である）と電流比較する
ことにより、検出される。プログラミングパルスは、検
出電流（図４の実線）が希望する４つの情況に対応する
参照電流より僅かの下の値になるまで持続させられる
（図４における破線）。この点をよりよく図解するため
に各プログラミングパルスは直線的に２００ミリボルト
でＶ_txに立ち上がる。そしてさらに、この装置は最初に
Ｖ_T1＝−3.２Ｖにより消去されていると仮定する。そう
すると必要とされるプログラミング／センシングパルス
次のとおりである。状態“３”に対して（Ｖ_T1＝−3.０Ｖ）パルスの数＝（3.２−3.０）／．２＝１状態“２”に対して（Ｖ_T1＝−0.５Ｖ）パルスの数＝（3.２−0.５）／．２＝１４状態“１”に対して（Ｖ_T1＝＋2.０Ｖ）パルスの数＝（3.２−（−2.０))／．２＝２６状態
“０”に対して（Ｖ_T1＝＋4.５Ｖ）パルスの数＝（3.２−（−4.５))／．２＝３９現実の問題としてＶ_txは時間に対して直線ではない。そ
のことは図３の曲線（ａ）に示されている。その結果、
状態“１”または“０”に指示されているよりもより多
くのパルスが必要となる。もし、２マイクロセコンドが
プログラミングパルスの幅であり、０．１マイクロセコ
ンドが検出のために必要な時間だとするならば、その装
置を４状態のいずれかにプログラムするのに必要な最大
時間は概ね３９×２＋３９×0.１＝８１．９マイクロセ
コンドとなる。これは先行技術による装置“インテリジ
ェントプログラミングアルゴリズム”によって要求
される時間よりも短い時間である。事実、新しいプログ
ラミングのアルゴリズムにおいては注意深く計測された
１群の電子のみがプログラムの期間に注入される。この
アプローチのさらに他の利点は、読み取りのときの検知
はプログラムのときのセンシングと同じセンシングであ
る。そして、同じ参照電流源が両方のプログラミングと
読み取りの操作に使用できるのである。このことは、ア
レイ中のすべてのメモリが同じ参照レベルによってプロ
グラムおよびセンスができるということである。これ
は、非常に大きなメモリのアレイにおいてさえも優れた
追跡を提供する。大形のメモリシステムは、典型的に
は、誤り検出と修正の手順を内蔵しており、それらはフ
ラッシュに対して悪い反応を示すセルのようなハードウ
ェア上の僅かな数の欠陥に対して耐えれるように設計さ
れている。この理由において、セルがプログラムされて
それが希望するしきい値まで達せずにメモリセルが誤動
作しているという表示があるときにさえも、ある一定量
の最大数のプログラムサイクルが実行された後に、プロ
グラミングとセンシングのサイクルのアルゴリズムが自
動的に停止させられることができる。

【００１９】しかし、ＥＥｐｒｏｍトランジスタのアレ
イに関連して多状態記憶の概念のいくつかが存在してい
る。そのような回路の例が図６に示されている。この回
路において、メモリセルの１つのアレイは、デコードさ
れたワードラインとデコードされたビットラインをもっ
ており、それぞれは、行と列のセルのコントロールゲー
トとドレインにそれぞれ接続されている。各ビットライ
ンは読み，プログラムまたは消去の時間の間に通常１．
０Ｖから２．０Ｖの間電圧に予めチャージされている。
４段階の蓄積のために、４つの検出増幅器がそれぞれ固
有の参照レベルでＩ_REF ０，Ｉ_REF １，Ｉ_REF ２，Ｉ
_REF ３をそれぞれのビットラインの解読された出力のた
めの参照電圧をもっている。読み出しの期間において、
フラッシュＥＥｐｒｏｍトランジスタを流れる電流はこ
れらの４つの参照レベルと同時に（平列的に）比較され
る。この動作は同様にして、４つの連続する読みの期間
（つまり、１つの検出増幅器をもち、それぞれ異なった
参照がそれぞれのサイクルに適用されるようにすること
により実行できるものである。もし、読み出しのために
付加的な時間が要求されても問題にならないときは有用
である。）についても行われる。データ出力は４つの検
出増幅器を介して４つのＤｉバッファ（Ｄ０，Ｄ１，Ｄ
２とＤ３）から供給される。プログラムの間４つのデー
タ入力Ｉｉ（Ｉ０，Ｉ１，Ｉ２とＩ３）は比較回路に提
供され、比較回路にはまた前記４つのセンサアンプの出
力がアクセスされたセルのために供給されている。も
し、ＤｉとＩｉが一致したならば、そのときには前記セ
ルは正しい状態にあり、プログラミングは不必要であ
る。しかしながら、もし、すべての４つのＤｉがすべて
の４つのＩｉと一致しないときは、比較器の出力はプロ
グラムコントロール回路を付勢する。この回路はビット
ライン（ＶＰＢＬ）とワードライン（ＶＰＷＬ）のプロ
グラムパルス発生器を制御する。１つの短いプログラミ
ングパルスが選択されたワードラインと選択されたビッ
トラインの両方に供給される。これはＤｉとＩｉとが一
致したかどうかを決定するための第２の読みのサイクル
によって従わされる。このシーケンスは多重プログラム
と読み出しのパルス、それが一致するまで繰り返される
（または初めの段階において、一致がみられないで、そ
の後、予めセットした最大数のパルスに達したときにも
とめられる）。そのような多段階プログラミングのアル
ゴリズムの結果、各セルは４つの導通状態に前記参照導
通状態Ｉ_REF ，ｉに直接に関連してプログラムされる。
事実、同じ検知増幅器がプログラムと読みのパルス発生
器に用いられ、そしてそれが検出期間（通常の読み取り
の期間）にも用いられる。これが、参照レベル（図４の
破線）とプログラムされた導通レベル（図４の実線）と
の間に大きなメモリのアレイ中でかつ、非常に広い動作
温度範囲内において優れた追跡を許容される。加うる
に、注意深く測られた電子がフローティングゲートにプ
ログラミングの期間または消去の期間に注入されたり、
それに取り除かれたりするのであるから、装置は、最小
の量の耐えられるストレスを受けることになる。事実、
４つの参照レベルと４つの検知増幅器が、セルを４つの
うちの１つを導通状態に導くために用いられているが、
単に３つの検知増幅器と３つの参照レベルが４つの蓄積
条の中の１つの正しい状態を検出するために必要であ
る。例えば図４において、Ｉ_RE _F （“２”）は導通状態
“３”と“２”との間で正しく差別され、Ｉ_REF
（“１”）は導通状態“２”と“１”との間で正しく差
別でき、そして、Ｉ_REF （“０”）は導通状態“１”と
“０”との間で正しく差別される。図６の回路の現実的
な構成において、参照レベルＩ_REF ，ｉ（ｉ＝０，１，
２）はその期間にそれらを対応するより低いものとより
高いセルの導通状態を検知するために、それらの中心点
により近づけるように移動させてもよい。図６の回路で
用いられたと同じ原理が２段階の蓄積または１セルにつ
いて４段階以上の状態をとるものにも適用されることに
注意されたい。もちろん、図６に示された以外の回路に
ついても同様に可能である。例えば、導通レベルのセン
シングではなく、むしろ電圧レベルのセンシングにも同
様に利用できる。

【００２０】〔電荷保持力についての改善〕前述した例
において、状態“３”と“２”はフローティングゲート
における正の電荷の結果によるものであるのに対し、状
態“１”と“０”はフローティングゲート上の負の電荷
（電子）によるものである（図８参照）。この装置の寿
命（１２５℃で１０年のように規定することができる）
の間に正しい導通状態を適性に検知するためには、この
電荷がフローティングゲートから略前記Ｖ_T2において２
００ミリボルトのシフトと等価以上にリークしないこと
が必要である。この条件は、貯蔵された電子について、
この実施例またはすべての先行する技術におけるＥｐｒ
ｏｍとかフラッシュＥＥｐｒｏｍについて容易に適用で
きるものである。装置の物理学的な配慮からいって前記
フローティングゲートに捕捉されたホールの保持力は捕
捉された電子の保持力よりも明確に優れているべきであ
る。これは、捕捉されたホールは電子がフローティング
ゲートへ電子が注入された場合のみ、中性化されるから
である。前述のような注入が存在しないかぎりにおい
て、シリコンと二酸化シリコンの界面における電界障壁
である約5.０エレクトロンボルトに打ち勝つことはホー
ルにとっては、ほとんど不可能である（捕捉されたエレ
クトロンの電界障壁は3.１Ｖである）。したがって、こ
の装置の保持力を改良することは、導通状態で捕捉され
たホールが関連する領域を用いることによって改善する
ことができる。例えば、前記状態“１”において、Ｖ_T1
は＋2.０Ｖであり、それは捕捉された電子に関連するも
のであり、処女装置においてはＶ_T1は1.５Ｖである。し
かしながら、処女装置において、そのＶ_T1をより高いし
きい値電圧、例えば、Ｖ_T1＝＋３．０Ｖ（チャンネル領
域のｐタイプのドーピング濃度を増すことにより）を上
昇させるならば、同じ状態“１”はＶ_T1＝＋2.０Ｖとな
り、捕捉されたホールにより行われることになる。この
Ｖ_T1の値はよりよい保持力を与えることになるであろ
う。もちろん、参照レベルをほとんどの、またはすべて
の状態が処女装置のＶ_T1よりもより低いＶ_T1の値をもつ
ように参照電圧をセットすることも可能である。

【００２１】〔改良された持久力のための情報の消去〕
フラッシュＥＥｐｒｏｍ装置の耐久性はそれらの書込
み，消去のサイクルの与えられた数に対する抵抗する能
力である。先行技術としてのフラッシュＥＥｐｒｏｍ装
置の耐久力を制限する物理的な現象は、装置の活性誘電
体フィルム中に電子が捕捉されることである。プログラ
ミングの間中に使用された誘電体素子は熱電子チャンネ
ル注入の間中注入された電子の一部を捕捉する。消去の
期間においてトンネル消去誘電体は同様にトンネル電子
のあるものを捕捉する。捕捉された電子は引き続く書き
消しサイクルにおいて、印加された電界に抗するので、
しきい値電圧の減少、Ｖ_txのシフトの原因となる。これ
は、“０”と“１”の状態の間の電圧の窓の次第に閉じ
ていく様（図５参照）として観察されることができる。
略１×１０⁴ プログラム消去サイクルを越えると、窓の
閉じる具合が検出回路の誤動作を発生させる程度にな
る。もし、このサイクルが次第に続けられていくと、装
置は誘電体の損傷，腐敗によって、危機的な崩壊現象を
経験することになる。これは、典型的には１×１０⁶ と
１×１０⁷ サイクルの間に発生する。そしてそれは、こ
の装置の不純物によるブレイクダウンとして知られてい
る。先行技術としてのメモリ素子においては、窓の閉じ
方が略１×１０⁴ サイクルが現実的な限界となってい
た。与えられた消去電圧Ｖ_ERASE において、前記装置を
十分に消去するのに必要な時間は、当初の１００ミリ秒
（すなわち、処女装置において）から１×１０⁴ 回行っ
た装置においては１０秒に達する。そのような先行技術
のフラッシュＥＥｐｒｏｍ装置における品質の劣化が１
×１０⁴ 回以上使用した後に十分な消去を許容するため
には、極めて十分に長い消去パルス時間を規定しなけれ
ばならなかった。しかしながら、このことは、処女装置
においては過剰の消去であり、その結果として不必要な
過剰な歪みを受けることになっていた。先行技術におけ
る装置にける第２の問題は、消去パルスの期間中におい
て、前記トンネル誘電体が不必要に高い尖頭ストレスに
曝されることであった。これは、予め状態“０”（Ｖ_T1
＝＋4.５Ｖまたはそれ以上高い）にプログラムされた装
置において発生している。この装置は大きな負の電荷Ｑ
をもっている。Ｖ_ERASE が印加されると、前記トンネル
誘電体はＶ_ERASE と同様にＱからの影響による尖頭電界
に瞬間的に曝されることになる。この尖頭電界は、トン
ネル消去の過程において電荷Ｑが０に変化するときに次
第に減少していく。それにもかかわらず、永久的な、か
つ累積的な損傷がこの消去の過程において加えられる。
これにより、早期の装置の崩壊がもたらされる。このス
トレス過剰と窓の閉じることの２つの問題を克服するた
めに、新しい消去のアルゴリズムが開示された。それ
は、先行するフラッシュＥＥｐｒｏｍのいずれにも適用
できるものなのである。そのような新しい消去のアルゴ
リズムがなかったら、多状態の装置を実現することは図
５の曲線（ｂ）から導通状態がＶ_T1がＶ_T2よりもより負
であるならば、１×１０⁴ から１×１０⁵ の書込み／消
去サイクルにおいて消滅させられるであろう。

【００２２】図７は新しい消去のアルゴリズムの主たる
ステップを示したものである。ｍ×ｎのメモリセルのブ
ロックアレイが、フラッシュ消去により状態“３”（こ
れは最も高い導電状態で最も低いＶ_T1の状態である）に
完全に消去されたと仮定する。あるパラメータは消去の
アルゴリズムに関連して設定されるものである。それら
は図７にリストされており、Ｖ₁ は最初の消去パルスの
消去電圧である。Ｖ₁ は処女装置を状態“３”に１秒の
消去パルスによって消去するに要求される消去電圧か
ら、たぶん５Ｖばかりより低い。ｔは処女装置を状態
“３”に完全に消去するのに要求される時間の略１／１
０に選ばれる。典型的に、Ｖ₁ は１０Ｖから２０Ｖの間
にあり、一方ｔは１０から１００ミリ秒の間にある。こ
のアルゴリズムは、このシステムが耐えられるある小さ
い数Ｘの悪いビットを仮定している（一例としてのエラ
ー検出と修正の過程においてこのシステムレベルが決定
される。全くエラーの検出と補正がなければ、その場合
にはＸ＝０である）。これらは、ショートされていると
か、非常に漏れの多いトンネル誘電体であって、それが
十分に長い消去パルスを印加しても消去されないという
ビットである。過度な消去を防止するために、消去パル
スの全個数は全ブロックの消去サイクルにおいて予めプ
リセットされたｎ_max に制限することができる。ΔＶは
電圧であって、それにより引き続く消去パルスが増強さ
せられるのである。典型的には、ΔＶは0.２５Ｖから1.
０Ｖの間にある。一例として、もし、Ｖ₁ ＝１5.０Ｖで
ΔＶ＝1.０Ｖであるならば、その結果、第７番目の消去
パルスは、Ｖ_ERASE ＝２1.０Ｖの大きさで持続時間はｔ
である。１つのセルが完全に消去されたものとみなされ
る。つまり、それは読みのコンダクタンスがＩ_“3" よ
りも大きくなったときである。各ブロックによって経験
させられた完全消去サイクルの回数Ｓはそのシステムレ
ベルにおいては大変重要な情報である。もし、各ブロッ
クについて、Ｓが知られているならば、前記Ｓが１×１
０⁶ （または他のセットされた数字）のプログラム消去
サイクルに達したならば、それらの素子は自動的に新し
い補助的なブロックと交換することができる。Ｓは、当
初０にセットされており、そして、各完全なブロック消
去の多数のパルスサイクルごとに順次繰り上げられてい
く。Ｓの値は、各回ごとに、例えば２０ビット（２²⁰は
略１×１０⁶ に相当する）を各ブロックに用意しておい
て蓄積することができる。その方法により各ブロックは
それ自身の耐久の記録を保持することができる。これに
代替して、前記Ｓはチップから離れたシステムの中に保
存することもできる。

【００２３】新しいアルゴリズムの完全消去のサイクル
のシーケンスは、次のとおりである（図７参照）。Ｓを
読め。この値はレジスタファイルに蓄積することができ
る。（このステップは、もしＳがこの装置の動作寿命の
中でその制限に達しないものと期待されているときには
省略することができる）。１ａ．最初の消去パルスＶ_ERASE ＝Ｖ₁ ＋ｎΔＶ，ｎ＝
０，パルス持続時間＝ｔを印加せよ。このパルス（およ
び次の数個の連続するパルス）はすべてのメモリセルを
消去するのに十分であるが、それはプログラムされたセ
ルの電荷Ｑを減少させることになり、それは比較的に低
い消去フィールドストレスである。すなわち、それは１
つの“条件作り”のパルスに相当するものである。１ｂ．アレイの中のまばらなパターンを読め。対角線の
読みパターンは、例えば、ｍ＋ｎ個（ｍ×ｎによる完全
な読みよりはむしろ）のセルを読むことになり、そし
て、少なくとも各行からの１つのセル、そして各列から
の１つのセルを取り出したことになる。状態“３”まで
に完全に消去されていないセルの数ＮとＸを比較する。１ｃ．もし、Ｎがｘ（十分に消去されていないアレイ）
よりも大きければ、第２の消去パルスを第１のパルスよ
りもΔＶだけ大きく、同じ持続時間ｔをもつ第２の消去
パルスを印加する。対角線のセルを読め、カウントＮ。
この消去のサイクルにおいて、パルス／読み／加算の消
去パルスはＮ≦Ｘまたは消去パルスの数ｎがｎ_max を越
えるまで消去パルスが連続させられる。この２つの条件
のうちの最初の１つが最終の消去パルスにつながる。２ａ．最後の消去パルスが、アレイが完全に、そして十
分に消去されたことを確認するために印加される。この
Ｖ_ERASE の大きさは前のパルスよりもΔＶだけの端数だ
け大きくなる。持続時間は１ｔから５ｔの間にすること
ができる。２ｂ．１００％のアレイが読まれる。完全に消去されて
いないセルの数Ｎが数えられる。もしＮがＸに等しい
か、または、より小さいときは、消去のためのパルス発
生はこの時点において完成させられる。２ｃ．もしＮがＸより大きければ、そのときには消去さ
れていないビットＮの存在のアドレスが発生させられ
る。それは、このシステムレベルにおいて予備のよいビ
ット交換するためである。もし、ＮがかなりＸより大き
い場合（もし、Ｎが全セルの５％にあたる場合）、その
ような場合にはフラグを立てて、ユーザーにこのアレイ
はその忍耐の限界に達し、生命の終わりになったことを
示す。２ｄ．消去のためのパルスは終了させられる。３ａ．Ｓが１つ加えられる。そして、新しいＳが将来の
参考のために保存される。このステップはオプションで
ある。新しいＳは新しく消去されたブロックの中に書き
込まれるか、またはチップから分離されているレジスタ
ファイルに貯蔵される。３ｂ．消去サイクルが終了させられる。完全なサイクル
は１０から２０の消去パルスで、だいたい１秒間で消去
されることが期待されている。

【００２４】新しいアルゴリズムは以下のような特徴を
もっている。（ａ）アレイ中のどのようなセルも尖頭的な電界のスト
レスを受けない。時間Ｖ _ERASE までには、比較的高い電
圧といかなる電荷Ｑも前記フローティングゲートからす
でに前の低い電圧消去によって除去されている。（ｂ）全消去時間は従来技術の固定的Ｖ_ERASE パルスを
用いるものに比べてかなりより短かくなっている。処女
装置にあっては、必要な消去時間は最小のパルスであ
る。１×１０⁴ サイクル以上に耐えた装置でも、誘電体
捕捉電荷に打ち勝つためにΔＶの数倍の電圧増加を要求
されない。そして、誘電体に捕捉された電荷は、その
全消去時間を数１００ミリ秒増加させるにすぎない。（ｃ）消去側で窓が狭くなるということ（図５の曲線
（ｂ）参照）を無限（その装置が突然の破壊によりだめ
になるまで）に避けることができる。なぜらなば、装置
が消去された適性な状態“３”になるまでＶ_ERASE は単
に増大させられるからである。新しい消去のアルゴリズ
ムは全記憶窓を保存することができる。

【００２５】図８は本発明によるフラッシュＥＥｐｒｏ
ｍ装置の４つの導通状態をプログラム消去回数の数の関
数として示したものである。すべての４つの状態は、常
にプログラムまたは消去によって参照導通状態を固定す
ることが完成されるから、いずれの状態においても、少
なくとも１×１０⁶ サイクルまでに窓が狭められるとい
うことはない。フラッシュＥＥｐｒｏｍメモリチップに
おいて、新しい消去プログラムを効果的に実行するため
にチップ上に（または別の制御チップの上に）必要な電
圧Ｖ₁ と電圧の増加分ΔＶからｎΔＶを発生する電圧増
加装置、Ｎをカウントし貯蔵されている値Ｘと比較する
係数回路、不良ビットの位置のアドレスを蓄積するレジ
スタ、および前述した消去シーケンスを実行するための
命令を含む制御およびシーケンス回路を提供することが
できる。この発明の実施例として詳述されたものは、好
ましい実施例であり、当業者はこれに関連して多くの変
形を理解することができるであろう。そこで、本発明
は、ここに記載された特許請求の範囲の全範囲内の保護
を受ける資格を有するものである。

【図面の簡単な説明】

【図１】チャンネル分離形ＥｐｒｏｍまたはＥＥｐｒｏ
ｍの実施例の断面図である。

【図２】チャンネル分離形のＥｐｒｏｍトランジスタを
形成する具体的なトランジスタ表現を示す略図である。

【図３】チャンネル分離形のフラッシュＥＥｐｒｏｍ装
置のプログラムと消去の特性を示す図である。

【図４】本発明によるチャンネル分離形のフラッシュＥ
Ｅｐｒｏｍ装置の４つの導通状態を示す図である。

【図５】従来のフラッシュＥＥｐｒｏｍ装置のプログラ
ム消去サイクルの寿命特性を示す図である。

【図６】回路図と多段階記憶装置において要求されるプ
ログラム書込み電圧パルスを示す図である。

【図７】最小のストレスで消去することができる新しい
アルゴリズムにおける基本的な状態を示す略図である。

【図 8】多段階のプログラムと消去時のストレスを減少
するための情報アルゴリズムを用いたチャンネル分離形
のフラッシュＥＥｐｒｏｍ装置のプログラム消去サイク
ルの寿命特性を示す図である。

【符号の説明】

１１基板１３ソース領域１５ドレーン領域１７チャンネル領域１９フローティングゲート２１ゲート酸化物２３コントロールゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792

Claims

【特許請求の範囲】

【請求項１】電気的に変更可能なメモリセルのアレイ
はセルのブロックに分割されており、それは前記ブロッ
ク内の個々のセルをアドレスしてその状態を読みかつ変
更させる手段をもち、前記メモリセルは個々にフローテ
ィングゲートをもつ電界効果トランジスタをもち、そし
てしきい値電圧レベルをもち、前記レベルは前記フロー
ティングゲートに正味の電荷がないときに与えられるレ
ベルであるが、前記レベルは前記フローティングゲート
に保持される正味の電荷量により可変であるメモリセル
のアレイに関して、前記アレイを操作する方法におい
て：２を超える複数の実効しきい値の電圧レベルを確立
するステップであり、前記レベルは２を超える個々のセ
ルの検出可能な複数の状態に対応するものであるステッ
プと、前記ブロック内の１つの少なくとも１つのアドレ
スされたセルの実効しきい値レベルを前記複数のレベル
の１つにセットするステップで、前記アドレスされた少
なくとも１つのフローティングゲートの電荷の量を、前
記アドレスされた少なくとも１つのセルの実効しきい値
電圧が前記実効しきい値電圧の複数のうちの１つに実質
的に等しくなるまで、変更することにより、前記少なく
とも１つのアドレスされたセルの状態は前記複数の状態
の１つにセットされるステップと、および前記セルのブ
ロックの個々のブロック内のセルが前記複数の状態の内
の１つにセットされた全回数に等しいカウントを蓄積す
るステップを含む方法。
【請求項２】請求項１記載の方法において、前記ブロ
ックの個々のブロックのカウントを蓄積するステップ
は、前記ブロックの前記個々のブロックの中に前記カウ
ントを記憶するステップを含む方法。
【請求項３】請求項１記載の方法において、少なくと
も１つの補助的メモリセルブロックを提供するステップ
と、および前記ブロックの個々の１つの前記カウントが
あるセットされた数を超えたことに応答して、前記ブロ
ックの前記個々の１つの代わりに前記補助ブロックを置
き換えるステップを付加的に含む方法。
【請求項４】請求項１記載の方法において、複数の補
助メモリセルを提供するステップおよび、前記少なくと
も１つのアドレスされたメモリセルが不良であることに
応答して、前記少なくとも１つのアドレスされたセルの
代わりに少なくとも１つの前記補助セルを置き換えるス
テップを付加的に含む方法。
【請求項５】請求項１〜４のいずれか１つに記載の方
法において、複数の実効しきい値電圧レベルを確立する
ステップは少なくとも４つのそのようなしきい値電圧レ
ベルを確立するステップを含む方法。
【請求項６】電気的に変更可能なメモリセルで複数の
明確なセルのブロックに分離されており、前記ブロック
中の個々のセルをアドレスしてそれらの状態を読みかつ
変更する手段をもつシステムにおいて、それぞれのセル
はフローティングゲートをもつ電界効果トランジスタを
含み、各セルは１つのしきい値電圧レベルをもつがその
レベルは前記フローティングゲートの正味の電荷がない
場合は所定のレベルであるが、前記フローティングゲー
トに保持される正味の電荷にしたがって可変であるセル
であり、前記メモリシステムを動作させる方法におい
て：（a)２を超えるメモリセルの複数の実効メモリセルのし
きい値電圧レベルであり、そのレベルは２を超える複数
の個々に検出可能なメモリセルの状態に対応するレベル
と、および（b)１つの実効基底メモリセルしきい値電圧
レベルを確立するステップと、前記メモリセルのブロッ
ク内で任意の不良セルの代わりに補助セルを提供するス
テップと、前記セルのブロックの少なくとも１つの内の
前記メモリセルのフローティングゲート上の電荷の量
を、前記実効基底しきい値電圧レベルの方向に同時に変
更することにより、その実効しきい値の電圧をプリセッ
トする変更ステップと、少なくとも１つのセルの前記ブ
ロック内の少なくとも１つのメモリセルのフローティン
グゲート上の電荷の量を、その実効しきい値電圧を前記
複数の実効しきい値電圧レベルの望ましい１つの方向に
移動させるために変更し、これにより少なくとも１つの
メモリセルを複数の検出可能な状態の１つにセットする
変更ステップと、望まれた実効しきい値電圧レベルに変
更されないセルのブロック内の任意のセルのアドレスを
発生するステップと、およびここにおいて、前記セット
ステップはアドレスがそのように発生した前記少なくと
も１つの任意のメモリセルを前記補助セルで置き換える
ことを含む方法。
【請求項７】請求項６記載の方法において、個々のセ
ルのブロックがプリセットされた回数の総計のカウント
を分けて蓄積するステップを付加的に含む方法。
【請求項８】請求項６記載の方法において、前記プリ
セットステップは、前記少なくとも１つの前記セルのブ
ロック内のメモリセルのフローティングゲート上の電荷
の量を変更することを、前記少なくとも１つのブロック
内のＮ番目のメモリセル以外の実効しきい値レベルが前
記実効基底しきい値レベルに達するまで続け、ここにお
いて、前記アドレスを発生させるステップは、前記セル
のＮ番目のアドレスを発生させることを含む方法。
【請求項９】請求項６〜８のいずれか１つに記載の方
法において、複数の実効しきい値電圧レベルを確立する
ステップは、少なくとも４つのそのようなしきい値電圧
レベルを確立するステップを含む方法。
【請求項１０】電気的に変更可能なメモリセルのアレ
イで前記アレイはセルのブロックに分けられ、前記ブロ
ック内で個々のセルをアドレスして、その状態を読み出
し変更する手段をもち、前記メモリセルはフローティン
グゲートをもつ電界効果トランジスタを個々に含み、し
きい値電圧レベルを持ち、前記レベルは前記フローティ
ングゲートの正味の電荷が存在しない場合、所定のレベ
ルであるが、前記フローティングゲートに保持される正
味の電荷量により可変であり、前記アレイを動作させる
方法において：２を超える個々のセルの複数の検出可能
な状態に対応する２を超える複数の実効しきい値電圧レ
ベルを確立するステップと、前記ブロックの１つにアド
レスされた複数のセルの各々の実効しきい値電圧レベル
を前記複数レベルの１つにセットするステップで、前記
複数の各々のセルのフローティングゲート上の電荷の量
を、前記セルの実効しきい値電圧が前記複数の実効しき
い値電圧レベルの１つに実質的に等しくなるまで変化さ
せることで、前記複数の状態の１つに前記複数のアドレ
スされたセルの状態が個々にセットされるものであるス
テップと、前記ブロックの前記１つのブロック以外の少
なくとも１つの前記セルのブロックを補助ブロックとし
て指定するステップと、および前記ブロックの前記１つ
のブロックを前記セルの補助ブロックに置き換えること
で、前記セルの補助ブロック内の複数のセルはその実効
しきい値電圧レベルを前記複数のレベルの１つにセット
するためにアドレス可能となる置き換えステップとを含
む方法。
【請求項１１】請求項１０記載の方法において、個々
のセルのブロックをモニタするステップを含み、そして
前記セルのブロックの前記１つが耐久限界に達したこと
を検出したことに応答して、前記補助セルの置き換えス
テップを開始するステップを含む方法。
【請求項１２】電気的に変更可能なメモリセルアレイ
で、前記セルはセルの明確なブロックに分けられてお
り、そして前記ブロック内の個々のセルをアドレスして
それらの状態を読み出し変更する手段を持ち、前記メモ
リセルはフローティングゲートをもつ電界効果トランジ
スタを個々にもち、そして前記セルはしきい値電圧レベ
ルをもち、前記レベルは前記フローティングゲートに正
味の電荷がない場合は所定のレベルであるが、前記フロ
ーティングゲートにより保持される正味の電荷量に応答
して可変であり、前記アレイを動作させる方法におい
て：２を超える複数の実効しきい値電圧レベルを確立
し、前記レベルは２を超える個々のセルの複数の検出可
能な状態に対応するステップと、前記ブロックの１つの
中の複数のメモリセルの各々の実効しきい値レベルを、
前記実効しきい値電圧レベルの複数のうちの１つに前記
実効しきい値電圧が実質的に等しくなるまで前記セルの
各々のフローティングゲート上の電荷の量を変更するこ
とによりセットし、これにより、前記複数のセルの状態
は個々に前記複数の状態の１つになるようにセットされ
るステップと、エラー修正スキームの補助で前記複数の
メモリセルの状態を読むステップとを含む方法。
【請求項１３】電気的に変更可能なメモリセルのアレ
イで、前記セルはセルのブロックに分けられており、そ
して前記ブロック内の個々のセルをアドレスしてそれら
の状態を読み出し変更する手段をもち、前記メモリセル
はフローティングゲートをもつ電界効果トランジスタを
個々に含み、そして前記セルはしきい値電圧レベルをも
ち、前記レベルは前記フローティングゲートに正味の電
荷がない場合は所定のしきい値電圧レベルをもち、前記
フローティングゲートにより保持される正味の電荷に応
じて可変であり、前記アレイを動作させる方法におい
て：２を超える複数の実効しきい値電圧のレベルを確立
し、前記レベルは２を超える個々のセルの複数の検出可
能なプログラムされた状態に対応するステップと、前記
ブロックの１つ内の少なくとも１つのアドレスされたセ
ルの実効しきい値電圧レベルを、前記アドレスされたセ
ルの実効しきい値電圧が前記複数の実効しきい値電圧レ
ベルの１つに実質的に等しくなるまで前記アドレスされ
たセルのフローティングゲートの電荷の量を変更して、
開始レベルから複数のしきい値電圧レベルへセットする
ステップであって、これにより前記アドレスされたセル
の状態を前記複数のプログラムされた状態の１つにセッ
トする実効しきい値電圧レベルをセットするステップに
おいて：前記アドレスされたセルの実効しきい値電圧を
開始レベルから前記複数のしきい値電圧レベルの１つの
方に移動させるのに十分な予め定められた時間、前記ア
ドレスされたセルに一定の電圧を印加するステップと、
その後に前記アドレスされたセルの電気的パラメータ
を、前記アドレスされたセルの実効しきい値電圧が前記
複数のしきい値電圧レベルの内の１つに達したか否かを
決定するために読み取るステップと、および前記アドレ
スされたセルの実効しきい値電圧が前記複数のしきい値
電圧レベルの１つにセットされたことが読み取りステッ
プにより検出されるまで電圧印加と読み取りステップを
繰り返すステップとを含む方法。
【請求項１４】請求項１３記載の方法において、前記
電圧印加ステップは、前記与えられた電圧と前記予め定
められた時間を、前記アドレスされたセルの前記実効し
きい値電圧が前記複数の実効しきい値電圧レベルの隣接
する２つの間の半分より小さく変更されるようにするス
テップを含む方法。
【請求項１５】請求項１３記載の方法において、読み
取りのステップは、前記アドレスされたセルを電気的に
質問し、前記アドレスされたセルの電気的パラメータの
結果のレベルを２以上の複数の参照レベルと同時に比較
するステップを含む方法。
【請求項１６】請求項１３記載の方法において、前記
ブロックの１つの内の少なくとも１つのアドレスされた
セルの実効しきい値レベルをセットする前に、前記少な
くとも１つのブロック内のセルの実効しきい値電圧レベ
ルをプリセットレベルにリセットするステップを追加的
に含み、前記リセットにおいて:前記少なくとも１つの
ブロック内のセルに、前記少なくとも１つのブロック中
のセルの前記実効しきい値電圧を前記プリセットレベル
の方へ移動させるのに十分な予め定められた時間、与え
られた電圧を印加し、その後に前記少なくとも１つのブ
ロック内のセルの前記電気的パラメータを、前記少なく
とも１つのブロック内の前記個々のセルの実効しきい値
電圧が前記プリセットレベルに達したか否かを決定する
ために読み取るステップと、および前記少なくとも１つ
のブロック内のセルに電圧を印加してその状態を読み取
るステップを、前記少なくとも１つのブロック内のセル
の前記実効しきい値電圧が前記プリセットレベルにリセ
ットされたことが検出されるまで繰り返すステップとを
含む方法。
【請求項１７】請求項１６記載の方法において、前記
プリセットレベルは、個々のセルの複数の検出可能なプ
ログラムされた状態に対応する前記複数の実効しきい値
電圧レベルの１つに実質的に等しくされる方法。
【請求項１８】請求項１６記載の方法において、実効
しきい値電圧レベルをリセットしている間、前記少なく
とも１つのブロック内のセルに印加された電圧は、前記
電圧印加と読み取りのステップが繰り返されているとき
に上昇する方法。
【請求項１９】請求項１６記載の方法において、前記
少なくとも１つのブロック内のセルの前記電気的パラメ
ータを読むステップは、前記少なくとも１つのブロック
内のセルを電気的に質問し、前記少なくとも１つのブロ
ック内のセルの個々の前記電気的パラメータの得られた
結果のレベルを２以上の複数の参照レベルと同時に比較
することを含む方法。
【請求項２０】請求項１３〜１９のいずれか１つに記
載の方法において、前記複数の実効しきい値レベルの
内、少なくとも２つは、前記個々のセルのフローティン
グゲート上の正味の正電荷によるものである方法。
【請求項２１】請求項１３〜１９のいずれか１つに記
載の方法において、前記個々のセルの与えられたしきい
値レベルは少なくとも３ボルトに設定される方法。
【請求項２２】請求項１３〜１９のいずれか１つに記
載の方法において、前記少なくとも１つのアドレスされ
たセルの前記実効しきい値電圧レベルがセットされてい
る間の前記電圧印加と読み取りステップの繰り返しは、
前記電圧印加と読み取りステップの繰り返しのプリセッ
ト最大数が、前記アドレスされたセットの前記実効しき
い値電圧レベルを前記複数のしきい値電圧レベルの１つ
にセットせずにセットする間に生じた後に終了させられ
る方法。
【請求項２３】請求項１３〜１９のいずれか１つに記
載の方法において、前記電圧印加と読み取りステップの
繰り返しは、前記少なくとも１つのブロック内のセルの
実効しきい値電圧レベルのリセット中に、前記少なくと
も１つのブロック内の個々のセルの幾つかの前記実効し
きい値電圧レベルをリセットせずにリセットする間に電
圧印加と読み取りステップの繰り返しのプリセット最大
数が発生したあとで終了させられる方法。
【請求項２４】請求項１３〜１９のいずれか１つに記
載の方法において、前記少なくとも１つのアドレスされ
たセルが欠陥になったことに応答して前記アレイ中の補
助的な良いセルに置き換えるステップを付加的に含む方
法。
【請求項２５】請求項１３〜１９のいずれか１つに記
載の方法において、前記少なくとも１つのセルのブロッ
クが欠陥になったことに応答して、前記アレイ中の少な
くとも１つの補助セルのブロックに置き換えるステップ
を付加的に含む方法。
【請求項２６】請求項１３〜１９のいずれか１つに記
載の方法において、少なくとも１つのセルのブロックが
リセットされた全回数のカウントを蓄積することを付加
的に含む方法。