JP2003109393A - Ｗｏｒｍ記憶装置のパルス列書き込み - Google Patents
Ｗｏｒｍ記憶装置のパルス列書き込みInfo
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Abstract
(57)【要約】
【課題】メモリセル(210)に書き込むための方法(400)と回路
(300)の提供。 【解決手段】方法(400)は、メモリセル(210)に接続された書
き込み線にハ゜ルス列(370)を印加する。ハ゜ルス列(370)内のパ
ルスの数は予め決定されていない。方法(400)は、セル(21
0)の入力側の値を基準値と比較し、メモリセル(210)の入力側
は、書き込み動作が完了したという指示を提供する。方
法(400)は、比較ステッフ゜に応じて、好適には書き込み線上
の値が基準値を超えた場合に、書き込み線のハ゜ルス列(37
0)を中断する。ハ゜ルスは、幅が短く、振幅が大きいことが
好ましい。方法は、必要に応じて、ハ゜ルス列(370)内のハ゜ル
スの数をカウントし、ハ゜ルスの数が所定の最大値を超えた場合
に、書き込み線上のハ゜ルス列を中断しおよび／またはセルを
使用不可能と宣言することができる。また、回路(300)
は、ハ゜ルス列発生器(310)と比較器(330)とを含む。
(300)の提供。 【解決手段】方法(400)は、メモリセル(210)に接続された書
き込み線にハ゜ルス列(370)を印加する。ハ゜ルス列(370)内のパ
ルスの数は予め決定されていない。方法(400)は、セル(21
0)の入力側の値を基準値と比較し、メモリセル(210)の入力側
は、書き込み動作が完了したという指示を提供する。方
法(400)は、比較ステッフ゜に応じて、好適には書き込み線上
の値が基準値を超えた場合に、書き込み線のハ゜ルス列(37
0)を中断する。ハ゜ルスは、幅が短く、振幅が大きいことが
好ましい。方法は、必要に応じて、ハ゜ルス列(370)内のハ゜ル
スの数をカウントし、ハ゜ルスの数が所定の最大値を超えた場合
に、書き込み線上のハ゜ルス列を中断しおよび／またはセルを
使用不可能と宣言することができる。また、回路(300)
は、ハ゜ルス列発生器(310)と比較器(330)とを含む。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、電子メモ
リに関し、より詳細には、追記型（ＷＯＲＭ）メモリデ
バイスに書き込むための方法および回路に関する。 【０００２】 【従来の技術】メモリの分野では、密度を高めてコスト
を下げることが常に要求されている。これは、特に、不
揮発性メモリ、すなわち電力を供給しないときにデータ
が失われないメモリに当てはまる。不揮発性メモリは、
追記型（「ＷＯＲＭ」）すなわち再プログラム可能な場
合がある。名前が示唆するように、ＷＯＲＭメモリは、
いったん書き込まれると（プログラムされると）、その
後、すべての実際的な目的に永久的である。ほとんどの
ＷＯＲＭメモリは、製造中にプログラミングを行う必要
がなく、現場でプログラム可能である。現場でプログラ
ム可能なＷＯＲＭメモリの例には、バイポーラＰＲＯＭ
（プログラマブル読み出し専用メモリ）、ＣＭＯＳ（相
補型金属酸化膜半導体）ＰＲＯＭ、ＥＰＲＯＭ（消去可
能なＰＲＯＭ）およびトンネル接合ベースのＲＯＭがあ
る。 【０００３】ＷＯＲＭメモリは、選択されたセルに比較
的大きい電圧を印加して選択されたセルの物理的特性を
変化させることによってプログラムされる。代替の機構
は、メモリのタイプに依存する。例えば、バイポーラま
たはＣＭＯＳ ＰＲＯＭの単位メモリセルは、一般に、
ヒューズおよび／またはアンチヒューズ（anti-fuse）
と直列の１つのトランジスタからなり、ＰＲＯＭは選択
されたセルのヒューズまたはアンチヒューズの両端に大
きな電圧を印加することによってプログラムされる。電
圧を印加すると、ヒューズは開放され、またはアンチヒ
ューズは短絡する（または、両方が存在する場合は両
方）。その結果、セルの両端の抵抗が変化し、この変化
は、読み取り操作で、セルにわずかな読み取り電圧を印
加し、セルに流れる電流を検出することにより、変化し
ていない状態と対比して検出されることができる。もう
１つの例として、ＥＰＲＯＭの単位メモリセルは、一般
に、トランジスタと浮遊ゲートからなり、ＥＰＲＯＭ
は、大きな電圧を印加して、シリコン基板から選択され
たセルの浮遊ゲートに電荷を移すことによってプログラ
ムされる。この場合、電荷の移動に関するメカニズム
は、ファウラー・ノルトハイム（Fowler-Nordheim）の
電子トンネル効果である。 【０００４】メモリセルのもう１つの例は、図１に示し
たアンチヒューズトンネル接合１００である。アンチヒ
ューズトンネル接合１００は、下部電極１２０、絶縁体
障壁層１４０および上部電極１６０を含む。下部電極１
２０と上部電極１６０は、Ｃｕ、Ａｌなどの導体金属、
あるいはＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏなどの磁性
材料とすることができる。絶縁体障壁層１４０は、一般
に、０．５ｎｍ（５オングストローム）〜１０ｎｍ（１
００オングストローム）のきわめて薄い厚さである。一
般に、絶縁体障壁層１４０は、ＴａＯｘ、ＡｌＯｘ、Ｓ
ｉＯｘ、ＳｉＮ ｘ、ＡｌＮｘなどからなる。接合の両端
にバイアス電圧が印加されると、絶縁体障壁が薄いた
め、量子力学的トンネル効果が生じ、電流が、一方の電
極から障壁層１４０を横切って他方の電極に流れる。ト
ンネル接合の抵抗は、障壁層の厚さに指数関数的に左右
される。したがって、製作する際に厚さを制御すること
によって、トンネル接合を、特定の用途に適した所望の
抵抗値に作成することができる。 【０００５】一般的なＷＯＲＭメモリをプログラミング
するための回路は、図２Ａに示したＷＯＲＭメモリシス
テム２００の一部である。ＷＯＲＭメモリシステム２０
０は、メモリセル２１０のアレイを含む。メモリセル２
１０は、行と列の長方形の配列で配置されることが好ま
しい。各メモリセル２１０は、行導体２２０と列導体２
３０の交点にある。行デコーダ２４０が、行導体２２０
に接続され、列デコーダ２５０が、列導体２３０に接続
される。アドレス線（図示せず）が、行デコーダ２４０
および／または列デコーダ２５０を制御して、所望の
行、列または個々のセル２１０を選択する。図２Ａに示
したように、書き込みのために１つの特定のセル２１０
が選択された。書き込みプロセスの一部として、セル２
１０の両端に書き込み電圧ＶＷＲが印加される。 【０００６】図２Ｂに、書き込み電圧ＶＷＲのグラフ２
６０を示す。書き込み電圧ＶＷＲは、高さＶ１、一定幅
Ｔ１のパルス２７０である。書き込まれるべきすべての
セル２１０ごとに、セル２１０が、行デコーダ２４０と
列デコーダ２５０によって選択され、次に、選択された
セルに、同じパルス２７０が印加される。 【０００７】 【発明が解決しようとする課題】ＷＯＲＭメモリの欠点
は、一般に、メモリをプログラムするためにＶ１を高い
値にしなければならないことである。ＥＰＲＯＭの場
合、ファウラー・ノルトハイム電子トンネル効果を生じ
させるには高い電圧が必要である。プログラム可能な素
子のようにポリシリコンヒューズを備えたＰＲＯＭの場
合は、ポリシリコンヒューズを溶断するのに十分なエネ
ルギーを供給するために大きい電圧を必要とする。メモ
リセルとして１つの順方向ダイオードと１つの逆方向ダ
イオードを備えたバイポーラＰＲＯＭの場合、ダイオー
ドを破壊するためにダイオードの逆電圧を超える大きい
電圧を必要とする。プログラム可能な素子としてトンネ
ル接合アンチヒューズを備えたＷＯＲＭの場合、トンネ
ル接合の破壊電圧（breakdownvoltage）は、１．５Ｖ
（ボルト）程度と低い。この破壊電圧は、トンネル接合
の障壁層の厚さによって制御され得る。障壁が厚いほど
破壊電圧が高くなり、障壁が薄いほど破壊電圧が低くな
るが、そのようなタイプのアンチヒューズ接合は、破壊
電圧に大きなばらつきがある。 【０００８】いくつかのＷＯＲＭメモリのプログラミン
グは、必要な書き込み電圧レベルに、セルごとに大きな
ばらつきがある。このばらつきは、製造工程におけるセ
ルごとの物理的なばらつきによって生じる可能性があ
る。プログラムするのに少ないエネルギーしか必要とし
ないセルもあり、多くのエネルギーを必要とするセルも
ある。換言すると、パルス２７０は、あるセルには長す
ぎ、他のセルには短すぎる場合がある。歩留り率を高め
るために、パルス持続時間Ｔ１は、一般に、大部分のセ
ルに必要なものよりもはるかに長い。 【０００９】当該技術分野において、書き込み動作の有
効性を確認し、書き込み動作の試みが失敗したときに標
準的な書き込み動作を繰り返すことが知られている。一
般に、書き込み動作の有効性は、メモリセル２１０の出
力に接続されたセンスアンプ（図示せず）からの出力電
圧を検出することによってテストされる。そのような手
法の例は、米国特許第５，６８４，７４１号に開示され
ている。 【００１０】 【課題を解決するための手段】一態様において、本発明
は、メモリセルに書き込むための方法である。この方法
は、メモリセルに接続された書き込み線にパルス列を印
加する。パルス列内のパルスの数は、予め決定されてい
ない。この方法は、セルの入力側の値を基準値と比較
し、メモリセルの入力側は、書き込み動作が完了したと
いう指示を提供する。この方法は、比較ステップに応じ
て、好適には書き込み線上の値が基準値を超えた場合
に、書き込み線のパルス列を中断する。パルスは、幅が
短く、振幅が大きいことが好ましい。この方法は、必要
に応じて、パルス列内のパルスの数をカウントし、パル
スの数が所定の最大値を超えた場合に、書き込み線上の
パルス列を中断しおよび／またはセルを使用不可能と宣
言することができる。 【００１１】別の態様において、本発明は、メモリセル
に書き込むための回路である。この回路は、パルス列発
生器と比較器とを含む。パルス列発生器は、出力とイネ
ーブル入力を有する。出力は、メモリセルに接続された
書き込み線に接続されている。出力は、イネーブルにさ
れたとき、パルス列を伝える。比較器は、２つの入力と
１つの出力を有する。一方の入力が、書き込み線に接続
される。他方の入力は、基準に接続される。比較器出力
が、パルス列発生器のイネーブル入力に接続されてお
り、それによりパルス列発生器は、比較器出力によって
ディスエーブルまたはイネーブルにされる。必要に応じ
て、回路は、パルスをカウントし、所定の最大数のパル
スの結果としてパルス列発生器をディスエーブルにする
カウンタをさらに含む。 【００１２】さらにもう１つの態様において、本発明
は、メモリシステムである。このメモリシステムは、前
述のように、メモリセルのアレイ、書き込み線、ならび
にパルス列発生器および比較器を含む。 【００１３】本明細書で使用されるとき、「有する」と
いう用語は、「含む」などの広い意味で解釈されるべき
である。したがって、例えば、パルス列発生器は、前述
した出力とイネーブル入力以外の他の信号インタフェー
スを含むことができる。さらに、「接続された」という
用語およびその変形は、本明細書で使用されるとき、直
接的に接続されているか、あるいは中間要素を介して間
接的に接続されていることを意味する。 【００１４】既知の従来技術との比較において、本発明
の特定の実施形態は、以下の一部またはすべてを含むい
くつかの利点を達成することができる。即ち、（１）書
き込みプロセスが高速であり信頼性が高いこと、（２）
メモリセルと直列の要素が損傷を受ける可能性がほとん
どないこと、（３）書き込みプロセスがあまり電力を利
用しないこと、（４）必要なパルスの数を予め較正でき
ること、（５）書込みに必要なパルスの数が、メモリセ
ルの品質の基準であること、（６）関連する回路がすべ
てアレイの書込み側だけにあるため、アレイ出力からの
交差接続が不要であること。当業者は、図面と関連する
好適な実施形態の以下の詳細な説明を読むことによっ
て、本発明の様々な実施形態のこれらの及び他の利点と
利益を理解するであろう。 【００１５】 【発明の実施の形態】図３Ａは、本発明の実施形態によ
るメモリをプログラミングするための回路を含むＷＯＲ
Ｍメモリシステムを示す。ＷＯＲＭメモリシステム３０
０は、図２Ａに示したものと同じ基本的なＷＯＲＭメモ
リを含む。しかしながら、ＷＯＲＭメモリシステム３０
０は、メモリをプログラミングするための別の回路を含
む。このプログラミング回路は、書き込まれるべきメモ
リセルに、可変数の短くて振幅が大きいパルスを印加す
る。プログラミング回路は、書き込み動作が有効である
ことを監視するフィードバック回路を含み、その監視に
応じて、エネルギーと時間の無駄な消費を減少させる。 【００１６】メモリシステム３００内のメモリセル２１
０は、前述のメモリセルのいずれかや直列のヒューズと
アンチヒューズなど、現在存在しまたは将来開発される
任意のタイプとすることができる。 【００１７】プログラミング回路は、選択されたメモリ
セル２１０の書き込み線に（間接的に）接続されている
パルス列発生器３１０を含む。この場合、書き込み線
は、行導体２２０であるか、または行デコーダ２４０に
よって行導体２２０に（直接的または間接的に）接続可
能な線である。「行」と「列」の表示は、互いに関係す
る場合以外は任意である。したがって、一般に、書き込
み線は、列導体２３０か、または列デコーダ２５０によ
って列導体２３０に接続可能な線とすることができる。 【００１８】一実施形態において、パルス列発生器３１
０は、後で図３Ｂを参照してより詳しく説明するよう
に、所望の周波数、振幅およびオフセットの方形波を生
成するために周辺回路を備えた発振器からなる。 【００１９】パルス列発生器３１０の出力は、トランジ
スタ３２０のドレイン端子に接続されている。トランジ
スタ３２０のソース端子は、抵抗器Ｒ１と抵抗器Ｒ２に
直列に接続されている。抵抗器Ｒ２は、行デコーダ２４
０に接続されている。トランジスタ３２０のゲート端子
は、イネーブル入力である。ゲート端子の電圧がハイ
（high）のとき、トランジスタ３２０がドレインからソ
ースに導通し、パルス列発生器の出力が、メモリセル２
１０に達することが可能になる（行デコーダ２４０と列
デコーダ２５０が、メモリセル２１０を選択するように
構成されていると仮定する）。ゲート端子の電圧がロー
（low）のとき、トランジスタ３２０は、「ターンオ
フ」する（すなわち、ソースとドレインとの間が開路に
なる）。 【００２０】抵抗器Ｒ１とＲ２の間にはノード３２５が
あり、このノード３２５は、電圧比較器３３０の入力に
接続されている。電圧比較器３３０のもう１つの入力
は、基準電圧ＶＲＥＦに接続されている。電圧比較器３
３０の出力は、ノード３２５の電圧がＶＲＥＦよりも低
くなったときにハイからローに切り換わり、そうでない
場合には、電圧比較器３３０の出力はハイである。電圧
比較器３３０の出力は、ＳＲフリップフロップ３３５と
ＡＮＤゲート３４０を介してトランジスタ３２０のゲー
トに接続されている。また、パルス列発生器３１０の出
力は、電圧比較器３３０のイネーブル端子に接続されて
いる。このように、ノード３２５の電圧が、ＶＲＥＦを
超えるかまたはそれよりも低くなるとき（書き込むとき
にメモリセルがどのように変更されたかにより）、メモ
リセル２１０の書き込み線上のパルス列が中断される。 【００２１】セルの書き込みによってその抵抗が小さく
なる場合は、書き込み動作が完了したときにノード３２
５の電圧が降下し、セルの書込みによってその抵抗が大
きくなる場合は、書き込み動作が完了したときにノード
３２５の電圧が上昇する。どちらにしても、当業者は、
ＶＲＥＦならびに比較器３３０の極性を設定して、書き
込み前の状態と書き込み後の状態を容易に区別すること
ができる。電圧比較器３３０のスルーレートは、パルス
列発生器３１０から出力されたパルス列のうちの１つの
パルス内で反応できるだけの十分な速さであることが好
ましい。 【００２２】抵抗器Ｒ１およびＲ２は、分圧器としては
たらく。Ｒ１とＲ２は両方とも、書き込み信号があまり
減衰しないように小さい抵抗であることが好ましい。当
業者は、比較器３３０、メモリセル２１０およびメモリ
システム３００の他の回路と協働して適切に動作するよ
うにＲ１とＲ２を選択することができる。 【００２３】ＡＮＤゲート３４０への他方の入力は、カ
ウンタ３５０に接続されている。カウンタ３５０は、最
大パルス数を表す値が事前にロードされているダウンカ
ウンタであることが好ましい。パルス列発生器３１０が
パルスを生成するたびに、カウンタ３５０がデクリメン
トする。カウントがゼロになると、カウンタは、その出
力をアサートする。その結果、パルスが最大数になった
後で、書き込み線上のパルス列が中断される。当業者
は、他のカウンタ構成（例えば、アップカウンタ）が同
じ機能を果たすことを理解するであろう。 【００２４】代替の実施形態において、トランジスタ３
２０は、２つの入力と出力を有するＡＮＤゲートと置き
換えることができる。一方の入力は、パルス列発生器３
１０に接続され、他方の入力は、ＡＮＤゲート３４０
（あるいは、適宜、補完的役割をするもの）の出力に接
続される。この実施形態において、パルス列の振幅とオ
フセットは、標準的なロジック信号レベルであるように
制約される。 【００２５】図３Ａに示したプログラミング回路の最後
の構成要素は、必要に応じてカウンタ３５０を進めかつ
リセットするコントローラ３５５である。コントローラ
３５５は、パルス列発生器３１０をイネーブルにし、カ
ウンタ３５０をプリセットし、ＳＲフリップフロップ３
３５をセットすることによって、書き込みシーケンスを
開始する。コントローラ３５５は、パルス列発生器３１
０からの各パルス出力を検出し、そのたび毎に「ダウ
ン」（または「アップ」）信号をカウンタ３５０に送る
ことにより応答する。コントローラ３５５は、また、電
圧比較器３３０の出力を監視することによって書込みが
完了したことを検出し、それに応じてカウンタ３５０と
ＳＲフリップフロップ３３５をリセットし、並びにパル
ス列発生器３１０をディスエーブルにする。最後に、コ
ントローラ３５５は、パルス列をディスエーブルにする
必要があるときに、適宜、パルス列発生器３１０を制御
し、ＳＲフリップフロップをセットする。 【００２６】当業者は、図３Ａに示したフィードバック
回路が、意図された通りに機能することができる回路の
一例に過ぎないことを理解するであろう。他の多くのフ
ィードバック構成が、同じ目的を達成することができ、
すなわち、メモリセルの書き込み線または入力側が、書
込みを有効に実行したことを示すことを監視し、それに
応じて、書き込み信号を終了する。 【００２７】図３Ｂは、図３Ａのノード３２５における
書き込み電圧パルス列３７０のグラフである。書き込み
電圧パルス列３７０は、最初、高さＶ２の一連のパルス
である。列３７０内の各パルスは、好ましくはＴ１より
もかなり狭い幅Ｔ２と、従来の書込みパルス２７０の
（図２）幅とを有する。パルス列内のパルスの数は、最
大値まで変更可能であることが好ましい。セルに書き込
む必要のあるおよその数のパルスだけが、セルに印加さ
れる。このように、パルス列３７０は、ほとんどの場
合、従来の書き込みパルス２７０よりも短い（通常はか
なり短い）。したがって、セルのばらつきによって異な
る数のパルスを種々のメモリセルに印加することができ
る。このように、図３Ｂのプログラミング回路は、各セ
ルに対して自動調整する。 【００２８】パルス列３７０は、大きさＶｏｆｆだけオ
フセットされることが好ましい。いくつかの実施形態に
おいて、ＶＲＥＦは、書き込みの完了を監視することが
できるように０〜Ｖｏｆｆの電圧値に選択される。この
実施形態によれば、書き込みが完了したとき、ノード３
２５におけるパルスが、ＶＲＥＦより低くなる。電圧比
較器３３０は、イネーブル入力がパルス列発生器３１０
の出力に接続されているため、パルスの間だけイネーブ
ルにされる。 【００２９】Ｖ２、Ｔ２およびＶｏｆｆの値は、メモリ
セル２１０の物理的性質に依存する。パルスは、妥当な
数のパルスで書き込みを有効にすることができるが、他
の回路（例えば、行デコーダ２４０または列デコーダ２
５０）が損傷を受けるほどエネルギーが大きくないよう
な十分なエネルギーを有するべきである。特定のメモリ
セル２１０が与えられた場合、当業者は、Ｖ２、Ｔ２お
よびＶｏｆｆに適切な値を選択することができる。 【００３０】パルス列３７０は、完全な四角の縁を有す
るように図３Ｂに示したが、これは、理想的な形であ
る。パルス列３７０は、一般に、レベル間で指数関数的
な上昇と降下を有する。実際には、十分な一般性におい
て、パルス列３７０内のパルスの形状は任意である。パ
ルスは、単に特別のエネルギーを表す。 【００３１】図４は、本発明の実施形態による方法４０
０のフローチャートである。方法４００は、書き込まれ
るべき１つまたは複数のセル（例えば、行全体）を選択
する（４１０）。方法４００は、選択されたセルにパル
ス列を生じさせる（４２０）。生じさせるステップ４２
０によって、パルス列３７０または類似のパルス列がオ
ンになる。次に、方法４００は、書き込みが成功したか
否かを監視する（４３０）。監視するステップ４３０
は、セル出力を検出するのではなくセルの入力側を監視
することによって実行されることが好ましい。書き込み
が成功したとき、方法４００は、必要に応じて、セルに
印加されるパルスの数をログ記録する（４４０）。この
数は、一般にセルおよびメモリシステムの品質の基準で
ある。ログ記録したデータは、デバイス選別または統計
的解析のために後で使用され得る。監視するステップ４
３０に従って書き込みが成功しなかった場合、方法４０
０は、それまで印加したパルスの数が、所定の最大数を
超えたかどうかを確認する（４５０）。超えていない場
合、方法４００は、監視ステップ４３０に戻って繰り返
す。このループは、パルス列３７０の１つのパルスに１
回繰り返されることが好ましい。パルスの最大数に達す
ると、方法４００は、検査するステップ４５０を終了
し、必要に応じて、セルの書き込み失敗をログ記録する
（４６０）。 【００３２】次に、図３Ａの特定のハードウェアの実施
形態で実施されているような、ステップ４２０、４３０
および４５０について詳細に説明する。この場合、生じ
させるステップ４２０は、３つの個別のサブステップを
含む。第１に、コントローラ３５５は、カウンタ３５０
を最大数にセットする。これにより、カウンタ出力がハ
イになる。第２に、コントローラ３５５は、Ｓ入力を介
して、ＳＲフリップフロップ３３５のＱ出力をハイにセ
ットする。第３に、コントローラ３５５は、パルスを出
力するようにパルス列発生器３１０をイネーブルにす
る。この時、電圧比較器３３０は、各パルスの持続時間
内でイネーブルにされ、各パルスの持続時間中ＶＲＥＦ
がノード３２５の電圧よりも低いため、電圧比較器３３
０の出力は、最初、ハイである。したがって、監視する
ステップ４３０は、ノード３２５の電圧がＶＲＥＦより
低くなるまで「ＮＯ」と応答し続け、電圧がＶＲＥＦよ
り低くなった時点で、電圧比較器３３０の出力が、ハイ
からローになり、それにより、ＳＲフリップフロップ３
３５のＱ出力がローになり、トランジスタ３２０がター
ンオフされる。また、電圧比較器３３０のハイ出力は、
書き込みが完了したという信号をコントローラ３５５に
送る。検査するステップ４５０で、パルスの最大数に達
した場合は、カウンタ出力がローになり、それによりト
ランジスタ３２０がターンオフされる。これに応じて、
コントローラ３５５は、ＳＲフリップフロップ３３５を
リセットし、その結果そのＱ出力がローになり、パルス
列発生器３１０がディスエーブルにされる。 【００３３】本明細書において説明し図示したものは、
本発明の好適な実施形態であり、またその変形のいくつ
かを含む。本明細書で使用される用語、説明および図
は、例示のためにのみ示され、限定を意味しない。当業
者は、本発明の思想および範囲内で多くの変形が可能で
あり、本発明が、別段の指示がない限り、すべての用語
がその最も広い適切な意義で意味する特許請求の範囲お
よびそれらの等価物によって定義されるように意図され
ていることを理解するであろう。 【００３４】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．メモリセル（210）に書き込むための方法（400）で
あって、前記メモリセル（210）に接続された書き込み
線にパルス列（370）を生じさせるステップ（420）であ
って、前記パルス列（370）内のパルスの数が予め決定
されていない、ステップと、前記メモリセル（210）の
入力側の値と基準値を比較するステップ（430）であっ
て、前記メモリセル（210）の入力側が、書き込み動作
が完了したという指示を提供する、ステップと、及び前
記比較するステップに応じて、前記書き込み線上の前記
パルス列を中断するステップとからなる、方法（40
0）。 ２．前記中断するステップが、前記書き込み線上の値が
前記基準値を超えた場合に、前記書き込み線上の前記パ
ルス列を中断するステップをさらに含む、上記１に記載
の方法（400）。 ３．前記書き込み線上の前記パルス列内の前記パルスの
数をカウントするステップ（440、450）をさらに含む、
上記１に記載の方法（400）。 ４．前記パルスの数が、所定の最大値を超えた場合に、
前記書き込み線上の前記パルス列を中断するステップを
さらに含む、上記１に記載の方法（400）。 ５．メモリセル（210）に書き込むための回路（300）で
あって、出力とイネーブル入力とを有し、前記出力が、
前記メモリセル（210）に接続された書き込み線に接続
され、前記出力が、イネーブルにされたときにパルス列
となる、パルス列発生器（310）と、及び２つの入力と
１つの出力とを有し、前記入力の一方が前記書き込み線
に接続され、前記入力の他方が基準に接続され、前記出
力が、前記パルス列発生器（310）のイネーブル入力に
接続された比較器（330）とを含み、それにより、前記
パルス列発生器（310）が、前記比較器（330）の出力に
よってディスエーブルまたはイネーブルにされる、回路
（300）。 ６．カウント値を記憶するカウンタ（350）をさらに含
み、前記カウンタ（350）が、前記パルス列発生器（31
0）のイネーブル入力に接続された出力を有し、前記カ
ウンタ（350）が、パルスをカウントし、パルスの数が
所定の最大数になった結果として前記パルス列発生器
（310）をディスエーブルにする、上記５に記載の回路
（300）。 ７．２つの入力と１つの出力とを有し、前記入力の一方
が前記比較器（330）の出力に接続され、前記入力の他
方が前記カウンタ（350）の出力に接続されたロジック
ゲート（340）をさらに含み、前記ロジックゲート（34
0）の出力が、前記パルス列発生器（310）のイネーブル
入力に接続されている、上記６に記載の回路（300）。 ８．前記カウンタに接続されたコントローラ（355）を
さらに含む、上記６に記載の回路（300）。 ９．前記パルス列発生器（310）の出力と前記書き込み
線との間に接続された分圧器をさらに含み、前記分圧器
の中間ノードが、前記比較器（330）の入力に接続され
ている、上記５に記載の回路（300）。 １０．前記パルス列発生器（310）の出力と前記書き込
み線との間に接続されたトランジスタ（320）をさらに
含み、前記比較器（330）の出力が、前記トランジスタ
（320）の端子に接続され、そのため前記トランジスタ
（320）が、前記比較器（330）の出力によって導通状態
または非導通状態になる、上記５に記載の回路（30
0）。 【００３５】 【発明の効果】上記のように、本発明は、既知の従来技
術との比較において、以下の一部またはすべてを含むい
くつかの利点を達成することができる。即ち、（１）書
き込みプロセスが高速であり信頼性が高いこと、（２）
メモリセルと直列の要素が損傷を受ける可能性がほとん
どないこと、（３）書き込みプロセスがあまり電力を利
用しないこと、（４）必要なパルスの数を予め較正でき
ること、（５）書込みに必要なパルスの数が、メモリセ
ルの品質の基準であること、（６）関連する回路がすべ
てアレイの書込み側だけにあるため、アレイ出力からの
交差接続が不要であること。
リに関し、より詳細には、追記型（ＷＯＲＭ）メモリデ
バイスに書き込むための方法および回路に関する。 【０００２】 【従来の技術】メモリの分野では、密度を高めてコスト
を下げることが常に要求されている。これは、特に、不
揮発性メモリ、すなわち電力を供給しないときにデータ
が失われないメモリに当てはまる。不揮発性メモリは、
追記型（「ＷＯＲＭ」）すなわち再プログラム可能な場
合がある。名前が示唆するように、ＷＯＲＭメモリは、
いったん書き込まれると（プログラムされると）、その
後、すべての実際的な目的に永久的である。ほとんどの
ＷＯＲＭメモリは、製造中にプログラミングを行う必要
がなく、現場でプログラム可能である。現場でプログラ
ム可能なＷＯＲＭメモリの例には、バイポーラＰＲＯＭ
（プログラマブル読み出し専用メモリ）、ＣＭＯＳ（相
補型金属酸化膜半導体）ＰＲＯＭ、ＥＰＲＯＭ（消去可
能なＰＲＯＭ）およびトンネル接合ベースのＲＯＭがあ
る。 【０００３】ＷＯＲＭメモリは、選択されたセルに比較
的大きい電圧を印加して選択されたセルの物理的特性を
変化させることによってプログラムされる。代替の機構
は、メモリのタイプに依存する。例えば、バイポーラま
たはＣＭＯＳ ＰＲＯＭの単位メモリセルは、一般に、
ヒューズおよび／またはアンチヒューズ（anti-fuse）
と直列の１つのトランジスタからなり、ＰＲＯＭは選択
されたセルのヒューズまたはアンチヒューズの両端に大
きな電圧を印加することによってプログラムされる。電
圧を印加すると、ヒューズは開放され、またはアンチヒ
ューズは短絡する（または、両方が存在する場合は両
方）。その結果、セルの両端の抵抗が変化し、この変化
は、読み取り操作で、セルにわずかな読み取り電圧を印
加し、セルに流れる電流を検出することにより、変化し
ていない状態と対比して検出されることができる。もう
１つの例として、ＥＰＲＯＭの単位メモリセルは、一般
に、トランジスタと浮遊ゲートからなり、ＥＰＲＯＭ
は、大きな電圧を印加して、シリコン基板から選択され
たセルの浮遊ゲートに電荷を移すことによってプログラ
ムされる。この場合、電荷の移動に関するメカニズム
は、ファウラー・ノルトハイム（Fowler-Nordheim）の
電子トンネル効果である。 【０００４】メモリセルのもう１つの例は、図１に示し
たアンチヒューズトンネル接合１００である。アンチヒ
ューズトンネル接合１００は、下部電極１２０、絶縁体
障壁層１４０および上部電極１６０を含む。下部電極１
２０と上部電極１６０は、Ｃｕ、Ａｌなどの導体金属、
あるいはＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏなどの磁性
材料とすることができる。絶縁体障壁層１４０は、一般
に、０．５ｎｍ（５オングストローム）〜１０ｎｍ（１
００オングストローム）のきわめて薄い厚さである。一
般に、絶縁体障壁層１４０は、ＴａＯｘ、ＡｌＯｘ、Ｓ
ｉＯｘ、ＳｉＮ ｘ、ＡｌＮｘなどからなる。接合の両端
にバイアス電圧が印加されると、絶縁体障壁が薄いた
め、量子力学的トンネル効果が生じ、電流が、一方の電
極から障壁層１４０を横切って他方の電極に流れる。ト
ンネル接合の抵抗は、障壁層の厚さに指数関数的に左右
される。したがって、製作する際に厚さを制御すること
によって、トンネル接合を、特定の用途に適した所望の
抵抗値に作成することができる。 【０００５】一般的なＷＯＲＭメモリをプログラミング
するための回路は、図２Ａに示したＷＯＲＭメモリシス
テム２００の一部である。ＷＯＲＭメモリシステム２０
０は、メモリセル２１０のアレイを含む。メモリセル２
１０は、行と列の長方形の配列で配置されることが好ま
しい。各メモリセル２１０は、行導体２２０と列導体２
３０の交点にある。行デコーダ２４０が、行導体２２０
に接続され、列デコーダ２５０が、列導体２３０に接続
される。アドレス線（図示せず）が、行デコーダ２４０
および／または列デコーダ２５０を制御して、所望の
行、列または個々のセル２１０を選択する。図２Ａに示
したように、書き込みのために１つの特定のセル２１０
が選択された。書き込みプロセスの一部として、セル２
１０の両端に書き込み電圧ＶＷＲが印加される。 【０００６】図２Ｂに、書き込み電圧ＶＷＲのグラフ２
６０を示す。書き込み電圧ＶＷＲは、高さＶ１、一定幅
Ｔ１のパルス２７０である。書き込まれるべきすべての
セル２１０ごとに、セル２１０が、行デコーダ２４０と
列デコーダ２５０によって選択され、次に、選択された
セルに、同じパルス２７０が印加される。 【０００７】 【発明が解決しようとする課題】ＷＯＲＭメモリの欠点
は、一般に、メモリをプログラムするためにＶ１を高い
値にしなければならないことである。ＥＰＲＯＭの場
合、ファウラー・ノルトハイム電子トンネル効果を生じ
させるには高い電圧が必要である。プログラム可能な素
子のようにポリシリコンヒューズを備えたＰＲＯＭの場
合は、ポリシリコンヒューズを溶断するのに十分なエネ
ルギーを供給するために大きい電圧を必要とする。メモ
リセルとして１つの順方向ダイオードと１つの逆方向ダ
イオードを備えたバイポーラＰＲＯＭの場合、ダイオー
ドを破壊するためにダイオードの逆電圧を超える大きい
電圧を必要とする。プログラム可能な素子としてトンネ
ル接合アンチヒューズを備えたＷＯＲＭの場合、トンネ
ル接合の破壊電圧（breakdownvoltage）は、１．５Ｖ
（ボルト）程度と低い。この破壊電圧は、トンネル接合
の障壁層の厚さによって制御され得る。障壁が厚いほど
破壊電圧が高くなり、障壁が薄いほど破壊電圧が低くな
るが、そのようなタイプのアンチヒューズ接合は、破壊
電圧に大きなばらつきがある。 【０００８】いくつかのＷＯＲＭメモリのプログラミン
グは、必要な書き込み電圧レベルに、セルごとに大きな
ばらつきがある。このばらつきは、製造工程におけるセ
ルごとの物理的なばらつきによって生じる可能性があ
る。プログラムするのに少ないエネルギーしか必要とし
ないセルもあり、多くのエネルギーを必要とするセルも
ある。換言すると、パルス２７０は、あるセルには長す
ぎ、他のセルには短すぎる場合がある。歩留り率を高め
るために、パルス持続時間Ｔ１は、一般に、大部分のセ
ルに必要なものよりもはるかに長い。 【０００９】当該技術分野において、書き込み動作の有
効性を確認し、書き込み動作の試みが失敗したときに標
準的な書き込み動作を繰り返すことが知られている。一
般に、書き込み動作の有効性は、メモリセル２１０の出
力に接続されたセンスアンプ（図示せず）からの出力電
圧を検出することによってテストされる。そのような手
法の例は、米国特許第５，６８４，７４１号に開示され
ている。 【００１０】 【課題を解決するための手段】一態様において、本発明
は、メモリセルに書き込むための方法である。この方法
は、メモリセルに接続された書き込み線にパルス列を印
加する。パルス列内のパルスの数は、予め決定されてい
ない。この方法は、セルの入力側の値を基準値と比較
し、メモリセルの入力側は、書き込み動作が完了したと
いう指示を提供する。この方法は、比較ステップに応じ
て、好適には書き込み線上の値が基準値を超えた場合
に、書き込み線のパルス列を中断する。パルスは、幅が
短く、振幅が大きいことが好ましい。この方法は、必要
に応じて、パルス列内のパルスの数をカウントし、パル
スの数が所定の最大値を超えた場合に、書き込み線上の
パルス列を中断しおよび／またはセルを使用不可能と宣
言することができる。 【００１１】別の態様において、本発明は、メモリセル
に書き込むための回路である。この回路は、パルス列発
生器と比較器とを含む。パルス列発生器は、出力とイネ
ーブル入力を有する。出力は、メモリセルに接続された
書き込み線に接続されている。出力は、イネーブルにさ
れたとき、パルス列を伝える。比較器は、２つの入力と
１つの出力を有する。一方の入力が、書き込み線に接続
される。他方の入力は、基準に接続される。比較器出力
が、パルス列発生器のイネーブル入力に接続されてお
り、それによりパルス列発生器は、比較器出力によって
ディスエーブルまたはイネーブルにされる。必要に応じ
て、回路は、パルスをカウントし、所定の最大数のパル
スの結果としてパルス列発生器をディスエーブルにする
カウンタをさらに含む。 【００１２】さらにもう１つの態様において、本発明
は、メモリシステムである。このメモリシステムは、前
述のように、メモリセルのアレイ、書き込み線、ならび
にパルス列発生器および比較器を含む。 【００１３】本明細書で使用されるとき、「有する」と
いう用語は、「含む」などの広い意味で解釈されるべき
である。したがって、例えば、パルス列発生器は、前述
した出力とイネーブル入力以外の他の信号インタフェー
スを含むことができる。さらに、「接続された」という
用語およびその変形は、本明細書で使用されるとき、直
接的に接続されているか、あるいは中間要素を介して間
接的に接続されていることを意味する。 【００１４】既知の従来技術との比較において、本発明
の特定の実施形態は、以下の一部またはすべてを含むい
くつかの利点を達成することができる。即ち、（１）書
き込みプロセスが高速であり信頼性が高いこと、（２）
メモリセルと直列の要素が損傷を受ける可能性がほとん
どないこと、（３）書き込みプロセスがあまり電力を利
用しないこと、（４）必要なパルスの数を予め較正でき
ること、（５）書込みに必要なパルスの数が、メモリセ
ルの品質の基準であること、（６）関連する回路がすべ
てアレイの書込み側だけにあるため、アレイ出力からの
交差接続が不要であること。当業者は、図面と関連する
好適な実施形態の以下の詳細な説明を読むことによっ
て、本発明の様々な実施形態のこれらの及び他の利点と
利益を理解するであろう。 【００１５】 【発明の実施の形態】図３Ａは、本発明の実施形態によ
るメモリをプログラミングするための回路を含むＷＯＲ
Ｍメモリシステムを示す。ＷＯＲＭメモリシステム３０
０は、図２Ａに示したものと同じ基本的なＷＯＲＭメモ
リを含む。しかしながら、ＷＯＲＭメモリシステム３０
０は、メモリをプログラミングするための別の回路を含
む。このプログラミング回路は、書き込まれるべきメモ
リセルに、可変数の短くて振幅が大きいパルスを印加す
る。プログラミング回路は、書き込み動作が有効である
ことを監視するフィードバック回路を含み、その監視に
応じて、エネルギーと時間の無駄な消費を減少させる。 【００１６】メモリシステム３００内のメモリセル２１
０は、前述のメモリセルのいずれかや直列のヒューズと
アンチヒューズなど、現在存在しまたは将来開発される
任意のタイプとすることができる。 【００１７】プログラミング回路は、選択されたメモリ
セル２１０の書き込み線に（間接的に）接続されている
パルス列発生器３１０を含む。この場合、書き込み線
は、行導体２２０であるか、または行デコーダ２４０に
よって行導体２２０に（直接的または間接的に）接続可
能な線である。「行」と「列」の表示は、互いに関係す
る場合以外は任意である。したがって、一般に、書き込
み線は、列導体２３０か、または列デコーダ２５０によ
って列導体２３０に接続可能な線とすることができる。 【００１８】一実施形態において、パルス列発生器３１
０は、後で図３Ｂを参照してより詳しく説明するよう
に、所望の周波数、振幅およびオフセットの方形波を生
成するために周辺回路を備えた発振器からなる。 【００１９】パルス列発生器３１０の出力は、トランジ
スタ３２０のドレイン端子に接続されている。トランジ
スタ３２０のソース端子は、抵抗器Ｒ１と抵抗器Ｒ２に
直列に接続されている。抵抗器Ｒ２は、行デコーダ２４
０に接続されている。トランジスタ３２０のゲート端子
は、イネーブル入力である。ゲート端子の電圧がハイ
（high）のとき、トランジスタ３２０がドレインからソ
ースに導通し、パルス列発生器の出力が、メモリセル２
１０に達することが可能になる（行デコーダ２４０と列
デコーダ２５０が、メモリセル２１０を選択するように
構成されていると仮定する）。ゲート端子の電圧がロー
（low）のとき、トランジスタ３２０は、「ターンオ
フ」する（すなわち、ソースとドレインとの間が開路に
なる）。 【００２０】抵抗器Ｒ１とＲ２の間にはノード３２５が
あり、このノード３２５は、電圧比較器３３０の入力に
接続されている。電圧比較器３３０のもう１つの入力
は、基準電圧ＶＲＥＦに接続されている。電圧比較器３
３０の出力は、ノード３２５の電圧がＶＲＥＦよりも低
くなったときにハイからローに切り換わり、そうでない
場合には、電圧比較器３３０の出力はハイである。電圧
比較器３３０の出力は、ＳＲフリップフロップ３３５と
ＡＮＤゲート３４０を介してトランジスタ３２０のゲー
トに接続されている。また、パルス列発生器３１０の出
力は、電圧比較器３３０のイネーブル端子に接続されて
いる。このように、ノード３２５の電圧が、ＶＲＥＦを
超えるかまたはそれよりも低くなるとき（書き込むとき
にメモリセルがどのように変更されたかにより）、メモ
リセル２１０の書き込み線上のパルス列が中断される。 【００２１】セルの書き込みによってその抵抗が小さく
なる場合は、書き込み動作が完了したときにノード３２
５の電圧が降下し、セルの書込みによってその抵抗が大
きくなる場合は、書き込み動作が完了したときにノード
３２５の電圧が上昇する。どちらにしても、当業者は、
ＶＲＥＦならびに比較器３３０の極性を設定して、書き
込み前の状態と書き込み後の状態を容易に区別すること
ができる。電圧比較器３３０のスルーレートは、パルス
列発生器３１０から出力されたパルス列のうちの１つの
パルス内で反応できるだけの十分な速さであることが好
ましい。 【００２２】抵抗器Ｒ１およびＲ２は、分圧器としては
たらく。Ｒ１とＲ２は両方とも、書き込み信号があまり
減衰しないように小さい抵抗であることが好ましい。当
業者は、比較器３３０、メモリセル２１０およびメモリ
システム３００の他の回路と協働して適切に動作するよ
うにＲ１とＲ２を選択することができる。 【００２３】ＡＮＤゲート３４０への他方の入力は、カ
ウンタ３５０に接続されている。カウンタ３５０は、最
大パルス数を表す値が事前にロードされているダウンカ
ウンタであることが好ましい。パルス列発生器３１０が
パルスを生成するたびに、カウンタ３５０がデクリメン
トする。カウントがゼロになると、カウンタは、その出
力をアサートする。その結果、パルスが最大数になった
後で、書き込み線上のパルス列が中断される。当業者
は、他のカウンタ構成（例えば、アップカウンタ）が同
じ機能を果たすことを理解するであろう。 【００２４】代替の実施形態において、トランジスタ３
２０は、２つの入力と出力を有するＡＮＤゲートと置き
換えることができる。一方の入力は、パルス列発生器３
１０に接続され、他方の入力は、ＡＮＤゲート３４０
（あるいは、適宜、補完的役割をするもの）の出力に接
続される。この実施形態において、パルス列の振幅とオ
フセットは、標準的なロジック信号レベルであるように
制約される。 【００２５】図３Ａに示したプログラミング回路の最後
の構成要素は、必要に応じてカウンタ３５０を進めかつ
リセットするコントローラ３５５である。コントローラ
３５５は、パルス列発生器３１０をイネーブルにし、カ
ウンタ３５０をプリセットし、ＳＲフリップフロップ３
３５をセットすることによって、書き込みシーケンスを
開始する。コントローラ３５５は、パルス列発生器３１
０からの各パルス出力を検出し、そのたび毎に「ダウ
ン」（または「アップ」）信号をカウンタ３５０に送る
ことにより応答する。コントローラ３５５は、また、電
圧比較器３３０の出力を監視することによって書込みが
完了したことを検出し、それに応じてカウンタ３５０と
ＳＲフリップフロップ３３５をリセットし、並びにパル
ス列発生器３１０をディスエーブルにする。最後に、コ
ントローラ３５５は、パルス列をディスエーブルにする
必要があるときに、適宜、パルス列発生器３１０を制御
し、ＳＲフリップフロップをセットする。 【００２６】当業者は、図３Ａに示したフィードバック
回路が、意図された通りに機能することができる回路の
一例に過ぎないことを理解するであろう。他の多くのフ
ィードバック構成が、同じ目的を達成することができ、
すなわち、メモリセルの書き込み線または入力側が、書
込みを有効に実行したことを示すことを監視し、それに
応じて、書き込み信号を終了する。 【００２７】図３Ｂは、図３Ａのノード３２５における
書き込み電圧パルス列３７０のグラフである。書き込み
電圧パルス列３７０は、最初、高さＶ２の一連のパルス
である。列３７０内の各パルスは、好ましくはＴ１より
もかなり狭い幅Ｔ２と、従来の書込みパルス２７０の
（図２）幅とを有する。パルス列内のパルスの数は、最
大値まで変更可能であることが好ましい。セルに書き込
む必要のあるおよその数のパルスだけが、セルに印加さ
れる。このように、パルス列３７０は、ほとんどの場
合、従来の書き込みパルス２７０よりも短い（通常はか
なり短い）。したがって、セルのばらつきによって異な
る数のパルスを種々のメモリセルに印加することができ
る。このように、図３Ｂのプログラミング回路は、各セ
ルに対して自動調整する。 【００２８】パルス列３７０は、大きさＶｏｆｆだけオ
フセットされることが好ましい。いくつかの実施形態に
おいて、ＶＲＥＦは、書き込みの完了を監視することが
できるように０〜Ｖｏｆｆの電圧値に選択される。この
実施形態によれば、書き込みが完了したとき、ノード３
２５におけるパルスが、ＶＲＥＦより低くなる。電圧比
較器３３０は、イネーブル入力がパルス列発生器３１０
の出力に接続されているため、パルスの間だけイネーブ
ルにされる。 【００２９】Ｖ２、Ｔ２およびＶｏｆｆの値は、メモリ
セル２１０の物理的性質に依存する。パルスは、妥当な
数のパルスで書き込みを有効にすることができるが、他
の回路（例えば、行デコーダ２４０または列デコーダ２
５０）が損傷を受けるほどエネルギーが大きくないよう
な十分なエネルギーを有するべきである。特定のメモリ
セル２１０が与えられた場合、当業者は、Ｖ２、Ｔ２お
よびＶｏｆｆに適切な値を選択することができる。 【００３０】パルス列３７０は、完全な四角の縁を有す
るように図３Ｂに示したが、これは、理想的な形であ
る。パルス列３７０は、一般に、レベル間で指数関数的
な上昇と降下を有する。実際には、十分な一般性におい
て、パルス列３７０内のパルスの形状は任意である。パ
ルスは、単に特別のエネルギーを表す。 【００３１】図４は、本発明の実施形態による方法４０
０のフローチャートである。方法４００は、書き込まれ
るべき１つまたは複数のセル（例えば、行全体）を選択
する（４１０）。方法４００は、選択されたセルにパル
ス列を生じさせる（４２０）。生じさせるステップ４２
０によって、パルス列３７０または類似のパルス列がオ
ンになる。次に、方法４００は、書き込みが成功したか
否かを監視する（４３０）。監視するステップ４３０
は、セル出力を検出するのではなくセルの入力側を監視
することによって実行されることが好ましい。書き込み
が成功したとき、方法４００は、必要に応じて、セルに
印加されるパルスの数をログ記録する（４４０）。この
数は、一般にセルおよびメモリシステムの品質の基準で
ある。ログ記録したデータは、デバイス選別または統計
的解析のために後で使用され得る。監視するステップ４
３０に従って書き込みが成功しなかった場合、方法４０
０は、それまで印加したパルスの数が、所定の最大数を
超えたかどうかを確認する（４５０）。超えていない場
合、方法４００は、監視ステップ４３０に戻って繰り返
す。このループは、パルス列３７０の１つのパルスに１
回繰り返されることが好ましい。パルスの最大数に達す
ると、方法４００は、検査するステップ４５０を終了
し、必要に応じて、セルの書き込み失敗をログ記録する
（４６０）。 【００３２】次に、図３Ａの特定のハードウェアの実施
形態で実施されているような、ステップ４２０、４３０
および４５０について詳細に説明する。この場合、生じ
させるステップ４２０は、３つの個別のサブステップを
含む。第１に、コントローラ３５５は、カウンタ３５０
を最大数にセットする。これにより、カウンタ出力がハ
イになる。第２に、コントローラ３５５は、Ｓ入力を介
して、ＳＲフリップフロップ３３５のＱ出力をハイにセ
ットする。第３に、コントローラ３５５は、パルスを出
力するようにパルス列発生器３１０をイネーブルにす
る。この時、電圧比較器３３０は、各パルスの持続時間
内でイネーブルにされ、各パルスの持続時間中ＶＲＥＦ
がノード３２５の電圧よりも低いため、電圧比較器３３
０の出力は、最初、ハイである。したがって、監視する
ステップ４３０は、ノード３２５の電圧がＶＲＥＦより
低くなるまで「ＮＯ」と応答し続け、電圧がＶＲＥＦよ
り低くなった時点で、電圧比較器３３０の出力が、ハイ
からローになり、それにより、ＳＲフリップフロップ３
３５のＱ出力がローになり、トランジスタ３２０がター
ンオフされる。また、電圧比較器３３０のハイ出力は、
書き込みが完了したという信号をコントローラ３５５に
送る。検査するステップ４５０で、パルスの最大数に達
した場合は、カウンタ出力がローになり、それによりト
ランジスタ３２０がターンオフされる。これに応じて、
コントローラ３５５は、ＳＲフリップフロップ３３５を
リセットし、その結果そのＱ出力がローになり、パルス
列発生器３１０がディスエーブルにされる。 【００３３】本明細書において説明し図示したものは、
本発明の好適な実施形態であり、またその変形のいくつ
かを含む。本明細書で使用される用語、説明および図
は、例示のためにのみ示され、限定を意味しない。当業
者は、本発明の思想および範囲内で多くの変形が可能で
あり、本発明が、別段の指示がない限り、すべての用語
がその最も広い適切な意義で意味する特許請求の範囲お
よびそれらの等価物によって定義されるように意図され
ていることを理解するであろう。 【００３４】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．メモリセル（210）に書き込むための方法（400）で
あって、前記メモリセル（210）に接続された書き込み
線にパルス列（370）を生じさせるステップ（420）であ
って、前記パルス列（370）内のパルスの数が予め決定
されていない、ステップと、前記メモリセル（210）の
入力側の値と基準値を比較するステップ（430）であっ
て、前記メモリセル（210）の入力側が、書き込み動作
が完了したという指示を提供する、ステップと、及び前
記比較するステップに応じて、前記書き込み線上の前記
パルス列を中断するステップとからなる、方法（40
0）。 ２．前記中断するステップが、前記書き込み線上の値が
前記基準値を超えた場合に、前記書き込み線上の前記パ
ルス列を中断するステップをさらに含む、上記１に記載
の方法（400）。 ３．前記書き込み線上の前記パルス列内の前記パルスの
数をカウントするステップ（440、450）をさらに含む、
上記１に記載の方法（400）。 ４．前記パルスの数が、所定の最大値を超えた場合に、
前記書き込み線上の前記パルス列を中断するステップを
さらに含む、上記１に記載の方法（400）。 ５．メモリセル（210）に書き込むための回路（300）で
あって、出力とイネーブル入力とを有し、前記出力が、
前記メモリセル（210）に接続された書き込み線に接続
され、前記出力が、イネーブルにされたときにパルス列
となる、パルス列発生器（310）と、及び２つの入力と
１つの出力とを有し、前記入力の一方が前記書き込み線
に接続され、前記入力の他方が基準に接続され、前記出
力が、前記パルス列発生器（310）のイネーブル入力に
接続された比較器（330）とを含み、それにより、前記
パルス列発生器（310）が、前記比較器（330）の出力に
よってディスエーブルまたはイネーブルにされる、回路
（300）。 ６．カウント値を記憶するカウンタ（350）をさらに含
み、前記カウンタ（350）が、前記パルス列発生器（31
0）のイネーブル入力に接続された出力を有し、前記カ
ウンタ（350）が、パルスをカウントし、パルスの数が
所定の最大数になった結果として前記パルス列発生器
（310）をディスエーブルにする、上記５に記載の回路
（300）。 ７．２つの入力と１つの出力とを有し、前記入力の一方
が前記比較器（330）の出力に接続され、前記入力の他
方が前記カウンタ（350）の出力に接続されたロジック
ゲート（340）をさらに含み、前記ロジックゲート（34
0）の出力が、前記パルス列発生器（310）のイネーブル
入力に接続されている、上記６に記載の回路（300）。 ８．前記カウンタに接続されたコントローラ（355）を
さらに含む、上記６に記載の回路（300）。 ９．前記パルス列発生器（310）の出力と前記書き込み
線との間に接続された分圧器をさらに含み、前記分圧器
の中間ノードが、前記比較器（330）の入力に接続され
ている、上記５に記載の回路（300）。 １０．前記パルス列発生器（310）の出力と前記書き込
み線との間に接続されたトランジスタ（320）をさらに
含み、前記比較器（330）の出力が、前記トランジスタ
（320）の端子に接続され、そのため前記トランジスタ
（320）が、前記比較器（330）の出力によって導通状態
または非導通状態になる、上記５に記載の回路（30
0）。 【００３５】 【発明の効果】上記のように、本発明は、既知の従来技
術との比較において、以下の一部またはすべてを含むい
くつかの利点を達成することができる。即ち、（１）書
き込みプロセスが高速であり信頼性が高いこと、（２）
メモリセルと直列の要素が損傷を受ける可能性がほとん
どないこと、（３）書き込みプロセスがあまり電力を利
用しないこと、（４）必要なパルスの数を予め較正でき
ること、（５）書込みに必要なパルスの数が、メモリセ
ルの品質の基準であること、（６）関連する回路がすべ
てアレイの書込み側だけにあるため、アレイ出力からの
交差接続が不要であること。
【図面の簡単な説明】
【図１】トンネル接合アンチヒューズメモリセルを示す
図である。 【図２Ａ】一般的なＷＯＲＭメモリをプログラミングす
るための従来技術の回路を示す図である。 【図２Ｂ】図２Ａの回路に使用するための書き込み電圧
パルスのグラフである。 【図３Ａ】本発明の実施形態によるＷＯＲＭメモリをプ
ログラミングするための回路を示す図である。 【図３Ｂ】図３Ａの回路に使用するための書き込み電圧
パルス列のグラフである。 【図４】本発明の実施形態による方法のフローチャート
である。 【符号の説明】 210 メモリセル 300 ＷＯＲＭメモリシステム 310 パルス列発生器 320 トランジスタ 330 比較器 340 ＡＮＤゲート 350 カウンタ 355 コントローラ 370 パルス列
図である。 【図２Ａ】一般的なＷＯＲＭメモリをプログラミングす
るための従来技術の回路を示す図である。 【図２Ｂ】図２Ａの回路に使用するための書き込み電圧
パルスのグラフである。 【図３Ａ】本発明の実施形態によるＷＯＲＭメモリをプ
ログラミングするための回路を示す図である。 【図３Ｂ】図３Ａの回路に使用するための書き込み電圧
パルス列のグラフである。 【図４】本発明の実施形態による方法のフローチャート
である。 【符号の説明】 210 メモリセル 300 ＷＯＲＭメモリシステム 310 パルス列発生器 320 トランジスタ 330 比較器 340 ＡＮＤゲート 350 カウンタ 355 コントローラ 370 パルス列
フロントページの続き
(72)発明者 マニシュ・シャーマ
アメリカ合衆国カリフォルニア州94087,
アパートメント16，サニーベイル，ロック
スナート・ウェイ・160
Ｆターム(参考） 5B003 AA04 AA05 AA06 AB05 AC06
AD03
5F083 CR12 CR13 CR14 CR15 LA10
ZA20
Claims (1)
- 【特許請求の範囲】 【請求項１】メモリセル（210）に書き込むための方法
（400）であって、 前記メモリセル（210）に接続された書き込み線にパル
ス列（370）を生じさせるステップ（420）であって、前
記パルス列（370）内のパルスの数が予め決定されてい
ない、ステップと、 前記メモリセル（210）の入力側の値と基準値を比較す
るステップ（430）であって、前記メモリセル（210）の
入力側が、書き込み動作が完了したという指示を提供す
る、ステップと、及び前記比較するステップに応じて、
前記書き込み線上の前記パルス列を中断するステップと
からなる、方法（400）。
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|---|---|---|---|
| US09/908,901 US6434048B1 (en) | 2001-07-20 | 2001-07-20 | Pulse train writing of worm storage device |
| US09/908901 | 2001-07-20 |
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| Publication Number | Publication Date |
|---|---|
| JP2003109393A true JP2003109393A (ja) | 2003-04-11 |
| JP2003109393A5 JP2003109393A5 (ja) | 2005-04-21 |
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- 2002-07-18 EP EP02255051A patent/EP1278203B1/en not_active Expired - Lifetime
- 2002-07-19 CN CNB021265291A patent/CN100392756C/zh not_active Expired - Lifetime
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