JP2006286858A - 半導体装置構造および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 ヒューズ素子の側壁部もしくはそれを覆う絶縁談をテーパ形状に加工することにより、ヒューズ素子の近隣に存在する塗布絶縁膜との距離を大きくすることで塗布絶縁膜へ加わる熱ストレスを緩和し、塗布絶縁談からの脱ガス反応を押さえ塗布絶縁談の変形やクラック等を避ける。また、ヒューズ素子の側壁部もしくはそれを覆う絶縁膜にサイドスペーサを形成し、あるいはヒューズ素子の側壁部とさらにそれを覆う絶縁談にもサイドスペーサを形成することにより、一層、ヒューズ素子の近隣に存在する塗布絶縁膜との距離を大きくする。
【選択図】 図8
Description
このため、本来ならばヒューズ素子の上部や周辺に覆われているはずの層間絶縁膜やパッシベーション膜、保護樹脂膜等を別プロセス工程によって除去し、ヒューズ素子の切断時にはその上部や周辺にこれら膜が存在しないような構造としていた。また、半導体の製造プロセスの途中で製造ラインから製品を取り出し、別工程でヒューズ切断のためのメモリ素子の回路動作テストやエネルギービームによるヒューズ素子の切断を行った後に再び製造ラインに戻し、上層の成膜やパターニングを行うという複雑な工程を必要としていた。このため、工程負担の増大によるコストの上昇という問題が不可避である。
さらに、半導体回路の微細化に合わせてヒューズ素子自身の微細化も進展するため、エネルギービームの位置合わせも高難度となり、微細な位置合わせの調節のための時間的ロスが大きくなる等の問題もあった。
またこれらのヒューズ素子の切断方法によれば、一度の電気エネルギーの印加によってヒューズ素子を完全に切断されるような十分にマージンを取った大きなエネルギーがヒューズ素子に加えられているため、上記したエネルギービームと同様、ヒューズ素子材料が完全に溶融飛散もしくは蒸発してしまうため、溶融物や蒸発物が周辺に飛散し再付着等しているという問題があった。
このヒューズ素子の溶融破断によるエネルギーの放出は、上記した物理的な破壊状況に至らなくても、溶融破断時の熱エネルギーの伝導と発散による急激な温度上昇・下降による熱的ストレスにより、ヒューズ素子を囲む絶縁膜や配線及びその周辺回路への熱的ストレスの蓄積による配線抵抗の変動や回路上の信頼性の低下を来たすといった問題をも発生させている。
このため、本来ならば半導体集積回路の製造工程完了時にはヒューズ素子の上部や周辺を覆っている層間絶縁膜やパッシベーション膜、保護樹脂膜等を除去するためわざわざ別プロセス工程を付加して除去し、ヒューズ素子の切断時にはその上部や周辺にこれら膜が存在しないような構造とし、あるいはヒューズ素子切断後におけるLSIの信頼性向上のためにこれら膜を再び成膜したりするという手間を要していた。
しかしながら、このようなヒューズ素子切断時におけるエネルギー印加等の最適化によっても、特に、ヒューズ素子の切断時の発熱が伝達する範囲に塗布絶縁膜が多量に存在していた場合には、塗布絶縁膜の熱による脱ガス反応により、層間絶縁膜中に水分ガスが放出され、LSIの信頼性上の問題が危惧されることとなる。さらにはこの厚い塗布絶縁膜の部分的な熱収縮等により軽度な層間絶縁膜の変形や絶縁膜自身のクラックが発生する危険性も存在する。
また、ヒューズ素子の全体を覆って絶縁膜を成膜して、この絶縁膜におけるヒューズ素子の側壁部でカバレッジの低下した部分にサイドスペーサを形成し、上方に成膜される塗布絶縁膜との距離を大きくすることで熱的ストレスを緩和することができる。更に、サイドスペーサが形成されたヒューズ素子の全体を覆って絶縁膜を成膜して、この絶縁膜とヒューズ素子の側壁部でカバレッジの低下した部分にさらにサイドスペーサを形成し、上方に成膜される塗布絶縁膜との距離を大きくすることで熱的ストレスを緩和することができる。
更に、ヒューズ素子の全体を覆って絶縁膜を成膜して、この絶縁膜をミリングによってテーパ形状に加工し、この上方に成膜される塗布絶縁膜との距離を大きくして、熱的ストレスを緩和することもできる。また、テーパ形状に加工された絶縁膜上にさらに別の絶縁膜を成膜し、この上方に成膜される塗布絶縁膜との距離をより一層大きくして更なる熱的ストレスを緩和することができる。
また、塗布絶縁膜による半導体回路の凹凸の平坦化という利点は残したまま上記を実現するため、ヒューズ素子の近縁に存在する塗布絶縁膜を除去もしくは遠ざけることにより、ヒューズ素子上方の塗布絶縁膜をエッチバックするだけでなく、その側壁方向にも存在する塗布絶縁談についてもサイドスペーサを設け、熱的ストレスによる膨張・収縮に強い絶縁膜をヒューズ素子周りに配置することで、一層熱的ストレスを緩和することができる。なお、本発明により、積層されたヒューズ素子アレイを実現することで、高集積で安価な半導体装置構造およびその製造方法を提供することもできる。
1度の電気パルスでヒューズ素子を切断するのに必要十分且つ最小限のエネルギーを“E"とすれば、このヒューズ素子に加えられる全ての電気パルスのエネルギーの合計"E'"は、上記した1度の電気パルスの持つ電気エネルギーと同レベルかもしくはそれよりも大きいエネルギーが必要となる。すなわち、E'≧Eと表される。例えば、1つのヒューズ素子を1回の電気パルスで切断するためにE=5.0E−7[I]の電気エネルギーが必要であった場合には、同じヒューズ素子を2回の電気パルスで切断するためには少なくとも1回目+2回目の電気エネルギーの合計E’(1+2)≧5.0E−7[I]となる電気エネルギーに設定すればよい。
さらに、これをn回に均等分割したとすれば、上記と同じヒューズ素子の切断のためには5.0E−7/nよりは大きい電気エネルギーとなるように各パルス1回当たりの電気エネルギーを設定すれば良いため、各1個ずつの電気パルスの持つエネルギーはかなり小さくできることとなる(n回に分割した場合ではその各1回ずつのパルスのエネルギーはE’(1)、E’(2)、・・・E’(n)≦Eであり、これら全ての電気パルスのエネルギー総和E’(1+2+・・・+n)≧Eである)。
例えば、電気パルスが持つエネルギーが前記E=5.0E−7[J]の80%(n=1.25)として設定されれば、1回の電気パルスではE’(0) =4.0E−7[I]であり切断されないが、2回の電気パルスでは2つの電気エネルギーの和がE’(1+2) =8.0E−7[J]となり上記したE=5.0E−7[J]を越えることになるため、2回目に加えられた電気パルスで上記したヒューズ素子が確実に切断されることになる。同様に、E=5.0E−7[J]の30%(n=3.333)として設定されれば3回の電気パルスではE’(1+2+3)=4.5E−7[J]となり切断されないが、4回目に加えられた電気パルスではE’(1+2+3+4)=6.0E−7[J]となり、パルス印加回数が4回目で切断されると計算される。
なお、実際のデバイスでは理想状態でヒューズが切断されていないためこの様な理論的なパルス回数で完全に切断はされてはいないため、このパルス印加回数がバラツキ(分布)を持つことになるが、上記した計算方法が目安として基本的な考え方であることを補足しておく。
以下、上記した(A)(B)(C)の具体的方法について説明する。尚、(C)の方法において、ヒューズ素子の切断を行う場合における電気パルスのエネルギーの設定方法は、時間をn回に分割し、エネルギーを1/nに設定し、電流(電圧)は同じくn回に分割し同じく1/mに設定した場合においては、これらのエネルギーの分割回数はnとmの積で表され、n*m回に分割され、同エネルギーは1/(n*m)に設定される。以降では、簡略のため改めて表記しないが、n=n*mと置いて表現している。
(B)同様に、パルス電流(電圧)を小さくコントロールしてn回に分割した場合においても、A≧A'(1)A'(2)・・・A'(n)、且つA≦A'(1)+A'(2)+・・・+A'(n)、複数回に分割された電気パルスのエネルギー:E'(1)=E*A'(1)/AE'(2)=E*A'(2)/A・・・E'(n)=E*A’(n)/Aとおいて、E'(0、E'(2)・・・E'(n)≦E、且つE'(1+2+・・・+n)≧Eが満たされる条件に設定する。ここで、ヒューズ抵抗が一定の場合には、V=A*R(R:ヒューズ抵抗)の関係が成り立っているため、電流:Aをコントロールする場合も、電圧:Vをコントロールする場合も上式は同じことを表している。
上記(C)で説明したルス電流(電圧)のm回の分割においては有限の時間内ではヒューズ素子が切断できないという下限よりも大きなエネルギー以上に設定する必要があるのはいうまでも無い。
上記(C)で説明したパルス電流(電圧)のm回の分割においては有限の時間内ではヒューズ素子が切断できないという下限よりも大きなエネルギー以上に設定する必要があるのはいうまでも無い。
ヒューズ素子を切断する方法で、(A)パルス時間を短くコントロールしてn回に分割した場合については、電気パルスの時間的長さが短くなればその分切断までに必要とされるパルスの印加回数は増加していくが、このパルス長が短い場合においてもヒューズ素子の切断は可能であり、パルスの印加を複数回繰り返すことで100%切断される。
図1に、ヒューズ素子が複数のパルス入力により切断されるか否かを確認するための回路構成例を示す。図1において、ヒューズ素子1が切断されるまでは切断信号として入力される電気パルス信号がヒューズ素子切断用Tr2のゲートに入力され、この信号に対応して前記トランジスタがONし、Tr2のドレインを通じて電流パルスがヒューズ素子1に流れる。このパルス信号を繰り返すことによって電流パルスが繰り返しヒューズ素子1に流れ、このヒューズ素子1を切断することができる。このパルス信号は図示せぬパルス信号発生器によって上記のように任意の時間長と任意のインターバルを持つパルス信号が発せられる。
Ifuse=A*f(1/Lf、Wg)
但し、Wg:トランジスタのゲート幅、Lf:ヒューズの長さ
上記した式で、Ronは切断用Tr2の駆動能力と逆の関係に有り、駆動能力が大きくなればRonは下がる。ヒューズ素子1を切断するための電流:Ifuseを大きくしようとすればRonを小さくする必要がある。このRonは切断用Tr2の設計時にほぼ決定されていて、切断用Tr2のゲートサイズ(デザインルール):Lとゲート幅:Wによって決められる。
例えば、ここで使用しようとしているヒューズ素子1が100%の確率で間違いなく切断できるかどうかを確認する切断実験において、実際の生産に用いるヒューズ素子1が100%切断できることが統計的に確認できるだけの十分なサンプル数を用いれば良い。このサンプル数は任意に選択が可能であるところは周知の事実である。例えばこのサンプル数は100〜100万個程度の中で選択することが可能であり、さらに、サンプル数は1000〜100000個程度の範囲で選択するのが望ましい。切断結果の信頼性と評価コスト・時間の関係からは5000〜50000個程度で選択するのが好ましいであろう。ここではヒューズ素子が100%の確率で間違いなく切断できる条件決定するために用いたヒューズ素子1の個数は5000個とした。
一方、インターバルを短くすれば印加された電気パルスによる発熱量が放熱される前に次々と電気パルスが印加されてくるため、ヒューズ素子1に熱量が蓄積されさらにヒューズ素子1が切れやすくなるのは自明のことである。したがって本発明における(m−1)回目の電気パルスとm回目の電気パルスのインターバル時間は任意に設定が可能であることを示している(ここで、m:2≦m≦nである)。
次に、パルス長が860[nsec]では、エネルギーをE(860)とすると、1つの電気パルスでヒューズ素子に加えられる電気エネルギーはE(860)=E(1200)*860/1200≒0.717*E(1200)となり、2回のパルスエネルギーの和で上記式E′(1+2)≧Eの関係が満たされることとなる。従ってE(860)を持つ電気パルスによる前記ヒューズ素子の切断においては、2回目の電気パルスの印加で切断されることになる。実際にはヒューズ素子の製造上のばらつき等によりE(860)でも1回で切断されているヒューズ素子もあり、さらに3回のパルス回数で切断されているヒューズ素子もあることが分かる。
さらに短いパルス長を持つE(480)についてはバラツキの裾が広範囲に広がっているが切断されなかったヒューズ素子は見られずパルス回数を増やせば100%切断されていた。E(480)ではその電気パルスのエネルギーは480/1200=0.4となりこの逆数2.5、つまりこれ以上のパルス回数=3回で上記したE′(1+2+・・・+n)≧Eの関係式が成り立ち、パルス回数=3回以上でヒューズ素子が十分に切断されると推測されるが、やはり製造上のばらつきで切断までに必要であったパルス回数はばらつくことになる。
同様に製造上のばらつき等の理由で、E(250)では実際に15回のパルスを複数回加えられるまで切断されないものも見られたが、この事実は電気パルスが15回に分割されてヒューズ素子に印加されてもヒューズ素子を切断することが可能であることを示している。
尚、上記ではヒューズ切断のための分割回数が2回、3回、5回、15回のみを示したが、2回から15回までの間でその分割数を任意に選択することが可能である。この様にして小さなエネルギーを持つ複数の電気パルスをヒューズ素子に印加するようにし繰り返し熱ストレスによるヒューズ構成材料のマイグレート現象を利用して穏やかな条件下でヒューズ素子を切断することができる。
複数回に分割した電気パルスのエネルギーが上記した時間分割だけでなく、ヒューズ素子を切断するために必要な電流(電圧)についても、繰り返し熟ストレスによるヒューズ構成材料のマイグレート現象を利用してヒューズ素子を切断することが可能である。この切断のために必要な電流(電圧)について必要十分且つ最低の電気パルスエネルギーを複数に分割して繰り返し印加することは下記の様に行うことが出来る。
例えばあるヒューズ素子に流した1回の電気パルスの電流量が70mAであった場合には、ヒューズ素子のうちほとんどの略90%が1回の電気パルスの印加で切断されて、残りの略10%が2回の電気パルスで切断されていた。つまりヒューズ素子の製造上のバラツキを含んではいるが、2回の電気パルスでヒューズ素子の切断が可能であった。この時に切断までに必要な電気パルスの長さは0.1[nsec]〜10[nsec]であった。さらに、この電気パルスのエネルギーを60mA、50mA、40mA、と減少させていっても切断に要する電気パルスの繰り返し印加回数は桁違いに長くなるが100%のヒューズ素子が十分に切断可能であった。この時に必要な電気パルスの長さは1.0[nsec]〜1E7[nsec]であった。
また、上記で切断までに要した電気パルスの回数ではなく所要の切断時間で示したが、ヒューズ素子の切断までに要した電気パルスの印加回数とそのパルスの時間長さの積が所要の切断時間となるため、切断までの所要時間の長さで示すほうが任意のパルス時間を設定する場合には切断回数で示されているよりもその利用が容易となるためである。
上記した(A)時間分割,(B)パルス電流(電圧)のどちらの方法によるパルスエネルギーの分割方法でもヒューズ素子の繰り返し熱ストレスによるヒューズ構成材料のマイグレート現象を利用してヒューズ素子を切断することが可能である。
さらに両者を同時に用いて、上記説明と同様にしてヒューズ素子に加えられる電気パルスのエネルギーが時間で細分化され減少しただけではなく、さらに電圧(電流)によってもそのエネルギーを減少してもヒューズ素子は切断可能である。
尚、(C)の方法においてヒューズ素子の切断を行う場合の電気パルスのエネルギーの設定方法は、時間をn回に分割しエネルギーを1/nに設定し、電流(電圧)は同n回に分割し同1/mに設定した場合においては、これらのエネルギーの分割回数はnとmの積で表されn*m回に分割され、同エネルギーは1/(n*m)により細分化され分割が可能である。
つまりここではヒューズの切断はエネルギーを減少させた複数の電気パルスによって切断が可能で2回以上であればその回数設定は任意であり、その回数の上限も任意で、この計算の結果では1回から略40000回までの印加回数の中で任意設定が可能であることが示されている。
ここで上記の結果によって、ヒューズ素子に印加されるn回に分割された電気パルスのエネルギーにおいて、その各1回ずつのパルスのエネルギーはE′(1)E′(2)、・・・E′(n)≦Eでありこれらn回の電気パルスの全エネルギーの総和E′(1+2+・・・+n)≧Eであり、且つ、E′(1+2+・・・+n)≧Eとなる最後の電気パルスE′(n)によってヒューズ素子が切断されると言う事実が、前述の説明で矛盾無く説明されたことを確認しておく。
上記の説明から、ヒューズ素子に印加されるn回に分割された電気パルスのエネルギーにおいて、その各1回ずつのパルスのエネルギーはE′(D、E′(2)、・・・E′(n)≦Eであり、これらn回の電気パルスの全エネルギーの総和E′(1+2+・・・+n)≧Eであり、且つ、E′(1+2+・・・+n)≧Eとなる最後の電気パルスE′(n)によってヒューズ素子が切断されると言う事実に従えば、各1回ずつの電気パルスエネルギーはE′(1)、E′(2)、・・・E′(n)≦Eであれぱよいのであって、特にE′(1)=E′(2)=E′(n)≒E/nが満たされている必要はなく、このことは前述の説明とも矛盾しない。
図2に示すフローチャートに従い、ヒューズの切断時間Tを、T(1)=0.10msec、 T(2)=0.15msec、T(3)=0.25msec、 T(4)=0.50msec、 T(5)=1.0msec、 T(6)=3.0msec、 T(7)=5.0msec、 T(8)=10msec、 T(9)=30msec、T(10)=50msec、 T(11)=100msec、 T(12)=300msec、 T(13)=500msec、 T(14)= 1000msecとし、ヒューズ素子が切断されるまで繰り返し電気パルスを加えていった。
このフローチヤートに従えば、電気パルス信号の長さのコントロール方法はパルス長を階級的に変化させるところに特徴がある。ここでは、上記した測定ヒューズの切断条件を設定し(S21)、確認、記憶した後(S22)、ヒューズの初期抵抗値を測定し(S23)、ヒューズ素子が切断されるまで電気パルスの供給を繰り返して抵抗値の変化を確認することでヒューズ素子の切断を確認している(S24〜S30)。この手順に従いヒューズ素子を切断した結果を図6に示した。
図4によれば、パルス時間を階級的に変化させることによってもヒューズ素子は十分に切断されることが確認され、また45mA以上であればほとんどのヒューズ素子が0.1msec以下の短時間で切断されていたので、級数的なパルス時間の増加は不要であったが、それ以下の電気パルスのエネルギー量では級数的にパルス時間を長くしていく手法によっても十分に切断が可能であった。
一般的なヒューズ素子の傾向として、電気パルスによる発熱によりヒューズ素子の抵抗は時間が経つほど上昇していく傾向が見られる。このため定電圧(例えば電源電圧:Vdd=5.0V一定)での電気パルスを印加している条件下では、このヒューズ素子の抵抗上昇により電気パルスの印加回数が増えるほど1回当たりの電気パルスによる電力量が低下してしまうという現象が見られることである。
定電流源を利用した電源ではヒューズ素子の抵抗が上昇しても問題なく一定の電流を流すことができるので電気パルスの1回当たりのエネルギーが減少することは無い(もしくは極少ない)が、電圧電源でのこの対策としてはヒューズ素子の抵抗が上昇する後ろのパルスほど時間を長くして1回当たりの投入電気エネルギーを一定もしくは減少量を小さくする工夫があるとより確実にヒューズ素子の切断が達成されることとなる。
またこれらの関係を一定の数式を用いて表すだけでなく、以下の表に示されたようなテーブルを用意してTpとTintの関係を自由に設定しても良く、必要に応じて任意にその長さとインターバルの調節が可能である。
図4に示されたヒューズ切断時間を階級的に変化させた時の切断結果において、図中への記載は無いがパルス電圧2.1[V]のときに流れるパルス電流が35[mA]未満の場合において、全てのヒューズ素子がパルス印加時間の累積時間が2000[msec]では切断されなかった。さらに小さなパルス電流が例えば30[mA]であると、計測可能な有限の時間内にそのヒューズ素子が切断されることは無いことが考えられる。
従って、ヒューズ素子として用いる場合には、信頼性評価により保証された通電量(電流密度)を越えるパルス電流を確保した上で、繰り返しパルス電流の入力を行ってそのヒューズ素子を切断する条件を確定しなければならない。
図1には最も簡単な複数のパルス入力によるヒューズ素子の切断回路の構成例を示した。上記構成によれば、ヒューズ素子1に流れる電流:Ifuseは上記した様に、切断されるヒューズ素子自身の抵抗値(Rfuse)と切断用Trの駆動能力(内部抵抗:チャネルが開いた状態でのTrのON抵抗:Ron)及び電源電圧:Vddによって決定される。
Ifuse=A*f(1/Lf、Wg)
Wg:トランジスタのゲート幅、Lf:ヒューズの長さ
図1中では、ヒューズ素子1を1つのみ記してあるが、複数並べてヒューズアレイを構成しても良い。その場合にはヒューズ素子1の切断用Trは1でも良いし、各ヒューズ素子1に1つのTrを用意しても良い。またその場合には各切断用Tr2のゲートにはヒューズ素子1の選択信号が入力されるように工夫して、ヒューズ素子1が一つずつ選択されるようにしてもよい。
また図1中では、切断用Trには1個のMOSFETで示したが、複数のトランジスタを用いて切断電流を大きくしても良く、CMOS構成としても良いし、ラッチ回路を用いて複数回に分割した切断電流が流れるように工夫しても良い。またMOS以外のFETでも良いしその他のスイッチング素子でも良い。電流駆動能力の高いバイポーラ型Trを用いてももちろん良い。
ここに記した様な回路的工夫以外にも、同じようなパルス的信号を複数回ヒューズ素子に加えられるような内容の電気回路であれば任意に選択できることは明らかである。
以上のような、ヒューズ素子への情報書き込み・読み出しのための回路的もしくはプログラム的工夫は同業者であれば任意に選択が可能であることは自明である。
ここでは、切断用Trのドレインとヒューズ素子間の電位がhigh/Lowのいずれであるかによって簡単な回路構成でヒューズ素子1が切断されたか否かを判断することが可能となる。まずこの回路において、ヒューズ素子1を切断するまでの動作についてであるが、複数のパルス入力によるヒューズ素子1の切断回路の構成例として、2値入力のAND回路3をヒューズ切断用Tr2のゲート入力部に用いた場合を示している。
この回路の利点は切断信号をパルス的に入力しなくても、例えばある一定の期間ON(high)させておくだけでクロック信号に応じたパルス信号が自動的に切断用Tr2に加えられることである。例えば、切断/非切断のどちらの状態であるかまた何回目のパルス入力でヒューズ素子が切断されたのか確認するための回路を付加し、この切断/非切断確認回路からの信号を上図の切断信号としてフィードバックするような構成としておいた場合には、ヒューズ素子1が切断されるまでは切断信号がhigh、切断後はLowとなるように設定しておくだけでそれ以上ヒューズ素子1にパルス入力が行われないような回路が構成可能となる。
まず、ヒューズ素子1が非切断状態であった場合、ヒューズ素子1の一端にはVdd電圧が印加されており、AND回路32に接続されている他方の端子の電位レベルもhighであるため、AND回路32にはhigh信号が入力されている。情報読み出し信号の入力端子から読み出し信号(high)がAND回路32に入力されると、クロック回路の入力(high)に同期して、情報出力信号端子には非切断の情報として信号:highが出力される。
これに対して、ヒューズ素子1が切断状態であった場合、ヒューズ素子1によってVdd電圧が切断されているため、AND回路32に接続されている他方の端子の電位レベルはLowとなり、AND回路32にはLow信号が入力される。この状態では、情報読み出し信号の入力端子に読み出し信号(high)とクロック回路の入力(high)がAND回路32に入力されたとしても、情報出力信号端子には切断状態の情報として信号:Lowが出力される。
二つ目の方法は、この固定抵抗に替えてON抵抗がヒューズ素子よりも十分に大きな小型Trを付加し、そのゲートを情報読み出し信号線にソース側をVss線に接続する。情報読み出し信号線がONとなったときにこのTrもONして極わずかの電流が流れる様にしておくと固定抵抗と同様の効果が得られるが、ヒューズ素子1が切断されていない状態でもヒューズ素子1に通常的に微小電流が流れることは無い。
また、ヒューズ素子の切断/非切断状態の情報の読み出し回路としてラッチ回路を付加して、読み出し信号が入力された時におけるヒューズの状態の情報を保持する様にしてもよい。このラッチ回路の保持情報であれば読み出し信号に関係なく任意のタイミングでヒューズ状態の情報を利用することが可能である。この時の読み出し信号はラッチ回路の動作の基点となるが、ラッチのタイミングがクロックに同期して行われるように回路を構成しても良い。
さらに上記の様に複数のパルス入力によるヒューズ素子の切断のためには大きな電気エネルギーを投入する必要がないため、ヒューズ素子の切断時の影響が及ばないようにするための特別な保護回路等を情報の読み出し回路側に用意しておく必要がなく、回路をシンプルで小型にできる。
さらに回路的工夫として、AND回路ではなくNAND回路を用いればヒューズが切断状態にある時のみ情報出力信号端子にLowを出力するようにもできる。また、読み出し回路に限らず書き込み回路においても、インバータ、AND、OR、NAND、NOR等の任意の回路を用いまだは組み合わせて、システム側に最適のヒューズ素子への情報書き込み・読み出し回路を構成することは、同業者であれば容易に応用が可能であることは明らかである。
図6は、以下に説明する工程により作製されたヒューズ素子を同時形成したCMOS集積回路装置の構成を示す平面図である。ここには、半導体基板上に形成されたアクティブ領域、MOSFETのゲート電極G、ヒューズ素子F、コンタクトホール、配線が例示されている。
また、図7、図8に示す(a)〜(f)は、図6に示す各素子が各工程(a)〜(f)の実施により順次形成されていく様子を示す図であり、図6中の一点鎖線A−A'における断面図に対応している。また一点鎖線B−B′における断面図は図8で示すヒューズ素子部のみの断面図に対応している。
まず、シリコンからなる半導体基板を準備し、図7(a)に示すように、半導体基板の表面上にLOCOS領域を形成する所定の厚さのフィールド酸化膜・ゲート酸化膜を形成したMOSFET素子領域と基板コンタクトエリアの下側にP−wellを形成する。この形成方法は半導体プロセスにおける通常のLOCOS法等を用いることが出来る。
例えば、全面に50nm程度の薄い熱酸化膜を形成した半導体基板上全面を覆うように厚さ150nm程度のSiN膜等からなるマスク膜(図示せず)を形成する。このマスク膜を選択的に除去しMOSFET等が形成される活性領域に対応する領域にマスク膜を残す。このマスク膜は、半導体基板の表面上への酸化膜の形成を妨げるので、高温熱酸化処理を行いマスク膜の除去された領域のみ基板を酸化して、例えば厚さ500nm程度の厚いフィールド酸化膜を形成することができる。フィールド酸化膜の形成後、マスク膜を除去すると、SiNマスク膜で覆われていた活性領域では酸化膜が形成されず、薄い酸化膜のみが形成された状態のままで残る。
ここでゲート酸化膜は、シリコン酸化膜の単層で構成してもよいし、より誘電率の高い材料を選択しシリコン酸化膜とシリコン窒化膜との積層構造、または酸化タンタル膜とシリコン酸化膜との積層構造としてもよい。また、ゲート酸化膜を、2層のシリコン酸化膜の間にシリコン窒化膜が挟まれた3層構造としてもよい。シリコン窒化膜の代わりにシリコン酸化窒化膜を用いてもよい。
これら熱窒化法やCVD法により形成された窒化膜を酸化性雰囲気中で熱酸化することで2層のシリコン酸化膜の間にシリコン窒化膜が挟まれた3層構造が得られる。上記のどの様な誘電率の高いゲート絶縁膜の形成方法についても膜材料と膜厚等の選択は任意である。
逆にn型基板を用いる場合には、基板と逆導電型のp−wellが有効である。また(a)に示したアクティブ領域についてはnチャネル型のMOSFETの形成方法を例示するが、簡単のためpチャネル型のMOSFETの形成方法は図中からは省略した。もちろん本特許による製造方法によってもpチャネル型のMOSFETの形成も容易であり、相補型MOSFET構成の回路形成(以後CMOSと略記)も可能であることは自明である。
これら2つの導電型のMOSFETを作り分けるためには、ここで説明したウェルの導電型以外にもLDD形成のための低濃度領域とソース・ドレインの高濃度領域の形成のためのイオン注入における不純物イオンの種類等が異なる。
なお、所望の閾値電圧を得るために、図−7(a)に示す工程において活性領域を画定した後、チャネル領域に所定濃度の不純物を添加してもよいし、nチャネルMOSFETもしくはpチャネルMOSFETのゲート電極となる領域にそれぞれ適当な不純物を添加してゲート電極の仕事関数を変化させてもよい。これらの不純物の添加はイオン注入法によるのが一般である。
また上記製造方法ではSi基板を用いたLOCOS法によるフィールド酸化膜の形成方法を例示しているが、STI法による素子分離方法によってもアクティブ領域の形成は可能であり、この場合にはフィールド酸化膜の形成が熱酸化膜でなくとも他の種々な絶縁膜の形成方法によっても本特許の適応が可能であることは同業者であれば明らかであり本特許の適応を狭めるものではない。
また半導体基板についてもSi基板に限られるものではなくSiGeなどのIV−IV化合物、GaAsなどのIII−V化合物を用いていも良いし、また能動素子がMOSFETに限定されるものでも無く、HEMT型、バイポーラ型、SIT型等のいかなる能動素子でもよく、これらが形成可能な半導体基板であれば任意に選択が可能である。
また、必要により、これら機能素子の一部が削除され任意の素子のみの組み合わせによる半導体装置への利用が可能なこともまた同業者によっては明らかなことである。
第1ポリシリコン層の堆積膜厚は任意に選択が可能であるが、望ましくは20nmから1000nmの間、さらに望ましくは80nmから200nmの間で選択される。引き続き、不純物拡散工程においてこのポリシリコン層に不純物濃度が約1020cm−3程度になるようにリン等の不純物を一様に拡散させる。この条件は1例として、使用される原料ガスは、POCI3=50[1/min]とN2=7.5[1/min]、拡散温度は800度〜900度程度の温度で達成される。
この拡散工程では高濃度にリンがドープされたシリコン酸化膜が形成されてしまうのでこの酸化膜はバッファードフッ酸等により除去し表面をクリーニングしておく。
この高融点金属シリサイド層または金属層もしくは金属合金層の堆積工程においては、例えば高融点金属シリサイド層の堆積については、タングステンシリサイド(WSix)等の高融点金属シリサイドを選択し、ポリシリコン層及び誘電体膜をコンフォーマルに覆う。このWSix膜等は、スパッタリング法またはCVD法により形成される。
スパッタリングにより形成する場合には、例えばターゲットとしてWSixを用いるが、この組成は任意に選択が可能であり形成されるシリサイド膜の特性から組成:xは1.5≦x≦3.5、望ましくは2.0≦x≦3.0の中から選択するのが適当である。1例として、ターゲット組成:WSi2.7の組成を持つものを用い、DCマグネトロンスパッタリング装置を使用し堆積条件は、圧力8mTorr、Arガス流量30sccm、基板温度150度、投入電力2000Wの条件下で行った。堆積膜厚は任意に選択が可能であるが、望ましくは25nmから500nmの間、さらに望ましくは80nmから200nmの間で選択される。
WF6+2SiH4→WSi2+6HF+H2
この高融点金属シリサイド層は、MoSix、TiSix、TaSixなどにより形成されてもよい。この場合のスパッタリング法によればスパッタリングターゲットは各金属シリサイド・その組成を任意に用いることで形成が可能であり、CVD法による成膜では各元素の蒸気圧の高いフッ素化合物や有機金属化合物等のソースを用いることで形成される。
成膜後の熱処理によりポリシリコン層と反応させて金属シリサイドとしてもよい。また金属シリサイドを形成する方法では通常シリサイドプロセスと呼ばれるプロセスを利用して金属シリサイドを形成する方法を用いてもよい。
なお、本明細書中で単に「金属」と表記した場合、金属シリサイドをも含む場合がある。
この熱処理は通常の拡散炉を用いても良いし、RTAによる加熱でもよい。この熱処理温度は800度〜1150度の間で選択され、望ましくは900度〜1100度での熱処理を行う。拡散炉の場合には熱処理時間は5min〜90minの間で任意に選択が可能であるが、望ましくは15min〜30min程度である。 RTAを用いた場合には熱処理時間は1sec〜120secの間で任意に選択が可能であるが、望ましくは5sec〜30sec程度である。ここではRTA法を用いて、1100度で10secの熱処理を行った。
この熱処理工程は、後述のゲート電極のパターニング後に行っても良いし、サイドスペーサの形成と同時に行っても良い。
例えば、TiNもしくはTiOxN(O元素の組成xは5〜30atm%程度、望ましくは10〜15atm%)を、膜厚10nm〜100nm程度、望ましくは30nm〜60nmを堆積する。成膜方法はターゲットにTiを用いたDCマグネトロンスパッ夕装置を用い、スパッタガスとしてAr、N2、O2の混合ガスを用いる反応性スパッタ法により成膜する。この成膜によりゲート電極及びヒューズ素子の表面のシリサイドからの反射光が減少し、フォトリソ工程での微細加工が可能となる。この反射防止膜の成膜は前記熱処理の前に行っても良いし、熱処理工程は次工程での微細ゲート電極及びヒューズ素子の加工後にこの反射防止膜を除去した後で行っても良い。
まず、最初に高融点金属シリサイド層の表面上にフォトレジストを塗布する。フォトレジストを選択的に露光及び除去しMOSFETのゲート電極G、ヒューズ素子F、(図中に表記の無い配線M)が形成される領域にフォトレジストパターンを残す。
ここでは、残されたフォトレジストパターンをエッチングマスクとし、通常のポリサイドエッチングを行う。ポリサイドのエッチング装置としては、例えば住友金属工業株式会社から入手可能なECRプラズマエッチング装置を用いてエッチングに利用できる。エッチングガスは、Ci2+O2ガスであり、それぞれのガス流量が25Sccmと11Seemである。また、例えば圧力約2mTorr、RF電力40W、RF周波数13.56MHz、マイクロ波パワー1400W、マイクロ波周波数2.45GHz、電極温度15〜20度の条件下でエッチングを行う。
ポリサイド及びポリシリコンのエッチング工程の後、高融点金属シリサイド層上のフォトレジストパターンを除去する。図7(c)に示すようにMOSFETのゲート電極G、ヒューズ素子F、配線M、に対応する部分ではポリシリコン層の上に金属シリサイド層が形成されたパターンが得られる(一般にこの構造はポリサイドと総称されるので以下、ポリサイド層もしくはポリサイド電極と省略して呼ぶ)。
活性化領域ではここで形成されたポリサイド層を持つMOSFETのゲート電極をマスクとして自己整合的に、LDD構造を形成するためのn型イオンの注入を行う。図7(d)中には、nチャネル型のLDD構造のMOSFETの製造方法を図示しているが、pチャネル型のMOSFETの製造ももちろん可能で、フォトリソ工程でのレジストをマスクとしてn型イオンの注入とp型イオンの注入をそれぞれ別領域に打ち分けることが可能である。
しかし、この場合のp型イオンの注入においてはpチャネル型のMOSFETが形成される活性化領域以外の各種素子や配線へのp型イオンの注入は避けられるべきである。MOSFETのゲート電極G、ヒューズ素子Fのポリサイド層のシート抵抗が、そこにあらかじめドーピングされているn型イオン(一般にリン)とは逆導電型のp型イオン(一般にボロン)の注入によって微妙に変化するためである。
p型イオンの注入に際しては、フォトリソ工程を利用してpチャネル型のMOSFETを形成する活性化領域のみを窓開けしたレジストパターニングで、不要な部分へのp型イオンの注入がされない様にする(図7(d)中では図示省略)。
この様にp型イオンの注入はマスク層を用いて限定的に行われるため、Pチャネル型のMOSFETのLDD部分では事前に打ち込まれたn型イオンの注入量を打ち消すようにp型イオンの注入量を設定すればよい。
しかし、反射防止膜の膜材料・膜厚を適切に選択することにより、反射防止膜をエッチング保護膜として活用することができ、高精度の抵抗素子を容易に形成することが可能になる。エッチング保護膜として用いた反射防止膜はサイドウォールスペーサを形成後は選択的エッチングによって除去される。特に除去しなければならないものではなく、シリサイド膜厚に比較して十分薄いためこの一部として残しても以後の半導体製造工程に支障が生ずることはない。
また、ソース及びドレイン領域形成のためのイオン注入前、もしくは後に通称シリサイドプロセスと呼ばれる半導体製造プロセスを用いた金属シリサイドの形成工程を導入することも可能である。この場合は、上記したポリサイド成膜プロセスではそのままでも変形シリサイドプロセスとして利用が可能であるし、ポリサイド成膜上のシリサイド膜厚を薄くしても良いし、通常のシリサイドプロセスの様にポリシリコンのみの成膜としてももちろん良い。
この方法でシリサイドプロセスを用いるメリットは、拡散層のシート抵抗が小さくなるためMOSトランジスタの駆動能力が大きくなり、同じサイズのトランジスタから同じ抵抗のヒューズ素子に対してより大きな電気パルスが印加できるようになることである。
もちろんこれらの反応前の成膜厚や反応温度で調整してヒューズ素子に用いるシリサイド層のシート抵抗を合わせこむことも可能であるし、異なったシート抵抗であっても切断側のトランジスタの駆動能力の調節やヒューズ素子の抵抗に合わせた電気パルスの持っているパワーの調節で問題なく適応が可能である。
この様なサリサイドプロセスの本発明への応用についても、本特許の請求の範囲内で形成が可能であることは同業者であれば自明のことである。
ここでは、MOS型トランジスタ、ヒューズ素子等を覆って、第1層間絶縁膜としてPSG(リンケイ酸ガラス)及もしくはBPSG(ボロン・リンケイ酸ガラス)を堆積し、もしくはこの2種の膜をこの順で成膜して0.6μm〜0.8μm程度の厚さを有する層間絶縁膜を形成する。そして、周知のフォトリソグラフィ及びドライエッチング処理によりこの層間絶縁膜にコンタクトホールをそれぞれソース領域及びドレイン領域、等の基板上の拡散領域及びMOSトランジスタのゲート電極、ヒューズ素子、ポリサイド配線(図示しない)の各部分に達するように形成する。
CMP後に最終的に残される第1層間絶縁膜の最小膜厚がゼロとなりSPSG膜が表出しないように条件を設定した場合、CMP処理条件の1例としてはPSG膜の成膜厚=100nm、BPSG膜の成膜厚=900nm、CMP研磨量=400nmとすることが出来る。この条件下では下地の段差形状によるが、Well段差やLOCOS等による下地凸部上のBPSG膜の最小膜厚は100〜200nm程度となっている。
この工程に引き続きコンタクトホールの形成を行うが。この工程では周知のフォトリソグラフィ処理及びドライエッチング処理方法を用いて微細コンタクトホールの加工が完成される。
例えば、密着眉は、5〜50(好ましくは20)nmの厚さのTi膜を堆積した後、Tiの上に50〜200(好ましくは100)nmの厚さのTiN膜を堆積し形成する。TiN膜の代りにTiON膜(O元素の組成xは5〜30atm%程度、望ましくは10〜15 atm%)を用いてもよい。
Ti膜は、スパッタ法により堆積することができ成膜条件は、一例として、ターゲットにTiを用い基板温度:150℃、Ar流量:15sccm、圧力:4mTorr、スパッタリングパワー:1150Wとすることができる。Ti膜の堆積には、コリメートスパッタ法又はロングスロースパッタ法を用いるのが好ましい。このような方法を用いると、微細なコンタクトホールの底部で十分なTi膜厚を得ることができるので低抵抗なコンタクトを形成するのに好適である。また、Ti膜の成膜に対してCVD法を用いれば理想的な被覆性を持ったTi膜を形成可能である。
TiNx膜またはTiOxNy膜はスパッタ法により堆積することができ成膜条件は、TiN膜形成の一例として、ターゲットにTiを用い基板温度:150度、Ar/N2流量:40/85sccm、圧力:4mTorr、スパッタリングパワー:1100Wとするごとができる。 TiN膜の堆積にも、コリメートスパッタ法又はロングスロースパッタ法を用いることが出来、微細なコンタクトホールの底部で十分なTiN(TiON)膜厚を得ることができるので高性能なバリア膜を形成するのに好適である。
TiON膜の形成には上記TiN膜形成条件のAr/N2流量を、Ar/N2/O2流量:30/10/85sccmとすることで同様の手法・条件によって形成することができる。
上記のターゲットのTiを例えばTaに置き換えることで、高融点金属膜(例えばTa)とその窒化膜もしくは窒化酸化膜(例えばTaNx、TaOxNy)を同様の手法・条件にて形成が可能である。
この後、コンタクトホールの内部及び密着層を覆ってW等のプラグ材料からなる導電材層をCVD法で形成する。導電材層の厚さは、コンタクトホールが導電材で埋まるように選択される。すなわち、埋めたいコンタクトホールの直径の1/2以上の膜厚が選定され、一例としてコンタクトホール直径が0.50μm程度の場合にはその半径の1.2〜2.0倍程度の膜厚が選択され成膜厚=300〜500nm(好ましくは同1.4倍〜1.6倍:同350〜400nm)が選定される。ここで堆積される導電材層の厚さが薄いほど成膜装置及びその後のエッチバックの負荷が少なくて済むためホール半径にできるだけ近い膜厚とすることが好ましい。
続いて導電材層の異方性エッチバック処理により導電材層をエッチングして、コンタクトホール内にのみ導電材層を残す。このエッチバック処理は、密着層が露呈するまで導電材層を次に示す異方性エッチング条件にてドライエッチングする。このときのドライエッチングを一例として有磁場マイクロ波プラズマエッチャーを用いて行う場合のエッチング条件はガス流量:SF6=140sccm、高周波バイアス電力:200W、圧力:270Pa、基板温度30度とすることができる。
Wのエッチング終点の検出は、F+の発光強度(波長704nm)をモニターし、F+の発光強度が増大してくる所(発光強度の微分が大きくなる時)を検出することにより行うことができる。なお、このエッチングは、層間絶縁膜上で密着層が除去されて絶縁膜が露呈するまで行うようにしてもよい。
このダマシン法の場合のコンタクトプラグ材料としては前述のW等の高融点金属に替えて、Al又はAl−Si、Al−Si−Cu等のAl合金やCuはCu−cr、Cu−Zr、Cu−Ag、Cu−PdなどのCu合金等の導電材料を形成し用いることができる。必要に応じてCMPの前工程として密着層及びコンタクトプラグが成膜された段階で真空中で加熱し、リフロー処理を行な埋め込み・平坦化を促進しても良い。
プラグ材料として、Cu又はCu合金(Cu−cr、Cu−Zr、Cu−Pdなど)を用いてもよく、この場合にはスパッタリング時のターゲットをCu又はCu合金に置き換えるだけである。この様なCuやCu合金はメッキ法によっても成膜が可能である。
この工程でのポリシリコン堆積工程においては上記した図7(b)(c)で示した製造工程・条件が略そのまま適応することが可能であるため、詳しい説明は省略する。
第2金属層(金属シリサイド)のみにより形成する場合も第2ポリシリコン層のみでヒューズ素子を形成する場合と同じく薄くすることが可能で、さらにはヒューズ素子や配線自身の抵抗を低下させることが可能である。ヒューズ素子の抵抗が小さいということは切断電流を流すためのTrの駆動能力を小さくすることができるので集積度向上、消費電力の低下にとって有利である。
また、第2ポリシリコン層を金属層(金属シリサイド層)でサンドイッチした3層構造を用いることも出来る。この場合には、ポリシリコンの膜厚はほぼ同じとして、上下の金属層はそれぞれ約1/2の厚さにすることでヒューズ抵抗を一定にして膜厚(段差)を増加させることが無い。
またこの用にすると下地のコンタクト埋め込みプラグとの接触抵抗の低減だけでなく、上方のスルーホールの埋め込みプラグとの接触抵抗も低減することが可能となる。
このポリシリコン上(もしくは下層)に成膜される第2高融点金属シリサイド層または金属層もしくは金属合金層も同様の理由から、その堆積膜厚は望ましくは50nmから500nmの間、さらに望ましくは100nmから300nmの間で選択されるのが好ましく、切断用Trの駆動能力との関係においてヒューズ素子の抵抗値の上昇が許されるのであれば高融点金属シリサイド層の膜厚はポリシリコンよりも薄いほうが好ましい。高融点金属シリサイド層はポリシリコンよりもその融点が圧倒的に高く熱ストレスによる切断が難しいためである。
尚、サンドイッチ構造をとる場合には上下の膜厚の合計膜厚がこの値となるように設定する。
スパッタリングにより形成する場合には、例えばターゲットとしてWSixを用いるが、この組成は任意に選択が可能であり形成されるシリサイド膜の特性から組成:xは1.5≦x≦3.5、望ましくは2.0≦x≦3.0の中から選択するのが適当である。ここでは、例えばWSi2.7の組成を持つものを用いる(膜条件は上記した図7(b)と同様であるため省略する)。
この熱処理は通常の拡散炉を用いても良いし、RTAによる加熱でもよい。例えば、RTA法を用いて、950,1000,1050,1100、1150度で各10secの熱処理を行った場合について、ヒューズ素子の初期抵抗(平均)とその切断特性:つまり100%ヒューズ素子を切断するために必要な切断電流(以下単に切断電流と表記)の結果を以下の表に示した。この表中では、950度の結果を100として他の条件の結果をその相対値として比較評価できるように表記した。
上記した表からはヒューズ素子の平均抵抗は1100度から900度に掛けて温度が低下するほどヒューズ素子抵抗はほぼリニアに増加している。逆にヒューズ素子を切断するために必要な切断電流は1100度から950度までは減少傾向を示すが950度から900度ではその傾向が鈍化しRTA温度を減少しても切断電流の減少傾向は少なくなっている。さらに900度以下ではこの切断電流の減少傾向が一段と鈍化することが推測される。
しかしながら、同じ電源電圧=5Vで駆動されたMOS−Trによればより小さな切断電流で切断が可能ということは必要とされるMOS−Trのサイズが小さくできるというメリットが有り、集積回路の更なる高集積化・低コスト化にとって好ましい。
一方、1stI/Iの形成までの温度処理においてTrの拡散処理によるTr特性がほとんど決定されており、この後に行われる温度処理は極力小さい温度が好ましい。特に1000度を越えての温度処理はこのヒューズ素子のアニール前までに形成されたTrの拡散層の不純物分布を決定的に崩してしまうため良好なTr特性を維持できない。このようなTr特性側からの限定条件によるとRTA温度については950度以下が好ましい。
また、遷移金属やそのシリサイドを用いた場合には、この熱処理温度をさらに低下させることが可能となり、RTA条件は、400〜800℃、望ましくは450〜600℃、処理時間は1〜120sec、望ましくは5〜30sec程度とすることが可能となる。例えば、CoSi2を用いた場合、550℃、10secでもよい。
拡散炉を用いた場合にもRTAと同様の条件が設定されることは周知であり、例えばこの熱処理温度は600度〜950度の間で選択され、焼き締めによるはがれ防止効果を考慮すれば800度〜950度での熱処理を行うのが好ましく、その熱処理時間は5min〜90minの間で任意に選択が可能であるが、望ましくは15min〜30min程度である。同様に、遷移金属では低温化が可能で、400〜800℃、5〜30min、望ましくは450〜600℃、5〜10minとすることができる。
上記した熱処理工程は、後述のゲート電極のパターニング後に行っても良いし、サイドスペーサ用の酸化膜の成膜の後、もしくはサイドスペーサ形成の後に行っても良い。
この反射防止膜は、例えばTiNもしくはTiOxN(O元素の組成xは5〜30atm%)を膜厚10nm〜100nm程度、望ましくは30nm〜60nmを推積する。成膜方法はターゲットにTiを用いたDCマグネトロンスパッタ装置を用い、スパッタガスとしてAr、N2、O2の混合ガスを用いる反応性スパッタ法により成膜する(成膜条件は既に説明済みのものと同等)。
なお、シリサイドに用いるだけでなく、金属層の形成後シリサイド化反応を行う前に、TiNやTiON膜を形成してから熱処理をしてシリサイド化を行ってもよい。
この反射防止膜の成膜によりヒューズ素子の表面のシリサイドからの反射光が減少し、フォトリソ工程での微細加工が可能となる。またこの反射防止膜はヒューズ素子のパターニング後にエッチング除去されても良い。この反射防止膜の除去によってヒューズ素子の切断特性が安定化され、併せて切断電流も減少することができる。
ここでは、ヒューズ素子等を覆ってサイドスペーサとなる絶縁膜を成膜し、この後異方性エッチングにより前記絶縁膜の平坦部を除去することによって、ヒューズ素子の側壁にテーパ形状を持った絶縁膜によるサイドスペーサを形成することができる。このサイドスペーサの幅がヒューズ発熱部からのSOGの距離を決定するので膜厚が厚いほど遮温効果は大きいが、あまり厚くなると成膜・ドライエッチングでの工程負荷が増えるので、膜厚は150〜700nmで選択され、望ましくは膜厚200〜500nmの条件内で選択するのが好ましい。
サイドスペーサを形成するための膜種は任意に選定が可能であり、第1層間絶縁膜表面の絶縁膜に対してこのサイドスペーサの膜種を異ならせることはエッチング特性の違いによるサイドスペーサエッチ時の選択性を向上させる効果がある。
この絶縁膜をPL−TEOS酸化膜により成膜する場合には、1例として基板温度:400度、原料ガス:TEOS(液体として供給:1.8cc/min)+O2(8000sccm)、反応室内圧力;2.5Torr、プラズマパワー:1000W、成膜厚=450nmとすることが出来る。窒化酸化膜を成膜する場合には同じ装置を利用することが可能で、この場合には原料ガス系をTEOS(liq:1.8cc/min)+O2又はN2(8000−xsccm):ここでx=0〜5000sccm、として選択すればよい。
またこのエッチングでは図示していないが、過剰なオーバーエッチングにより平坦部の絶縁膜がエッチングされ段差が大きくならないために平坦部の酸化膜を残してエッチングすることが望ましい。
一方、上述の窒化膜を用いた場合のエッチングは1例として、平行平板型プラズマエッチャーをもちいエッチング条件は、圧力:0.1Torr、RFパワー400Wとすることが出来る。前述と同様にエッチング量は平坦部の膜厚がほとんど無くなり側壁にサイドスペーサが形成される条件で設定し、もしくは平坦部に絶縁膜を残してエッチングをストップするのが好ましい。
絶縁膜−1の成膜は上記した絶縁膜(LP−TEOS酸化膜、窒化膜、PL−TEOS酸化膜、窒化酸化膜、F素含有絶縁膜、バイアスCVD絶縁膜等々)のいずれも選択が可能であるので同膜種についての記述は省略する。
尚、ここで前述のLP−TEOS酸化膜、窒化膜、p1−TEOS酸化膜、窒化酸化膜等の成膜を同程度の膜厚で成膜しても良い。
さらにはF素含有酸化膜を成膜しても良く、この時の成膜条件の1例としては基板温度:450度、原料ガス:TEOS/O2/C2F6=50/250/250ccm、反応室内圧力;3.0Torr、プラズマパワー:600Wとすることが出来る。
塗布絶縁膜の成膜条件は一例として、HSQ樹脂膜を用いた場合には、水素シルセスキオキサン樹脂をMIBKに溶解した溶液をスピンコートにより塗布し膜厚=300〜700nmの範囲で任意の膜厚に成膜可能であるが、好ましくは350〜550nmであり、ここでは450nmとした。
次にこのプレセラミック状の水素シルセスキオキサン膜をセラミック状の酸化シリコン膜にするための熱処理を行う。例えばN2ガス等の不活性ガス雰囲気中で350度〜550度で5〜120分間の熱処理を行う。このガス雰囲気は酸化性ガス雰囲気中であっても良いし、不活性ガスと酸化性ガスとの混合ガスであっても良い。この熱処理条件の1例としては、N2ガス雰囲気中で400度、10分間の熱処理を行った。
特に絶縁膜−1と塗布絶縁膜とのエッチングレートの比がほぼ等しくなる、もしくは塗布絶縁膜が若干速くなるように上記エッチバック条件を任意に設定すれば塗布絶縁膜による表面の平坦性を劣化させることなく、ヒューズ上の絶縁膜−1の上に残る塗布絶縁膜のみを除去することが可能となる。
本発明においては上述の塗布膜種・処理方法によらずどのような塗布絶縁膜:塗布膜種、塗布・加熱条件、エッチバック条件であっても利用可能であることは同業者であれば自明である。
絶縁膜−2の成膜は、上記により説明した絶縁膜(LP−TEOS酸化膜、窒化膜、PL−SiH4酸化勝・窒化酸化勝・窒化膜、PL−TEOS酸化膜・窒化酸化膜、F含有絶縁膜等)のいずれも選択が可能であるが同膜種についての成膜方法は省略する。
さらに第2絶縁膜としては常圧−TEOS絶縁膜も利用出来、その成膜条件の一例としては基板温度=400度として、TEOS=2.5slm、O2= 7.5slm、O3=85g/Nm3、N2=18slmを用い成膜厚500nmとする。
CMP後に最終的に残される絶縁膜−2の最小膜厚がゼロとなりSOG膜が表出しないように条件を設定した場合、CMP処理条件の1例としては絶縁膜−2の成膜厚=1000nm、CMP研磨量=500nmとすることが出来る。下地の段差形状によるが、絶縁膜−2の最小膜厚は100〜200nm程度となっている。
ここでは、第2層間絶縁膜にスルーホール及びホールの埋め込み(W−プラグ)と配線膜の形成・パターニングを行う。スルーホール及びホールの埋め込みプラグの形成方法は上記とほぼ同じであるため省略する。配線膜の形成は、Al又はAl−Si、Al−Si−CuなどのAl合金やCuはCu−Cr、Cu−Zr、Cu−Ag、Cu−PdなどのCu合金等の導電材料を形成し用いることができる。スパッタ法を用いた成膜条件としては、一例としてターゲットにAl−Si−Cuを用い基板温度:150°C、Ar流量:18sccm、圧力:8mTorr、スパッタリングパワー:1200Wとすることができる。
必要に応じて配線膜の形成に先立ってバリア膜を成膜する。バリア膜はTiNやTiONが利用出来、必要に応じてコンタクトメタルとしてのTiとの積層構造(Ti/TiN(TiON)やTi/TiN(TiON)/Ti)としても良い。さらに必要に応じて配線膜の形成後にこの上層にキャップ膜(反射防止膜:Ti/TiN(TiON))を成膜してもよい。
この場合のバリアメタル、プラグおよび配線等の材料としては上記した材料及び成膜手法が応用可能である(埋め込みプラグ・配線プロセス工程の選択はヒューズ素子そのものの特性にはほとんど無関係であり、影響があっても接続抵抗が変化する程度のため任意の選択が可能であることは同業者であれば自明である)。
このパッシベーション膜は周知のCVD法等を用いて成膜し、NSGもしくはSiO2膜を50nm〜200nm程度、望ましくは100nmの厚さ及びSiN膜もしくはSiON膜を600nm〜1200nm程度、望ましくは1000nmの厚さを順次に堆積してパッシベーション膜全体の厚さが0.8μm〜1. 4μm程度、望ましくは1.1 μm程度の厚さを有するパッシベーション膜を形成する.
最終的に、図8(f)に示す断面構造を有するアナログMOS集積回路装置が完成する。
工程負荷が少なくポリサイドの表面がサイドスペーサ形成時のエッチング環境(プラズマガスやイオン衝撃)に直接曝されることが無いためヒューズ素子の特性ばらつきの低減に有効である。また絶縁膜−1の段差形状の改善効果があるためSOGによる平坦化も容易となる。
このような加工を実現する手法としてはArなどの不活性ガスによるミリングやO2やArなどを用いたテーパエッチングが利用出来る。テーパエッチングされる絶縁膜-1はヒューズ素子の上部端からの45〜60°の角度に対して最も削れ量が大きくなるためこの部分の膜厚が十分確保されるように、その形成膜厚を設定する。例えば、PL−TEOS酸化膜を用いてその膜厚を300〜1000nmで選択し、望ましくは膜厚500〜800nmの条件で選択するのが好ましい。
Arテーパエッチング条件として1例は、アノード結合のダウンフロータイプのエッチング装置を用いAr流量100sccm、圧力0.1Torr、RFパワー800〜1200W、基板温度100度であり、テーパ角度が60〜45°程度となるように加工時間やパワーを調節することで実現される。O2テーパエッチング条件として1例は、ECRエッチング装置を用い、O2流量100sccm、圧力0.01Torr、マイクロ波パワー300mW、RFパワー150W、基板温度40度であり、テーパ角度が80〜60°程度となるように加工時間やパワーを調節する。
すなわち、図13のヒューズ素子構造においてカバレッジの低い絶縁膜―1に対してテーパ加工による形状改善を行う工程を追加するのでは無く、あらかじめテーパ形状を持った絶縁膜の形成を直接おこなうことも出来る。
このような形状を持った絶縁膜の成膜方法としてはバイアスCVD絶縁膜が知られている。バイアスCVD絶縁膜の成膜条件は1例として、基板温度:400度(原料ガス:SiH4/O2/Ar = 45/55/70sccm、マイクロ波パワーに000W、RFパワー1400W(13.56MHz)、反応室内圧力:にmTorrとすることが出来る。その形成膜厚の設定は300〜1000nmで選択し、望ましくは膜厚500〜800nmの条件で選択するのが好ましい。
例えば、PL−TEOS酸化膜を用いてその膜厚を200〜800nmで選択し、望ましくは膜厚350〜600nmの条件で選択するのが好ましい。
図6〜図8に示す例では、ヒューズ素子を第1層間絶縁膜と第2層間絶縁膜の間に形成していたが、ここでは、さらにその上層の第n層間絶縁膜の間にも形成した場合の断面図を示している。
本発明によれば、層間絶縁膜に用いたSOG膜への熱ストレスが緩和され、塗布絶縁膜からの脱ガス反応が押さえられ塗布絶縁膜の変形やクラック等が避けられて半導体集積回路の信頼性が向上する。このため、図6〜図14を用いて説明した方法によって第nポリシリコン層、もしくは第nポリサイド層でヒューズ素子を形成する方法を繰り返し行うことによって、図15に示すように、任意の層数で上方もしくは近傍に積層されたヒューズ素子(ヒューズ素子アレイ)を得ることが出来る。
STI上に形成された第1ヒューズ素子(アレイ)は、シリサイドプロセスによって形成されるゲート電極と略同一材料・同一工程で作製されている。このヒューズ素子(アレイ)もしくはTr素子の上方には、図7、図8に示す製造プロセスと同じく第2ヒューズ素子(アレイ)が形成され、さらに第3ヒューズ素子(アレイ)が積層されている。図15には詳細は図示されていないが、さらに任意の層数:第nヒューズ素子(アレイ)の積層も同方法によって自由に形成が可能である。
また、ヒューズ素子を覆う絶縁談をAr又はO2エッチングによってテーパ形状に加工し、あるいは、ヒューズ素子を覆う絶縁談をミリングによってテーパ形状に加工することで、ヒューズ素子の近隣に存在する塗布絶縁膜との距離を大きくして塗布絶縁膜へ加わる熱ストレスを緩和ししたものである。
以上説明したように、本発明によれば、製造工程の複雑化、製造コストの大幅な増大を招くことなく簡便な方法によって、層間絶縁膜に用いた塗布絶縁膜への熱ストレスが緩和され、塗布絶縁膜からの説ガス反応が押さえられ塗布絶縁膜の変形やクラック等が避けられて半導体集積回路の信頼性が向上する。さらに本発明方法よれば短時間で低パワーの電気パルスを複数回印加する半導体装置(回路)とヒューズ素子の切断が達成され、ヒューズ素子を用いた高集積で安価な半導体メモリ装置を提供することができる。
以上実施形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、周知の半導体製造方法、プロセス技術によって種々の変更、改良、組み合わせ等が可能なことは当業者にとって自明である。
Claims (9)
- 半導体基板上に形成されるヒューズ素子を備えた半導体装置構造であって、
前記ヒューズ素子の側壁部、もしくはそれを覆う絶縁膜をテーパ状に形成したことを特徴とする半導体装置構造。 - 前記ヒューズ素子を覆いサイドスペーサとなる絶縁膜を成膜して、異方性エッチングにより前記絶縁膜の平坦部を除去し、前記ヒューズ素子の側壁にテーパ形状を持つ絶縁膜による前記サイドスペーサを形成することを特徴とする請求項1に記載の半導体装置構造。
- 前記ヒューズ素子を覆う絶縁膜を、ArまたはO2エッチングによってテーパ形状に形成したことを特徴とする請求項2に記載の半導体装置構造。
- 前記ヒューズ素子を覆う絶縁膜をミリングによってテーパ形状に形成したことを特徴とする請求項2に記載の半導体装置構造。
- 前記テーパ形状に形成された絶縁膜上に、さらに別の絶縁膜を形成したことを特徴とする請求項3または4に記載の半導体装置構造。
- 前記ヒューズ素子を覆う絶縁膜の側壁部をテーパ形状に成膜したことを特徴とする請求項1または2に記載の半導体装置構造。
- 半導体基板上に形成されるヒューズ素子を備えた半導体装置の製造方法であって、
前記ヒューズ素子を覆い、サイドスペーサとなる絶縁膜を成膜するステップと、
異方性エッチングにより前記絶縁膜の平坦部を除去するステップと、
前記ヒューズ素子の側壁にテーパ形状を持つ絶縁膜による前記サイドスペーサを形成するステップと、
を有することを特徴とする半導体装置の製造方法。 - 前記半導体装置は、
任意の電気エネルギーを持つ電気パルスを生成し、前記ヒューズ素子に対して任意のインターバルをもって繰り返し印加するパルス発生回路を備えることを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記ヒューズ素子を積層してヒューズアレイ構造とするステップ、
を更に有することを特徴とする請求項7または8に記載の半導体装置の製造方法。
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