JP2006286723A

JP2006286723A - 半導体装置および同装置におけるヒューズ素子の切断方法

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Publication number: JP2006286723A
Application number: JP2005101481A
Authority: JP
Inventors: Masayoshi Omura; 昌良大村
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2005-03-31
Filing date: 2005-03-31
Publication date: 2006-10-19

Abstract

【課題】低電力で切断できる電気ヒューズ素子を備えた半導体装置を提供する。
【解決手段】半導体基板の表面上に形成されたヒューズ素子を電気パルスにより切断する半導体装置であって、任意の電気エネルギーを持つ電気パルスを生成し、ヒューズ素子に対して任意のインターバルをもって繰り返し印加するパルス発生回路を具備することを特徴とする。
【選択図】図７

Description

本発明は、半導体基板の表面上に形成されたヒューズ素子を電気パルスにより切断する、半導体装置および同装置におけるヒューズ素子の切断方法に関する。

ヒューズ素子を切断するためには大きなパワーが必要である。このためには、電流駆動能カの大きなバイポーラ型トランジスタを用い、あるいはＣＭＯＳ回路の寄生バイポーラ回路の動作、もしくはＭＯＳトランジスタのスナップバック（電子雪崩降状態）のような非可逆的あるいは破壊的な動作状態を利用した大きな電流パワーを引き出すための工夫が必要であった（例えば、特許文献１、２、３参照）。
これらのヒューズ素子の切断方法によれば、１度の電気エネルギーの印加によってヒューズ素子を切断するため、電気エネルギーの印加時間はヒューズ素子が切断されたその瞬間で止めることが出来ない。このため、印加時間はかなり長く余裕を持った時間長に設定されている。

また上記した電気的なヒューズ素子の切断方法ではヒューズ素子の切断が不安定なこともあり、現在ＤＲＡＭや多くのメモリ素子に組み込まれる冗長回路等で利用されるヒューズ素子については、レーザ等のエネルギービームによる切断が主流である（例えば、特許文献４参照）。
このエネルギービームによるヒューズ素子の切断によれば、１回の照射でヒューズ素子が完全に切断されるような十分にマージンを取った大きなエネルギーが加えられている。このため、ヒューズ素子材料が完全に溶融飛散もしくは蒸発することによって切断されるが、溶融物が周辺に飛散し再付着等してしまうという問題がある。
特開２００２−１５８２８９号公報特開平６−３７２５４号公報特開平７−３０７３８９号公報特開平１１−２０３８８８号公報

このようなヒューズ素子の大電流による切断やエネルギービームによる切断では、その投入される電流エネルギーやビームエネルギーが非常に大きいためヒューズ素子やその周辺の半導体回路の破壊的状況をもたらす場合がある。
上記したＣＭＯＳ回路の寄生バイポーラ回路の動作、もしくはＭＯＳトランジスタ(以下、トランジスタＴｒと略記する)のスナップバックといった非可逆的あるいは破壊的な動作状態において、ヒューズに投入される電気エネルギーは十分にコントロールすることが出来ない。このため、ヒューズを切断するために必要な電気エネルギー以上の極端に大きな電気エネルギーが投入されることも有りえる。さらに大きなエネルギー発散が生じヒューズ素子を取り囲む周辺回路を動作不能とさせてしまうような致命的な破壊も発生する状況が避けられない。

エネルギービームによる切断においてもその投入エネルギーは極端に大きく、ヒューズ素子材料は瞬間的に溶融・蒸発という物理変化を伴うため、その爆発的変化のコントロールが難しい。すなわち、電流エネルギー、エネルギービームのいずれにしても、本来目的とするヒューズ素子のみの切断だけに留まらず、投入エネルギーによる急激な発熱によりヒューズ素子自身の溶融・蒸発等によるヒューズ材料の溶融物の飛散も伴うこととなり、これによりヒューズ素子に接続している導電回路やヒューズ素子を囲む絶縁膜の破壊が発生する。

さらに、このヒューズ材料の溶融した飛散物は、ヒューズ素子の周辺への付着も伴うため配線回路のショート等、回路上の問題も発生させる。特に、ヒューズ素子上部を覆っている層間絶縁膜やパッシベーション膜、保護樹脂膜等が破壊され飛散したりクラックが入ったり、溶融変形したりして半導体装置の製造上の歩留まり低下やその装置そのものの信頼性低下等の問題を発生させる。
このため、本来ならばヒューズ素子の上部や周辺に覆われている層間絶縁膜やパッシベーション膜、保護樹脂膜等を別プロセス工程をわざわざ付加して除去し、ヒューズ素子の切断時にはその上部や周辺にこれら膜が存在しないような構造としたり、信頼性向上のためヒューズ切断の後にこれら膜を成膜したりするという手間を要している。

このヒューズ素子の溶融破断によるエネルギーの放出は、上記のような物理的な破壊状況に至らなくても、溶融破断時の熱エネルギーの伝導と発散による急激な温度上昇・下降による熱的ストレスによりヒューズ素子を囲む絶縁膜や配線及びその周辺回路への熱的ストレスの蓄積による配線抵抗の変動や回路上の信頼性の低下といった問題をも発生させる。

一方で、ヒューズ切断のための投入エネルギーのコントロールが容易である、通常のＴｒを用いてヒューズ素子の切断に必要な大電流を流すことができるように設定する場合には、Ｔｒのサイズを増大させなければならず、チップ面積の増加というコスト上の問題がある。もし、ヒューズ素子の切断に必要な大電流を、通常のＴｒで得られるようにする場合には、ヒューズ素子の切断を行うことの出来る電流:Ｉｆｕｓｅは、切断されるヒューズ素子自身の抵抗値（Ｒｆｕｓｅ）と切断用Ｔｒの駆動能力(内部抵抗:チャネルが開いた状態でのＴｒのＯＮ抵抗:Ｒｏｎ)及び電源電圧:Ｖｄｄによって決定され、概略は以下の（１）式の様に表される。
Ｉｆｕｓｅ＝Ｖｄｄ／（Ｒｆｕｓｅ＋Ｒｏｎ）・・・（１）
上記した（１）式で、ＲｏｎはＴｒの駆動能力によって決まり、その駆動力が大きければＲｏｎが小さくなるという逆の関係にある。ヒューズを切断するための電流:Ｉｆｕｓｅを大きくしようとすれば電源電圧Ｖｄｄはその半導体回路の設計時に決定されているものであり、一般にＶｄｄが大きいとＬＳＩ回路の消費電力も大きくなる傾向にあるため、ヒューズ切断のためだけにＶｄｄを高くすることは難しい。

このため、残る方策はＲｆｕｓｅとＲｏｎを小さくすることである。ＲｏｎはＴｒの設計上、Ｔｒのゲート長:Ｌｇとゲート幅:Ｗｇによりほぼ決定されている。Ｒｏｎを小さくするためにはＴｒのゲート長：Ｌｇは小さいほど有利であるが、一定のＬＳＩ製造プロセスの下ではＬＳＩ設計時のデザインルールはほぼ決められておりＴｒのゲート長:Ｌｇのミニマム値は必然的に決定されてしまう。このため、Ｒｏｎを小さくするためにはゲート幅:Ｗｇを大きくする必要がある。
一方、Ｒｆｕｓｅはヒューズ素子の材料と膜厚から決まるシート抵抗幅と、ヒューズ素子の設計デザインから素子幅:Ｗｆとその長さ：Ｌｆとによって決定され、概略は以下の（２）式の様に表される。
Ｒｆｕｓｅ＝ｐｆ＊Ｌｆ／Ｗｆ・・・（２）
ここでシート抵抗ｐｆはＬＳＩ製造プロセスの下でどのような導電材料と膜厚を選択するかにより決定されてしまい、普通は他のレイヤーとして利用されているポリシリコン層もしくはポリサイド層をヒューズ素子形成にも流用するためほとんど選択の余地は少ない。ヒューズ素子のデザイン:幅:Ｗｆはその切断の容易性から、ＬＳＩの設計時に選択されたデザインルールのミニマム値を用いるので、残るはその長さ:ＬｆによってＲｆｕｓｅが決定されることとなり、このＬｆが小さいほどＲｆｕｓｅも小さくなる。

これらの関係をまとめると以下の（３）式の様に表される。
Ｉｆｕｓｅ＝Ａ＊Ｆ（ｌ／Ｌｆ、Ｗｇ）・・・（３）
但し、Ａはプロセス/設計によって決まる定数である。
一般に、ヒューズ素子を切断するための電流エネルギーを通常のＭＯＳ−Ｔｒを使って取り出すためには、デジタル信号処理に利用されるＭＯＳ−Ｔｒの数１０倍〜数百倍程度のＷｇ幅が必要となる。ヒューズ素子の切断のためにこの様な巨大なサイズのＴｒをそのヒューズ素子の数だけ用意するのは半導体集積回路チップ上の面積を大幅に必要としチップコストを大幅に増加させることとなる。特に、高集積の半導体メモリチップの冗長回路としては全く利用できないとも言える位のデメリットになる。

残る手段としてのヒューズ素子のＬｆの縮小は、ヒューズ素子の切断特性上からの制約を受けている。つまりヒューズ素子の切断部はＩｆｕｓｅによるジュール熱の蓄積によって溶融切断されるためある程度の抵抗値:Ｒ’ｆｕｓｅ（実際にはヒューズ素子の溶融部の抵抗が主となるであろう:Ｒ’ｆｕｓｅ≒ｏｒ＜Ｒｆｕｓｅ）を持っている必要がある。つまり、発熱量:Ｊ’ｆｕｓｅは以下の（４）式で表される。
Ｊ’ｆｕｓｅ＝（Ｉｆｕｓｅｒ２＊Ｒ’ｆｕｓｅ＊Ｔ）・・・（４）
ここで、ｔは、切断時間[sec](ヒューズ素子に電流が流れてからヒューズ切断までの時間)を示す。
従って、Ｒ’ｆｕｓｅ（Ｒｆｕｓｅ）を小さくすればＩｆｔｉｓｅは大きくなるが、Ｒ’ｆｕｓｅは相対的に小さくなるのでヒューズ切断に必要となる総発熱量:Ｊ’ｆｕｓｅも小さくなってしまう。このような相反関係にあるため、Ｒ’ｆｕｓｅ（Ｒｆｕｓｅ）を任意に小さくすることは出来ずにある制限が加わることとなる。

本発明は上記事情に鑑みてなされたものであり、低電力で切断できる電気ヒューズ素子を備えた半導体装置であって、低電力な電気パルスを複数回印加することにより前記ヒューズ素子を切断することのできる半導体装置および同装置におけるヒューズ素子の切断方法を提供することを目的とする。
また、複数回の電気パルスの印加によってヒューズ素子が切断されたことを検知し、余分な電気パルスの印加が行われないよう配慮し、更に、ヒューズ素子を含む半導体装置を用いて任意の情報を書込みまたはその情報を読み出すことが出来る半導体装置および同装置におけるヒューズ素子の切断方法を提供することも目的とする。

上記した課題を解決するために本発明は、半導体基板の表面上に形成されたヒューズ素子を電気パルスにより切断する半導体装置であって、任意の電気エネルギーを持つ前記電気パルスを生成し、前記ヒューズ素子に対して任意のインターバルをもって繰り返し印加するパルス発生回路を具備することを特徴とする。

また、本発明において、前記パルス発生回路は、前記ヒューズ素子の切断が、１回の電気パルスで切断される必要十分でかつ最小のエネルギーより小さな電気エネルギーを持つ電気パルスを生成することを特徴とする。

また、本発明において、前記パルス発生回路から供給されるパルスを入力として得、当該パルスを前記ヒューズ素子に供給する切断用トランジスタと、前記ヒューズ素子の抵抗を測定して前記ヒューズ素子の切断の成否を判断する切断判定回路と、を具備することを特徴とする。

また、本発明において、前記切断判定回路により切断されたことを検知して以降の前記パルスの供給を禁止する電気回路と、を具備することを特徴とする。

また、本発明は、半導体基板の表面上に形成されたヒューズ素子を電気パルスにより切断する半導体装置であって、前記ヒューズ素子の切断の成否による電気抵抗の変化を検知して情報のリードライトを行う前記ヒューズ素子を記憶素子として用いたメモリ回路を具備することを特徴とする。

また、本発明において、前記ヒューズ素子を前記切断用トランジスタ近傍に配置して成ることを特徴とする。

また、本発明において、複数の前記ヒューズ素子を異なる層に積層して成ることを特徴とする。

また、本発明において、前記ヒューズ素子を、当該ヒューズ素子の上方もしくは近傍の異なる層に積層して成ることを特徴とする。

また、本発明において、前記切断用トランジスタや活性領域の上方もしくは近傍に前記ヒューズ素子を形成して成ることを特徴とする。

また、本発明において、前記切断用トランジスタや活性領域の上方もしくは近傍に複数の前記ヒューズ素子を形成して成ることを特徴とする。

また、本発明は、半導体基板の表面上に形成されたヒューズ素子を電気パルスにより切断する半導体装置におけるヒューズ素子の切断方法であって、任意の電気エネルギーを持つ前記電気パルスを生成するステップと、前記電気パルスを、ヒューズ素子に対して任意のインターバルをもって繰り返し印加するステップと、を有することを特徴とする。

１度の電気パルスによりヒューズ素子を切断するためには大きな電気エネルギーが必要であるのに対し、本発明によれば、これよりも小さなエネルギーを持つ複数の電気パルスをヒューズ素子に印加するようにし、繰り返し熱ストレスによるヒューズ構成材料のマイグレート現象を利用して穏やかな条件下でヒューズ素子を切断することができる。

複数の電気パルスヘの分割数をｎとすれば、ヒューズ素子の切断のためには１／ｎ程度の電気エネルギーを持つ電気パルスをｎ回印加すればヒューズ素子を切断することができる。ここで、これを簡略のためｎ回に均等分割した各１回ずつのパルスのエネルギーをＥ'(１)、Ｅ'(２)、・・・Ｅ'(ｎ)と表記し、これら全ての電気パルスエネルギーの総和をＥ'(１＋２＋・・・ｎ)と表記する。
このような条件下で、例えば、あるヒューズ素子を切断するために必要十分且つ最小限の電気エネルギーをＥ=５．０Ｅ−７［Ｊ］とすれば、これをｎ回の電気パルスで切断するためにはＥ≦Ｅ'(１＋２＋・・・ｎ)となる必要があり、このため各パルス１回当たりの電気エネルギーを５．０Ｅ−７／ｎよりは大きい電気エネルギーになるように設定すればよい。つまり、ヒューズが切断される最後の電気パルスＥ'(ｎ)は５．０Ｅ−７／ｎ程度の電気エネルギーであってもヒューズ素子は切断されるため、この様な電気パルスのエネルギーではヒューズ素子を溶融飛散させるほどのエネルギーを持ち得ないためヒューズ素子周辺への物理的破壊は起こりえない。

また、本発明によれば、複数の電気パルスをヒューズ素子に印加することでヒューズ素子が切断された場合の、周辺回路への熱的ダメージか軽減できる。
すなわち、ヒューズ素子に印加された電気エネルギーによる発熱は周囲へ拡散するが、その時の伝熱量はヒューズ素子の温度に比例しその伝播距離の３乗に逆比例して急激に減少する。ここでn回に分割した電気パルスのパルスサイクルが任意に設定できればパルスの加えられていない空白時間でヒューズ素子そのものの温度が低下し、周囲への熱伝導により伝えられる熱量も減少する。
このようにして１回の電気パルスでヒューズ素子を切断するのに比較して、ヒューズ素子の周囲に伝播される熱的ストレス(パルス状の熱伝播)が緩和されるため、ヒューズ素子を囲む絶縁膜や配線及びその周辺回路に不要に大きな熱ストレスを周囲に与えることなくヒューズ素子を切断することができるため、配線抵抗の変動や回路上の信頼性の低下といった前記問題も軽減されることになる。

さらに、ヒューズ素子と周辺回路との間隔を狭め空間サイズを極力小さく出来、あるいは、これを無くし、また、ヒューズ素子と周辺回路との積層を可能とする。
上記した複数の電気パルスによる切断方法を最適化して周辺回路への熟的ストレスを軽減すれば、このヒューズ素子を実際のＬＳＩ回路に応用することで、例えばヒューズ素子を切断するためのトランジスタを含む回路、配線、さらにはこのヒューズ素子を応用したプログラミング回路、メモリ回路、容量トリミング回路、抵抗トリミング回路等と、ヒューズ素子との間隔をできる限り狭めることでＬＳＩ回路の集積度を向上することができ、また、ＬＳＩのチップ単価を低下させることができる。さらにはヒューズ素子に隣接・近接、あるいは積層して切断用トランジスタや回路・配線・抵抗素子・容量素子を設けることが可能であり、よりチップサイズを縮小できる。

また、本発明によれば、複数の電気パルスをヒューズ素子に印加する場合に、ヒューズ素子が切断されたか否かを判断する回路を付加することで、余分な電気パルスを印加する必要を無くし、ヒューズ素子の切断に掛かるプログラムの処理時間を短縮することができる。
例えば、ｎ回に分割した電気パルスのパルス長が例えば１（μｓｅｃ）でありパルスサイクルが３（μｓｅｃ）、印加パルス回数がプログラム上で７回印加されるように設定されていたとする。実際にヒューズを切断した場合にパルス回数５回で切断された場合には、そのヒューズ素子には２回余分に電気パルスが印加されることとなる。余分に印加されたこの２サイクルの時間は６（μｓｅｃ）であるが、ＬＳＩチップ上に１千個のヒューズ素子が配置されていたとすれば、プログラム処理時間は１チップ当たり６［ｓｅｃ］、１万個のチップをプログラムしたとすると１万［ｓｅｃ］、約２．８時間のロスとなる。ＬＳＩチップのプログラム装置、及びそれをコントロールするための作業人員のコストを考慮すれば、このヒューズ素子のプログラムに要する時間は１（μｓｅｃ）といえども短い方が、コストメリットがより大きくなるのは自明のことである。

また、本発明によれば、１／ｎ程度の電気エネルギーに減少した電気パルスをｍ個のヒューズ素子に印加して切断することができるため、複数のヒューズ素子を同時に切断することが可能となる。この場合、ｍ≦ｎとすれば、回路上必要な電気エネルギーを小さくすることが出来るため、電源系の負荷が小さく、また回路設計も容易となる。
ｎ回に分割した電気パルスのエネルギーがヒューズ切断を１回で行うため必要最小限のエネルギー量の１／ｎであれば、同時にｍ個のヒューズ素子を切断する場合に必要なエネルギーはｍ／ｎになる。例えば、ｍ＝ｎ／５とすれば、ｍ個のヒューズ素子をまとめて切断しても、その必要エネルギーは１／５で済むことになる。これは、回路やその電源系への負荷を減少させることを意味し、且つ、ヒューズも一度に多量に切断することができて時間的ロスを少なくすることも出来る。

一度の電気パルスによりヒューズ素子を切断するためには大きなパワーが必要なのに対し、複数のパルスによりヒューズ素子を切断する場合には１個ずつのパルスのパワーは少なくて済む。
１度の電気パルスでヒューズ素子を切断するのに必要十分且つ最小限のエネルギーを“Ｅ"とすれば、このヒューズ素子に加えられる全ての電気パルスのエネルギーの合計"Ｅ'"は、上記した１度の電気パルスの持つ電気エネルギーと同レベルかもしくはそれよりも大きいエネルギーが必要となる。すなわち、Ｅ'≧Ｅと表される。例えば、１つのヒューズ素子を１回の電気パルスで切断するためにＥ＝５．０Ｅ−７［Ｉ］の電気エネルギーが必要であった場合には、同じヒューズ素子を２回の電気パルスで切断するためには少なくとも１回目＋２回目の電気エネルギーの合計Ｅ’（１＋２）≧５．０Ｅ−７［Ｉ］となる電気エネルギーに設定すればよい。

すなわち、上記したエネルギーを均等に２分割する場合には、各１回のパルス電気エネルギーは少なくともＥ／２＝２．５Ｅ−７［Ｉ］よりも大きい値に設定すればよい。換言すれば、各１回当たりのパルス電気エネルギーはほぼ１／２と少なくて済む。また１回目と２回目の電気パルスのエネルギーは均等でなくともよく（Ｅ’（１）≠Ｅ’（２））、これらはどちらか一方が大きくても構わない（Ｅ≧Ｅ'(１)≧Ｅ'(２)、Ｅ≧Ｅ'(２)≧Ｅ'(１)）。但し、これら２つの電気パルスの合計がＥ≦Ｅ'(１＋２)を満たす必要がある。
さらに、これをｎ回に均等分割したとすれば、上記と同じヒューズ素子の切断のためには５．０Ｅ−７／ｎよりは大きい電気エネルギーとなるように各パルス１回当たりの電気エネノレギーを設定すれば良いため、各１個ずつの電気パルスの持つエネルギーはかなり小さくできることとなる(ｎ回に分割した場合ではその各１回ずつのパルスのエネルギーはＥ'(１),Ｅ'(２),・・・Ｅ'(ｎ)≦Ｅであり、これら全ての電気パルスのエネルギー総和Ｅ'(１＋２＋・・・＋ｎ)≧Eである)。

この様に１／ｎ程度に小さくなった一つずつの電気パルスのエネルギーではヒューズ素子を溶融飛散させるほどのエネルギーを持ち得ないためヒューズ素子周辺への物理的破壊は起こりえない。何故ならばヒューズ素子の切断はそのヒューズ素子を切断するために必要な最小限の電気エネルギー“Ｅ"よりも複数回に分割して印加される電気パルスの全てのエネルギー総和Ｅ'(１＋２＋・・・＋ｎ)がＥ'(１＋２＋・・・＋ｎ)≧Ｅとなる最後に印加された電気パルスＥ'(ｎ):Ｅ'(ｎ)≒Ｅ／ｎによってヒューズ素子の切断が最終的に完結されるからである。

また、上記した例では説明の簡略化のためｎは整数として説明したが、特に整数に限られているわけではなく、ヒューズ素子が複数回の電気パルスで確実に切断されるような設定であれば、各電気パルスのエネルギーの大きさは任意に設定が可能であることはいうまでも無い(上記した数式:Ｅ'(Ｄ,Ｅ'(２),・・・Ｅ'(ｎ)≦Ｅ、且つＥ'(１＋２＋・・・＋ｎ)≧Ｅが満たされる条件であればｎの値は限定されない)。
例えば、電気パルスが持つエネルギーが前記Ｅ＝５．０Ｅ−７［Ｊ］の８０％（ｎ＝１．２５）として設定されれば、１回の電気パルスではＥ'(０)＝４．０Ｅ−７［Ｉ］であり切断されないが、２回の電気パルスでは２つの電気エネルギーの和がＥ'(１＋２) ＝８．０Ｅ−７［Ｊ］となり上記したＥ＝５．０Ｅ−７［Ｊ］を越えることになるため、２回目に加えられた電気パルスで上記したヒューズ素子が確実に切断されることになる。同様に、Ｅ＝５．０Ｅ−７［Ｊ］の３０％（ｎ＝３．３３３）として設定されれば３回の電気パルスではＥ'(１＋２＋３)＝４．５Ｅ−７［Ｊ］となり切断されないが、４回目に加えられた電気パルスではＥ'(１＋２＋３＋４)＝６．０Ｅ−７［Ｊ］となり、パルス印加回数が４回目で切断されると計算される。
なお、実際のデバイスでは理想状態でヒューズが切断されていないためこの様な理論的なパルス回数で完全に切断はされてはいないため、このパルス印加回数がバラツキ(分布)を持つことになるが、上記した計算方法が目安として基本的な考え方であることを補足しておく。

一度の電気パルスによりヒューズ素子を切断するために必要な電気エネルギー:Ｅに対し、この複数のパルスに分割された電気パルスのエネルギー:Ｅ'（１）,Ｅ'（２）,≫・・Ｅ'（ｎ）をＥ'（１＋２＋・・・＋ｎ）≧Ｅとするための方法としては、Ｅ＝Ｗ＊ｓ＝Ｖ＊Ａ＊ｓ(Ｅ:エネルギー、Ｗ:電気パワー、Ｖ:電圧、Ａ:電流、ｓ:時間)の関係式から（Ａ）パルス長(時間:ｓ)を短くする、（Ｂ）パルスの電流:Ａもしくは電圧:Ｖを小さくする、（Ｃ）（Ａ）と（Ｂ）の両方を同時に小さくする、の３つの方法のうちから任意に選択が可能であることが分かる。
以下、上記した（Ａ）（Ｂ）（Ｃ）の具体的方法について説明する。尚、（Ｃ）の方法において、ヒューズ素子の切断を行う場合における電気パルスのエネルギーの設定方法は、時間をｎ回に分割し、エネルギーを１／ｎに設定し、電流(電圧)は同じくｎ回に分割し同じく１／ｍに設定した場合においては、これらのエネルギーの分割回数はｎとｍの積で表され、ｎ＊ｍ回に分割され、同エネルギーは１／（ｎ＊ｍ）に設定される。以降では、簡略のため改めて表記しないが、ｎ＝ｎ＊ｍと置いて表現している。

（Ａ）パルス長(時間)を短くコントロールしてｎ回に分割した場合には、ｓ≧ｓ'(１),ｓ'(２)・・・ｓ'Ｃｎ)、且つｓ≦ｓ'(１)+ｓ'(２)＋＋ｓ'(ｎ)へ複数回に分割された電気パルスのエネルギー:Ｅ'(１)=Ｅ＊ｓ'(１)/ｓＥ’(２)＝Ｅ＊ｓ’(２)／s・・・Ｅ'（ｎ）＝Ｅ＊ｓ’(ｎ)/ｓとおいて、Ｅ'(１)Ｅ'(２)‥‥Ｅ'(ｎ)≦Ｅ且つＥ'(１＋２＋…＋ｎ)≧Ｅが満たされる条件に設定する。
（Ｂ）同様に、パルス電流(電圧)を小さくコントロールしてｎ回に分割した場合においても、Ａ≧Ａ'(１)Ａ'(２)・・・Ａ'(ｎ)、且つＡ≦Ａ'(１)＋Ａ'(２)＋・・・＋Ａ'(ｎ)、複数回に分割された電気パルスのエネルギー:Ｅ'（１）＝Ｅ＊Ａ’(１)／ＡＥ'(２)＝Ｅ＊Ａ’(２)／Ａ・・・Ｅ'（ｎ）＝Ｅ＊Ａ’(ｎ)／Ａとおいて、Ｅ'(０、Ｅ'(２)・・・Ｅ'(n)≦Ｅ、且つＥ'(１＋２＋…ｎ)≧Ｅが満たされる条件に設定する。ここで、ヒューズ抵抗が一定の場合には、Ｖ＝Ａ＊Ｒ（Ｒ:ヒューズ抵抗）の関係が成り立っているため、電流：Ａをコントロールする場合も、電圧：Ｖをコントロールする場合も上式は同じことを表している。

（Ｃ）上記した（Ａ）（Ｂ）の両方を適応し、パルス長とパルス電流(電圧)を小さくコントロールしてｎ回に分割した場合においても、ｓ≧s'（１）、s'（２）・・・s'(ｎ)且つ、s≦s'(Ｄ＋s'(２)＋・・・＋s'(ｎ)、且つＡ≧Ａ'(１)、Ａ'(２)・・・Ａ'(ｎ)、且つＡ≦Ａ'(１)＋Ａ'(２)＋・・・＋Ａ'(ｎ)、複数回に分割された電気パルスのエネルギー:Ｅ'(１)＝Ｅ＊s'(１)/s*Ａ'(１)/ＡＥ'(２)=Ｅ*s'(２)/s＊Ａ'(２)/Ａ・・・Ｅ'(ｎ)=Ｅ＊s'(ｎ)/s*Ａ'(ｎ)/Ａとおいて、Ｅ'(１)Ｅ'(２)・・・Ｅ'(ｎ)≦Ｅ、且つＥ'(１+２＋・・・＋ｎ)≧Ｅが満たされる条件に設定する。

（実施例Ａ）
ヒューズ素子を切断する時に、パルス時間を短くコントロールしてｎ回に分割した場合についての結果を図１に示す。
図１から分かるように、電気パルスの時間的長さが短くなればその分切断までに必要とされるパルスの印加回数は増加していくが、このパルス長が短い場合においてもヒューズ素子の切断は可能で、パルスの印加を複数回繰り返すことで１００％切断されることが示されている。
また、この図に示された結果をもう少し詳しく触析してみると、１２００［ｎｓｅｃ］のパルス長であれば全てのヒューズ素子が１回のパルスで１００％切断されている。この時の電気パルスのエネルギーをＥ（１２００）とする。

次に、８６０［ｎｓｅｃ］ではこの時の電気パルスのエネルギーをＥ（８６０）とすれば、１つの電気パルスでヒューズ素子に加えられる電気エネルギーは、Ｅ（８６０）＝Ｅ（１２００）＊８６０／１２００≒０．７１７＊Ｅ（１２００）となり、２回の電気パルスエネルギーの和で上記した式、Ｅ’（１＋２）≧Ｅの関係が満たされることになる。ところが、実際にはＥ（８６０）でも１回で切断されているヒューズ素子は８０％程度もあり、同図より残りの２０％程度は２回のパルス回数で切断されているヒューズ素子はたった１０％程度である。さらに３回のパルス回数で切断されているヒューズ素子も８％程度あることが分かる。
これは、ヒューズ素子自身の出来上がり寸法・膜厚、グレイン形状と大きさ、形状加工のためのエッチング時の側壁形状変化、ヒューズ素子回りの絶縁膜の膜厚・処理温度等々のばらつき、ウェハー上のチップ位置やロット処理時のウェハー位置、ロット間における加工日時の違い、処理・加工装置の違い等々も含む全てにおける製造上のファクターのバラツキによる影響で、ヒューズ素子そのものの切断され易さがばらついてしまうためであると考えられる。

上記したヒューズ素子を切断するために必要とされる最小限の電気パルスのエネルギーは、理想的状態ではＥ（８６０)程度の値であると考えられるが、実際のヒューズ素子の切断され易さが製造上ばらついているため、これらバラツキを考慮に入れて必ず１００％の確率で間違いなく切断するための必要十分条件はＥ（１２００)であるといえる。
ここで、本実験または以後に説明する全ての実験において、複数回の電気パルスのヒューズ素子への印加のタイミングであるが、電気パルスによる発熱が十分に冷えた段階で次の電気パルスが印加されるように、そのインターバルを数秒〜１０数秒取ってから次の電気パスルが印加されるようにした。
一方、インターバルを短くすれば印加された電気パルスによる発熱量が放熱される前に次々と電気パルスが印加されてくるためヒューズ素子に熱量が蓄積されさらにヒュ−ズ素子が切れやすくなるのは自明のことである。従って、本発明における(ｍ−１)回目の電気パルスとｍ回目の電気パルスのインターバル時間は任意に設定が可能であることを示している(ここで、ｍ：２≦ｍ≦ｎである)。

また、図１の度数分布からさらに短いパルス長を持つＥ（６００）においても、ヒューズ素子のバラツキが見られるが、Ｅ（１２００）に対してそのパルス長が１／２であるＥ（６００)ではパルス印加回数２回で切断されるものが７０％弱と最も多い。これはＥ’（１＋２）≧Ｅの関係が満たされているためで、この条件で切断されるヒューズ素子数が最も多くなるためである(バラツキが無ければ１００％になると考えられる)。
さらに短いパルス長を持つＥ（４８０)についてはバラツキの裾が広範囲に広がっているが切断されなかったヒューズ素子は見られずパルス回数を増やせば１００％切断されていた。Ｅ（４８０)ではその電気パルスのエネルギーは４８０／１２００＝０．４となりこの逆数２：５、つまりこれ以上のパルス回数＝３回で上記したＥ’（１＋２＋・・・＋ｎ）≧Ｅの関係式が成り立ち、パルス回数＝３回以上でヒューズ素子が十分に切断されると推測される。

しかしながら前１からはＥ（４８０）の度数分布のピークは７回のところに有り、あまりにもこの３回という推測からはかけ離れている。この理由は、ヒューズ素子を切断するために用いた電源系、テスト回路、ＬＳＩ内部の電気回路、さらにこれらを接続するための電気配線等々、諸々の電気経路に含まれるコンダクタンスやインダクタンスにより電気パルスの立ち上がりが遅れているため完全な矩形波がヒューズ素子に加えられているわけではないからであると考えられる。

図２において、線１はヒューズ素子を切断するための電気パルスであり、線２は切断パルスが印加された時にヒューズ素子が示した電位である。
電気パルスの線１は、パルス信号の立ち上がりから急激にある一定値に達しその電位で平衡状態となるが信号の最後で急激にたち下がっている矩形波的な様子を示している。しかしながら、このパルス信号の立ち上がりが鈍っていることがこの図２から分かる。実際には、ノイズ除去のためごく小さいコンデンサも回路上加えられているためさらに立ち上がりが鈍っている。
線２はヒューズ素子が示していた電位を表しているが、電気パルスの信号が立ち上がってからヒューズに電流が流れるためその電位は急激に下がり、ヒューズ抵抗と電流の関係で表される電圧降下のところでいったん平衡状態になるが、ヒューズが切断されるとこの電位が０［Ｖ］のところまで急激に低下する。以後ヒューズが切断されてしまったため電位は０［Ｖ］がキープされる。

この様に、ヒューズ素子の切断に用いる信号自身の立ち上がりが鈍っているため、電気パルスの時間が４８０ｎｓｅｃ、２５０ｎｓｅｃでは十分な切断電位での平衡状態に達する前にパルス信号が立ち下がってしまう。このため、ヒューズに流れる電流も一定の値に到達する前に減少してしまうという不都合が図１で示したデータ取得時に生じていた。
本来ならば上記したＥ’（１＋２＋・・・＋ｎ）≧Ｅの関係式から、Ｅ（４８０)の電気パルス長からは３回で切断されるであろうという推測からは随分と異なる度数分布のピーク(７回がセンター)を示すことになった理由と考えている。
このことは、電気パルスの持っているエネルギーが１／７であってなおかつヒューズ素子を切断することが可能であると言え、本発明による電気パルスのエネルギーを複数回:Ｅ（４８０)では７回に分割しても十分にヒューズ素子を切断することが可能であることを裏付ける実証となる。

同じ理由から、Ｅ（２５０)でもその電気パルスのエネルギーは２５０／１２００＝０．２１となりこの逆数４．８、つまり、これ以上のパルス回数＝５回で切断されうるはずのものが、その切断回数の度数分布のピークが１５回辺りにあるという結果を示したのと考えられる。
同様に、Ｅ（２５０）で実際に加えられていたであろう電気パルスが持っていたエネルギーは、Ｅ（１２００）に対して１／１５の大きさであったと推測することができ、電気パルスの持っているエネルギーが１／１５であって、なおかつヒューズ素子を切断することが可能である。本発明による電気パルスのエネルギーを複数回：Ｅ（２５０）では１５回に分割しても十分にヒューズ素子を切断することが可能であると言える。

（実施例Ｂ）
上記した結果は、実は上記した（Ｃ）を適応しパルス電流(電圧)を小さくコントロールしてｎ回に分割した場合においても実際に実現可能であることを示している。上記したように、ヒューズ素子に加えられる電気パルスのエネルギーが時間で細分化され減少しただけではなく、さらに電圧(電流)によってもそのエネルギーが減少させられていた。
すなわち、ヒューズ素子必ず１００％の確率で間違いなく切断するための必要十分条件はＥ（１２００）であることは上記したが、Ｅ（４８０）では時間細分であれば１／２．５の電気パルスのエネルギーが加えられていたはずであるが、実際にはこの電気パルス持っていたエネルギーは、Ｅ（１２００）に対して１／７程度の大きさであった訳で、つまりこれが時間細分だけでなく電圧(電流)による電気エネルギーの減少分も含んでいる弱いエネルギーを持つ電気パルスの複数回の印加によってもヒューズ素子を切断可能であることを示している。同様に、Ｅ（２５０）ででは時間細分であれば１／４．８の電気パルスのエネルギーが加えられていたはずであるが、実際には、Ｅ（１２００）に対して１／１５程度の大きさであった訳で、同様に時間細分だけでなく電圧(電流)による電気エネルギーの減少分も含んでいる１／１５程度に弱いエネルギーを持つ電気パルスの複数回の印加によりヒューズ素子が切断可能であることを示している。

以上の実験結果からも実証されたように、本発明によるヒューズ素子切断のための電気パルスの持つエネルギーを減少させ、複数回の電気パルスによってヒューズ素子を切断することが可能であり、この複数回の電気パルスの印加回数は任意であり回数の上限も任意設定可能である。
なお、上記した説明では、２回以上略１５回までが実例として示されているが、図１中には電気パルスの印加回数が２０回でも切断されるヒューズ素子が実在することが示されている。また、この時に印加される電気パルスの波形形状は矩形波でも良いし、この形が鈍った形状のものでも良い。さらにサイン波や任意の波形形状でも自由に選択可能である。さらにデータでは示さなかったが、電気パルスの持つエネルギーが複数に分割されているような交流波形でも十分にヒューズ素子の切断は可能であり、もちろん交流波形の形状や２相、３相波も可能である。

ここで、上記の結果によって、ヒューズ素子に印加されるn回に分割された電気パルスのエネルギーにおいて、その各１回ずつのパルスのエネルギーはＥ’（１）、Ｅ’（２）、・・・Ｅ’（ｎ）≦Ｅであり、これらn回の電気パルスの全エネルギー総和Ｅ’（１＋２＋・・・＋ｎ）≧Ｅであり、且つ、Ｅ’（１＋２＋・・・＋ｎ）≧Ｅとなる最後の電気パルスＥ'(n)によってヒューズ素子が切断されると言う事実が、上記した説明で矛盾無く説明されたことを確認しておく。

（実施例Ｃ）
既にＥ（４８０）、Ｅ（２５０）の場合について説明したが、複数回に分割した電気パルスのエネルギーが時間分割だけでなく電流(電圧)の減少によっても設定可能であることは示されているが下記にさらに詳細な実験結果を示す。
図３には、ヒューズ素子に印加される電気パルスの電流量を変化させて、切断されるまでの時間の度数分布を測定した結果が示されている。図３中では、切断までに要した電気パルスの回数ではなく所要の切断時間で示しているが、ヒューズ素子の切断までに要した電気パルスの印加回数とそのパルスの時間長さの積が所要の切断時間である。この様に所要時間の長さで示すほうが、任意のパルス時間を設定する場合には、切断回数で示されているよりも利用が容易となるためである。

この図から、ヒューズ素子に流れた電気パルスの電流量が１７０ｍＡであった場合にはヒューズ素子のうちほとんどとなる略９０％が１回の電気パルスの印加で切断されて、残りの略１０％が２回の電気パルスで切断されている。さらに、この電気パルスのエネルギーを６０ｍＡ、５０ｍＡ、４０ｍＡ、と減少させていっても切断に要する時間は桁違いに長くなるが１００％のヒューズ素子が十分に切断可能であることを示している。
つまり、切断に要する電気パルスのエネルギーをそのパルス長で減少させるだけでなく、電流量(ヒューズ素子の抵抗が一定とすればＶ＝Ａ＊Ｒの関係から、電気パルスの電圧でも同意)によっても、その減少量、もしくは印加回数の分割数は任意に選択が可能である。

また、図３の結果を利用して計算すれば、４０ｍＡの電流量でヒューズ素子を切断する場合には、その度数分布の中心的ピーク値１０００［ｍｓｅｃ］を用いて、例えば上記したパルス長が１２００［ｎｓｅｃ］の場合ではパルス印加回数＝８３４回で切断されることとなり、パルス長２５０［ｎｓｅｃ］で図３中最も長い切断段所要時間１００００［ｍｓｅｃ］の場合を計算すると４００００回のパルス印加回数で切断されるということになる。
つまり、ここではヒューズの切断はエネルギーを減少させた複数の電気パルスによって切断が可能で２回以上であればその回数設定は任意であり、その回数の上限も任意である(図３の結果では１回から略４００００回までの印加回数の中で任意設定が可能である)。

なお、上記した説明から、ヒューズ素子に印加されるｎ回に分割された電気パルスのエネルギーにおいて、その各１回ずつのパルスのエネルギーはＥ’（１）、Ｅ’（２）、・・・Ｅ’（ｎ）≦Ｅであり、これらｎ回の電気パルスの全エネルギー総和Ｅ’（１＋２＋・・・＋ｎ）≧Ｅであり、且つ、Ｅ’（１＋２＋・・・＋ｎ）≧Ｅとなる最後の電気パルスＥ’（ｎ）によってヒューズ素子が切断されると言う事実に従えば、各１回ずつの電気パルスエネルギーはＥ’（１）、Ｅ’（２）・・・Ｅ’（ｎ）≦Ｅであればよく、特にＥ’（１）＝Ｅ’（２）＝Ｅ’（ｎ）≒Ｅ／ｎが満たされている必要はない。このことは上記した説明とも矛盾しない。
ｎ回に分割された電気パルスエネルギーは均等分割でなくとも良いということを、以下の実験結果によって確認した。この実験で用いたプログラムの処理を図５にフローチヤートで示した。

図５に示すフローチャートに従い、ヒューズの切断時間Ｔを、Ｔ（１）＝０．１０ｍｓｅｃ, Ｔ（２）＝０．１５ｍｓｅｃ,Ｔ（３）＝０．２５ｍｓｅｃ, Ｔ（４）＝０．５０ｍｓｅｃ、Ｔ（５）＝１．０ｍｓｅｃ、Ｔ（６）＝３．０ｍｓｅｃ、Ｔ（７）＝５．０ｍｓｅｃ、Ｔ（８）＝１０ｍｓｅｃ、Ｔ（９）＝３０ｍｓｅｃ、Ｔ（１０）＝５０ｍｓｅｃ、Ｔ（１１）＝１００ｍｓｅｃ、Ｔ（１２）＝３００ｍｓｅｃ、Ｔ（１３）＝５００ｍｓｅｃ、Ｔ（１４）＝１０００ｍｓｅｃとし、ヒューズ素子が切断されるまで繰り返し電気パルスを加えていった。
このフローチヤートに従えば、電気パルス信号の長さのコントロール方法はパルス長を階級的に変化させるところに特徴がある。ここでは、上記した測定ヒューズの切断条件を設定し（Ｓ２１）、確認、記憶した後（Ｓ２２）、ヒューズの初期抵抗値を測定し（Ｓ２３）、ヒューズ素子が切断されるまで電気パルスの供給を繰り返して抵抗値の変化を確認することでヒューズ素子の切断を確認している（Ｓ２４〜Ｓ３０）。この手順に従いヒューズ素子を切断した結果を図６に示した。
図６によれば、パルス時間を階級的に変化させることによってもヒューズ素子は十分に切断されることが確認され、また４５ｍＡ以上であればほとんどのヒューズ素子が０．１ｓｅｃ以下の短時間で切断されていたので、級数的なパルス時間の増加は不要であったが、それ以下の電気パルスのエネルギー量では級数的にパルス時間を長くしていく手法によっても十分に切断が可能であった。

この方法の特徴は、電気パルスのエネルギーがｎ回に分割された場合、分割数ｎが大きいと、上記した図３の結果に見られるように最も長い切断段所要時間１００００[ｍｓｅｃ]の累積パルス時間を得るためには各１回のパルス長を２５０［ｎｓｅｃ］でとするとｎ：４００００回で、インターバルを短くして２５０［ｎｓｅｃ］も１サイクルで５００［ｎｓｅｃ］、４００００回では２００００［ｍｓｅｃ］も必要となってしまう。これを上記のように階級的にパルス時間を増やしていくと、インターバルの時間分を節約できて、インターバルを短くして２５０［ｎｓｅｃ］固定とすれば１６回目のパルスの印加で１００００［ｍｓｅｃ］となるので、トータルの所要時間は１００００＋（０．２５０＊１６）＝１４０００［ｍｓｅｃ］となり６０００［ｍｓｅｃ］も時間を節約できる。

さらにこの様に最初よりも後に印加される電気パルスとなるほど時間を延ばしていく手法の別の利点としては次のようなことがある。
一般的なヒューズ素子の傾向として、電気パルスによる発熱によりヒューズ素子の抵抗は時間が経つほど上昇していく傾向が見られる。このため定電圧(例えば電源電圧:Ｖｄｄ＝５．０Ｖ一定)での電気パルスを印加している条件下では、このヒューズ素子の抵抗上昇により電気パルスの印加回数が増えるほど１回当たりの電気パルスによる電力量が低下してしまうという現象が見られることである。
定電流源を利用した電源ではヒューズ素子の抵抗が上昇しても問題なく一定の電流を流すことができるため電気パルスの１回当たりのエネルギーが減少することは無い(もしくは極少ない)が、電圧電源でのこの対策としてはヒューズ素子の抵抗が上昇する後ろのパルスほど時間を長くして１回当たりの投入電気エネルギーを一定もしくは減少量を小さくする工夫があるとより確実にヒューズ素子の切断が達成されることになる。

例えば、この方法の応用として、１回のパルス時間(Ｔｐ:パルスの時間長さ)をパルス印加回数毎に２倍ずつ、２．５倍、４倍、５倍ずつ一様に増加させる、すなわちＴｐ＝Ａ＊ｎ（Ａ:任意の定数)とする。もしくはＴｐ＝Ａ＊ｎの２乗、２．５乗などＴｐ＝Ａ＊ｎのｘ乗（Ａ、ｘ:任意の定数)のような応用、１桁ずつ長くしていく:Ｔｐ＝１０のｎ乗、Ａのｎ乗、ｎ＊（Ａのｎ乗)など自由に応用が可能である。各パルス間のインターバルの時間(Ｔｉｎｔ:インターバル時間の長さ)を固定で一定:Ｔｉｎｔ＝Ｂ(B:任意の定数)としても良いし、パルス長と同じ長さ:Ｔｉｎｔ＝Ｔｐにしても良い。またこれらの取り方もそのＴｐに対応したインターバルの時間の長さに対応して、上記したパルス長;Ｔｐで示した様な数式で示されるように設定しても良い。
また、これらの関係を一定の数式を用いて表すだけでなく、以下の表に示されるテーブルを用意してＴｐとＴｉｎｔの関係を自由に設定しても良く、必要に応じて任意にその長さとインターバルの調節が可能である。

以下、上記した複数の電気パルスによりヒューズ素子を切断するための回路構成について説明する。
図７は、最も簡単な複数のパルス入力によるヒューズ素子の切断回路の構成例を示している。
図７に示す構成では、ヒューズ素子１が切断されるまでは切断信号として入力される電気パルス信号がヒューズ素子切断用Ｔｒ２のゲートに入力され、この信号に対応してヒューズ素子切断用Ｔｒ２がＯＮし、Ｔｒのドレインを通じて電流パルスがヒューズ素子１に流れる。ニのパルス信号を繰り返すことによって電流パルスが繰り返しヒューズ素子１に流れ、このヒューズ素子１を切断することができる。
この切断信号の発生にあたっては、任意の時間長さとインターバルを持つパルス信号(以後これをＴｐ／Ｔｉｎｔ略記)を発生すパルス発生器（図示せず）を通してＡＮＤ回路の入力端子に信号が加えられるような工夫を施しても良い。

ヒューズ素子に流れる電流:Ｉｆｕｓｅは上記した様に、切断されるヒューズ素子自身の抵抗値（Ｒｆｕｓｅ）と切断用Ｔｒの駆動能力(内部抵抗:チャネルが開いた状態でのＴｒのＯＮ抵抗:Ｒｏｎ)及び電源電圧:Ｖｄｄによって決定される。
Ｉｆｕｓｅ＝Ａ＊ｆ(１／Ｌｆ、Ｗｇ)の式で関係付けられるトランジスタのゲート幅:Ｗｇ、ヒューズの長さ：Ｌｆ、上記した式でＲｏｎはＴｒの駆動能力と逆の関係に有り、駆動能力が大きくなればＲｏｎは下がる。ヒューズを切断するための電流:Ｉｆｕｓｅを大きくしようとすればＲｏｎを小さくする必要がある。このＲｏｎはＴｒの設計時にほぼ決定されており、Ｔｒのゲートサイズ(デザインルール):ｌとゲート幅:Ｗによって決められる。
ヒューズ素子が切断されると、その後にいくら切断信号が入力されてもヒューズ切断用Ｔｒのドレイン電流は流れることがない。

図７ではヒューズ素子を１個のみ示したが、複数並べてヒューズアレイヒューズアレイを構成しても良い。その場合には、ヒューズ素子の切断用Ｔｒは１個でも良く、また、各ヒューズ素子１に１個のＴｒを用意しても良い。またその場合には各Ｔｒのゲートにはヒューズ素子の選択信号が入力されるように工夫して、ヒューズ素子が一つずつ選択されるようにしてもよい。
また、ここでは、Ｔｒは１つのＭＯＳ−ＦＥＴで示したが、複数のトランジスタを用いて切断電流を大きくしても良く、ＣＭＯＳ構成にしても良く、ラッチ回路を用いて複数回に分割した切断電流が流れるように工夫しても良い。更に、電流駆動能力の高いバイポーラ型のＴｒを用いてももちろん良い。

また、ここでは図示しなかったが、ヒューズ素子１に加えられるパルス信号はパルス信号発生器により形成されるようにしても良い。ここで生成されるパルス信号はシステムのクロック信号に同期して加えられることにしても良く、分周器等を用いてクロック周波数を変換(周波数を高く、または低く）しても良く、また、遅延回路を付加して同期をずらしても良い。
更に、ここに示した回路的工夫以外にも、同じようなパルス的信号を複数回ヒューズ素子１に加えられるような内容の電気回路であれば任意に選択できることは明らかである。さらには、複数のパルス入力によるヒューズ素子の切断において、切断／非切断のどちらの状態であるか、また何回目のパルス入力でヒューズ素子１が切断されたのかを確認するための回路を付加しても良い。この切断の成否を確認する回路からの信号をフィードバックして、それ以上ヒューズズ素子にパルス入力が行われないような回路構成、もしくはプログラムを組み込んでも良い。

以上のような、ヒューズ素子１への情報書込み、読み出しのための回路的もしくはプログラム的工夫は同業者であれば任意に選択が可能であることは自明である。

図８に、簡単な複数のパルス入力によるヒューズ素子の切断回路の構成例として他の実施形態が示されている。ここでは、２値入力のＡＮＤ回路３をヒューズ切断用Ｔｒ２のゲート入力部に用いたことを特徴とする。
この様な構成とした場合には、ヒューズ素子１を切断するための切断信号を切断用Ｔｒ２のゲートに繰り返し入力しなくても、切断信号がＯＮしている期間中ずっとクロック信号のｈｉｇｈ／Ｌｏｗに同期させた形のパルス信号が切断用Ｔｒ２のゲートに入力されこの、Ｔｒ２のＯＮ電流がパルス的に繰り返しヒューズ素子に入力されることとなり、図７に示す実施形態同様、最終的にヒューズ素子１を切断することができる。

図８に示す実施形態の利点は切断信号をパルス的に入力しなくても、例えばある一定の期間ＯＮ（ｈｉｇｈ）させておくだけでクロック信号に応じたパルス信号が自動的に切断用Ｔｒ２に加えられることにある。例えば、ヒューズ素子１が、切断／非切断のどちらの状態にあるか、または何回目のパルス入力でヒューズ素子１が切断されたのか確認するための回路を付加し、この回路からの信号を切断信号としてフィードバックするような構成としておけば、ヒューズ素子１が切断されるまでは切断信号がｈｉｇｈ、切断後はＬｏｗとなるように設定しておくだけでそれ以上ヒューズ素子１にパルス入力が行われないような回路が構成可能となる。
なお、ここでは、ＡＮＤ回路３を付加した例を示したが、例えばインバータ回路、ＮＡＮＤ回路,ＯＲ回路,ＮＯＲ回路等、任意の論理回路の組み合わせで、切断用Ｔｒ２のゲートに色々な形式でのパルス信号が加えられるように工夫することが可能である。また、切断信号にも複雑なパルス信号が発生できるようなプログラミング回路からの信号コントロールを行い、上記した種々の基本回路に組み合わせて用いることも可能である。

図９に更に他の実施形態が示されている。ここでは、図８に示す実施形態同様、ＡＮＤ回路３を用い、ヒューズ素子１の切断/非切断の信号をフィードバック可能とするような最も簡単な回路構成を示した。すなわち、２値のＡＮＤ回路３をヒューズ切断用Ｔｒ２のゲート入力部に用いると共に、ドレイン出力をＡＮＤ回路３の入力端子にフィードバックするケースを示している。切断信号の発生にあたっては任意の時間長とインターバルを持つパルス信号(以後これをＴｐ／Ｔｉｎｔと略記)の信号発生器を通してＡＮＤ回路３の入力端子に信号が加えられるような工夫を施しても良い。
上記構成とした場合には、ヒューズ素子１が切断されるまでは、切断用Ｔｒ２とヒューズ素子１間の電位がｈｉｇｈとなる。このため、切断信号として入力されるパルス信号に応じた信号がＡＮＤ回路３の出力からヒューズ素子切断用Ｔｒ２のゲートに入力され、これに対応した電流パルスがＴｒ２のドレインを通じて繰り返しヒューズ素子１に入力され、最終的にヒューズ素子が切断される。こうしてヒューズ素子１が切断されると、ヒューズ素子切断用Ｔｒ２とヒューズ素子１間の電位がＬｏｗになるため、その電位がＡＮＤ回路３の1個の入力端子にフィードバックされ、従って、その後にいくら切断信号が入力（ｈｉｇｈ）されてもＡＮＤ回路３の出力からヒューズ切断用Ｔｒ２のゲートヘの入力信号は常にＬｏｗレベルのままである。

上記構成とした場合の利点は、切断/非切断のための判断回路が省略でき、構成が簡単でチップ面積の縮小化が可能になることである。また、非切断時にのみヒューズ素子切断用Ｔｒ２をＯＮさせ、切断時にはヒューズ素子切断用Ｔｒ２を無用にＯＮさせることが無い。このため、ヒューズ素子切断用Ｔｒ２の様に大きなゲート面積を有するＭＯＳＦＥＴをチャージするための無用な電力消費を防げる。
なお、ここでは、２値入力のＡＮＤ回路３の一つの入力端子にヒューズ素子１の切断／非切断によるＬｏｗ／ｈｉｇｈレベル信号をフィードバックするようにしたが、このヒューズ素子１の切断/非切断状態に応じたＬｏｗ／ｈｉｇｈの電位を安定化させる安定化回路を付加し、あるいは、これを判断する判定回路を付加してここからＡＮＤ回路３へフィードバックを行うようにして回路動作の安定化を図っても良い。また、この信号を切断信号の発生回路側にフィードバックして、切断信号自身を発生させないような回路的工夫を施しても良い。

また、ここでは、ＡＮＤ回路３を付加した例を示したが、例えばインバータ回路、ＮＡＮＤ回路,ＯＲ回路,ＮＯＲ回路等、任意の論理回路の組み合わせで、切断用Ｔｒ２のゲートに色々な形式でのパルス信号が加えられるように工夫することが可能である。また、切断信号にも複雑なパルス信号が発生できるようなプログラミング回路からの信号コントロールを行い、上記した種々の基本回路に組み合わせて用いることも可能である。

図１０に、更に他の実施形態が示されている。ここでは、ヒューズ素子の切断回路の構成例として、３値入力のＡＮＤ回路３をヒューズ切断用Ｔｒ２のゲート入力部に用いたことを特徴とする。
上記構成とした場合には、ヒューズ素子１が切断されるまではヒューズ切断用Ｔｒ２のドレインとヒューズ素子１間の電位がｈｉｇｈとなるため、切断信号の入力及びクロック信号に応じた信号がＡＮＤ回路３の出力からヒューズ素子切断用Ｔｒ２のゲートに入力され、これに対応した電流パルスがヒューズ素子切断用Ｔｒ２のドレインを通じて繰り返しヒューズ素子１に入力され、最終的にヒューズ素子１が切断される。
こうしてヒューズ素子１が切断されると、ヒューズ素子切断用Ｔｒ２とヒューズ素子１間の電位がＬｏｗになる。そしてその電位がＡＮＤ回路３の１つの入力端子にフィードバックされ、そのＡＮＤ回路３の入力レベルがＬｏｗになるため、その後にいくら切断信号が入力されてもＡＮＤ回路３の出力からヒューズ切断用Ｔｒ２のゲートヘの入力信号は常にＬｏｗレベルのままである。

なお、ここでは、ＡＮＤ回路３を付加した例を示したが、例えばインバータ回路、ＮＡＮＤ回路,ＯＲ回路,ＮＯＲ回路等、任意の論理回路の組み合わせで、切断用Ｔｒ２のゲートに色々な形式でのパルス信号が加えられるように工夫することが可能である。また、切断信号にも複雑なパルス信号が発生できるようなプログラミング回路からの信号コントロールを行い、上記した種々の基本回路に組み合わせて用いることも可能である。
また、ここに示したヒューズ素子に加えられるパルス信号は入力側のクロック信号に同期して加えられることになっているが、このクロック信号はシステムクロックと同じでも良いし、分周器等を用いてクロック周波数を変換(周波数を高く、あるいは低く)しても良く、遅延回路を付加して同期をずらしても良い。更に、ここでは、２値入力のＡＮＤ回路３の一つの入力端子にヒューズ素子１の切断／非切断によるＬｏｗ／ｈｉｇｈのレベル信号をフィードバックするようにしたが、このヒューズ素子１の切断/非切断状態に応じたＬｏｗ／ｈｉｇｈの電位を安定化させる安定化回路を付加し、あるいは、これを判断する判定回路を付加してここからＡＮＤ回路３へフィードバックを行うようにして回路動作の安定化を図っても良い。また、この信号を切断信号の発生回路側にフィードバックして、切断信号自身を発生させないような回路的工夫を施しても良い。

図７〜図１０に示した回路的工夫以外にも、同じようなパルス的信号を複数回ヒューズ素子１に加えられるような内容の電気回路であれば任意に選択できることは明らかである。

図１１に本発明の更に他の実施形態が示されている。ここでは、ヒューズ素子１を複数の電気パルスによって切断し、あるいはそのヒューズ素子１の切断状態に関する情報を読み出すことが出来る、メモリ回路としての機能を備えたことを特徴とする。図１１において、符号１４は切断ヒューズ素子選択回路、符号１５は情報読み出しヒューズ素子選択回路であり、複数のヒューズ素子切断回路１１〜１２を縦横マトリクスによって選択可能な構成になっている。以下にその詳細を説明する。
すなわち、ヒューズ素子切断用Ｔｒ２のドレインとヒューズ素子１（１１〜１３）間の電位がｈｉｇｈ／Ｌｏｗのいずれであるかにより、上記した簡単な回路を付加するだけでヒューズ素子１が切断きれたか否かを判断することができる。ヒューズ素子１を切断するまでの動作については図７〜図９に示す実施形態と同様であるため、重複を回避する意味で説明を省略する。ここでは、ヒューズ素子１が切断／非切断のどちらの状態にあるかを確認する方法についてのみ説明する。

ヒューズ素子１が切断前の状態にあった場合、ヒューズ素子１の一端にはＶｄｄ電圧が印加されており、このため、ＡＮＤ回路３２に接続されている他方の端子の電位レベルもhighであるため、ＡＮＤ３２にはｈｉｇｈ信号が入力されている。情報読み出し信号の入力端子から読み出し信号（ｈｉｇｈ）がＡＮＤ回路３２に入力されると、クロック回路の入力（ｈｉｇｈ）に同期して、情報出力信号端子には非切断の情報として信号：ｈｉｇｈが出力される。
これに対して、ヒューズ素子１が切断状態にあった場合、ヒューズ素子１によってＶｄｄ電圧が切断されているため、ＡＮＤ回路３２に接続されている他方の端子の電位レベルはＬｏｗとなり、ＡＮＤ回路３２にはＬｏｗ信号が入力される。この状態では、情報読み出し信号の入力端子に読み出し信号（ｈｉｇｈ）とクロック回路の入力（ｈｉｇｈ）がＡＮＤ回路３２に入力されたとしても、情報出力信号端子には切断状態の情報として信号:Ｌｏｗが出力される。

ここでは、ヒューズ素子１の切断情報が読み出せる構成としているため、切断信号を入力する端子を持ったＡＮＤ回路３１に対してその切断状態のフィードバックを行っていないが、もちろんそのような回路構成としても差し支えない。例えば、図９、図１０に示す回路構成、もしくは、ヒューズ素子１の切断状態は後述するように情報信号出力を用いて切断信号発生回路にフィードバックを行い、切断状態にあると判断された場合には切断信号をそれ以上出力せずにシステム動作が次のステップに進むようにプログラムしておけばよい。

本実施形態によれば、複数のパルス入力によるヒューズ素子の切断のためには大きな電気エネルギーを投入する必要がないため、ヒューズ素子１の切断時の影響が及ばないようにするための特別な保護回路等を情報の読み出し回路側に用意しておく必要がなく、回路をシンプルに小型化できる。
なお、本実施形態によれば、クロック信号に同期させてヒューズ素子１の切断のためのパルス信号を入力し、また同じクロック信号でヒューズ素子１の切断／非切断の情報を読み出しているが、切断側については任意の時間長とインターバルを持つパルス信号(以後これをＴｐ／Ｔｉｎｔと略記)の信号発生器を通してこのＡＮＤ回路３１の入力端子にパルス信号が加えられるようにして、切断情報の読み出し回路とは完全に分離制御しても良い。さらに回路的工夫として、ＡＮＤ回路ではなくＮＡＮＤ回路を用いればヒューズ素子１が切断状態にある時のみ情報出力信号端子にＬｏｗを出力するようにもできる。ままた、読み出し回路に限らず、書込み回路においても、インバータ、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ等の任意の回路を用い、または組み合わせて、システム側に最適のヒューズ素子１への情報書込み・読み出し回路を構成することは、同業者であれば容易に応用が可能であることは明らかである。

図１２に更に他の実施形態が示されている。ここでは、複数の電気パルスによりヒューズ素子１を切断後、その情報を読み出すための回路構成が示されている。図１１に示した実施形態では、ヒューズ素子１を１つのみ示したが、本実施形態のように、ヒューズ素子１を複数並べてヒューズアレイを構成しても良い。その場合にはヒューズ素子への情報の書込み、あるいは読み出しの情報量は、ヒューズ素子１の数[ｍ]個だけ増加する。また、この場合様々な回路的構成の工夫が可能であり、ヒューズ素子１への情報の書込み、読み出しはシリアルに、あるいはパラレルに行うことも可能である。
特に、パラレルでｍ個のヒューズ素子１への情報の書込みの場合に効果が大きいと考えられるが、電気パルスの分割数をｎ回とすれば、１／ｎ程度の電気エネルギーに小さくした電気パルスをｍ個のヒューズ素子１に同時に印加し切断することになるが、この場合、ｍ≦ｎとすれば、回路上必要な電気エネルギーを小さくすることが出来るため、電源系の負荷が小さく、また回路設計も容易になると共に、同時に情報書込みのために必要となる全パルスの印加時間は１／ｍ短くなる。
例えば、Ｍ＝ｎ／５とすれば、ｍ個のヒューズ素子１をまとめて切断しても、その時に１回のパルスで必要なエネルギーは１度の電気パルスでヒューズ素子１を切断する場合に対して１／５で済むこととなる。したがって回路やその電源系への負荷を減少させることが出来、且つ、ヒューズも一度に多量に切断することができ、時間的ロスは１／ｍ少なくすることが出来る。

ヒューズ切断用Ｔｒ２についても、図１１に示した実施形態のように１つのＦＥＴを用いて全てのヒューズに切断用のパルスが印加されるようにしても良く、また、本実施形態のように各ヒューズ素子１に対して１つずつｍ個のヒューズ切断用Ｔｒ２を用意しても良い。また、各ヒューズ切断用Ｔｒ２のゲートにはヒューズ素子１の選択信号が入力されるように工夫して、ヒューズ素子１が一つずつ選択されるようにして切断を行ってもよい。
さらに、ヒューズ切断用Ｔｒ２については、図７〜図１０で示した構成と同様にどのようなトランジスタ構造であっても任意に選択が可能である。また、情報の読み出しは、切断情報に同期させて行っても良く、書込みとは別の制御信号を送り、別途情報の読み出しをコントロールしても良い。これはシステムの要求に合わせ任意に選択が可能である。なお、ここ示した回路的工夫以外にも同様にパルス的信号を複数回ヒューズ素子に加え切断する構成と、その情報の読み出し結果が得られるような内容の電気回路については同業者であれば容易に応用・選択できることは明らかである。

以下、参考のために、ヒューズ素子を含む上記した回路構成を含む半導体装置の製造方法について説明する。
図１３は、以下に説明する工程により作製されたヒューズ素子を同時形成したＣＭＯＳ集積回路の構成を示す平面図である。ここには、半導体基板上に形成された活性領域、ＭＯＳＦＥＴのゲート電極Ｇ、ヒューズ素子Ｆ、コンタクトホール、配線Ｍが例示されている。
また、図１４、図１５は、図１３に示す各素子が各工程ａ〜ｆの実施により順次形成されていく様子を示した図であり、図１４に示す一点鎖線Ａ−Ａ'における断面図に対応している。

以下、本実施形態に基づく各製造工程について説明する。まず、シリコンからなる半導体基板を準備し、図１４（ａ）に示すように、半導体基板の表面上にＬＯＣＯＳ領域を形成する所定の厚さのフィールド酸化膜・ゲート酸化膜を形成したＭＯＳＦＥＴの素子領地にＰ−ｗｅｌｌとヒューズ素子の下側にｎ−ｗｅｌｌを形成する。
この形成方法は半導体プロセスにおける通常のＬＯＣＯＳ法等を用いる事が出来る。例えば、全面に５０ｎｍ程度の薄い熱酸化膜を形成した半導体基板上全面を覆うように厚さ１５０ｎｍ程度のＳｉＮ膜等からなるマスク膜(図示せず)を形成する。このマスク膜を選択的に除去しＭＯＳＦＥＴなどが形成される活性領域に対応する領域にマスク膜を残す。このマスク膜は、半導体基板の表面上への酸化膜の形成を妨げるので、高温熱酸化処理を行いマスク膜の除去された領域のみ基板を酸化して、例えば厚さ５００ｎｍ程度の厚いフィールド酸化膜を形成することができる。フィールド酸化膜の形成後、マスク膜を除去すると、ＳｉＮマスク膜で覆われていた活性領域では酸化膜が形成されず、薄い酸化膜のみが形成された状態のままで残る。

次に、希フッ酸によりＭＯＳＦＥＴ等が形成される活性領域上の薄い酸化膜を除去した後、再び熱処理を行って薄いゲート酸化膜を形成する。この活性領域では基板が酸化され薄いゲート酸化膜のみが形成された状態になる。
ここでゲート酸化膜は、シリコン酸化膜の単層で構成しても良く、より誘電率の高い材料を選択しシリコン酸化膜とシリコン窒化膜との積層構造、または酸化タンタル膜とシリコン酸化膜との積層構造としてもよい。また、ゲート酸化膜を、２層のシリコン酸化膜の間にシリコン窒化膜が挟まれた３層構造としてもよい。シリコン窒化膜の代わりにシリコン酸化窒化膜を用いてもよい。
シリコン窒化膜の形成方法としては、先に形成された酸化膜を、窒素ガス中もしくは窒素ガスにＮＯＸを含む混合ガスを用いて熱窒化して形成することが可能である。また、ゲート酸化膜を、２層のシリコン酸化膜の間にシリコン窒化膜が挟まれた３層構造とする場合の窒化膜の形成やシリコン酸化窒化膜の形成に関しては、シリコン窒化膜原料ガスとしてテトラエチルオルソシリケート（ＴＥＯＳ）と酸素（Ｏ２）やオゾン（Ｏ３）、にＮＯＸを含む混合ガスを用いたプラズマ励起型ＣＶＤにより、またはエレクトロンサイクロトロン共鳴(ＥＣＲ)プラズマを用いたＣＶＤにより形成してもよい。

これら熱窒化法やＣＶＤ法により形成された窒化膜を酸化性雰囲気中で熱酸化することで２層のシリコン酸化膜の間にシリコン窒化膜が挟まれた３層構造が得られる。上記したどの様な誘電率の高いゲート絶縁膜の形成方法についても膜材料と膜厚等の選択は任意である。
ここで形成方法については示していないが、ヒューズ素子Ｆが形成される領域のｐ型基板中には図１４（ａ）に示したように半導体基板の導電型とは逆導電型のｗｅｌｌ (ｐ型基板を用いた場合であればｎ−ｗｅｌｌとなる)をあらかじめ形成しておく。このｎ−ｗｅｌｌを形成しておくことで、例えばヒューズ素子Ｆの切断時の発熱により基板へのダメージが残った場合にも不要な基板リーク電流が流れることを防止することが可能となる。またヒューズ素子とフィールド酸化膜を容量誘電膜とし半導体基板との間で極小さな容量を持つこととなるが、このｎ−ｗｅｌｌを形成しておくことでヒューズ素子下にある基板領域への基板側の電荷の不要な移動を防止することが出来る。
逆にｎ型基板を用いる場合には、基板と逆導電型のＰ−ｗｅｌｌが有効である。

また、図１４（ａ）に示した活性領域についてはｎチャネル型のＭＯＳＦＥＴの形成方法を例示するが、簡単のためｐチャネル型のＭＯＳＦＥＴの形成方法は図中からは省略した。もちろん本実施形態に基づく製造方法によってもｐチャネル型のＭＯＳＦＥＴの形成も容易であり、相補型ＭＯＳＦＥＴ構成の回路形成(以後ＣＭＯＳと略記)も可能であることは自明である。

ＣＭＯＳ構成ではｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを含む。ＣＭＯＳ構成にする場合には、フィールド酸化膜を形成する前に活性領域に２つの導電型を持つウェルを形成する。例えば、シリコン基板がｐ型である場合には、ｐチャネルＭＯＳＦＥＴを形成すべき領域にｎ型ウェルを形成する。
またｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴのそれぞれのゲート電極は、ポリサイドエッチング工程までの工程と同一の工程で同時に形成されるので全ての説明図中からは省略している。これら２つの導電型のＭＯＳＦＥＴを作り分けるためには、ここで説明したウェルの導電型以外にもＬＤＤ形成のための低濃度領域とソース・ドレインの高濃度領域の形成のためのイオン注入における不純物イオンの種類等が異なる。
なお、所望の閾値電圧を得るために、図１４（ａ）に示す工程において活性領域を画定した後、チャネル領域に所定濃度の不純物を添加してもよいし、ｎチャネルＭＯＳＦＥＴもしくはｐチャネルＭＯＳＦＥＴのゲート電極となる領域にそれぞれ適当な不純物を添加してゲート電極の仕事関数を変化させてもよい。これらの不純物の添加はイオン注入法によるのが一般である。
またこれらの応用として、図１４（ｂ）に示す第１ポリシリコン層を形成後、同上のｎチャネルＭＯＳＦＥＴもしくはｐチャネルＭＯＳＦＥＴゲート電極となる領域にそれぞれ適当な不純物を添加する方法を取ってもよい。

また上記した製造方法では、Ｓｉ基板を用いたＬＯＣＯＳ法によるフィールド酸化膜の形成方法を例示しているが、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）ＳＴＩ法による素子分離方法によっても活性化領域の形成は可能であり、この場合にはフィールド酸化膜の形成が熱酸化膜でなくとも他の種々な絶縁膜の形成方法によっても適応が可能であることは同業者であれば明らかであり本特許の適応を狭めるものではない。
また、半導体基板についてもＳｉ基板に限られるものではなくＳｉＧｅなどのＩＶ−ＩＶイヒ合物、ＧａＡｓなどのIＶ−ＩＶイヒ合物を用いていも良く、また、能動素子がＭＯＳＦＥＴに限定されるものでも無く、ＨＥＭＴ型、バイポーラ型、ＳＩＴ型等のいかなる能動素子でもよく、これらが形成可能な半導体基板であれば任意に選択が可能である。

さらに、ＭＯＳＦＥＴ以外の電極の形成についても本実施形態に基づくヒューズ素子Ｆ、容量素子Ｃ、抵抗素子Ｒによる機能素子や配線等の形成方法・材料が任意に適応されることが可能である。
また、必要により、これら機能素子の一部が削除され、任意の素子のみの組み合わせによる半導体装置への利用が可能なこともまた同業者によっては明らかなことである。

図１４（ｂ）のポリシリコン堆積工程において、基板表面上の全領域に化学気相成長(ＣＶＤ)によりポリシリコン層を堆積する。第１ポリシリコン層の成長に使用される原料ガスは、ＳｉＨ４（２０％）とＮ２（８０％）との混合ガス、流量は２００Ｓｃｃｍ、成長時の圧力は３０Ｐａ、基板温度は６００度である。基板温度を上記温度よりもかなり低くすると、ポリシリコンの代わりにアモルファスシリコンが成長する。この場合、基板温度を上記温度以上まで加熱すると、アモルファスシリコンが結晶化してポリシリコンになる。この様なアモルファスシリコンをそのまま利用しても良く、これらを結晶化したポリシリコンを用いても良く、選択は任意である。
第１ポリシリコン層の堆積膜厚は任意に選択が可能であるが、望ましくは２０ｎｍから１０００ｎｍの間、さらに望ましくは８００ｎｍから２００ｎｍの間で選択される。
引き続き、不純物拡散工程においてこのポリシリコン層に不純物濃度が約１０２０ｃｍ−３になるようにリン等の不純物を一様に拡散させる。この時の拡散温度は８００度〜９００度程度の温度で達成される。この拡散工程では高濃度にリンがドープされたシリコン酸化膜が形成されてしまうのでこの酸化膜はバッツアードフッ酸等により除去し表面をクリーニングしておく。

続いて、ポリシリコン上に高融点金属シリサイド層または金属層もしくは金属合金層を堆積する。
この高融点金属シリサイド層または金属層もしくは金属合金層の堆積工程においては、例えば高融点金属シリサイド層の堆積については、タングステンシリサイド（ＷＳｉｘ）などの高融点金属シリサイドを選択し、ポリシリコン層及び誘電体膜をコンフオーマルに覆う。このＷＳｉｘ膜等は、スパッタリング法またはＣＶＤ法により形成される。
スパッタリングにより形成する場合には、例えばターゲットとしてＷＳｉｘを用いるが、この組成は任意に選択が可能であり形成されるシリサイド膜の特性から組成:ｘは１．５≦ｘ≦３．５、望ましくは２．０≦ｘ≦３．０の中から選択するのが適当である。ここでは、例えばＷＳｉ２．７の組成を持つものを用い、堆積条件は例えば、ＤＣマグネトロンスパッタリング装置を使用した場合には圧力３ｍＴｏｒｒ、Ａｒガス流量３０Ｓｃｃｍ、基板温度２００度、投入電力１１５０Ｗの条件下で行った。堆積膜厚は任意に選択が可能であるが、望ましくは２５ｎｍから５００ｎｍの間、さらに望ましくは８０ｎｍからに００ｎｍの間で選択される。

ＣＶＤにより形成する場合には、例えば原料ガスとしてタングステンヘキサフルオライド（ＷＦ６）とシラン（ＳｉＨ４）を用い、下記の反応（化学式）を利用してＷＳｉ２膜を堆積する。
ＷＦ６＋２ＳｉＨ４→ＷＳｉ２＋６ＨＦ＋Ｈ２
この高融点金属シリサイド層は、ＭｏＳｉｘ、ＴｉＳｉｘ、ＴａＳｉｘなどにより形成されてもよい。この場合のスパッタリングクーゲットは各金属シリサイド・その組成を任意に用いることで形成が可能である。また、上記した高融点金属シリサイド層の代わりに金属や金属の合金で形成してもよい。またこれら金属や金属の合金については上述の高融点金属シリサイドとして用いた高融点金属:Ｍｏ、Ｔｉ、Ｔａ、Ｗがそのまま利用できる他、Ｃｏ、Ｃｒ、Ｈｆ、Ｉｒ、Ｎｂ、Ｐｔ、Ｚｒ、Ｎｉなどの遷移金属やこれらの任意な選択による合金も利用できる。
成膜後の熱処理によりポリシリコン層と反応させて金属シリサイドとしてもよい。また金属シリサイドを形成する方法では通常シリサイドプロセスと呼ばれるプロセスを利用して金属シリサイドを形成する方法を用いてもよい。
なお、本明細書中で単に「金属」と表記した場合、金属シリサイドをも含む場合がある。

続いて高融点金属シリサイド層の堆積後、層間絶縁膜の形成前に熱処理を行い、高融点金属シリサイドを用いたポリサイドゲート電極やヒューズ素子の電気抵抗を低減させる。またこの熱処理はその後にこの金属シリサイドに加えられる熱処理、例えば第１層間絶縁膜の形成後の焼き締め熱処理によって金属シリサイドとポリシリコン層との間で剥離が生じるのを防ぐ効果も併せて持っている。
この熱処理は通常の拡散炉を用いても良いし、ＲＴＡによる加熱でもよい。この熱処理温度は８００度〜１１５０度の間で選択され、望ましくは９００度〜１１００度での熱処理を行う。拡散炉の場合には熱処理時間は５ｍｉｎ〜９０ｍｉｎの間で任意に選択が可能であるが、望ましくは１５ｍｉｎ〜３０ｍｉｎ程度である。ＲＴＡを用いた場合には熱処理時間は、１ｓｅｃ〜１２０ｓｅｃの間で任意に選択が可能であるが、望ましくは５ｓｅｃ〜３０ｓｅｃ程度である。ここでは、ＲＴＡ法を用いて、１１００度で１０ｓｅｃの熱処理を行った。
この熱処理工程は、後述のゲート電極のパターニング後に行っても良いし、サイドスペーサの形成と同時に行っても良い。

この熱処理後に、次工程での微細ゲート電極及びヒューズ素子の加工に必要な反射防止膜を成膜しても良い。この反射防止膜の成膜は省略も可能であり図中には示していない。
例えば、ＴｉＮもしくはＴｉＯＸＮ(Ｏ元素の組成ｘは５〜３０ａｔｍ％程度、望ましくは１０〜１５ａｔｍ％)を、膜厚１０ｎｍ〜１００ｎｍ程度、望ましくは３０ｎｍ〜６０ｎｍを堆積する。成膜方法はターゲットにＴｉを用いたDCマグネトロンスパッタ装置を用い、スパッタガスとしてＡｒ、Ｎ２、Ｏ２の混合ガスを用いる反応性スパッタ法により成膜する。この成膜によりゲート電極及びヒューズ素子の表面のシリサイドからの反射光が減少し、フオトリソ工程での微細加工が可能となる。この反射防止膜の成膜は前記熱処理の前に行っても良いし、熱処理工程は次工程での微細ゲート電極及びヒューズ素子の加工後にこの反射防止膜を除去した後で行っても良い。

次に、図１４（ｃ）において、（ｂ）のパターニングで残された誘電体膜を一部マスクとして活用しながら、第１ポリシリコン層、第２ポリシリコン層、金属(金属シリサイド)をパターニングする。すなわちゲート電極等のパターニングを実施する。
ここでは、まず、最初に高融点金属シリサイド層の表面上にフオトレジストを塗布する。フオトレジストを選択的に露光及び除去しＭＯＳＦＥＴのゲート電極Ｇ、ヒューズ素子Ｆ、(図中に表記の無い配線Ｍ)が形成される領域にフォトレジストパターンを残す。ここでは、残されたフオトレジストパターンをエッチングマスクとし、通常のポリサイドエッチングを行う。ポリサイドのエッチング装置としては、例えば、住友金属工業株式会社のＥＣＲプラズマエッチング装置を用いてエッチングに利用できる。エッチングガスは、Ｃｉ＋０２ガスであり、それぞれのガス流量が２５Ｓｃｃｍと１１Ｓｃｃｍである。また、例えば、圧力約２ｍＴｏｒｒ、ＲＦ電力４０Ｗ、ＲＦ周波数１３．５６ＭＨｚ、マイクロ波パワー１４００Ｗ、マイクロ波周波数２．４５ＧＨｚ、電極温度１５〜２０度の条件下でエッチングを行う。

この結果、フオトレジストパターンによりマスクされていない高融点シリサイド層とポリシリコン層が選択的にエッチングされＭＯＳＦＥＴのゲート電極Ｇ、ヒューズ素子Ｆ、配線Ｍが同時に形成される。
ポリサイド及びポリシリコンのエッチング工程の後、高融点金属シリサイド層上のフオトレジストパターンを除去する。図１４（ｃ）に示されるように、ＭＯＳＦＥＴのゲート電極Ｇ、ヒューズ素子Ｆ、配線Ｍに対応する部分ではポリシリコン層の上に金属シリサイド層が形成されたパターンが得られる。一般に、この構造はポリサイドと総称されるため、以下、ポリサイド層もしくはポリサイド電極と省略して呼ぶ。

次に、図１４（ｄ）において、上記したパターンニングで残されたＭＯＳＦＥＴのゲート電極をマスクとして、活性化領域にＬＤＤ構造の拡散層を形成する。
活性化領域では、ここで形成されたポリサイド層を持つＭＯＳＦＥＴのゲート電極をマスクとして、自己整合的にＬＤＤ構造を形成するためのｎ型イオンの注入を行う。図中に、ｎチャネル型のＭＯＳＦＥＴのＬＤＤ構造の製造方法のみ図示しているが、ｐチャネル型のＭＯＳＦＥＴの製造ももちろん可能で、フオトリソ工程でのレジストをマスクとしてｎ型イオンの注入とｐ型イオンの注入をそれぞれ別領域に打ち分けることが可能である。
しかし、この場合のｐ型イオンの注入においてはｐチャネル型のＭＯＳＦＥＴが形成される活性化領域以外の各種素子や配線へのｐ型イオンの注入は避けられるべきである。ＭＯＳＦＥＴのゲート電極Ｇ、ヒューズ素子Ｆのポリサイド層のシート抵抗が、そこにあらかじめドーピングされているｎ型イオン(一般にリン)とは逆導電型のｐ型イオン(一般にボロン)の注入によって微妙に変化するためである。

図１４（ｄ）中では図示していないが、ｎ型イオンの注入は特にマスク層を用いないでウェハー前面に打ち込みが行われるため、ヒューズ素子上にもｎ型イオンの注入が行われている。これにより若干でその効果はほとんど見られないが、ヒューズ素子の抵抗値を減少させることが出来る。この抵抗減少の効果は、ある一定の駆動能力のＭＯＳＦＥＴをヒューズ素子切断用に用いた場合には、ヒューズ素子の抵抗値によってそこに流すことの出来る電流量を増加させることが出来るためよりヒューズ素子の切断が容易となるためである。ｐ型イオンの注入に際しては、フオトリソ工程を利用してＰチャネル型のＭＯＳＦＥＴを形成する活性化領域のみを窓開けしたレジストパターニングで、不要な部分へのＰ型イオンの注入がされない様にする。(図１４（ｄ）中では省略し記していない)
この様に、Ｐ型イオンの注入はマスク層を用いて限定的に行われるため、Ｐチャネル型のＭＯＳＦＥＴのＬＤＤ部分では事前に打ち込まれたｎ型イオンの注入量を打ち消すようにｐ型イオンの注入量を設定すればよい。

次に、図１５（ｅ）において、高濃度のソース、ドレイン領域拡散層を形成する。ＬＤＤ構造を自己整合的に完成させるためのサイドウオールを形成した後、図１４（ｄ）の工程とほぼ同じ工程によって同じＭＯＳＦＥＴ部分へのパターンニングとイオン注入を行い、高濃度のソース・ドレイン領域を形成する。
サイドウオールスペーサは、ＣＶＤによる絶縁膜の堆積と活性イオンエッチング(ＲＩＥ)を用いて形成するが、このＬＤＤ構造を形成するためのＣＶＤ層のエッチバック工程(サイドウオールスペーサ形成)がある場合には、抵抗素子として作用するポリシリコン層の表面がわずかに削られ、抵抗値にばらつきが生ずる場合がある。
しかし、反射防止膜の膜材料・膜厚を適切に選択することにより、反射防止膜をエッチング保護膜として活用することができ、高精度の抵抗素子を容易に形成することが可能になる。エッチング保護膜として用いた反射防止膜はサイドウオールスペーサを形成後は選択的エッチングによって除去される。特に除去しなければならないものではなく、シリサイド膜厚に比較して十分薄いためこの一部として残しても以後の半導体製造工程に支障が生ずることはない。

図１４（ｄ）に示す拡散層形成と同じ理由で、ＣＭＯＳの回路構成をとる場合にはＰ型イオンが高濃度ソース／ドレイン形成のためにイオン注入されるが、略同一の手法によってレジストパターニングで不要な部分へのＰ型イオンの注入がされない様にする。この理由も上記した通りであり、高濃度のイオン注入が行われるためシリサイド膜のシート抵抗ヘの影響はより大きい。
また、図１５（ｅ）におけるソース及びドレイン領域形成のためのイオン注入前、もしくは、後に通称シリサイドプロセスと呼ばれる半導体製造プロセスを用いた金属シリサイド゛の形成工程を導入することも可能である。この場合は、図１４（ｂ）におけるポリサイド成膜プロセスではそのままでも変形シリサイドプロセスとして利用が可能であるし、ポリサイド成膜上のシリサイド膜厚を薄くしても良いし、通常のシリサイドプロセスの様にポリシリコンのみの成膜としてももちろん良い。

図１４（ｂ）におけるポリサイド成膜プロセスにおいて、そのままで変形シリサイドプロセスとして利用した場合には、拡散層部分やポリサイド膜の上にシリサイドプロセスにより利用される金属(一般にはＴｉやＣｏやＮｉ、ＴｉＣｏ合金が用いられる)によるがＴｉＳｉｘやＣｏＳｉｘなどの反応膜が成膜される。このシリサイド層上の反応膜はあらかじめ成膜されている下層のシリサイドからのＳｉの供給が極少ないためほとんど成膜されないかもしくは極薄い膜となっている。このためヒューズ素子に用いるポリサイド膜もそのシート抵抗の変化は少ないため特に大きな変更は不要であり、電気パルスによる切断特性もほとんど変化が見られない。
この方法でシリサイドプロセスを用いるメリットは、拡散層のシート抵抗が小さくなるためＭＯＳトランジスタの駆動能力が大きくなり、同じサイズのトランジスタから同じ抵抗のヒューズ素子に対してより大きな電気パルスが印加できるようになることである。

一方、図１４（ｂ）におけるポリサイド成膜プロセスをポリシリコンのみが成膜されシリサイドは省略された形で、通常のシリサイドプロセスの適応が行われた場合には、上記同様、ＴｉＳｉｘやＣｏＳｉｘなどのシリサイドの反応膜が拡散層部分やポリサイド膜の上に形成される。この場合には成膜されたシリサイド膜とその下層のポリシリコン膜との積層によるポリサイド構造となっているが、ポリシリコン層の上に成膜された金属がその下のポリシリコン層からＳｉを奪って反応しシリサイドが形成されるため、図１４（ｂ）の通常方法によるシリサイド膜とは全体膜厚やシート抵抗が若干異なっている。
もちろんこれらの反応前の成膜厚や反応温度で調整してヒューズ素子に用いるシリサイド層のシート抵抗を合わせ込むことも可能であり、また、異なったシート抵抗であっても切断側トランジスタの駆動能力の調節やヒューズ素子の抵抗に合わせた電気パルスの持っているパワーの調節で問題なく適応が可能である。

次に、図１５（ｆ）において、第１層間絶縁膜・コンタクトホール・コンタクトホールの埋め込み・金属配線の形成を行う。
図１５（ｅ）に示したサイドスペーサ形成、拡散層形成に続き、ここでは、通常のＣＭＯＳ集積回路装置の製造方法による配線工程の形成を次のように順次実行し、第１層間絶縁膜、コンタクトホール、コンタクトホールの埋め込み(Ｗ-プラグ形成)、金属配線の形成を行い、最後に半導体表面に形成された電気回路の保護のためパッシベーション（Ｐａｓｓｉｖａｔｉｏｎ）膜を成膜する。
ここでは、ＭＯＳ型トランジスタ、ヒューズ素子等を覆って、第１層間絶縁膜としてＰＳＧ(リンケイ酸ガラス)及びＢＰＳＧ(ボロン・リンケイ酸ガラス)を順次に堆積して０．６μｍ〜０．８μｍ程度の厚さを有する層間絶縁膜を形成する。そして、周知のホトリソグラフィ及びドライエッチング処理によりこの層間絶縁膜にコンタクトホールをそれぞれソース領域及びドレイン領域、等の基板上の拡散領域及びＭＯＳトランジスタのゲート電極、ヒューズ素子、ポリサイド配線(図示しない)の各部分に沿するように形成する。

コンタクトホ−ルの内部及び層間絶縁膜を覆ってＴｉＮ、ＴｉＯＮ／Ｔｉなどを含む密着層をスパッタ法又はＣＶＤ法等により形成する。一例として、密着層は、５〜５０(好ましくは２０)nmの厚さのＴｉ膜を堆積した後、Ｔｉの上に５０〜２００(好ましくは１００)ｎｍの厚さのＴｉＮ膜を堆積し形成する。ＴｉＮ膜の代りにＴｉＯｘＮ膜(Ｏ元素の祖成ｘは５〜３０ａｔｍ％程度、望ましくは１０〜１５ａｔｍ％)を用いてもよい。
Ｔｉ膜は、スパッタ法により堆積することができ、成膜条件は、一例として、基板温度:１５０°Ｃ、Ａｒ流量:３０ｓｃｃｍ圧力:３ｍＴｏｒｒ、スパッタリングパワー:１１５０Ｗとすることができる。Ｔｉ膜の堆積には、コリメートスパッタ法またはロングスロースパッタ法を用いるのが好ましい。このような方法を用いると、微細なコンタクトホールの底部で十分なＴｉ膜厚を得ることができる。また、ＣＶＤ法を用いれば理想的な被覆性を持ったＴｉ膜を形成可能である。

この密着層の材料としては、上記したものに限らず、ＴｉＷ等の高融点金属の合金、金属シリサイド、金属シリサイドとＴｉＮ等の金属窒化物との積層、高融点金属とその窒化物(又はホウ化物)との積層等を用いてもよい。
密着層を形成した後、密着層の耐熱性及びバリア性を向上させるために、Ｎ２雰囲気中で５００−８００度の基板温度にて１０−６０秒間の高速熱処理(ランプアニールのようなＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ［ＲＴＡ］処理)を行ってもよい。
この後、コンタクトホールの内部及び密着層を覆ってＷ等のプラグ材料からなる導電材層をＣＶＤ法で形成する。導電材層の厚さは、コンタクトホールが導電材で埋まるように選択される。すなわち、理めたいコンクトホールの直径の１／２以上の膜厚が選定され、一例としてコンタクトホール直径が０．５０μｍ程度の場合にはその半径の１．２〜２．０倍程度の膜厚が選択され成膜厚＝３００〜５００ｎｍ(好ましくは同１．４倍〜１．６倍:同３５０〜４００ｎｍ)が選定される。導電材層の厚さが薄いほど成膜装置及びその後のエッチバックの負荷が少なくて済む。

導電材層の材料としては、ＷＦ６等の蒸気圧の高い化合物を持つ金属種が選択される。一例としてＷをＣＶＤ法により堆積する場合、成膜条件は、基板温度:４５０度、ガス流量:ＷＦ６／Ｈ２／Ａｒ＝４０／４００／２２５０ｓｃｃｍ圧力:１０ｋＰａとすることができる。
導電材層の異方性エッチバック処理により導電材層をエッチングして、コンタクトホール内にのみ導電材層を残す。このエッチバック処理は、密着層が露呈するまで導電材層を次に示す異方性エッチング条件にてドライエッチングする。このときのドライエッチングをＲＩＥ(反応性イオンエッチング)法で行う場合、エッチング条件は、一例として、ガス流量:ＳＦ６／Ａｒ＝３０−１４０／４０−１４０(好ましくは１１０／９０)ｓｃｃｍ高周波パワー:４５０Ｗ圧力：３２Ｐａとすることができる。Ｗのエッチング終点の検出は、Ｆ＋の発光強度(波長７０４ｎｍ)をモニターし、Ｆ+の発光強度が増大してくる所(発光強度の微分が大きくなる時点)を検出することにより行うことができる。なお、このエッチングは、層間絶縁膜上で密着層が除去されて絶縁膜が露呈するまで行うようにしてもよい。

この様にして形成されたコンタクトプラグ及び密着層を覆って配線材層をスパッタ法又はＣＶＤ法、もしくはメッキ法等により形成し、必要に応じて形成された配線材層を真空中で加熱しリフロー処理を行う。
配線材層として、Ａｌ層またはＡｌ−Ｓｉ、Ａｌ−ＳとＣｕなどのＡｌ合金層をスパッタ法で１００〜１０００(好ましくは５００)ｎｍの厚さに形成することができる。このときの成膜条件は、一例として、基板温度：２００Ｃａｒ、流量:３３ｓｃｃｍ圧力：２ｍＴｏｒｒスパックリングパワー:９０００Ｗとすることができる。このようにして配線材層を形成した後、基板を真空中に保持して４００〜５５０度に加熱しリフロー処理を行う。配線材層としては、Ａｌ又はＡｌ合金層の代りに、Ｃｕ又はＣｕ合金(Ｃｕ−ｃｒ、Ｃｕ−Ｚｒ、Ｃｕ−Ｐｄなど)を用いてもよく、この場合にはスパッタリング時のターゲットをＣｕ又はＣｕ合金に置き換えるだけである。Ｃｕのような配線材層の成膜に先立ってコンタクトプラグ及び密着層を直接的に覆って導電性のバリア層を形成した後、バリア層の上に配線材層を形成する方法を用いても良い。

このようにすれば、配線材層を構成するＡｌ等の拡散をバリア層で阻止することができるため、接合リーク耐性の向上が可能となる。また、バリア層は、ＣＶＤ法で配線材層を形成するときに密着層としても働く。従って、信頼性を一層向上させることができる。
このバリア層は、前述した密着層と同様にしてＴｉ層及びＴｉＮ層(又はＴｉＯＮ層)を順次にスパッタ法等で堆積することにより形成することができる。バリア層の材料としては、上記したものに限らず、ＴｉＷ等の高融点金属の合金、金属シリサイド、金属シリサイドとＴｉＮ等の金属窒化物との積層、タンタル・タンタルナイトライド等の高融点金属とその窒化物(又はホウ化物)との積層等を用いてもよい。

上記したバリア層を形成した後、バリア層の耐熱性及びバリア性を向上させるために、ｎ２雰囲気中で５００〜８００度の基板温度にて１０〜６０秒間の高速熱処理(ＲＴＡ処理)を行ってもよい。バリア層を形成したか否かに関係なく、配線材層の上には、導常性のキャップ層を形成してもよい。キャップ層は、例えば７ｎｍ程度のＴｉ層及び４０ｎｍ程度のＴｉＮ層を順次に堆積することにより形成することができる。
キャップ層には、ホトリソグラフィ処理時に光反射を防止したり、配線材層の酸化を防止したり、配線材層からのＡｌなどの拡散を阻止したりする作用がある。
周知のホトリソグラフィ及びドライエッチング処理により配線材層をパターニングしてそれぞれコンタクトプラグや図示しない接続端子につながるように残存させる。バリア層及び／又はキャップ層を形成したときは、いずれの層も配線材層と共にパターニングして同様の部分のみを残存させることで配線パターンが形成できる。

上記した方法の他に、ダマシン法用いてヒューズ素子上方のビアプラグと配線を形成し、あるいはデゴアルダマシン法を用いてこれらを同時形成しても良い。コンタクト・配線プロセス工程の選択はヒューズ素子そのものの特性にはほとんど無関係であり、影響があっても接続抵抗が変化する程度のため任意の選択が可能であることは同業者であれば自明のことである。

これら全てを覆って、表面保護膜としてのパッシベーション膜を形成する。このパッシベーション膜は周知のＣＶＤ法等を用いて成膜し、ＮＳＧもしくはＳｉＯ２膜を５０ｎｍ〜２００ｎｍ程度、望ましくは１００ｎｍの厚さ及びＳｉＮ膜もしくはＳｉＯＮ膜を６００ｎｍ〜１２００ｎｍ程度、望ましくは１０００ｎｍの厚さを順次に堆積してパッシベーション膜全体の厚さが０．８μｍ〜１．４μｍ程度、望ましくは１．１μｍ程度の厚さを有するパッシベーション膜を形成する。そして、周知のホトリソグラフィ及びドライエッチング処理によりこのパッシベーション膜に外部との接続端子となるパッド上及びチップを切断するスクライブのみホール加工を行う。

最終的に、図６（ｆ）に示す断面構造を有するアナログＭＯＳ集積回路装置が完成する。
本実施形態に従う製造方法を用いて作製した半導体装置では、ヒューズ素子がＭＯＳトランジスタのゲート電極の材料、厚さに等しいポリシリコン層とこのポリシリコン層上に同じく等しい厚さの金属シリサイドが積層されたポリサイド構造を有するという特徴を持っている。(図示しない配線Ｍとも同一である)
上記したようなプロセス工程や条件の任意の選択意外にも、半導体プロセスや製造方法として周知の事実は任意に選択が可能であることは同業者であれば自明のことである。

図１６は、ヒューズ素子を第２ポリシリコン層、もしくは第２ポリサイド層で構成する方法が示されている。
図１６で示した第２ポリシリコン層、もしくは第２ポリサイド層でヒューズ素子を形成する方法については、図１４、図１５で詳細に説明したプロセス工程や製造条件と略同一であるので、以下ではその製造方法の違いのみをまとめる。
すなわち、ヒューズ素子を第２ポリシリコン層の単独、もしくは第２ポリシリコン層と第２金属シリサイド層の２層構造で第２ポリサイド層を構成するためには図１４、図１５を用いで説明したプロセス工程に対して第１層間絶縁膜上に、図１（ｂ）（ｃ）で詳しく説明した製造方法と略同じ方法にて成膜とパターニングが可能である。ここで若干異なっているのは、熱処理温度と不純物のイオン注入工程についてである。

第２層高融点金属シリサイド膜の堆積後、第２層層間絶縁膜の形成前に熱処理を行い、高融点金属シリサイドを用いたポリサイドゲート電極やヒューズ素子の電気抵抗を低減させる時に選択できる温度範囲がある程度限定されている。
この熱処理は通常の拡散炉を用いても良く、また、ＲＴＡによる加熱でもよい。この熱処理温度は５００度〜１０００度の間で選択され、望ましくは７００度〜９５０度での熱処理を行う。拡散炉の場合には熱処理時間は５ｍｉｎ〜９０ｍｉｎの間で任意に選択が可能であるが、望ましくは１０ｍｉｎ〜３０ｍｉｎ程度である。ＲＴＡを用いた場合、熱処理時間は１ｓｅｃ〜１２０ｓｅｃの間で任意に選択が可能であるが、望ましくは５ｓｅｃ〜３０ｓｅｃ程度である。ここではＲＴＡ法を用い、８５０度で１０ｓｅｃ間熱処理を行った。

この熱処理工程では、ＭＯＳトランジスタのＬＤＤ構造を形成するための不純物導入が既に行われているため、高温での熱処理もしくは長時間の熱処理を行うとこの不純物の濃度分布が崩れてしまう。このため所望のトランジスタ特性が得られないと言う不都合が生じる。さらには第１層間絶縁膜のＢＰＳＧは、低温でフローする材質のため、熱処理によってその表面形状が変形してしまうという問題もある。したがって、第２層高融点金属シリサイド膜の堆積後の熱処理温度と時間管理には細心の注意が必要である。
上記理由から、加熱方法は短時間で熱処理が行えて温度分布の管理も正確に可能なＲＴＡ処理が望ましい。さらには第２ポリサイド層のシート抵抗は増加するが、この熱処理を省略することも可能である。また、ポリサイドのパターニング後に、ＬＤＤやソース、ドレイン形成用の不純物のイオン注入処理も省略が可能であり、この場合、ポリサイドのシート抵抗が、イオン注入がされる場合よりも若干高めになる。従って、トランジスタの駆動能力、電気パルスのエネルギー、ヒューズ素子の抵抗等の調節が必要であるが、この場合でもヒューズ素子の切断は上記の通りに行うことが可能である。

図１６に示したように、さらにＭＯＳトランジスタのゲート電極と同時に形成される第１ポリサイド膜で第１ヒューズ素子を形成し、さらに第１層間絶縁膜の上層に形成される第２ポリシリコン層単独、もしくは第２ポリサイド膜を用い、第２ヒューズ素子を形成することも可能である。製造方法については図１４、図１５を用いて説明した方法、および上記説明と略同一であり、重複を回避する意味でここでの説明は省略する。
さらに、図示しないが、第１ポリサイド膜(ポリシリコン膜)とその上の第２ポリサイド膜(ポリシリコン膜)との間で容量を形成しても良いし、この第２ヒューズ素子をポリシリコン層のみで形成する場合には、同じ層で抵抗素子も形成できる。ヒューズ素子はこの製造方法の他にも、複数のポリシリコン層を用いるアナログＬＳＩやＤＲＡＭ等の製造方法による、抵抗素子や容量素子で製造される第ｎ層目のポリシリコン層を単独で用いて形成されても良いし、

また、第ｎ層目のポリシリコン層とこの上に成膜されるシリサイド層の積層によるポリサイド構造で構成されても良い。これらの膜構造、膜厚、ポリシリコン層の異なるヒューズを同じ半導体装置内で目的の切断条件によって適宜選択しても良く、これらの構造を持つヒューズを複合的に同時利用してもよい。
なお、図１６中では、第２ヒューズ素子はＭＯＳトランジスタのドレイン側のコンククトプラグに下層のポリシリコン層側に直結で図示されているが、これに限らず上方からのビアプラグによってＭＯＳトランジスタのドレイン側に接続されていても良い。さらには、ダマシン法を用いて第２ヒューズ素子を形成しても良いし、デュアルダマシン法を用いて、上方のビアプラグと配線を同時形成しても良い。また、第１ヒューズ素子と第２ヒューズ素子を直結、もしくは両者の一端のみを接続しても利用することが出来る。さらにはそれらの間で切断特性が異なるように設定しておけば２値の情報を書き込むことが出来るメモリ回路として利用することも可能である。

図１７に、ヒューズ素子を第ｎポリシリコン、もしくはポリサイドで構成する方法が示されている。ここでは、図１６で示した第２ポリシリコン層、もしくは第２ポリサイド層でヒューズ素子を形成する方法を繰り返し行うことによって、任意の層数で上方もしくは近傍に積層されたヒューズ素子(ヒューズ素子アレイ)が得られることを示している。この製造方法については、図１４、図１５を用いて詳しく説明したプロセス工程や製造条件と略同一であるため、以下では違いのみをまとめて説明する。
本実施形態によれば、先に説明された方法によって形成されるＳＴＩによって素子が分離され、トランジスタは先に説明済みの方法によってシリサイドプロセスにより形成されているものとする。

第１ヒューズ素子(アレイ)はシリサイドプロセスによって形成されるゲート電極と同一材料・同一工程で作製されている。このヒューズ素子(アレイ)もしくはトランジスタの上方には図１６に示す製造方法と同じく第２ヒューズ素子(アレイ)、第３ヒューズ素子(アレイ)が積層されている。図１７には示さないが、さらに任意の層数:第ｎヒューズ素子(アレイ)の積層も同方法によって自由に形成可能である。その他の製造工程、方法、条件は略同一であるため、重複を回避する意味で説明を省略する。
特に、この様に第ｎポリシリコン層もしくはポリサイド層で構成するヒューズ素子アレイは、上記した図１２、図１３に示したようなヒューズ素子を複数用いた情報の書込み読み出し方式の回路構成に用いて好適である。

以上説明のように、本発明は、低電力で切断できる小型な電気ヒューズ素子を備えた半導体装置を提供し、かつ、低電圧で切断できる小型なヒューズ素子の構造とおよびそれを利用した半導体装置の製造方法を提供するものである。
本発明によれば、複数の電気パルスでヒューズ素子を切断することにより、ヒューズ素子切断時の物理的、熱的ダメージを低減することができる。また、ヒューズ素子と周辺回路との間隔を狭め空間サイズを極力小さく出来、あるいは、これを無くし、また、ヒューズ素子と周辺回路との積層を可能とする。
上記した複数の電気パルスによる切断方法を最適化して周辺回路への熟的ストレスを軽減すれば、このヒューズ素子を実際のＬＳＩ回路に応用することで、例えばヒューズ素子を切断するためのトランジスタを含む回路、配線、さらにはこのヒューズ素子を応用したプログラミング回路、メモリ回路、容量トリミング回路、抵抗トリミング回路等と、ヒューズ素子との間隔をできる限り狭めることでＬＳＩ回路の集積度を向上することができ、また、ＬＳＩのチップ単価を低下させることができる。さらにはヒューズ素子に隣接・近接、あるいは積層して切断用トランジスタや回路・配線・抵抗素子・容量素子を設けることが可能であり、よりチップサイズを縮小できる。

また、本発明によれば、複数の電気パルスをヒューズ素子に印加する場合に、ヒューズ素子が切断されたか否かを判断する回路を付加することで、余分な電気パルスを印加する必要を無くし、ヒューズ素子の切断に掛かるプログラムの処理時間を短縮することができる。
更に、本発明によれば、１／ｎ程度の電気エネルギーに減少した電気パルスをｍ個のヒューズ素子に印加して切断することができるため、複数のヒューズ素子を同時に切断することが可能となる。この場合、ｍ≦ｎとすれば、回路上必要な電気エネルギーを小さくすることが出来るため、電源系の負荷が小さく、また回路設計も容易となる。

パルス時間をパラメータとしたヒューズ素子の切断に要する電気パルスの印加回数を説明するために引用した図である。ヒューズ切断のために印加する電気パルスと、ヒューズ切断に至る電位の測定結果を説明するために引用した図である。電流量をパラメータとしてヒューズが切断されるまでの度数分布を測定して示した図である。本発明の実施形態に係わるヒューズ素子切断プログラムの処理手順を示すフローチャートである。本発明の実施形態に係わるヒューズ素子切断プログラムの処理手順を示すフローチャートである。ヒューズ切断時間を段階的に変化させたときの切断結果を説明するために引用した図である。本発明の実施形態に係わる半導体装置の回路構成の一例を示す図である。本発明の実施形態に係わる半導体装置の回路構成の他の例を示す図である。本発明の実施形態に係わる半導体装置の回路構成の更に他の例を示す図である。本発明の実施形態に係わる半導体装置の回路構成の更に他の例を示す図である。本発明の実施形態に係わる半導体装置の回路構成の更に他の例を示す図である。本発明の実施形態に係わる半導体装置の回路構成の更に他の例を示す図である。本発明の実施形態に係わる半導体装置の構造を示す平面図である。本発明の実施形態に係わる半導体装置の製造工程を説明するために引用した図である。本発明の実施形態に係わる半導体装置の製造工程を説明するために引用した図である。本発明の実施形態に係わる半導体装置の製造工程を説明するために引用した図である。本発明の実施形態に係わる半導体装置の製造工程を説明するために引用した図である。

符号の説明

１…ヒューズ素子、２…ヒューズ切断用トランジスタ、３（３１、３２）…ＡＮＤ回路、１１〜１２…ヒューズ素子切断回路、１４…切断ヒューズ素子選択回路、１５…情報読み出しヒューズ素子選択回路

Claims

半導体基板の表面上に形成されたヒューズ素子を電気パルスにより切断する半導体装置であって、
任意の電気エネルギーを持つ前記電気パルスを生成し、前記ヒューズ素子に対して任意のインターバルをもって繰り返し印加するパルス発生回路を具備することを特徴とする半導体装置。
前記パルス発生回路は、
前記ヒューズ素子の切断が、１回の電気パルスで切断される必要十分でかつ最小のエネルギーより小さな電気エネルギーを持つ電気パルスを生成することを特徴とする請求項１に記載の半導体装置。
前記パルス発生回路から供給されるパルスを入力として得、当該パルスを前記ヒューズ素子に供給する切断用トランジスタと、前記ヒューズ素子の抵抗を測定して前記ヒューズ素子の切断の成否を判断する切断判定回路と、
を具備することを特徴とする請求項１または２に記載の半導体装置。
前記切断判定回路により切断されたことを検知して以降の前記パルスの供給を禁止する電気回路と、
を具備することを特徴とする請求項３に記載の半導体装置。
半導体基板の表面上に形成されたヒューズ素子を電気パルスにより切断する半導体装置であって、
前記ヒューズ素子の切断の成否による電気抵抗の変化を検知して情報のリードライトを行う前記ヒューズ素子を記憶素子として用いたメモリ回路を具備することを特徴とする半導体装置。
前記ヒューズ素子を前記切断用トランジスタ近傍に配置して成ることを特徴とする請求項３〜５のいずれか１項に記載の半導体装置。
複数の前記ヒューズ素子を異なる層に積層して成る請求項１〜６のいずれか１項に記載の半導体装置。
前記ヒューズ素子を、当該ヒューズ素子の上方もしくは近傍の異なる層に積層して成る請求項７に記載の半導体装置。
前記切断用トランジスタや活性領域の上方もしくは近傍に前記ヒューズ素子を形成して成る請求項３〜８のいずれか１項に記載の半導体装置。
前記切断用トランジスタや活性領域の上方もしくは近傍に複数の前記ヒューズ素子を形成して成る請求項３〜９のいずれか１項に記載の半導体装置。
半導体基板の表面上に形成されたヒューズ素子を電気パルスにより切断する半導体装置におけるヒューズ素子の切断方法であって、
任意の電気エネルギーを持つ前記電気パルスを生成するステップと、
前記電気パルスを、ヒューズ素子に対して任意のインターバルをもって繰り返し印加するステップと、
を有することを特徴とする半導体装置におけるヒューズ素子の切断方法。