JPH06302699A

JPH06302699A - ヒューズ構造

Info

Publication number: JPH06302699A
Application number: JP6274294A
Authority: JP
Inventors: Ehren T Achee; アレン・ティ・アチー; Michael L Grams; マイケル・エル・グラムズ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1993-04-01
Filing date: 1994-03-31
Publication date: 1994-10-28
Also published as: DE69421738D1; DE69421738T2; EP0618620A1; EP0618620B1

Abstract

(57)【要約】【目的】ブローされた領域の再成長を防止することが
できる改善された電気的にプログラム可能なヒューズ構
造を提供することである。【構成】本発明によるヒューズ構造は持ち上がったま
たは厚みのある絶縁表面上に延びるフィラメントを含
む。このフィラメントがプログラムすなわちブローされ
た際、この持ち上がったすなわち厚みのある下敷き層に
より下敷き層の傾斜した側壁付近の選択された位置で確
実にブローされかつフィラメントがきれいに分離されて
ブローの後再び成長する可能性を少なくする。様々なタ
イプの下敷き構造を使用することによって、基板の上に
突出しかつ基板から熱的に分離された細長い弓状の経路
に延びるフィラメントを設けることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は、集積回路に関し、かつより
詳細には電気的にプログラム可能なヒューズ構造に関す
る。

【０００２】

【関連技術の背景】一般に、集積回路はいくつかの処理
工程を経てシリコンからなるウェハから製作され、その
ような工程には、ウェハの表面に沿って接合および配線
を作るための、フォトマスキング、エッチング、および
拡散が含まれる。製造プロセスの最終工程の１つには、
表面全体をメタライゼーション層で被覆し、その後メタ
ライゼーションを部分的にエッチングして除去し、必要
な配線パターンを残す工程がある。本明細書中に定義す
る「メタライゼーション」とは配線パターンに形成して
ウェハ内の拡散領域間の配線を行なうことができる、ア
ルミニウム、多結晶シリコン等の任意の導電層を含む。
目的の用途に応じて配線パターンを変える必要がある場
合がある。そのような場合には、ウェハにメタライゼー
ションの時点まで処理を行なって、目的とするデータパ
ターンが規定されるまで保管しておくことも可能であ
る。パターンが決まれば、その必要なパターンを有する
マスクを生成して、マスクパターンを介して最終パター
ンを写真処理しメタライゼーションからエッチングを行
なって、ユーザ特定ウェハまたは回路を製作する。この
ような処理は一般にマスクプログラマブル処理または技
術と呼ばれて、ユーザ特定回路を製作するのに必要なリ
ードタイムを短縮する上で有利である。

【０００３】ユーザ特定回路を製造するのによく使用さ
れるもう１つの技術は、製造プロセスの間すべての内部
接続をそのままにしてウェハを製作するやり方である。
その上で、装置の製造時ではなく最終的なパッケージン
グの後に必要なデータパターンを規定する。ユーザは、
回路内のある選択の配線に電気的な入力を付与すること
によってその回路を「プログラム」し、「ブローイン
グ」（blowing ）すなわちそれらを断線させることによ
って配線をカスタム化することができる。フィールドプ
ログラマブル、または電気的にプログラマブルな回路
は、プログラマブルリンクまたはヒューズを利用して実
現される。

【０００４】本明細書中に定義する「リンク」、「ヒュ
ーズ」または「ヒューズ構造」とは一般にフィラメント
として配設される薄い導電構造物で、このフィラメント
は、正確に測定したプログラマブル電圧をかけることお
よび／または電流を流すことにより選択の位置で破壊す
ることができる。したがって、ヒューズ構造を、典型的
なメタライゼーションの薄膜堆積を行ないかつその後に
エッチングを行なうことによってウェハトポグラフィを
横切る選択のプログラマブル領域に堆積し、潜在的にプ
ログラマブルな領域のすべてに比較的細い導電構造を作
ることができる。ユーザが規定する用途に応じて、この
ヒューズ構造をフィールド内でブローしたりしなかった
りすることで目標とする回路が結果として実現され得
る。

【０００５】一般に、電気的プログラマブル読出専用メ
モリ（ＰＲＯＭ）は、複数のヒューズ構造を使用し、そ
れらをブローしたりしなかったりすることによって、ユ
ーザがそのＰＲＯＭアレイに記憶させようとしているデ
ータを表わす１と０のデジタルビットパターンを表わす
ことができる。ＰＲＯＭのみに限らず、ヒューズ構造は
またいずれのタイプのユーザプログラマブル装置にも使
用され得る。たとえば、ヒューズ構造を使用して一般的
なプログラマブル装置内の１つ以上の特定の回路を活性
化したり不活性化したりしてもよい。これを行なうため
の１つのやり方は、すべての回路が導電ヒューズを介し
て接続された装置を作り、フィールド内の対応するヒュ
ーズをとばすことによって選択の回路を不活性化すると
いうものである。ユーザプログラマブル装置は、応用特
定集積回路（ＡＳＩＣ，application specific integra
ted circuit ）、カスタムデザイン回路（ＩＣＳ），標
準セルおよびプログラマブル論理装置（ＰＬＤ）を含
む、ゲートアレイ等のいずれのユーザプログラマブルア
ナログまたはデジタル回路をも含み得る。ヒューズ構造
を利用する装置は、金属酸化物半導体（ＭＯＳ）、エミ
ッタ結合論理（ＥＣＬ）、トランジスタトランジスタ論
理（ＴＴＬ）、ヒ化ガリウム、シリコンオンサファイ
ア、およびこれら技術の様々な組合わせにおいて製造さ
れ得る。

【０００６】初期のヒューズ構造は、一般に配線に隣接
してリンクする極薄膜として堆積されるニッケルとクロ
ムからなる合金（ニクロム）で製作されていた。このニ
クロムヒューズに、多くの場合５０ｍＡを超える多量の
電流を流してヒューズをとばしてオープンにする。たと
えば、ソースまたはドレイン（ＭＯＳ）や、エミッタま
たはコレクタ（ＴＴＬ）に結合されたヒューズがとぶと
ＰＲＯＭメモリアレイビット線に論理１が現れ得る。逆
に、ヒューズをとばさない場合には、アドレスされた列
またはビット線に論理０が現れる。

【０００７】ニクロムのヒューズ構造はいくつかの欠点
が悩みの種である。第１に、薄膜堆積の制約の中でニク
ロムを塗布するのが難しい可能性があり、必要なヒュー
ズ抵抗を実現するために堆積する必要があるような極め
て薄い層（一般に２００Åを下回るもの）の場合などは
特に難しい。５０ｍＡでブローするためには、５ＶのＴ
ＴＬまたはＭＯＳレベルを想定して、ニクロム材料の厚
さは一般に２００Åを超えてはならない。ヒューズ構造
が２００Åより厚い場合またはたとえば数ミクロンより
も幅がある場合、この構造物は、必要な時に高い信頼度
でプログラムすることができないかもしれない。ニクロ
ムヒューズ構造にまつわる第２の問題、そしておそらく
は最も深刻な問題は「グローバック」（growback）と一
般に呼ばれる現象である。グローバックは、時間が経過
すると、とばされたヒューズが再び接続する、すなわち
プログラムされた状態から未プログラムの状態に戻って
しまう、プログラミングプロセスの逆行として定義す
る。

【０００８】どのようにしてヒューズがとぶかを理解
し、拡散前後の導電ヒューズ材料の位置および動きを見
極め、かつ一度とばした少数のヒューズがなぜ再び接続
しているように見えるのかを知るために、ヒューズ構造
におけるグローバックの調査にかなりの時間と努力がつ
ぎ込まれてきた。研究によれば、グローバックが起こる
理由は２つ考えられる。１つには、とばされた領域で何
らかの結晶の再成長が発生するためにとばしたヒューズ
がグローバックするという可能性である。もう１つは、
実はこの構造物が最初から完全にとばされていなかった
場合に再び接続されたように見えるのかもしれないとい
うものである。それどころか、この構造物はほんの部分
的にしか開かなかったので高インピーダンスのショート
が生じた。このグローバックの存在は、たとえばＰＲＯ
Ｍ等のユーザ定義の回路に、かなりの信頼性の問題を投
げかけている。

【０００９】グローバックによる不良を低減する努力に
おいては、ヒューズが完全にとび、かつ高インピーダン
スショートが存在していないことを確かめることが重要
になってくる。完全にオープンな状態を作るためには、
一般にプログラミングのエネルギを迅速に上向きに傾斜
させて、ヒューズが速い立上がり時間でとぶようにす
る。高速断熱溶断によってとばされた領域ではより広い
空隙すなわち分離が生じる。しかしながら、ヒューズの
幾何学的配列に僅かでも変動があると、高い立上がり時
間のプログラミング電流でさえあるヒューズ領域に、オ
ープンになっているはずの領域を横切って延びる断続的
な指または樹枝状の部分を残す可能性があり、ある期間
が経過した後にヒューズが再び繋がる、すなわち接続さ
れる可能性がある。グローバックによって再び接続され
たヒューズは、ある期間を経た後にはきれいにとばした
ヒューズにさえも現れる。

【００１０】再成長を最小限にしまたはなくす努力とし
て、ニクロム以外の他のヒューズ材料が使用されたが、
それらにはアルミニウム、多結晶シリコン、タングステ
ンチタン等が含まれる。多結晶シリコンすなわちポリシ
リコンヒューズ材料の利点は、ニクロムよりかなり厚く
することができかつ隣接する集積回路のドーピングの間
ヒューズのドーピングによって抵抗をより正確に制御す
ることができる点である。ポリシリコンヒューズのプロ
グラミングは、電流の連続するパルス列を用いてヒュー
ズを溶融させることにより行なう。プログラミングすな
わちブローイング作業の間、ヒューズ領域は１０００℃
または１４００℃を超える温度になる可能性がある。ポ
リシリコンヒューズをとばすために必要な高温溶融作業
のため、各ヒューズ上にパッシペーションガラスを介し
て典型的にはウィンドウがエッチングされ、溶けたポリ
シリコンが自由に丸くなって離れ、ブローが行なわれた
位置で厚くなることができるようにする。

【００１１】ポリシリコンヒューズはニクロムのヒュー
ズに比べてグローバックの影響を受けにくいが、それで
もグローバックは残る。ウィンドウがなければポリシリ
コンヒューズは十分に分離せず、また全く分離しない場
合もあるかもしれない。こうしてヒューズ領域はグロー
バックおよびこれに伴なうエレクトロマイグレートョン
の影響を受けたままである。

【００１２】

【発明の概要】上記にその概略を述べた問題は、概ね本
件発明の電気的プログラマブルヒューズ構造によって解
決される。つまり、本件のヒューズ構造はヒューズ素子
すなわちフィラメントの下におかれた厚いまたは持ち上
がった縁層を使用する。この下敷き層は、ヒューズの経
路に対し実質的に直角に延び、かつその上にフィラメン
トが延びる基板表面からも延びるこぶまたは突出部（す
なわち段差）を与える。フィラメントは、集積回路の通
常の処理に関する通常の薄膜堆積、リソグラフィ、およ
びエッチング技術により製作され、このヒューズ構造を
実現する。

【００１３】下敷きこぶまたは突出部（すなわち段差）
によって、フィラメントが確実に細長い弓状の経路に形
成され、かつフィラメントがブローされた際に、そのフ
ィラメントの分離された端部が互いに向かって弓状経路
に沿って上向きに再び接続することすなわち再成長する
ことはない。本質的には、突出する下敷き層によって、
ヒューズがとばされた際に、ヒューズの粒子が持ち上が
った下敷き層に実質的に直角にかつヒューズ領域から遠
ざかった方向に外向きに射出される。これにより外向き
に射出された粒子がヒューズ領域に落ちて戻ってくる可
能性は低くなる。突出した下敷き層すなわち段差は、弓
状の側壁および／または弓状の上表面を有しているの
で、上に横たわるフィラメントに対し弓状の経路を与
え、フィラメントはブローされると、ヒューズの粒子を
ヒューズ領域から離れる方向に向け、さらにはヒューズ
がとばされた後にはヒューズの粒子がその弓状の突出し
た領域に侵入してオープンの状態になったヒューズ領域
に戻ってこないようにする。

【００１４】したがって、このフィラメントおよびヒュ
ーズ構造には如何なるタイプのヒューズ材料を使用して
もよい点が指摘される。集積回路の製造に一般によく使
用されるタイプの材料が好ましい。再成長を防ぐために
異種のヒューズ材料を使う必要はない。再成長を実質的
に防ぐのに必要なのは、容易に形成され、通常の方法で
処理された持ち上がった下敷き層の上に従来技術の材料
を置くことだけである。

【００１５】改善されたヒューズ構造は直角に延びる絶
縁下敷き層または段差を有する弓状のヒューズフィラメ
ントを含み、フィラメントの中心下に構成される。この
直角をなすトポグラフィはフィラメントの厚さに相当す
る厚さを有するパターン化可能な構造である。この構造
のためのポリシリコンヒューズは、垂直構造を考える場
合製造プロセスが少なくとも２回のポリシリコンプロセ
スである必要があると考えられる。様々な設計の形を用
いて本発明の目的を説明する。下敷き絶縁構造の上のフ
ィラメントのステップカバレージを最悪の場合にする。
最悪の場合のステップカバレージは局所化して、ヒュー
ズをブローするメカニズムを最適化し、ヒューズがとば
された領域の再成長を防ぐ物理的な障壁を提供する。

【００１６】広い意味では、この発明は集積回路基板
と、基板の上表面上におかれた絶縁層とを含む改善され
たヒューズ構造を考慮する。絶縁層は基板の上表面の上
方第１の距離の位置に延びる第１の上表面と、基板の上
表面の上方第２の距離の位置に延びる第２の上表面とを
含む。第１の距離は第２の距離より短い。細長い導体も
第１の上表面の一部と第２の上表面を横切っておかれ
る。導体は導体の残りの部分よりも幅と長さが短いフィ
ラメントを含み、このフィラメントは第２の上表面の一
部を横切って延びるように構成されている。

【００１７】第１および第２の距離は基板と第１および
第２の上表面それぞれとの間の絶縁層の厚さを含む。第
１の上表面は二酸化シリコンの上表面を含み、かつ第２
の上表面は二酸化シリコンの上表面を含む。第２の上表
面は多結晶シリコンおよび／または金属等のエッチング
されたメタライゼーション層上におかれた二酸化シリコ
ンの上表面を含む。好ましくは第２の上表面は長さＬお
よび幅Ｗにわたって延びるように構成される。フィラメ
ントは長さＬに対し実質的に直角をなす幅Ｗを横切って
延び、かつフィラメントは長さＬより短い幅を含む。

【００１８】この発明はさらに、集積回路基板と、基板
の上表面を横切っておかれる絶縁層とを含むヒューズ構
造を考慮する。絶縁層は基板の上表面の上方第１の距離
の位置に延びる第１の上表面と、長さＬ、幅Ｗを有し基
板の上表面の上方第２の距離の位置に延びる第２の上表
面を含む。第１の距離は第２の距離より短い。『このヒ
ューズ構造はさらに共面上にあり、互いに隣接し、かつ
導体の長さ方向の軸に沿っておかれた細長い配線と細長
いフィラメントとを含む細長い導体を含む。』フィラメ
ントは好ましくは第２の上表面の長さＬより短い幅を有
する。配線は第１の上表面の第１の部分を横切って延び
るよう構成され、フィラメントは長さＬに対して実質的
に直角をなしかつ第２の上表面の幅Ｗを完全に横切って
延びるよう構成されている。フィラメントはさらに第２
の上表面に隣接する第１の上表面の第２の部分を横切っ
て延びるよう構成されている。ヒューズ構造は集積回路
基板内に拡散領域を含み、拡散領域は配線の少なくとも
一方端部を電気的に受けるようになっている。

【００１９】この発明はさらにその各々のためのヒュー
ズ構造と並列に動作的に結合される複数の半導体装置を
含む集積回路記憶装置を考慮する。この集積回路は基板
と、複数の実質的に同じ半導体装置とを含み、半導体装
置の各々はその基板内におかれた少なくとも１つの拡散
領域を含む。集積回路はさらに複数のヒューズ構造を含
む。各ヒューズ構造物は、拡散領域から間隔をあけられ
ており、基板の上表面を横切っておかれた絶縁層を含
む。この絶縁層は基板の上表面上で第１の距離にわたっ
て延びる第１の上表面と、長さＬ、幅Ｗを有し基板の上
表面上で第２の距離にわたって延びる第２の上表面とを
含む。ヒューズ構造は、共面上におかれ、導体の長さ方
向の軸に沿って互いに隣接する細長い配線と細長いフィ
ラメントとを有する細長い導体を含む。フィラメントの
幅は第２の上表面の長さＬよりも短く、かつ配線は第１
の上表面の第１の部分を横切って延びるよう構成されて
いる。フィラメントは長さＬに対し実質的に直角をなし
かつ第２の上表面の幅Ｗを完全に横切って延びる。細長
い配線は２つの端部を含み、一方の端部が拡散領域の一
方に電気的に接触するようにされている。選択の複数の
ヒューズ構造に対し電気エネルギを付与しかつヒューズ
構造のそれぞれのフィラメントを切離すための手段が設
けられている。本件のプログラマブルメモリアレイまた
は集積回路記憶装置を構成する選択の複数のヒューズ構
造物に接続された配線をアクセスするための手段がさら
に設けられている。

【００２０】本発明の他の目的および利点は、以下の詳
細な説明を読みかつ添付の図面を参照すれば明らかにな
ることであろう。

【００２１】本発明には様々な修正および代替的な形態
が可能であり、その特定的な実施例について図面に示し
かつ詳細に説明するものである。しかしながら、その図
面および説明については発明をこれら特定の開示された
形に限定することを意図しているのではなく、逆に本発
明は先行の請求の範囲により定義される発明の精神およ
び範囲に含まれるすべての修正、等価物および代替例を
すべて網羅することを理解されたい。

【００２２】

【実施例】図面を参照して、図１は本発明に従うヒュー
ズ構造１０を示す。ヒューズ構造１０は半導体本体のト
ポグラフィの選択領域上におかれている。半導体の本体
はＮ型またはＰ型のいずれかに軽くドープすることが可
能でかつより重いドーパントの様々な拡散領域を受け
て、たとえば電界効果トランジスタ（ＦＥＴ）を構成す
ることができる。半導体本体の上表面上に配設されてい
るのが絶縁層であり、この層は第１の上表面１２と第２
の上表面１４とを含む。メタライゼーション層は第１お
よび第２の上表面１２および１４の上におかれ、かつそ
の後標準的なウェハ処理技術を用いてエッチングされ
る。エッチングされた後、メタライゼーション層は細長
い導体１６に形成される。従来技術の蒸着、スパッタリ
ング、化学蒸着（ＣＶＤ）、または電気めっき技術を用
いてこのメタライゼーション層を適切に堆積させること
ができる。この結果得られた薄膜メタライゼーションを
水性ベースのエッチングを用いてまたはプラズマエッチ
ングによりエッチングすることができる。好ましくは導
体１６はアルミニウムで製作され、メタライゼーション
はアルミニウム系スパッタターゲットを用いて形成され
かつエッチングはウェット（ＮＨ₃ＰＯ₄等の強酸また
は塩基）またはドライ（ＣＦ₄等の塩素ガス）のいずれ
でもよい。

【００２３】導体１６は、配線２０の２つの端部の間に
結合された細長いフィラメント１８を含む。フィラメン
ト１８と配線２０とは当業者が周知の上記の標準的な写
真製版技術によりメタライゼーション層から単体の導電
構造物（すなわち導体１６）として製作される。フィラ
メント１８にプログラム電流を付与しかつ／またはフィ
ラメント１８にプログラム電圧をかけることによって、
フィラメント１８が「ブロー」すなわちその最も弱いポ
イント（すなわち電流密度が最大になるポイント）で分
離する。幅２ミクロンで長さ１１ミクロンのフィラメン
トに対する適当なプログラム電流を流すための電圧はお
よそ４から７ボルトである。このプログラム電流はフィ
ラメント１８がアルミニウムまたはアルミニウム合金か
らなることを想定して選択されている。フィラメントは
他のタイプの材料で製作してもよいが、導電性が高いの
と、集積回路の通常の処理の流れの中で応用することが
容易であるという点でアルミニウムが選択されている。

【００２４】フィラメント１８は、その最も薄い高電流
密度領域においてプログラムされた際とばされて分離さ
れる。設計によって、第１の上表面１２から第２の上表
面１４に延びるフィラメントの領域がより薄い領域とな
り、その逆にもなる。半導体の製造工程においては、一
般にメタライゼーションがいくらか深い下敷き層上に配
設される場合には必ず薄いステップカバレージ領域が存
在する。これらは新しい薄い下敷き層の外側周辺上にメ
タライゼーションを設けることによりまたは下敷き層の
厚みが急激に変化することによって生じることが多い。
フィラメント１８が第１の表面１２から第２の表面１４
に延びる場合には、段差領域はフィラメント１８内の薄
い断面からなり、この薄い段差領域ではより高い電流密
度が生じる。同様に、フィラメント１８が上表面１４か
ら下表面１２に向かって延びる場合には、薄い断面が存
在する。したがって、第１の上表面１２と第２の上表面
１４の間の薄い接合でフィラメントが２つの端部に分か
れるというのがフィラメント１８を配設する上での好ま
しい結果である。

【００２５】ここで図２を参照して、ヒューズ構造１０
の断面図が示されており、配線２０の１端部が拡散領域
２２に結合されている。拡散領域２２はＭＯＳトランジ
スタのソースもしくはドレインまたはＴＴＬトランジス
タのエミッタもしくはコレクタ等の活性領域である。拡
散領域２２は電気的にプログラム可能でかつヒューズ構
造１０の構成に応じて１または０の論理レベルを記憶す
ることができる領域を提供する。拡散２２を拡散タブ２
４内に配設し（図示のとおり）、ＣＭＯＳの実施例を構
成することができる。代替的には、拡散２２をバルク基
板２６内に直接的におくこともできる。拡散領域は、拡
散領域がその内部におかれるタブ（または基板）とは異
なってドープされて、拡散部の対の間に強化または空乏
領域を備えるトランジスタを構成するようにする。拡散
領域をタブまたは基板と同様にドープして拡散部と基板
との間に良好な電気的接触をもたらすこともできる。

【００２６】基板２６は、その上に様々な薄い酸化物２
８および薄い酸化物３０をおくことができる上表面のト
ポグラフィを含む。本明細書中では、基板はバルク材料
とそのバルク材料上に成長する可能性がある何らかの酸
化物とを含み、それによって絶縁層３４ａ，３４ｂまた
は３４ｃを受入れる基板トポグラフィを示している。酸
化物２８および３０は当該技術分野で周知の従来技術の
熱酸化法により形成される。たとえば、シリコン基板を
設けた場合には、酸化物２８および３０は酸素の存在下
にＳｉＯ₂を形成する。酸化物２８の上表面は従来技術
の自己整合方法を用いて多結晶シリコン３２（すなわち
ポリシリコン）を収めることができる。厚い酸化物３０
は、有機、無機、導電性または絶縁性の層をさらに収め
ることができる。図２に示すのは、基板２６（酸化物３
０を含む）の選択部分上におかれたおそらくはＳｉ
Ｏ₂、ＳｉＮ、またはホスフォシリケートガラス（ＰＳ
Ｇ）である、絶縁層３４ａは、基板２６または酸化物３
０の上表面から高さｄ₁（第１の距離）またはそれより
も上の位置において延びる第１の上表面１２を含む。絶
縁層３４ａは、また、基板２６または酸化物３０の上表
面から高さｄ₂（第２の距離）またはそれよりも上の位
置において延びる第２の上表面１４を含む。絶縁層は、
（ｉ）参照番号３４ａで図２に示されるように厚くされ
るか、または（ｉｉ）参照番号３４ｂで図３に示される
ように下部配線層上に持ち上げられたようになっている
かのいずれかである。厚くされた層３４ａは一連のマス
キングおよび写真製版工程によって形成することができ
る。たとえば、絶縁層３４ａを大変厚く（すなわちおよ
そｄ₂の厚さ）することが可能である。その後、マスク
を用いて第２の上表面を保護しながら層３４ａの残りの
表面をエッチングして第２の厚さｄ₁まで除去する。一
連のマスクを用いることによって層３４ａに厚い領域と
薄い領域を作ることができる。

【００２７】距離ｄ₁およびｄ₂は、界面領域でのステ
ップカバレージを薄くするのに必要な段差の厳しさの程
度によって変化し得る。好ましくは、距離ｄ₁は配線１
８と下敷き活性拡散部との間の絶縁を行なうのに必要な
厚さを含む。距離ｄ₂は十分な突出または持ち上がった
領域の存在を確実ならしめる厚さであればよい。

【００２８】第１および第２の上表面１２および１４間
の界面領域の絶縁層３４の厚さが変化することでヒュー
ズ構造１０の動作に多くの利点がもたらされる。第１
に、厚さが変わることによってより高い電流密度が確実
に得られかつフィラメント１８が界面領域で確実にブロ
ーできる。第２に、フィラメント１８がブローされる際
には、粒子は厚くされた領域の傾斜のある側壁に対して
直角をなして射出されるのでブローされた領域からは離
れることになる。下敷き層が傾斜した側壁を有すること
によって射出された粒子が上表面に対し横方向に追い払
われ易くなり、フィラメントを除いた領域に落ちて戻っ
てくることはない。第３には、フィラメント１８がブロ
ーされた後、結果として得られるフィラメント１８の分
けられた端部は一般に第１および第２の上表面の間の境
界にある点である。一方の端部が下部第１表面からより
上の第２の表面に向かって上向きにエレクトロマイグレ
ーションを起こすことは困難なので、フィラメントの端
部は容易には再接続しない。

【００２９】図１および図２を参照して、第２の上表面
の領域は下敷き基板トポグラフィ（酸化物３０を含む）
上の第２の距離ｄ₂の位置にあるかまたはこの位置を超
える領域である。第２の上表面領域は幅Ｗで、長さＬで
ある。好ましくは、この領域は矩形または細長い形状を
有し、長さＬはフィラメント１８が延びる方向に対して
直角をなしている。さらに、長さＬは重なりが生じるよ
うにフィラメント１８の幅より長い。その上を第２の上
表面１４がフィラメント１８の横側部から直角に延びる
適切な重なり部分は少なくとも１ミクロンである。第２
の上表面１４の適切な幅Ｗは通常１ミクロンを超えるも
のでありかつ数ミクロンでもよい。第２の上表面１４の
幾何学的構成を慎重に行なうことでフィラメント１８を
第２の上表面１４の幅Ｗの少なくとも一部を横切って延
びるようにする。好ましくは、フィラメント１８は長さ
Ｌに対して直角をなして延び、プログラムされると、フ
ィラメント１８がその長手の軸に対して直角にかつ全フ
ィラメント幅を横切って切り離されるようにする。

【００３０】図１および図３を参照して、第２の上表面
１４は持ち上がった絶縁層３４ｂとして形成され、メタ
ライゼーション領域３６上におかれて、フィラメント１
８がその上におかれる持ち上がった絶縁領域を形成して
いる。メタライゼーション層３６はたとえばポリシリコ
ンでもよい。ポリシリコン３６はポリシリコンゲート層
３２を生成するのに使用されるのと同じ写真製版工程に
おいて形成され得る。たとえば、持ち上がった絶縁層３
４ｂの形成は既存の処理工程を用いることにより簡単に
行なうことができる。ポリシリコン下敷き層などの配線
層を持ち上がった領域を形成するのに使用すれば、第１
の上表面１２から第２の上表面１４を形成するのに新た
な工程は不要である。ただし、図２のとおり絶縁層を厚
くして層３４ｂを形成する場合には、上記のように追加
の処理工程が必要となるかもしれない。ポリシリコン層
３６は必要な配線を行なうのに使用されるポリシリコン
の様々な層のうちの１つでよい。こうして、絶縁層３４
ｂが下敷き交差ポリシリコン層３６上におかれる場合に
は常に第２の上表面１４の形成が行なわれる。ポリシリ
コン層３６（すなわちたとえば金属導電層）を使用する
ことにより、より高い電流密度が得られ、本願の持ち上
がった下敷き層が実現される。

【００３１】ここで図４を参照して、本発明に従う代替
的好ましいヒューズ構造の上平面図が示される。詳細に
は、ヒューズ構造１０は下におかれかつフィラメント１
８から絶縁された２つの層を用いている。層は互いに絶
縁されている（図５を参照）。この２つの層は金属導
体、ポリシリコン導体、またはそれらの組合わせのいず
れでもよい。一方の層を他方の層の下におきかつ第１の
下敷き層３８と示すことにする。第１の下敷き層は第２
の下敷き層４０よりも幅が広くかつ長い。第２の下敷き
層４０は第１の下敷き層３８の上におかれ、第１および
第２の下敷き層３８および４０ともに導体１６の直下に
おかれた絶縁層３４ｃを提供する。絶縁層３４ｃは上表
面または第２の上表面１４を含む。第２の上表面は幅Ｗ
で長さＬである。長さＬはフィラメント１８の長さ方向
の軸に対し直角に延びかつフィラメント１８の幅よりも
長い。さらに、フィラメント１８は幅Ｗの少なくとも一
部にわたって延びかつ好ましくは幅Ｗ全部にわたって延
びる。図示のとおり、第１の下敷き層３８はコンタクト
４１を介して第２の下敷き層４０に接続されている。コ
ンタクト４１は第１および第２の下敷き層間の物理的安
定性および接触を確保しかつその間で電気的接続が確保
されるようにするため必要である。

【００３２】図４および図５を参照して、第２の上表面
は絶縁層３４ｃの上表面の一部をさす。絶縁層３４ｃは
第２の下敷き層４０の上を横切りかつこれを囲むように
おかれかつ第２の下敷き層４０はもう１つの絶縁層３４
ｂの上におかれる。絶縁層３４ｂは上部を横切っておか
れかつ第１の下敷き層３８の上部および横側面を囲む。
第１の上表面１２は基板１２（酸化物３０を含む）の上
表面に対し直角をなしかつこの上に第１の距離ｄ₁の位
置に延びる。第２の上表面は基板１２（酸化物３０を含
む）の上表面に対し直角をなしかつこの上に第２の距離
ｄ₂の位置に延びる。図２に示される距離ｄ₁およびｄ
₂と同様に、図５の距離ｄ₁およびｄ₂は、界面領域で
のステップカバレージを薄くしかつまたエレクトロマイ
グレーションによる再成長を防ぐのに十分な障壁を設け
るのに必要な量および段差の厳しさに応じて変えること
ができる。持ち上がった部分の適当な距離（すなわちｄ
₂−ｄ₁）は数ミクロンになり得る。

【００３３】図６および図７を参照して、ヒューズ構造
１０の別の接続の仕方について示す。構造１０をビット
線４４とトランジスタ４２のドレインとの間（図６を参
照）、または電源４６とトランジスタ４２のソース（図
７を参照）の間のいずれかに結合された単一のトランジ
スタメモリセル内で使用することが可能である。ワード
線４８に高いレベルの電圧を与えることによって電源４
６とビット線４４との間に導電経路を生じさせる。ビッ
ト線４４が低い論理レベルに維持されれば、ヒューズ１
０はブローすることになる。プログラムされたヒューズ
のワード線４８をその後アドレスすることによってビッ
ト線４４上に浮遊電圧が読出されることになる。浮遊電
圧は論理０を表わすことができる。構造１０がプログラ
ムされておらずかつビット線４８が活性化されている場
合には、論理１がビット線４４上に読出される。図６ま
たは図７のいずれの実施例もヒューズ１０をプログラム
することができかつその後電圧をソースまたはドレイン
の拡散領域内にストアしてビット線４４上に読出させる
かまたはアドレスさせる。

【００３４】図８を参照して、複数のメモリセルがアレ
イ内におかれてプログラマブル・アドレサブルメモリを
構成している。各メモリセルは図６または図７に示され
るセルに類似していてもよく、または図８のように構成
されていてもよい。ヒューズ構造１０は各トランジスタ
４２のドレインと対応するビット線４４ａ−ｄとの間に
おかれる。選択のワード線（ワード線４８ａ，ｂ，ｃま
たはｄのいずれか）に対して高電圧レベルを与えかつ選
択のビット線（ビット線４４ａ，ｂ，ｃまたはｄのいず
れか）に対して高電圧レベルを与えることによって対応
するヒューズ構造がブローされてオープン状態になる。
プログラムされた後、ヒューズ構造１０は対応するセル
がアドレスされた場合に浮遊電圧レベルを読出す。

【００３５】図８に示されるメモリセルからなる４×４
のアレイはメモリ構造を構成するアレイに配設され得る
数多くのメモリセルのほんの一部を表わしているに過ぎ
ない。４×４アレイを選んだのは説明を簡単にするため
である。各トランジスタ４２は好ましくはプログラマブ
ルアレイに結合された場合ｎチャネルトランジスタであ
る。各トランジスタはビット線と接地電源５０との間に
ヒューズ構造１０と直列に接続される。１つのワード線
（４８ａ，ｂ，ｃまたはｄのいずれか）が活性化される
と、ビットアドレス入力線５２上の独自のデータの組合
わせが選択されたワード線の１つのビット線を出力５４
に接続することになる。選択されたこの特定のワード線
は入力線５６を経由してアドレスされる。したがって、
ワード線はデコーダ５８によりアドレスされかつビット
線はデコーダ６０によりアドレスされる。

【００３６】図８のアレイ内のメモリセルの任意の１つ
をプログラムするためには、そのメモリに関連するワー
ド線をプログラム電圧Ｖｐのレベルにする。Ｖｐは線６
２により両方のデコーダに与えられる。線６２上のＶｐ
電圧は、ＶＧＭライン６４上の信号が活性状態にある場
合にのみデコーダ５８および６０を介して与えられるで
ある。デコーダ５８および６０がＶｐ電圧を扱う能力が
ありかつＶＧＭ信号を受信した際に活性化されることは
当業者にとり周知である。

【００３７】当業者においては、本件の開示により、ユ
ーザ特定応用回路を製作する分野において、メモリアレ
イをプログラムし、選択の回路を結合し、および／また
は一般の回路をハードウェアもしくはソフトウェアでプ
ログラミングするための手段を含む数多くの応用の可能
性が想起されるであろう。特許請求の範囲にある発明の
精神および範囲を逸脱することなく様々な修正および変
更がなされ得る。先行の特許請求の範囲はこれらの修正
および変更のすべてを包含するものとして解釈されるこ
とを意図される。

【図面の簡単な説明】

【図１】本発明に従う好ましいヒューズ構造の平面図で
ある。

【図２】本発明に従う、一端部が拡散領域に接続された
配線の下におかれた厚みのある絶縁層を含む、図１に示
される好ましいヒューズ構造の面Ａ−Ａに従う断面図で
ある。

【図３】本発明に従う、メタライゼーション層上に持ち
上がった絶縁層を含む図１の好ましいヒューズ構造の面
Ａ−Ａに沿った断面図であり、持ち上がった絶縁層が、
一端部が拡散領域に接続された配線層の下におかれてい
る図である。

【図４】本発明に従う、代替的な好ましいヒューズ構造
の平面図である。

【図５】本発明に従う、拡散領域に接続された図４の代
替的な好ましいヒューズ構造の面Ａ−Ａに沿った断面図
である。

【図６】本発明に従う、単一のメモリセル内におかれた
電気的にプログラム可能なヒューズ構造の応用例を示す
回路図である。

【図７】本発明に従う、単一メモリセル内におかれた電
気的にプログラム可能なヒューズ構造の代替的応用例を
示す回路図である。

【図８】本発明に従う構造のメモリアレイに配設された
電気的にプログラム可能なヒューズ構造の第２の代替的
応用例を示す回路図である。

【符号の説明】

１０…ヒューズ構造１２…第１の上表面１４…第２の上表面１６…導体１８…フィラメント２２…拡散領域２８，３０…酸化物

───────────────────────────────────────────────────── フロントページの続き (72)発明者アレン・ティ・アチーアメリカ合衆国、78741 テキサス州、オースティン、キャッスルキープ・ウェイ、 7006 (72)発明者マイケル・エル・グラムズアメリカ合衆国、78748 テキサス州、オースティン、トレッドソフト・コーブ、 3316

Claims

【特許請求の範囲】

【請求項１】集積回路が形成された基板と、前記基板の上表面から上方へ第１の距離の位置において
広がる第１の上表面および前記基板の上表面から上方
へ、前記第１の距離よりも長い第２の距離の位置におい
て延びる第２の上表面を含む、前記基板の上表面を横切
って配置された絶縁層と、前記第１の上表面の一部および前記第２の上表面を横切
って配置された細長い導体とを備え、前記導体は、該導体よりも幅と長さの小さいフィラメン
トを含み、該フィラメントは、前記第２の上表面を横切
って延びる形状を有する、ヒューズ構造。
【請求項２】前記第１および第２の距離が前記基板と
前記第１および第２の上表面との間の前記絶縁層の厚み
をそれぞれ含む、請求項１に記載のヒューズ構造。
【請求項３】前記第１の上表面が二酸化シリコンの上
表面を含む、請求項１に記載のヒューズ構造。
【請求項４】前記第２の上表面が二酸化シリコンの上
表面を含む、請求項１に記載のヒューズ構造。
【請求項５】前記第２の上表面が多結晶シリコン領域
上におかれた前記絶縁層の上表面を含む、請求項１に記
載のヒューズ構造。
【請求項６】前記第２の上表面が金属領域上におかれ
た前記絶縁層の上表面を含む、請求項１に記載のヒュー
ズ構造。
【請求項７】前記第２の上表面が長さＬおよび幅Ｗに
わたって延びるよう構成されており、前記フィラメント
が前記長さＬに対して実質的に直角をなす前記幅Ｗにわ
たって延びるよう構成されている、請求項１に記載のヒ
ューズ構造。
【請求項８】前記第２の上表面が長さＬおよび幅Ｗに
わたって延びるよう構成され、前記フィラメントが前記
長さＬに対し実質的に直角をなす前記幅Ｗにわたって延
びるよう構成されており、かつ前記フィラメントが長さ
Ｌよりも小さい幅をさらに有する、請求項１に記載のヒ
ューズ構造。
【請求項９】集積回路が形成された基板と、前記基板の上表面を横切って配置された絶縁層と、細長い導体と、前記集積回路内に形成された拡散領域とを備え、前記絶縁層は、前記基板の上表面から上方に第１の距離
の位置において延びる第１の上表面と、長さＬ幅Ｗを有
しかつ前記基板の上表面から上方に、前記第１の距離よ
りも長い第２の距離の位置において延びる第２の上表面
とを含み、前記導体は、該導体の長さ方向の軸に沿って共面にかつ
互いに隣接して配置された細長い配線と細長いフィラメ
ントとを含み、前記フィラメントが前記第２の上表面の
長さＬより小さいフィラメント幅を有し、前記配線が前
記第１の上表面の第１の部分を横切って延びるように構
成され、かつ前記フィラメントが長さＬの方向に対して
実質的に直角をなしかつ前記第２の上表面の幅Ｗを完全
に横切りかつ前記第２の上表面に隣接する前記第１の上
表面の第２の部分を横切って延びるように構成されてお
り、さらに、前記拡散領域は、前記配線の少なくとも端部を電気的に
接続する、ヒューズ構造。
【請求項１０】前記第１および第２の上表面が二酸化
シリコンの上表面を含み、二酸化シリコンは、前記二酸
化シリコンの厚い領域からなる上表面である前記第２の
上表面を有して構成されかつ前記二酸化シリコンの薄い
領域からなる上表面である前記第１の上表面を有するよ
うにさらに構成される、請求項９に記載のヒューズ構
造。
【請求項１１】前記第２の上表面が多結晶シリコン領
域上におかれた前記絶縁層の上表面を含む、請求項９に
記載のヒューズ構造。
【請求項１２】前記第２の上表面が金属領域上におか
れた前記絶縁層の上表面を含む、請求項９に記載のヒュ
ーズ構造。
【請求項１３】前記フィラメントが前記配線の幅より
小さい幅を有する、請求項９に記載のヒューズ構造。
【請求項１４】前記フィラメントと前記配線とが前記
拡散領域との間に電気的経路を形成するよう接続されて
いる、請求項９に記載のヒューズ構造。
【請求項１５】前記第１の上表面の第２の部分の前記
導体の長手方向の軸に沿っての長さが５ミクロンより大
きくかつ前記第２の上表面の長さＬよりも大きい、請求
項９に記載のヒューズ構造。
【請求項１６】前記拡散領域がＭＯＳトランジスタの
ソースまたはドレイン領域を含む、請求項９に記載のヒ
ューズ構造。
【請求項１７】前記拡散領域がバイポーラトランジス
タのエミッタまたはコレクタ領域を含む、請求項９に記
載のヒューズ構造。
【請求項１８】複数の半導体装置を含む集積回路装置
であって、前記複数の半導体装置は前記半導体装置各々
のためのヒューズ構造と並列に動作的に結合し、集積回路記基板と、各々が前記基板内におかれた少なくとも１つの拡散領域
を含む複数の実質的に同じ半導体装置と、各々が前記拡散領域から間隔をあけられた複数のヒュー
ズ構造と、前記基板の上表面を横切っておかれ、前記基板の上表面
から上方に第１の距離の位置において延びる第１の上表
面と、長さＬ幅Ｗを有し、前記基板の上表面から上方に
第１の距離より短い第２の距離の位置において延びる第
２の上表面とを含む絶縁層と、その長手方向の軸に沿って共面にかつ互いに隣接してお
かれた細長い配線と細長いフィラメントとを含む細長い
導体と、選択の前記複数のヒューズ構造に電気的エネルギを付与
しかつそれぞれの前記フィラメントを切離すための手段
と、選択の前記複数のヒューズ構造に接続された配線をアク
セスするための手段とを備え、前記フィラメントが前記第２の上表面の長さＬより小さ
いフィラメント幅を有し、前記配線が前記第１の上表面
の第１の部分を横切って延びるよう構成され、かつ前記
フィラメントが長さＬに対し実質的に直角に、前記第２
の上表面の幅Ｗを完全にかつ前記第２の上表面に隣接す
る前記第１の上表面の第２の部分を横切るように延びる
よう構成されており、前記細長い配線が２つの端部を有し、一方端部が前記拡
散領域の１つと電気的に接触するようにされている、集
積回路記憶装置。
【請求項１９】前記付与するための手段が、複数のビット線に接続されたｘアドレスデコーダと、複数のワード線に接続されたｙアドレスデコーダと、前記ｙアドレスデコーダと前記ｘアドレスデコーダとに
結合されて前記複数のヒューズ構造のうちの少なくとも
１つを選択するための入力アドレス手段と、選択の前記複数のヒューズ構造を横切って結合された前
記フィラメントの電流を通す能力を超えるプログラム電
流とを含む、請求項１８に記載の集積回路記憶装置。
【請求項２０】前記アクセスするための手段が、複数のビット線に接続されたｘアドレスデコーダと、複数のワード線に接続されたｙアドレスデコーダと、前記ｙアドレスデコーダと前記ｘアドレスデコーダとに
結合されて前記複数のヒューズ構造のうち少なくとも１
つを選択するための入力アドレス手段と、前記複数のヒューズ構造を選択するために結合された配
線から電圧を読取るための手段とを含む、請求項１８に
記載の集積回路記憶装置。