JP2007258461A - ヒューズ素子の切断ないし高抵抗化方法 - Google Patents

Abstract

【課題】
切断用トランジスタの寸法の増大を抑制し、ヒューズ素子の切断ないし高抵抗化の際、副次的に生じ得る、半導体装置にとって好ましくない現象を抑制し、ヒューズ素子の電気的な切断ないしは高抵抗化を信頼性高く行なう方法を提供する。
【解決手段】
ヒューズ素子の切断ないし高抵抗化方法は、導電性材料で形成されたヒューズ素子に対し、１回で切断ないし高抵抗化はできないが、複数回で切断ないし高抵抗化できるエネルギを持つ電気的パルスを、繰り返し印加して、前記ヒューズ素子を切断ないし高抵抗化する工程を含む。
【選択図】 図３

Description

本発明は、ヒューズ素子の切断または高抵抗化方法に関し、特に半導体集積回路中のメモリ回路、トリミング回路や冗長回路として用いられるヒューズ素子の切断または高抵抗化技術に関する。

ヒューズ素子を用いた半導体メモリ回路は、従来色々と提案されてきた。メモリ素子であるヒューズ素子に情報を書き込む方法は、ヒューズ素子に極めて大きな電気エネルギを投入し、ヒューズ素子の抵抗によるジュール熱の急激な発生によりヒューズ素子を溶融破断させる方法が一般的である。

ヒューズ素子を切断する極めて大きな電気的エネルギを供給するため、電流駆動能力の大きなバイポーラ接合トランジスタや、ＭＯＳトランジスタのスナップバック動作や、ＣＭＯＳ回路の寄生バイポーラ接合トランジスタ動作などが利用されてきた。電気的エネルギの印加時間は、ヒューズ素子切断直後に止めることができず、必要以上に大きなエネルギの投入が行なわれてしまう可能性が大きい。近年の半導体集積回路は、能動素子としてＭＯＳトランジスタを用いるものが多く、バイポーラトランジスタを形成することは工程上負担が大きい。

特開平７−３０７３８９号公報は、その図１に、ヒューズ素子とＭＯＳトランジスタとの直列接続が複数並列に接続されている回路を開示している。ヒューズ素子を切断するための切断電流を得るのに必要な電流駆動能力が切断トランジスタのゲート幅Ｗの関数として開示されている。

Ｉ_D＝μＣ_ox（Ｗ／Ｌ）×（１／２）×(Ｖ_GS−Ｖ_T)²
ここで、Ｉ_Dは切断トランジスタの飽和領域でのドレイン電流、μはキャリアの移動度である。Ｃ_oxは切断トランジスタのゲート容量、Ｗはゲート幅、Ｌはゲート長である。また、Ｖ_GSはゲート−ソース間の電圧であり、Ｖ_Tはしきい値電圧である。

ヒューズ素子を切断するために必要な飽和ドレイン電流の値Ｉ_Dが既知であれば、上記の式を用いることにより、ヒューズ素子を切断することができるトランジスタのサイズＷを見積もることができる。

特開平７−３０７３８９号公報 ヒューズ素子を切断できる極めて大きな電気的エネルギを供給するためには、切断用のトランジスタの寸法（ゲート幅）を極めて大きくすることが必要となり、チップサイズが大きくなる。

ヒューズ素子を切断するため極めて大きな電気的エネルギを投入すると、ヒューズ素子を瞬間的に溶融・蒸発させ、切断するが、同時に周辺にも影響を及ぼす。ヒューズ素子に接続されている導電回路やヒューズ素子を取り囲む絶縁膜に破壊が生じ得る。また溶融飛散物によるショートも生じ得る。破壊に到らなくても、熱ストレスによる抵抗の変動や信頼性の低下が生じ得る。

半導体集積回路中にトリミング回路や冗長回路が形成されている場合も多い。トリミング回路又は冗長回路にヒューズ素子を含む回路を用いれば、半導体集積回路の製造途中または製造後にトリミング処理などを行うことができ、可能な限り好ましい特性を得ることが可能になる。

これらの回路選択用ヒューズ素子は、数も相対的に少なく、その切断はレーザビームなどのエネルギビームによって行われる場合が多い。エネルギビームによる切断においても、１回の照射でヒューズ素子が完全に溶融切断されるように、通常ヒューズ素子を露出した状態で、十分マージンを取った極めて大きなエネルギがヒューズ素子に加えられる。ヒューズ素子は大きなエネルギの印加により溶融飛散もしくは蒸発することによって完全に切断されるが、溶融物が周辺に飛散し、再付着等してしまうことがある。

切断ヒューズ素子数が多い場合には、エネルギビームによる切断方法は、エネルギビームをヒューズ素子に正確に位置合わせするのに時間が掛かるので、現実的な方法ではない。また、パッケージング後は、ヒューズ素子への情報書き込みは出来なくなる。

本発明の目的は、切断用トランジスタの寸法の増大を抑制し、ヒューズ素子の電気的な切断ないしは高抵抗化を信頼性高く行なう方法を提供することである。

本発明の他の目的は、ヒューズ素子の切断ないし高抵抗化の際、副次的に生じ得る、半導体装置にとって好ましくない現象を抑制できるヒューズ素子の電気的な切断ないし高抵抗化方法を提供することである。

本発明の一観点によれば、導電性材料で形成されたヒューズ素子に対し、１回で溶融破断できるエネルギ未満であり、固相のマイグレーションを生じさせるエネルギを持つ電気的パルスを、繰り返し印加して、前記ヒューズ素子を切断ないし高抵抗化する工程を含む、ヒューズ素子の切断ないし高抵抗化方法が提供される。

本発明の他の観点によれば、導電性材料で形成されたヒューズ素子に対し、１回で切断ないし高抵抗化はできないが、複数回で切断ないし高抵抗化できるエネルギを持つ電気的パルスを、繰り返し印加して、前記ヒューズ素子を切断ないし高抵抗化する工程を含む、ヒューズ素子の切断ないし高抵抗化方法が提供される。

複数の電気的パルスの印加により、ヒューズ素子を切断ないし高抵抗化する。爆発的な溶融・蒸発を生じさせず、電流と熱ストレスによりヒューズ素子内でマイグレーションを生じさせ、ヒューズ素子を切断ないし高抵抗化する。溶融・蒸発を生じないので、溶融・蒸発ないし飛散による副産物は生じない。

本発明者は、ヒューズを溶融切断する代わりに固相切断することを考えた。切断時の溶融・蒸発を避けることにより、切断時の副産物を避けることができるであろう。電気的パルスのエネルギを下げることになるので、切断用トランジスタの寸法増大を抑制できよう。

本明細書では、ヒューズなどの導電体を溶融切断できるような大電流を極めて大きな電流とよび、溶融はしない大きな電流を大電流と呼ぶ。導電体に大電流を流すと、固相の導電体中で、構成原子ないし分子がエレクトロマイグレーションを起こすことが知られている。但し、通常のエレクトロマイグレーションによって配線を切断するには極めて長時間を必要とする。配線を加熱した状態で大電流を流すと、マイグレーションが加速されることが期待される。さらに、大電流によるジュール熱発生により、熱ストレスが生じ、マイグレーションが促進できる可能性もある。

そこで、ヒューズ素子にパルス長（時間長）、ないしパルス高（電流または電圧）を制御した電気パルスエネルギを繰り返し印加した時、どのような現象が生じるかを調べた。

図１Ａは、ヒューズ素子と、このヒューズ素子用の切断トランジスタとして用いるｎ−チャンネルＭＯＳ型トランジスタ（ＭＯＳＦＥＴ）と、を含むヒューズ回路の回路図である。図に示すように、ヒューズ回路Ａは、ヒューズ素子１と、ヒューズ素子１に直列接続されたＭＯＳ型ＦＥＴにより形成された切断トランジスタ３とを含む。

ヒューズ素子１の一端１ａは、例えば、電源電圧Ｖ_DDに接続されている。ヒューズ素子の他端１ｂは、切断トランジスタ３のドレイン端子５ａと接続されている。切断トランジスタ３のソース端子５ｂは接地（Ｖ_ＳＳ）に接続されている。切断トランジスタ３のゲート電極５ｃには、パルス信号波形Ｖｐが印加される。ゲート電極５ｃにオン電圧が印加されると、切断トランジスタ３がオンとなり、ヒューズ素子１に電流が供給される。ヒューズ素子１に極めて大きな電流が供給されると、ジュール熱の発生によりヒューズ素子の温度は上昇し、やがてヒューズ素子は溶融・蒸発して破断する。

図１Ｂは、図１Ａのヒューズ回路を含む半導体装置の平面図である。図１Ｃは、図１ＢのＩＣ−ＩＣ線に沿う半導体装置の断面図である。図１Ｂ及び図１Ｃを参照して、以下、ヒューズ回路の製造工程を簡単に説明する。

図１Ｂ及び図１Ｃに示すように、ｐ型半導体基板１１の表面に素子分離領域２ａ、２ｂ、２ｃをＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）により形成する。ＬＯＣＯＳの代わりにＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）を用いて素子分離領域を形成してもよい。素子分離領域２ａ、２ｂ、２ｃが、切断トランジスタを形成するための活性領域を画定する。活性領域にｎチャネルトランジスタを形成するためのｐ型ウェルＷｐを形成する。その上にヒューズを形成するＬＯＣＯＳ酸化膜２ｃ下方に分離用のｎ型ウェルＷｎを形成する。ヒューズ切断時に酸化膜２ｃにクラックなどが生じても短絡などの事故を防止できる。ｐ型ウェルＷｐのコンタクト用ｐ^＋型（ウェルコンタクト）領域Ｗｃも形成する。

活性領域上に、例えば熱酸化法により酸化シリコンのゲート絶縁膜１５ａを形成する。ゲート絶縁膜１５ａ上に、例えばポリシリコン層１７ａ、その上にＷシリサイド層１７ｂを積層したポリサイドゲート電極１７を形成する。ポリシリコンは、１０²⁰ｃｍ^-3程度のｎ型不純物をドープしておく。なお、ポリサイドはサリサイドを含む概念とする。ゲート電極をポリシリコンのみで形成することも出来る。

ゲート電極１７を形成すると同時に、素子分離領域２ｃ上にヒューズ素子に用いるポリサイド層（または多結晶シリコン層）２３を形成する。

尚、ゲート電極１７の側壁に、サイドスペーサ絶縁膜１５ｂを形成してもよい。この場合は、ヒューズ素子２３の側壁上にもサイドスペーサが形成される。サイドスペーサ形成前に、ＬＤＤ（lightly doped drain）用イオン注入を行ない、ｎ型不純物濃度１０¹⁷〜１０¹⁸ｃｍ^-3のＬＤＤ領域を形成する。

サイドスペーサ形成後、ゲート電極１７の両側の半導体基板領域に対して高濃度（１０²⁰〜１０²¹ｃｍ^-3）のｎ型不純物を添加する。ゲート電極１７の両側のｐ型ウェルＷｐにソース／ドレイン領域５ａ／５ｂを形成するとともに、ゲート電極１７、ヒューズ素子２３にも不純物が添加され抵抗を低減する。

ゲート電極１７上及びポリサイド層２３上を覆って半導体基板１１上に、例えばＰＳＧ，ＢＰＳＧ等の酸化シリコン膜により層間絶縁膜２１を形成する。層間絶縁膜２１を貫通して、ゲート電極１７の両側のソース／ドレイン領域５ａ／５ｂ、ウェルコンタクト領域Ｗｃにそれぞれ達する開口部１８ａ、１８ｂ及び１８ｃを形成するとともに、ポリサイド層２３の両端部にそれぞれの上面まで達する開口部２５及び２７を形成する。

開口部１８ａ、１８ｂ、１８ｃ、２５，２７内にＴｉ層、ＴｉＮ層、ＴｉＯＮ層等の密着層をスパッタリングなどで成膜した後、ＣＶＤでＷ層を堆積し、導電性プラグ２８を形成する。化学機械研磨（ＣＭＰ）などにより導電層の不要部を除去した後、層間絶縁膜２１上に、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ・ＴｉＮ積層などにより配線層を堆積し、パターニングして配線３１ａ、３１ｂ、３１ｃ等を形成する。

配線層３１ａは、導電性プラグを介してヒューズ層２３の一端の上面と接触する。配線層３１ｂは、ヒューズ層２３の他端と切断トランジスタ３のドレイン５ｂを接続する。配線層３１ｃは、切断トランジスタのソース５ａ及びウェルコンタクト領域Ｗｃを引き出す。なお、ゲート電極１７を引き出す配線も形成される。配線を覆って、酸化シリコン層／窒化シリコン層等のパッシベーション層３３を堆積する。

以上の工程により、ヒューズ素子１とＭＯＳ型ＦＥＴよりなる切断トランジスタ３とが接続されたヒューズ回路を形成することができる。

図２は、図１Ａに示すサンプルの電源電圧Ｖ_ＤＤとして５Ｖを印加し、ゲート５ｃに矩形パルス電圧を印加した時の、ゲート電圧Ｖ_Ｇとヒューズ１と切断用トランジスタ３との接続点２の電位Ｖ（２）とを示すオシログラフである。ゲート電圧Ｖ_Ｇは、接続した容量、寄生容量などの影響で立ち上がり、立下りの波形がなまっている。

ヒューズの電位Ｖ（２）は、切断トランジスタがオフの時は、ヒューズ１によって電源電圧Ｖｄｄに接続され、高電位Ｖｄｄにあるが、トランジスタがオンすると急激に低下し、ヒューズの抵抗Ｒ（ｆ）とトランジスタのオン抵抗Ｒ（ＯＮ）とで電圧分割された電位となる。電位Ｖ（２）は、ヒューズの抵抗の増加を示すように徐々に低下し、ある時点で急激に０まで低下する。ヒューズが溶断され、電流が遮断されたと考えられる。

ヒューズが切断される前にも、Ｖ（２）は徐々に減少している。ヒューズの抵抗値が増加していると考えられる。ヒューズ抵抗の増加として温度の影響が考えられる。電流が流れ始めるとジュール熱によりヒューズの温度は上昇するであろう。温度上昇によりヒューズの抵抗が増加することが考えられる。電流が流れるとともにヒューズ内でマイグレーション等が生じ、一部断面積が減少すること等により抵抗が増大することも考えられる。

図３は、定電流電源を用いてヒューズ素子に繰り返し電気パルスを印加した時、ヒューズがどの程度切断されたかの実験結果を示す。横軸はヒューズが切断されるまで何回のパルスを印加したかのパルス回数を示し、縦軸は何％のヒューズが切断されたかの度数を示す。サンプル数はそれぞれ５０００個とした。電気パルスは、電流値で６０ｍＡとし、電流パルス時間を１２００ｎｓｅｃ、８６０ｎｓｅｃ、６００ｎｓｅｃ、４８０ｎｓｅｃ、２５０ｎｓｅｃと変化させた。パルス間の時間長は電流印加による発熱が十分冷えた後次のパルスが印加されるように数秒から十数秒とした。

パルス長が１２００ｎｓｅｃの場合、１００％のヒューズが1回のパルスで切断された。従来同様、ヒューズが溶断されたと考えられる。パルス長が８６０ｎｓｅｃの場合、１回のパルス印加で４０５０個のヒューズが切断されたが、残り９５０個のヒューズは１回のパルスでは切断されなかった。２回目のパルスで約８％のヒューズが切断され、３回目のパルスで残りのヒューズは切断された。パルス長が６００ｎｓｅｃの場合は、１回目のパルスでは２０％未満のヒューズしか切断されない。しかし、２回目のパルスで６０％を越えるヒューズが切断され、３回目のパルスで残りのヒューズが切断された。最初のパルス印加でヒューズが切断されなくても、その影響が残り、繰り返しパルスを印加することにヒューズを切断できることがわかる。

パルス長が４８０ｎｓｅｃ以下の場合、１回目、２回目、３回目のパルスでは切断されたヒューズはなかった。ところが、パルス印加回数を増加していくと切断されるヒューズが発生した。パルス長４８０ｎｓｅｃでは、７回のパルスで最大の５０％程度が切断され、約１０回のパルスで全ヒューズが切断された。パルス長２５０ｎｓｅｃの場合は、約１５回のパルスで最大６０％のヒューズが切断され、約２０回のパルスで全ヒューズが切断された。これらのサンプルでは、ヒューズは溶融していないことは確実と考えられる。それでも、複数回のパルス印加で全ヒューズを切断できることがわかる。切断の原因としてはマイグレーション等によると考えるのが妥当であろう。

ヒューズが切断される位置を確認すると、溶断された場合はヒューズ素子の断面積が狭くされた抵抗部分のほぼ中央で切断されている。両端から放熱することを考慮すると温度分布は中央が最も高温に達すると考えられ、切断位置と符合する。複数回のパルス印加で切断されたヒューズの切断位置は中央より負極側に近い位置であり、溶断されたのではないとの解釈と符合する。

図４は、電気パルスの電流を７０ｍＡ，６０ｍＡ，５０ｍＡ，４０ｍＡに設定し、繰り返し電気パルスを印加して、切断されるまでの累積パルス時間長と度数の関係を調べた結果である。横軸は切断に至るまでの時間長を切断時間として単位（ｍｓｅｃ）で示し、縦軸は切断されたヒューズの数を度数（％）で示す。切断時間は、パルス数とパルス幅の積で定義される。パルス幅は、全て１×１０^−３ｍｓｅｃとした。

電流を７０ｍＡとすると、９０％のヒューズが１回のｌパルスで切断され、残りのヒューズが１×１０^−２ｍｓｅｃまでに切断された。電流を６０ｍＡとすると、１回のパルスで切断されたヒューズはなかったが、全てのヒューズが１×１０^−２ｍｓｅｃまでに切断された。電流を５０ｍＡとすると、１回のパルスで切断されたヒューズはなかったが、全てのヒューズが１ｍｓeｃまでに切断された。電流を４０ｍＡとすると、１０ｍｓeｃまでに切断されたヒューズはなかったが、全てのヒューズが１０^４ｍｓeｃまでに切断された。電流値が低下すると短い累積時間長ではヒューズが切断されないが、累積時間長を増加すると全ヒューズが切断されることがわかる。

これらの実験結果に基づき、実際のヒューズ切断工程において、電気パルスをどのように設定するかの例を説明する。まず、ヒューズが切断されるまで、評価用のヒューズに電気パルスを複数回繰り返し印加する。ヒューズが切断されるまでに投入された、実効エネルギを見積り、ターゲット切断エネルギを設定する。複数パルスでターゲット切断エネルギを越えられるように、パルスの電流値または電圧値、及びパルス幅を決定する。

複数の電気的パルスは、同一のものである必要はない。電気的パルスの繰り返し印加により、ヒューズ素子の抵抗が次第に増加することを考慮すると、電流は流れにくくなるのであり、徐々に強いパルスを与えるようにした方が、安全であろう。電圧、電流を調整することも可能であるが、現実的にはパルス長を調整することが最も簡単である。

図５は、パルス長の変化の例を示す表である。１回目から１４回目のパルスまで、パルス長は０．１ｍｓｅｃ、０．１５ｍｓｅｃ、０．２５ｍｓｅｃ、０．５ｍｓｅｃ、１ｍｓｅｃ、３ｍｓｅｃ、５ｍｓｅｃ、１０ｍｓｅｃ、３０ｍｓｅｃ、５０ｍｓｅｃ、１００ｍｓｅｃ、３００ｍｓｅｃ、５００ｍｓｅｃ、１０００ｍｓｅｃと単調に増大変化させている。後のパルスほどエネルギが高いと考えられる。

図５は、単なる１例であり、パルス強度の変化は様々に選択できる。パルス強度の増大は、段階的でも、線形でも、２乗、３乗等、ｎ乗でも指数関数的でも単調増大するものであればよい。初めの方のパルスは、初めて印加されてもヒューズ素子を溶融しないように選択するのが溶融・蒸発を避ける上で好ましい。後の方のパルスは、ヒューズ素子を溶融できるものであっても使用可能な場合もある。例えば、ヒューズの断面積が十分減少した後であれば、爆発的な溶融・蒸発は生じにくいので、溶融しても害がないことが考えられる。

図６は、ヒューズ素子の切断プログラムを示す。印加するパルスとして，図５に示すパルス列を用いる場合を例にとって、説明する。

ステップＳ１で、測定準備及び確認を行う。すなわち、測定ヒューズの初期番号を設定し、ヒューズの切断条件を確認する。最初のヒューズをｎ＝１とする。次のステップＳ２において、測定ヒューズの切断条件を確認し、記憶する。測定ヒューズの番号ｎを付し、初期抵抗のねらい値を定める。又、ヒューズの切断条件を調整する。ステップＳ３において、ヒューズの初期抵抗を測定する。この測定は、例えば１ｍＡ、１ｍｓｅｃ以下のパルス条件で行う。

次のステップＳ４において、測定したヒューズの抵抗がねらい抵抗値の２倍以下であるか否かを確認する。ここでねらい抵抗値の「２倍」としたのは、製造上の歩留まりによる初期不良のヒューズを除くためであり、初期不良のヒューズを測定対象から外す目的を満たせるものであれば、どのような値を設定してもよい。ねらい抵抗値の２倍以下であれば、ｙｅｓの矢印に従ってパルス回数としてｍを、ｍ＝１として次のステップＳ６に進む。測定したヒューズ抵抗がねらい抵抗値の２倍以下でない場合は、ｎｏの矢印に従ってステップＳ５に進み、エラーコメントを記録した後パルス回数ｍを設定してステップＳ６に進む。

ステップＳ６では、図５に示したようなパルス列の条件に従い、印加するパルスの通電時間、電流を設定する。なお、図５の設定では、パルスは１４回印加し、１４回目のパルスまで印加した時、通電時間の累算は２０００ｍｓｅｃとなる。各パルスにおいて印加する電流値は、例えば４０ｎＡ〜１００ｍＡの範囲から選択する。ヒューズの条件によっては、選定する電流値はこれより小さい値の場合もある。

ステップＳ７において、ｍ回目のパルスを印加した後のヒューズ抵抗を測定する。抵抗の測定は、前述同様例えば１ｍＡ、１ｍｓｅｃ以下の条件で行い、切断工程に影響を与えないようにする。ステップＳ８においてパルス印加回数ｍが１４に達したか、または通電時間の全合計が２０００ｍｓｅｃに達したか、否かを判断する。印加回数が１４未満、または通電時間が２００００ｍｓｅｃ未満であれば、最終パルスは未だ印加されていないので、ｙｅｓの矢印に従ってステップＳ９に進む。ｍが１４に達しているか、通電時間が２０００ｍｓｅｃに達している時は、最終パルスまで印加済みなので、ステップＳ９をバイパスしてステップＳ１０に進む。

ステップＳ９においては抵抗値が１ＭΩ以上か否かを判定する。この抵抗値はヒューズが実質的に切断されたと判断できる程度の高抵抗であればよい。例えば、数１００ｋΩであってもヒューズ切断状態の読出回路にとって十分に高抵抗であればよい。抵抗値が１ＭΩに達しない時は、ヒューズは切断されておらず、十分高抵抗化もしていないので、さらにパルスを印加するため、ｎｏの矢印に従い、パルス数ｍを１インクリメントしてステップＳ６に戻り，Ｓ７，Ｓ８を繰り返させる。

抵抗値が１ＭΩ以上であれば、高抵抗化ないし切断されたと考えられ、それ以上のパルス印加は不要と判断する。ｙｅｓの矢印に従ってステップＳ１０に進む。このようにして、プログラムされた一連のパルス印加の途中でヒューズが切断された時は、その後のパルス印加は停止される。

ステップＳ１０においては、測定結果を記憶し、打ち出す。すなわち、測定ヒューズ番号、初期抵抗値（エラーコメントがある場合はエラーコメントも記憶する。）、ｍ回の通電時間及び合計通電時間、ｍ回の電圧または電流、及び抵抗の変化等を記憶する。

ステップＳ１１においてヒューズ番号ｎが最終ヒューズ番号ｎ_ＭＡＸに達したか否かを判断する。最終サンプルｎ_ＭＡＸに達している時は、処理が終了したことになるのでｙｅｓの矢印に従って終了する。サンプル番号ｎが最終サンプル番号ｎ_ＭＡＸに達していない時は、ｎｏの矢印に従ってステップＳ２に戻り、ｎを１インクリメントして、次のヒューズ素子の処理を開始させる。

図７は、図６に示すプログラムに従ってヒューズ素子を切断した時の結果を示すグラフである。横軸はパルス電流値を示し、縦軸は切断に至るまでの累積通電時間を示す。電流値を大きく選択すると、１回目のパルスでヒューズ素子は切断されているが、パルス電流を低く選択しても、複数回のパルス印加によりヒューズ素子は切断されている。

図８Ａは、ヒューズ素子を用いたメモリ回路の構成例を示す。このメモリ回路では、ヒューズ素子Ｆと切断用トランジスタＴ１に加え、シフトレジスタＳＲで切断を制御している。シフト信号と切断信号を入力されるフリップフロップＦＦと、情報読み出し信号の結果によって、フリップフロップＦＦの出力もしくはトランジスタＴ１のＯＮ／ＯＦＦ結果のうちいずれかの信号を出力する選択回路ＳＥＬが設けられる。さらに、ヒューズ素子Ｆの抵抗測定用トランジスタＴ２が設けられている。切断用トランジスタＴ１は、電源電圧と接地電圧間に接続され、ヒューズ素子Ｆと直列に接続されており、クロック信号と切断信号の結果に応じて作動するようになっている。抵抗測定用のトランジスタＴ２は、ヒューズ素子Ｆの初期抵抗や抵抗変化などを測定するための通電に使用し、ヒューズ素子Ｆが切断されないような微弱電流を流すことができる。

図８Ｂは、選択回路ＳＥＬの真理値表である。入力Ｓが０の時は、入力Ａが出力Ｏに表われ、入力Ｓが1の時は入力Ｂが出力Ｏに現れる。情報読み出し信号として選択回路ＳＥＬの入力Ｓにローの電圧を印加した状態では、シフト信号に従ってフリップフロップＦＦの出力が次段に伝えられ、シフトレジスタ接続となる。そのため、切断信号に基づき、シフト信号に同期してヒューズの抵抗値を表す情報信号を、ｎ回送ることができる。

図８Ｃは、切断時の動作を示すタイミングチャートである。シフト信号にｎ回パルスを与えた結果、各ビットのフリップフロップの出力Ｑには各ビットのヒューズの切断／非切断の情報が表われる。クロック信号が複数回の通電時以外は０となっているので、ＮＡＮＤ回路により切断トランジスタＴ１を駆動する。そしてヒューズに通電される。これを繰り返すことで、ヒューズを切断することができる。この動作をｍ回繰り返し、ｍ度のパルス電流を流して切断をすることができる。また、シフト信号の時間長で切断パルス長をコントロールすることもできる。

ｍ回繰り返すと、クロック信号がＯＮになる。すると、ＮＡＮＤ回路により、次回は切断用トランジスタは駆動されないので、連続パルスは中断される。

図８Ｄは、ヒューズの切断／非切断を確認する時の動作時のタイミングチャートである。情報読み出し信号は当初ハイにし、１回パルスを与えると各ビットのヒューズの切断／非切断情報が、次段のフリップフロップに書き込まれる。最終ビットは情報信号として表れる。その後、情報読み出し信号はローに変換される。フリップフロップはシフトレジスタ接続となる。シフト信号にｎ−１回のパルスを与えると、それに同期して各ビットのヒューズの切断／非切断の情報が情報信号に現れる。

以上、実施例に基づいて本発明を説明したが、本発明はこれらに限定されるものではない。例えば、種々の変更、改良、組合せ等が可能なことは当業者に自明であろう。

ヒューズ回路の構成を示す等価透過回路図である。 ヒューズ回路の構成を示す平面図及び断面図である。 ヒューズ切断時のゲートの電位及びヒューズの電位を示すオシログラフの写真である。 複数回の電気的パルスを印可した時のヒューズ切断の度数を示すグラフである。 複数回のパルスを印加してヒューズを切断した時の切断時間に対する度数の変化を示すグラフである。 複数回のパルスをどのように印加するかの例を示す表である。 ヒューズ切断プログラムを示すフローチャートである。 図6のプログラムに従ってヒューズを切断した時のパルス電流と切断に至るまでの累積時間の関係を示すグラフである。 メモリ回路の構成例を示す等価回路図、セレクタの動作を示す真理値表である。 メモリ回路の動作のタイミングチャートである。

符号の説明

Ａ ヒューズ回路、１ ヒューズ素子、３ 切断トランジスタ、５ａ ドレイン端子、５ｂ ソース端子、５ｃ ゲート端子５ｃ、Ｖｐ パルス電圧、ＳＲ シフトレジスタ、
Ｖ_DD 電源電圧、

Claims (6)

1. 導電性材料で形成されたヒューズ素子に対し、１回で溶融破断できるエネルギ未満であり、固相のマイグレーションを生じさせるエネルギを持つ電気的パルスを、繰り返し印加して、前記ヒューズ素子を切断ないし高抵抗化する工程を含む、ヒューズ素子の切断ないし高抵抗化方法。
2. 前記電気的パルスのエネルギが、パルス回数とともに単調増大するように設定されている請求項１記載のヒューズ素子の切断ないし高抵抗化方法。
3. 前記電気的パルスのエネルギは、パルス長によって調整されている請求項２記載のヒューズ素子の切断ないし高抵抗化方法。
4. 前記電気的パルスは、繰り返し印加しても前記ヒューズ素子を溶融しないようにパルス間隔が設定されている請求項１〜３のいずれか１項記載のヒューズ素子の切断ないし高抵抗化方法。
5. さらに、予め種々のエネルギの電気的パルスを繰り返し印加し、ヒューズ素子の切断ないし高抵抗化のための電気的パルスの条件を検出する工程を含む、請求項１〜４のいずれか１項記載のヒューズ素子の切断ないし高抵抗化方法。
6. 前記電気的パルスは、前記ヒューズ素子に接続されたトランジスタを、シフトレジスタにより所定回数駆動させ、その後当該トランジスタをオフすることで、印加する請求項５記載のヒューズ素子の切断ないし高抵抗化方法。

Images